JP6706876B2 - パワーモジュール - Google Patents
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Description
特許文献2には、絶縁ゲート型スイッチング素子として例えばIGBTを用いたパワーモジュールとしての駆動回路において、消費電流を低減するために、カレントミラーを用いた定電流源、切替回路、及び電流モード選択回路を有する駆動回路の技術が記載されている。
Nチャネル型パワーMOS1は、ゲートG、ドレインD、及びソースSの3つの電極を有している。Nチャネル型パワーMOS1のドレイン・ソースには、例えば、負荷回路6側の負荷抵抗Rlと電源電圧Vddを出力する電源Eと、が直列に接続されている。このNチャネル型パワーMOS1では、ゲートGに印加されるゲート電圧Vgが上昇して閾値電圧Vthを超えると、ドレイン・ソース間がターンオンし、ゲート電圧Vgが低下して閾値電圧Vthを下回ると、ドレイン・ソース間がターンオフする。
入力容量Ciss≒Cgd+Cgs
帰還容量Crss≒Cgd
出力容量Coss≒Cgd+Cds・・・・(1)
更に、本発明では、前記パワー半導体素子の前記第1電極及び前記第2電極間を流れる導通電流の過電流状態を検出し、この過電流検出結果に基づいて前記第2基準電圧及び前記第2制御駆動電流を変化させて、前記パワー半導体素子のターンオフ時に生じるサージ電圧を抑制するサージ電圧抑制回路を、設けたことを特徴としている。
前記基準電圧供給回路は、例えば、前記第1基準電圧、前記第2基準電圧、及び前記第3基準電圧をそれぞれ出力する基準電源により構成されている。
図1は、本発明の実施例1におけるパワーモジュールを示す概略の構成図である。
パワーモジュール10の入力側には、ゲートドライブ用電源55が接続され、そのパワーモジュール10の出力側に、負荷回路60が接続されている。
パワーMOS43のドレイン電流Idが過電流状態ではない通常状態の場合、サージ電圧抑制回路50内の過電流検出回路51から過電流検出信号S51が出力されないので、そのサージ電圧抑制回路50が動作しない。制御端子12に印加されるゲートパルスPgがLレベルの場合、第1スイッチ41がオンする共に、第2スイッチ42がオフする。第1定電流回路20は、ターンオン時間(tr)調整用の第1基準電源23から供給された第1基準電圧Vtrに基づき、一定の第1制御駆動電流I41を流すように動作する。この第1制御駆動電流I41は、第1スイッチ41を通してパワーMOS43のゲートへ流れる。
パワーMOS43のばらつきにより、パワーモジュール10毎に、スイッチング損失Slossとサージ電圧Vdsgがばらつく。そこで、第1基準電圧Vtrによって第1制御駆動電流I41を調整し、パワーMOS43のターンオン時間tr(つまり、ドレイン・ソース間電圧Vdsの立ち下がり時間)が大きい場合には、小さくし、そのターンオン時間trが小さい場合には、大きくする。又、第2基準電圧Vtf1によって第2制御駆動電流I42を調整し、パワーMOS43のターンオフ時間tf(つまり、ドレイン・ソース間電圧Vdsの立ち上がり時間)が大きい場合には、小さくし、そのターンオン時間tfが小さい場合には、大きくする。このように、パワーモジュール10毎に最適な第1制御駆動電流I41及び/又は第2制御駆動電流I42を設定することにより、スイッチング損失Slossとサージ電圧Vdsgのばらつきを少なくすることが可能になる。
例えば、パワーMOS43の短絡故障時において、パワーMOS43が通常よりも大きな電流(過電流状態)でターンオフした場合、ターンオフ時のスイッチング時間によって大きなサージ電圧Vdsgが発生し、場合によってはパワーMOS43の耐圧を超えてしまう場合がある。このような従来の課題を解決するために、本実施例1では、以下のように動作する。
本実施例1のパワーモジュール10によれば、次の(1)、(2)のような効果がある。
図2は、本発明の実施例2におけるパワーモジュールを示す概略の構成図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
第1定電流回路20は、1段の第1カレントミラー回路21と第1誤差増幅回路22とによって構成されている。第1カレントミラー回路21は、入力側に流れる第1駆動電流I21aに比例した第1制御駆動電流I41を出力側に流す回路である。第1誤差増幅回路22は、第1カレントミラー回路21の入力側に流れる第1駆動電流I21aを検出してこれに対応する第1駆動電圧V22bを生成し、この第1駆動電圧V22bを、ターンオン時間(tr)調整用の第1基準電源23から入力される第1基準電圧Vtrに追従させて、第1カレントミラー回路21の入力側に流れる第1駆動電流I21aを変化させる回路である。
図2中の第3定電流回路30−2は、第2定電流回路30−1と同様の構成である。
第1スイッチ41及び第2スイッチ42は、相補的にオン/オフ動作する相補型トランジスタ(例えば、直列に接続されたPMOS41a及びNMOS42aからなるCMOSトランジスタ)により構成されている。制御端子12は、バッファ14を介して、PMOS41a及びNMOS42aのゲートに共通に接続されている。PMOS41aのドレイン及びNMOS42aのドレインは、相互に接続され、この接続点が、パワーMOS43のゲートに接続されている。
図4は、図2のパワーモジュール10Aの動作を示す電圧・電流波形図である。
図4の横軸は時間t、縦軸はパワーMOS43におけるソース・ドレイン間電圧Vds波形の電圧値、及びそのパワーMOS43におけるドレイン電流Id波形の電流値である。
パワーMOS43のばらつきにより、パワーモジュール10A毎に、スイッチング損失Sloss(=Vds×Id)とサージ電圧Vdsg[=(Ld+Ls)×di/dt)]がばらつく。そこで、第1基準電圧Vtrによって第1制御駆動電流I41を調整し、図4に示すように、パワーMOS43のターンオン時間tr(つまり、ドレイン・ソース間電圧Vdsの立ち下がり時間)が大きい場合には、小さくし、そのターンオン時間trが小さい場合には、大きくする。又、第2基準電圧Vtf1によって第2制御駆動電流I42を調整し、パワーMOS43のターンオフ時間tf(つまり、ドレイン・ソース間電圧Vdsの立ち上がり時間)が大きい場合には、小さくし、そのターンオン時間tfが小さい場合には、大きくする。
図5は、図4における短絡故障ターンオフの詳細を示す電圧・電流波形図である。
本実施例2のパワーモジュール10Aによれば、次の(i)〜(iii)のような効果がある。
図6(a)、(b)は、本発明の実施例3における基準電圧供給回路の構成例を示す回路図である。
本実施例3によれば、分圧用抵抗23a,23b,33a,33bによって第1、第2、第3基準電圧Vtr,Vtf1,Vtf2を生成するようにしたので、パワーモジュール10Aの外付け回路を簡単にできる。
本発明は、上記実施例1〜4に限定されず、その他の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の(a)〜(d)のようなものがある。
10a パッケージ
20,30−1,30−2 第1、第2、第3定電流回路
21,31 第1、第2カレントミラー回路
22,32 第1、第2誤差増幅回路
23,33−1,33−2 第1、第2、第3基準電源
23B,33−1B,33−2B 基準電圧供給回路
23a,33a 分圧用固定抵抗
23b,33b 分圧用可変抵抗
34−1,34−2 第1、第2スイッチ素子
41,42 第1、第2スイッチ
41a PMOS
42a NMOS
43 パワーMOS
50,50A サージ電圧抑制回路
51 過電流検出回路
52 電圧調整回路
53 選択回路
60 負荷回路
Claims (11)
- 第1電極と、第2電極と、制御電圧が印加されると前記第1電極及び前記第2電極間をオン/オフ動作する制御電極と、を有し、前記制御電極に生じる寄生容量からなる入力容量に第1制御駆動電流が注入されと、前記第1電極及び前記第2電極間がターンオンし、前記入力容量の蓄積電荷が放電されて第2制御駆動電流が放出されると、前記第1電極及び前記第2電極間がターンオフするパワー半導体素子と、
第1基準電圧が入力され、前記第1基準電圧に対応した一定の前記第1制御駆動電流を流す第1定電流回路と、
駆動信号によりオン/オフ動作し、オン状態の時に前記第1制御駆動電流を前記入力容量へ注入する第1スイッチと、
第2基準電圧が入力され、前記第2基準電圧に対応した一定の前記第2制御駆動電流を流す第2定電流回路と、
前記駆動信号により、前記第1スイッチがオン状態の時にオフ状態になり、前記第1スイッチがオフ状態の時にオン状態になって、前記第2制御駆動電流を接地側へ放出する第2スイッチと、
を備え、
前記パワー半導体素子のばらつきに応じて前記第1基準電圧及び/又は前記第2基準電圧を調整する構成になっているパワーモジュールであって、
前記パワー半導体素子の前記第1電極及び前記第2電極間を流れる導通電流の過電流状態を検出し、この過電流検出結果に基づいて前記第2基準電圧及び前記第2制御駆動電流を変化させて、前記パワー半導体素子のターンオフ時に生じるサージ電圧を抑制するサージ電圧抑制回路を、
設けたことを特徴とするパワーモジュール。
- 前記サージ電圧抑制回路は、
前記導通電流の過電流状態を検出して前記過電流検出結果を出力する過電流検出回路と、
前記過電流検出結果に基づき、前記第2基準電圧を調整して前記第2制御駆動電流を変化させる電圧調整回路と、
を有することを特徴とする請求項1記載のパワーモジュール。 - 前記サージ電圧抑制回路は、
前記第2基準電圧よりも小さな第3基準電圧を入力し、前記第3基準電圧に対応して、前記第2制御駆動電流よりも小さな一定の第3制御駆動電流を、前記入力容量から前記第2スイッチを通して前記接地側へ放出させる第3定電流回路と、
前記導通電流の過電流状態を検出すると、前記過電流検出結果を出力する過電流検出回路と、
前記過電流検出結果を入力すると、前記第2定電流回路に代えて前記第3定電流回路を選択して動作させる選択手段と、
を有することを特徴とする請求項1記載のパワーモジュール。 - 請求項3記載のパワーモジュールは、更に、
前記第1基準電圧、前記第2基準電圧、及び前記第3基準電圧を供給する基準電圧供給回路を備えることを特徴とするパワーモジュール。 - 前記基準電圧供給回路は、
前記第1基準電圧、前記第2基準電圧、及び前記第3基準電圧をそれぞれ出力する基準電源により構成されている、
ことを特徴とする請求項4記載のパワーモジュール。 - 前記基準電圧供給回路は、
電源電圧を分圧して前記第1基準電圧、前記第2基準電圧、及び前記第3基準電圧をそれぞれ出力する分圧抵抗により構成されている、
ことを特徴とする請求項4記載のパワーモジュール。 - 前記第1定電流回路は、
第1駆動電流に比例した前記第1制御駆動電流を流す1段又は複数段の第1カレントミラー回路と、
前記第1駆動電流を検出してこれに対応する第1駆動電圧を生成し、前記第1駆動電圧を前記第1基準電圧に追従させて前記第1駆動電流を変化させる第1誤差増幅回路と、
を有し、
前記第2定電流回路は、
第2駆動電流に比例した前記第2制御駆動電流を流す1段又は複数段の第2カレントミラー回路と、
前記第2駆動電流を検出してこれに対応する第2駆動電圧を生成し、前記第2駆動電圧を前記第2基準電圧に追従させて前記第2駆動電流を変化させる第2誤差増幅回路と、
を有し、
前記第3定電流回路は、
第3駆動電流に比例した前記第3制御駆動電流を流す1段又は複数段の第3カレントミラー回路と、
前記第3駆動電流を検出してこれに対応する第3駆動電圧を生成し、前記第3駆動電圧を前記第3基準電圧に追従させて前記第3駆動電流を変化させる第3誤差増幅回路と、
を有する、
ことを特徴とする請求項3〜6のいずれか1項記載のパワーモジュール。 - 前記選択手段は、
前記第2定電流回路の出力電流を導通/遮断する第1スイッチ素子と、
前記第3定電流回路の出力電流を導通/遮断する第2スイッチ素子と、
前記過電流検出結果に基づき、前記第1スイッチ素子又は前記第2スイッチ素子を選択し、前記第1スイッチ素子を遮断させると共に、前記第2スイッチ素子を導通させる選択回路と、
を有することを特徴とする請求項3〜7のいずれか1項記載のパワーモジュール。 - 前記第1スイッチ及び前記第2スイッチは、
前記駆動信号により相補的にオン/オフ動作する相補型トランジスタにより構成されていることを特徴とする請求項1〜8のいずれか1項記載のパワーモジュール。 - 前記パワー半導体素子は、
パワーMOSFET、IGBT、GaNパワーデバイス、又は、SiCパワーデバイスを含むパワートランジスタであることを特徴とする請求項1〜9のいずれか1項記載のパワーモジュール。 - 請求項1〜10のいずれか1項記載のパワーモジュールは、
パッケージに収容されていることを特徴とするパワーモジュール。
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