JP4091793B2 - 電圧駆動形半導体素子のゲート駆動回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、電圧駆動形半導体素子のゲート駆動回路の改良に関する。詳しくは、比較的大きな負荷電流をスイッチングする電圧駆動形半導体素子のスイッチング時の電流の時間変化に起因して回路の配線に存在する寄生インダクタンスにより発生するサージ電圧を抑制しうる電圧駆動形半導体素子のゲート駆動回路の改良に関する。
【0002】
【従来の技術】
電圧駆動形半導体素子は、制御端子(ゲート端子)に印加される電圧に応じて主電流が入出力される二つの端子間の抵抗が変化し流れる電流が変化するものである。電圧駆動形半導体素子として、電力用のMOSFET(Metal Oxcide Semiconductor Field Effect Transistor:電界効果形トランジスタ)やIGBT(Insulated Gate Bipolar Transistor)等が知られている。電圧駆動形半導体素子は、スイッチング動作が高速であるという特長を有し、高周波の電力変換装置によく用いられている。しかし、電圧駆動形半導体素子のスイッチング速度が高速化されると、ターンオフ時に電圧駆動形半導体素子に印加されるサージ電圧も大きくなる。
【0003】
サージ電圧による素子破壊を防ぐためには、スイッチング速度を遅くする、電圧マージンを大きくすることで電圧駆動形半導体素子の耐圧を高くする等が考えられる。しかし、スイッチング速度を遅くすると、スイッチング損失が大きくなる。また、電圧マージンを大きくすると、素子が高コストになるだけでなく、素子のオン抵抗が増加するため定常損失が増加する。
【0004】
スイッチング回路の寄生インダクタンスを低減することでもサージ電圧を低減できるが、構造上の制約が存在するため、寄生インダクタンスの低減には限界がある。また、RCDスナバ等のスナバ回路を付加することで、サージ電圧を吸収する方法もあるが、部品数が増えるため、費用増や大形化を招く。
【0005】
このような問題を解決する手段として、例えば、特開2001−45740号公報において、次のようなものが提案されている。すなわち、電圧駆動形半導体素子のターンオフ時の出力電圧を抵抗分圧回路により検出し、この抵抗分圧回路の出力電圧が所定値つまり電圧駆動形半導体素子の許容電圧以下で予め設定された値以上になると開閉制御用のMOSFETを介して別の開閉素子をオフにする。別の開閉素子をオフにすることにより、電圧駆動形半導体素子のゲート−ソース間に接続された抵抗を切り離し、ゲート−ソース間の抵抗を高抵抗に切り換える。
【0006】
ゲート−ソース間の抵抗を高抵抗に切り換えると、電圧駆動形半導体素子のゲートの容量に蓄積されたゲート電荷の放電速度が緩やかになり、ゲート−ソース間の電圧Vgsの減少速度が遅くなる。電圧Vgsの減少速度が遅くなると、電圧駆動形半導体素子を流れる電流の変化率が小さくなるので、寄生インダクタンスによる電圧上昇が抑制されるというものである。
【0007】
【発明が解決しようとする課題】
上記のような従来のゲート抵抗を切り換える方式においては、電圧駆動形半導体素子に発生する電圧を、ドレインとソースに常時接続された抵抗分圧回路により検出している。このため、抵抗分圧回路には常に((Vds)^2)/R(ここに、Vds:電圧駆動形半導体素子のドレイン−ソース間の電圧、R:抵抗分圧回路の抵抗)の電力損失が生じている。
【0008】
この電力損失を低減するには、抵抗分圧回路の抵抗Rを大きくする必要がある。しかし、この抵抗分圧回路の抵抗Rが大きいと、この電圧検出信号によって動作する上記開閉制御用のMOSFETのスイッチング応答速度が遅くなり、上記別の開閉素子が開路するまでの時間が長くなり、ゲート抵抗切り換え回路の応答時間が長くなる。
【0009】
例えば、電源電圧が100Vで、開閉制御用のMOSFETとしてゲートの入力容量(浮遊容量)Cgsが100pFのMOSFETを使用した場合、この段での回路応答を50nsec以内にするためには、開閉制御用のMOSFETのゲート−ソース間に接続する分圧抵抗R1を500Ω以内にする必要がある。
【0010】
電源電圧が100Vのときの開閉制御用のMOSFETへの入力電圧を、閾値電圧以上となる5Vに設定すると、分圧比は20:1となり、開閉制御用のMOSFETのゲート−ドレイン間に接続する分圧抵抗R2は9.5kΩとなる。
【0011】
三相インバータでこの方式を用いる場合、各アームの平均オンデューティー比を0.5とすると、(100)^2/10000×0.5×6=3Wの電力損失が分圧抵抗によって発生することになる。この電力損失は、開閉制御用のMOSFETのドレイン−ソース間に電圧が印加されていると、開閉制御用のMOSFETを駆動するしないにかかわらず、常に発生する。
【0012】
この発明は、上記のような問題点を解決して、電力損失が少なく、かつ電圧駆動形半導体素子のスイッチング時の電流の時間変化に起因して回路の配線に存在する寄生インダクタンスにより発生するサージ電圧を抑制しうる電圧駆動形半導体素子のゲート駆動回路を得ることを目的とする。
【0013】
【課題を解決するための手段】
上記目的を達成するために、本発明の電圧駆動形半導体素子のゲート駆動回路は、
ゲート端子と主電流が入出力される第1及び第2の端子とを有し、ゲート端子と第1の端子との間の電圧に応じて第1及び第2の端子間を流れる主電流が変化する電圧駆動形半導体素子を制御する電圧駆動形半導体素子のゲート駆動回路であって、
電圧駆動形半導体素子のゲートに制御用電圧を供給する制御電源と、
直列に接続された第1のスイッチイング素子と第1の抵抗とを有し、ゲート端子と第1の端子との間に接続された第1の直列回路と、
直列に接続された第2のスイッチイング素子と第2の抵抗とを有し、ゲート端子と第1の端子との間に接続され、かつ、第1の直列回路に並列に接続された第2の直列回路と、
直列に接続されたトランジスタと第3の抵抗とを有し、トランジスタのコレクタ端子が制御電源に接続されエミッタ端子が第3の抵抗の一端に接続されるとともに第3の抵抗の一端が第2のスイッチイング素子の制御端子に接続され、トランジスタのベース端子に入力された電流を増幅し、第3の抵抗に通電する増幅回路と、
第2の端子とトランジスタのベース端子との間に第4の抵抗を介して接続された非線形素子とを備え、
電圧駆動形半導体素子のターンオフの際に、
第1及び第2のスイッチング素子の各制御端子に信号が与えられ第1及び第2のスイッチング素子がオン状態となり、
第1及び第2の端子間の電圧が所定の過電圧レベルまで増大すると、第3の抵抗の端子間電圧により第2のスイッチング素子をオフ状態にするものである。
【0014】
そして、第3の抵抗の他端は、第1のスイッチング素子の制御端子に接続されたものであることを特徴とする。
【0015】
さらに、第1の端子と非線形素子の一方の端子との間に第5の抵抗を介挿したことを特徴とする。
【0016】
また、第5の抵抗にコンデンサを並列に接続したことを特徴とする .
【0017】
そして、第3の抵抗の他端は、第1のスイッチイング素子と第1の抵抗との接続点に接続されたものであることを特徴とする。
【0018】
さらに、非線形素子は、ツェナーダイオードであることを特徴とする。
【0019】
また、電圧駆動型半導体素子は、絶縁ゲート形電界効果トランジスタであることを特徴とする。
【0020】
【発明の実施の形態】
実施の形態1.
図1、図2はこの発明の実施の一形態を示すものであり、図1はゲート駆動回路の構成図、図2はゲート駆動回路の動作波形を示す説明図である。図1において、開閉素子M1は、電圧駆動形半導体素子としてのnチャネル絶縁ゲート形電界効果トランジスタ(MOSFET)であり、電流を入力するドレインD、電流を出力するソースS、及び制御電圧を印加するゲートGの各端子を有する。
【0021】
負荷L1は誘導性の負荷であり、負荷L1と逆並列にフリーホイールダイオードD1が接続されている。寄生インダクタンスL2は、負荷L1と開閉素子M1とを接続する配線のインダクタンスである。開閉素子M1のドレインDは、負荷L1、寄生インダクタンスL2を介して直流の主電源7(電圧Vc)の陽極側に接続され、ソースSが負極側に接続されて、閉回路を形成している。そして、ゲートGにパルス状の駆動電圧を印加し、開閉素子M1をオン/オフ制御することにより負荷L1に所望の電力を供給することができる。
【0022】
バイポーラトランジスタQ1,Q5はpnp形のものであり、バイポーラトランジスタQ2,Q3,Q4はnpn形のものである。R1,R2,R3,R4,R8は抵抗である。ZDは非線形素子としてのツェナーダイオードであり、その降伏電圧は開閉素子M1の耐圧よりも低い所定の電圧が選定されている。9は、直流の制御電源であり、その電圧はVccである。制御信号発生手段1は、外部から入力信号が供給されると、所定のパルス幅の駆動信号としての制御信号を発生する。補助信号発生手段2は、外部から別の入力信号が供給されると、上記制御信号とは別の所定のパルス幅の補助信号を発生する。
【0023】
制御電源9の正極と負極との間にバイポーラトランジスタQ3、抵抗R3、抵抗R1、バイポーラトランジスタQ1の直列回路が接続され、抵抗R3と抵抗R1との接続点は開閉素子M1のゲートGに接続されている。制御信号発生手段1の制御信号は、バイポーラトランジスタQ3,Q1のベースに入力される。なお、抵抗R1とバイポーラトランジスタQ1とで第1の直列回路5が構成されている。
【0024】
また、抵抗R3と抵抗R1との接続点と、主電源7の負極との間には、抵抗R2を介してバイポーラトランジスタQ2が接続されている。すなわち、抵抗R1とバイポーラトランジスタQ1とで構成された第1の直列回路5と並列に、バイポーラトランジスタQ2と抵抗R2とで構成された抵抗可変手段としての第2の直列回路6が接続されている。
【0025】
制御電源9の正極と負極の間にバイポーラトランジスタQ5、抵抗R8、バイポーラトランジスタQ4の直列回路が接続され、抵抗R8とバイポーラトランジスタQ4のコレクタとの接続点がバイポーラトランジスタQ2のベースに接続されている。
【0026】
バイポーラトランジスタQ2のベースに、バイポーラトランジスタQ5及び抵抗R8を介して制御電源9の正極から電流が供給される。補助信号発生手段2からの補助信号がバイポーラトランジスタQ5のベースに与えられる。バイポーラトランジスタQ4のベースには、開閉素子M1のドレイン−ソース間電圧Vdsが、ツェナーダイオードZDと抵抗R4とを介して入力される。
【0027】
なお、本実施例では、電圧駆動形半導体素子としてMOSFET(開閉素子M1)を用いているが、IGBTその他の電圧駆動形素子を用いてもよい。また、バイポーラトランジスタQ1,Q2,Q3,Q4,Q5は電流駆動形のものを用いているが、応答速度が遅くなるが電圧駆動形のMOSFETを用いることもできる。
【0028】
次に、図1及び図2を用いて開閉素子M1のターンオフ時の動作を説明する。ここでは、抵抗R1の抵抗値>>抵抗R2の抵抗値とし、ツェナーダイオードZDの降伏電圧を、主電源7の電圧Vcよりも高い所定の検出電圧値(Vc+ΔVc)(ΔVcは所定の正の電圧)に設定するとする。開閉素子M1をターンオフするには、開閉素子M1のゲート−ソース間容量Cgsに蓄積されている電荷を放電するとともにゲート−ドレイン間の容量Cgdを充電すればよい。以下に、いくつかの区間に分けて説明する。
【0029】
図2において横軸は時間軸であるが、t1の区間においては開閉素子M1はターンオンしている。このt1の区間では、制御信号と補助信号はハイレベル(高電位)であり、バイポーラトランジスタQ1はオフ、バイポーラトランジスタQ3はオンしている。また、バイポーラトランジスタQ5はオフしているため、バイポーラトランジスタQ2のベース電位はローレベル(低電位)となり、バイポーラトランジスタQ2もオフしている。
【0030】
また、このt1の区間において、開閉素子M1のドレイン−ソース間電圧Vdsは数V以下であるため、ツェナーダイオードZDやトランジスタQ4のベースには電流は流れず、トランジスタQ4はオフ状態であり、開閉素子M1のゲート−ソース間のインピーダンスは高い状態である。
【0031】
従って、t1の区間においてオンしている素子はバイポーラトランジスタQ3だけであるため、開閉素子M1のゲートには制御電源9の電圧Vccが印加されている。なお、このt1の区間のバイポーラトランジスタQ2のベース電位を安定させるため、実際の回路では、バイポーラトランジスタQ2のベース−エミッタ間に、抵抗を接続しておくのが望ましい。
【0032】
次に、t2の区間において、開閉素子M1をターンオフするために、制御信号及び補助信号をローレベルに切り替える。このt2の区間では,容量Cgsの蓄積電荷が放電されることで,ゲート−ソース間の電圧Vgsが低下する。制御信号及び補助信号がハイレベルからローレベルとなるため、バイポーラトランジスタQ3がオフ、バイポーラトランジスタQ1がオンとなる。
【0033】
また、補助信号もハイレベルからローレベルとなるため、バイポーラトランジスタQ5がオンし、バイポーラトランジスタQ2もオンとなる。これにより、開閉素子M1のゲート−ソース間の容量Cgsの蓄積電荷が抵抗R1と抵抗R2との二つの経路にて急速に放電されることになりゲート電流JGは図2の区間t2に示すようになり、ゲート−ソース間の電圧Vgsが急速に低下する。
【0034】
ゲート−ソース間の電圧Vgsがある値まで低下し、開閉素子M1が線形領域から飽和領域になるt3の区間に至ると、ドレイン−ソース間電圧のVdsが上昇し始め、それと同時にゲート−ドレイン間の容量Cgdを充電するための変位電流が流れ始める。この変位電流は電圧Vds>電圧Vgsであるため、開閉素子M1のドレインからゲートの方向へ流れる。従って、第1の直列回路5及び第2の直列回路6には、容量Cgsに蓄積された電荷を放電する放電電流と、容量Cgdを充電する充電電流の和であるゲート電流JG(区間t3)が流れる。なお、このときの容量Cgsの蓄積電荷の放電電流は微小であるため、電圧Vgsはほぼ一定値に保たれる。
【0035】
以上のように、t2及びt3の区間における開閉素子M1の容量Cgsの蓄積電荷の放電経路及び容量Cgdの変位電流の通電経路は、抵抗R1と抵抗R2の2つの経路を有することになり、高速な放電及び充電が行われ、ゲート−ソース間の電圧Vgsが急激に減少して、急速なスイッチングが可能となる。その結果、t2及びt3の区間における開閉素子M1のスイッチング時間は短くなり、この区間でのスイッチング損失も小さな値となる。
【0036】
t4の区間において、電圧Vdsが電源電圧Vcまで上昇すると、開閉素子M1を流れていた電流がフリーホイールダイオードD1に転流し始めることにより、開閉素子M1のドレイン電流が減少し始める。開閉素子M1のドレイン電流が減少し始めると、その電流変化率と寄生インダクタンスL2に比例したサージ電圧が開閉素子M1に印加される。
【0037】
このt4の区間において、開閉素子M1のドレイン−ソース間電圧Vdsが、過電圧検出レベルである検出電圧値(Vc+ΔVc)まで上昇すると、ツェナーダイオードZDの降伏電圧を越えるので、そのインピーダンスが急減し、ツェナーダイオードZDを通ってバイポーラトランジスタQ4に電流信号としてのベース電流が供給される。すると、バイポーラトランジスタQ4はオンし、バイポーラトランジスタQ2はオフとなり、抵抗R2とバイポーラトランジスタQ2とが直列にされた第2の直列回路6を流れる電流は零になる。
【0038】
バイポーラトランジスタQ2がオフとなると、開閉素子M1の容量Cgsの蓄積電荷の放電経路及び容量Cgdの変位電流の通電経路は、抵抗R1を経由する第1の抵抗回路5だけとなり、開閉素子M1の容量Cgsの蓄積電荷の放電速度及び容量Cgdの充電速度が抵抗R1の抵抗値によって制限される。このように、バイポーラトランジスタQ2がオフとなることにより、ゲート電流JGは区間t4の途中から急減する。このため、開閉素子M1のドレイン電流の電流変化率が減少し、サージ電圧が開閉素子M1の定格電圧以下の電圧に抑制される。
【0039】
なお、t4の区間に示した時間Tdは、ツェナーダイオードZDが動作してツェナーダイオードZDのインピーダンスが急減してツェナーダイオードZDを流れる電流が急増して電流信号が発信されてからバイポーラトランジスタQ2がオフとなるまでの応答遅れ時間である。この間に電圧Vdsが図2に示すように上昇するが、これについては後述する。そして、このt4の区間において、電圧Vdsの上昇がなくなると、容量Cgdを流れる電流が無くなり、容量Cgsに残った蓄積電荷だけが放電される。その結果、電圧Vgsが再び低下し開閉素子M1の閾値電圧Vthを下回るとターンオフ動作が完了する。
【0040】
これら一連のターンオフ動作が終了した後のt5の区間において、補助信号をハイレベルとし、バイポーラトランジスタQ5をオフすることにより、制御電源9からバイポーラトランジスタQ5、抵抗R8、バイポーラトランジスタQ2を流れる不要な電流を遮断し、回路の損失を少なくする。
【0041】
ところで、これら一連のスイッチング動作は、スイッチング損失を低減するため、通常数百nsec〜数μsecの非常に短時間で完了させる。特に、電圧Vdsが急激に上昇するt3の区間のスイッチング損失は、そのスイッチング時間t3にほぼ比例する。したがって、t3の区間でのスイッチング損失を低減するためには、抵抗R2を低くすることで開閉素子M1のドレイン−ソース間の電圧Vdsの時間変化率d(Vds)/dtを大きくし、t3をできるだけ短くする必要がある。
【0042】
一方、上述のようにゲート駆動条件切り換え回路の抵抗を切り換える切り換え手段であるバイポーラトランジスタQ4,Q2には、ツェナーダイオードZDから検出信号が入ってから実際に動作するまでの応答遅れ時間Td(図2)が存在する。応答遅れ時間Tdが存在すると、バイポーラトランジスタQ2と抵抗R2の第2の直列回路6が動作するときの開閉素子M1のドレイン−ソース間電圧Vdsは、Vc+ΔVc+(d(Vds)/dt)×Tdとなる。
【0043】
従って、応答遅れ時間Tdが大きいと、d(Vds)/dtを低く抑えざるを得ず、スイッチング損失が増大してしまう。それゆえ、電圧Vdsが検出電圧に達してからゲート駆動条件を切り換えるまでの、すなわちバイポーラトランジスタQ2がオフするまでの応答遅れ時間Tdは、できるだけ小さくするように、例えば数十nsec〜100nsec程度で、高速動作させるのが望ましい。
【0044】
本実施の形態では、開閉素子M1のドレイン−ソース間の電圧Vdsの過電圧の検出結果を、ツェナーダイオードZDを用いて電流信号とし、電流駆動形素子であるバイポーラトランジスタQ4に入力している。バイポーラトランジスタのスイッチング特性は少数キャリアの注入、拡散、再結合等の半導体内部の素子特性で決まる。これに対し、電圧駆動形素子であるMOSFETでは、ゲートの入力容量Cgsを充電して電圧Vgsを閾値電圧まで上げるための動作遅れが必ず発生する。
【0045】
このため、ツェナーダイオードZDが過電圧により動作して発生する電流信号に対する応答速度は、MOSFETよりも高速のバイポーラトランジスタで構成した方が速く、数十nsec〜100nsecでの回路動作が可能である。
【0046】
また、本実施の形態では、ゲート駆動条件を切り換えるためのツェナーダイオードZDによる検出電圧値(Vc+ΔVc)を、電源電圧Vcを越える任意の電圧値に設定することができる。従って、ゲート駆動能力が低下するのは、すなわちゲート電流が制限されるのは電圧Vdsが検出電圧値(Vc+ΔVc)を越える期間だけである。
【0047】
このため、開閉素子M1のVdsが検出電圧に達するまでは高速スイッチングが可能であり、スイッチング損失を低減することが可能である。さらに、開閉素子M1を定格電流の数十%程度で駆動する状態や主電源7の電圧Vcが低下した状態等の、サージ電圧が検出電圧値を越えない条件下では、常にゲート駆動能力は高い状態であるため、低損失のゲート駆動回路を得ることが可能である。
【0048】
また、本実施の形態では、開閉素子M1のドレイン−ソース間の電圧Vdsの電圧検出回路をツェナーダイオードZDで行っているため、抵抗分圧を使用したときのような定常的な損失は発生しない。これにより、ゲート駆動回路自身も低損失にすることが可能である。
【0049】
なお、本実施の形態では、ゲート駆動条件、すなわち開閉素子M1のゲート−ソース間の抵抗を、抵抗R1に抵抗R2を並列に接続する場合と、抵抗R1単独にする場合の、二つの場合について示した。しかし、開閉素子M1のゲート−ソース間に、バイポーラトランジスタやMOSFET等による開閉手段と抵抗との直列回路による放電回路の数を増やし、ゲート駆動条件を3条件以上に変えるようにしてもよい。
【0050】
上記複数の放電回路の開閉手段であるバイポーラトランジスタやMOSFETへ与える制御信号は、開閉素子M1に印加される電圧を異なる降伏電圧を有する複数のツェナーダイオードを用いて検出して与えてもよいし、一つのツェナーダイオードと複数の遅延回路にて与えるようにしてもよい。
【0051】
なお、本実施の形態では、t5の区間において補助信号をハイレベルとし、バイポーラトランジスタQ5、抵抗R8、バイポーラトランジスタQ2を流れる電流を無くし、損失の低減を図るものを示した。しかし、補助信号をローレベルとしたままであってもよい。補助信号をローレベルとしたままの場合は、以下のような利点がある。
【0052】
この条件では、開閉素子M1がオフ状態において、バイポーラトランジスタQ2がオンしているため、開閉素子M1のゲート−ソース間を低い抵抗値を持つ抵抗R2で短絡することになる。そのため、外乱ノイズが混入した場合においても、開閉素子M1のゲート−ソース間の電圧変動は少なく、外乱ノイズに対する耐量が向上する。
【0053】
特に、パワー回路と制御回路が近接配置されるIPM(Intelligent Power Module)や大容量のインバータ回路では、スイッチング時に発生する電磁ノイズが大きいため、有効な手段である。この場合、バイポーラトランジスタQ5のベースには、補助信号ではなく制御信号を入力すればよい。このような構成とすることにより制御信号及び補助信号を一つに集約することが可能である。
【0054】
このように本実施の形態によれば、開閉素子M1を開閉制御するための制御信号及び補助信号を与えるだけで、ゲート駆動条件の切り換えが可能であり、簡易な構成で低コストで低損失のゲート駆動回路を得ることができる。
【0055】
実施の形態2.
図3、図4は、この発明の他の実施の形態を示すものであり、図3はゲート駆動回路の構成図、図4はゲート駆動回路の動作波形を示す説明図である。図3において、バイポーラトランジスタQ1,Q2はpnp形のものであり、バイポーラトランジスタQ3,Q4はnpn形のものである。R1,R2,R3,R4,R5は抵抗である。
【0056】
ZDはツェナーダイオードであり、その降伏電圧は開閉素子M1の耐圧より低い所定の電圧に選定されている。直流の制御電源9の電圧はVccである。制御信号発生手段1は、外部から入力信号が供給されると、所定のパルス幅の駆動信号としての制御信号を発生する。
【0057】
制御電源9の正極と負極との間にバイポーラトランジスタQ3、抵抗R3、抵抗R1、バイポーラトランジスタQ1の直列回路が接続され、抵抗R3と抵抗R1との接続点は開閉素子M1のゲートGに接続されている。制御信号発生手段1の制御信号は、バイポーラトランジスタQ3,Q1のベースに入力される。
【0058】
また、抵抗R3と抵抗R1との接続点と、主電源7の負極との間には、抵抗R2を介してバイポーラトランジスタQ2が接続されている。すなわち、抵抗R1とバイポーラトランジスタQ1とで構成される第1の直列回路5と並列に、バイポーラトランジスタQ2と抵抗R2とで構成される第2の直列回路6が接続されている。バイポーラトランジスタQ4は制御電源9の正極とバイポーラトランジスタQ2のベースとの間に挿入され、そのコレクタが制御電源9の陽極側に接続され、エミッタがバイポーラトランジスタQ2のベースに接続されている。
【0059】
バイポーラトランジスタQ4のエミッタは、抵抗R5を介してバイポーラトランジスタQ1のベースに接続されている。バイポーラトランジスタQ4のベースには、開閉素子M1のドレイン−ソース間電圧Vdsが、ツェナーダイオードZDと抵抗R4とを介して入力される。
その他の構成については、図1に示した実施の形態1と同様のものであるので、相当するものに同じ符号を付して説明を省略する。
【0060】
次に、図3と図4を用いて、開閉素子M1のターンオフ動作について説明する。ターンオフ動作は、図1に示したものとほぼ同様であるが、異なる点について簡単に説明する。図4において、t1の区間においては開閉素子M1はターンオンしている。このt1の区間では、制御信号はハイレベルであり、バイポーラトランジスタQ3はオン、バイポーラトランジスタQ1はオフしている。また、バイポーラトランジスタQ4はオフしているため、バイポーラトランジスタQ2のベース電位はローレベルとなり、バイポーラトランジスタQ2もオフしている。
【0061】
また、このt1の区間において、開閉素子M1のドレイン−ソース間電圧Vdsは数V以下であるため、ツェナーダイオードZDやトランジスタQ4のベースには電流が流れず、トランジスタQ4はオフ状態である。また、制御信号がハイレベルであるため、トランジスタQ2のベース電位はハイレベルとなり、Q2はオフしており、開閉素子M1のゲート−ソース間のインピーダンスは高い状態である。
【0062】
次に、t2の区間において、開閉素子M1をターンオフするために、制御信号をローレベルに切り替える。制御信号がハイレベルからローレベルとなるため、バイポーラトランジスタQ3がオフ、バイポーラトランジスタQ1がオンとなる。また、バイポーラトランジスタQ2のベース電位もローレベルとなるため、バイポーラトランジスタQ2もオンとなる。
【0063】
これにより、開閉素子M1のゲート−ソース間の容量Cgsの蓄積電荷が抵抗R1と抵抗R2との二つの経路にて急速に放電されることになり、ゲート−ソース間の電圧Vgsが急速に低下する。ゲート−ソース間の電圧Vgsがある値まで低下しt3の区間に至ると、ドレイン−ソース間電圧のVdsが上昇し始め、それと同時にゲート−ドレイン間の容量Cgdを充電するための変位電流が抵抗R1を有する第1の直列回路5及び抵抗R2を有する第2の直列回路6に並列に流れる。
【0064】
以上のように、t2及びt3の区間における開閉素子M1の容量Cgsの蓄積電荷の放電経路及び容量Cgdの変位電流の通電経路は、抵抗R1と抵抗R2の2つの経路を有することになり、ゲートGからソースSへ大きなゲート電流JGが流れ、高速な放電及び充電が行われ、急速なスイッチングが可能となる。
【0065】
その後のt3の区間における動作は、図1に示したものと同様である。
このt4の区間において、開閉素子M1のドレイン−ソース間電圧Vdsが、過電圧検出レベルである(Vc+ΔVc)まで上昇すると、ツェナーダイオードZDのアノード及びカソードの二つの端子間のインピーダンスが急減し、ツェナーダイオードZDから抵抗R4を通ってバイポーラトランジスタQ4に電流信号としてのベース電流が供給される。すると、トランジスタQ4はオンし、制御電源1から抵抗R5へ電流が流れるため、抵抗R5に電圧が発生し、トランジスタQ2のベース電位が上昇し、トランジスタQ2はオフする。
【0066】
バイポーラトランジスタQ2がオフとなると、開閉素子M1のゲート−ソース間の容量Cgsに蓄積された電荷の放電経路及びゲート−ドレイン間の容量Cgdを充電する変位電流の通電経路は、抵抗R1を有する第1の直列回路5だけとなる。このため、開閉素子M1のゲート電流JGは、区間t4の途中から図4に示すように急減する。その結果、開閉素子M1のドレイン電流の電流変化率が減少し、サージ電圧が開閉素子M1の定格電圧以下に抑制される。このサージ電圧は、回路定数例えば抵抗R2の大きさを変更することにより、所望の値に抑制することが可能である。
【0067】
そして、このt4の区間において、電圧Vdsの上昇がなくなると容量Cgdを流れる電流が無くなり、容量Cgsに残った蓄積電荷が放電される。その結果、電圧Vgsが再び低下し、開閉素子M1の閾値電圧Vthを下回るとターンオフ動作が完了する。
【0068】
なお、これら一連のターンオフ動作が終了すると、ツェナーダイオードZDからバイポーラトランジスタQ4にベース電流が供給されなくなるので、バイポーラトランジスタQ4はオフし、バイポーラトランジスタQ2もオフするので、抵抗R5を流れる電流もなくなる。従って、電力損失が発生しない。
【0069】
このように本実施の形態によれば、開閉素子M1を開閉制御するための制御信号を与えるだけであり、開閉素子M1のドレイン−ソース間の電圧が所定値を越えるとツェナーダイオードZDが動作してゲート駆動条件を切り換えるので、簡易な構成で低損失で、開閉素子M1に印加されるサージ電圧を抑制できるゲート駆動回路を得ることができる。
【0070】
実施の形態3.
図5は、さらにこの発明の他の実施の形態を示すゲート駆動回路の構成図である。この実施の形態においては、ツェナーダイオードZDのアノードと開閉素子M1のソースS間に、バイパス用抵抗R6を接続している。その他の構成については、図3に示した実施の形態と同様のものであるので、相当するものに同じ符号を付して説明を省略する。このような構成にすることにより、信頼性の高いゲート駆動回路を提供することが可能になる。
【0071】
以下、動作について説明する。
通常、ツェナーダイオードZDのアノード−カソード間には、浮遊容量Czdが存在する。浮遊容量Czdが存在すると、ターンオフ時に開閉素子M1のドレイン−ソース間の電圧Vdsが上昇するt3の区間(図4参照)において、ツェナーダイオードZDのアノード−カソード間の電圧Vzdが上昇し、浮遊容量Czdには、Czd×d(Vzd)/dtの変位電流が流れる。
【0072】
バイパス用抵抗R6がないと、変位電流は全てバイポーラトランジスタQ4のベースに流れ込み、この変位電流が所定値を越えると、バイポーラトランジスタQ4がオンしてしまう。バイポーラトランジスタQ4がオンすると、開閉素子M1のドレイン−ソース間の電圧Vdsが所望の設定電圧に達する前にゲート駆動条件が切り換わるため、時間t3が長くなり、スイッチング損失が大幅に増加するおそれがある。
【0073】
この実施の形態では、バイパス用抵抗R6をツェナーダイオードのアノードと開閉素子M1のソース間に接続することにより、浮遊容量Czdを流れる変位電流をR6にバイパスすることが可能となる。このバイパス用抵抗R6の抵抗値によって、バイポーラトランジスタQ4のベースに流れ込む電流量を調整することができ、変位電流による誤動作を防止することが可能となる。
【0074】
以上のように、この実施の形態によれば、ツェナーダイオードZDの浮遊容量を流れる変位電流による誤動作を防止することができるため、信頼性の高いゲート駆動回路を得ることができる。
【0075】
実施の形態4.
図6は、さらにこの発明の他の実施の形態を示すゲート駆動回路の構成図である。この実施の形態においては、ツェナーダイオードのアノードと開閉素子M1のソース端子間に、バイパス用抵抗R6とバイパス用コンデンサC1とを並列に接続している。このような構成とすることにより、信頼性の更に高いゲート駆動回路を提供することが可能となる。以下、動作について説明する。
【0076】
図5に示した実施の形態では、開閉素子M1のドレイン−ソース間の電圧が所定値を越えたときにツェナーダイオードZDに流れる電流である電流信号もバイパス用抵抗R6にバイパスされるため、バイポーラトランジスタQ4の実質的な増幅作用が減少することになる。このため、浮遊容量Czdの変位電流による誤動作を防止し、かつ開閉素子M1のドレイン−ソース間の電圧Vdsを検出してゲート駆動条件の切り換えを行なうためには、抵抗R4やバイパス用抵抗R6等の回路定数の選択幅が限られていた。また、最適な回路定数を選択しても、バイポーラトランジスタQ2へのベース電流が減少するため、ゲート駆動条件の切り換え回路の応答遅れ時間が長くなるおそれがあった。
【0077】
この実施の形態では、バイパス用抵抗R6と並列にバイパス用コンデンサC1を接続することにより、バイパス用抵抗R6とバイパス用コンデンサC1とで構成されたバイパス回路の、高周波領域におけるインピーダンスを低減している。これにより、ツェナーダイオードZDの浮遊容量Czdの変位電流は高周波成分が大きいのでバイパス用コンデンサC1に流れるが、過電圧検出信号である電流信号は低周波成分が大きいのでバイパス用コンデンサC1にはほとんど流れない。
【0078】
その結果、バイポーラトランジスタQ4の実質的な増幅作用を損なうことなく、ツェナーダイオードZDの浮遊容量による誤動作を防止することができ、さらに信頼性の高いゲート駆動回路を得ることができる。
なお、この実施の形態においては、バイパス用コンデンサC1と並列にバイパス用抵抗R6を接続しているが、バイパス用コンデンサC1だけを接続しても、同様の効果を奏する。
【0079】
実施の形態5.
図7は、さらにこの発明の他の実施の形態を示すゲート駆動回路の構成図である。この実施の形態では、図3に示した実施の形態に比し、抵抗R5の一方の端子をバイポーラトランジスタQ1のエミッタと抵抗R1とに接続している点が異なる。その他の構成については、図1に示した実施の形態1と同様のものであるので、相当するものに同じ符号を付して説明を省略する。
動作、作用、効果については、図3に示したものと同様であり、このような形態とすることも可能である。
【0080】
実施の形態6.
図8は、さらにこの発明の他の実施の形態を示すゲート駆動回路の構成図である。この実施の形態では、図3に示した実施の形態に比し、開閉素子M1のドレイン−ソース間の過電圧をツェナーダイオードZDで検出して、ツェナーダイオードZDを流れる電流を抵抗R4を介して、バイポーラトランジスタQ2のベースに直接供給している点が異なる。すなわち、図3における増幅器としてのバイポーラトランジスタQ4を省いている。
【0081】
次に、回路動作について説明する。開閉素子M1のゲートを駆動する制御信号が入力され、バイポーラトランジスタQ1,Q2がオンして開閉素子M1のゲート−ソース間に抵抗R1,R2が接続され、開閉素子M1のゲート電圧が低下し、開閉素子M1のドレイン−ソース間の電圧Vdsが上昇するまでの動作は、図3の実施の形態と同じである。電圧Vdsが、過電圧検出レベルに達すると、ツェナーダイオードZDを介して抵抗R4と抵抗R5とに直列に電流が流れ、抵抗R5の端子間には電圧が発生する。
【0082】
抵抗R5の端子間の電圧によりバイポーラトランジスタQ2のベース電位がコレクタ電位近くまで上昇すると、バイポーラトランジスタQ2はオフし、ゲートオフ抵抗は抵抗R1を含む第1の直列回路5の1経路のみとなり、開閉素子M1のドレイン電流の電流変化率が減少し、サージ電圧が抑制される。
【0083】
このように、本実施の形態によれば、図3におけるバイポーラトランジスタQ4を省いて、専用のICや制御信号を付加することなく少ない部品点数でゲート駆動条件の切り換え動作が可能であり、構成が簡素になり低コストで低損失の駆動回路を得ることができる。
【0084】
なお、上記図7及び図8に示した実施の形態においても、図5に示したバイパス用抵抗R6や、図6に示したバイパス用抵抗R6とバイパス用コンデンサC1との並列回路を設ければ、ツェナーダイオードZDの浮遊容量を流れる変位電流による誤動作を防止することができるため、信頼性の高いゲート駆動回路を得ることができる。
また、以上の各実施の形態において、抵抗R2としてバイポーラトランジスタQ2の内部抵抗や配線抵抗を利用するものであってもよい。
【0085】
以上の各実施の形態においては、開閉素子M1のドレイン−ソース間の過電圧を検出する非線形素子としてツェナーダイオードZDを用いるものを示したが、他の非線形素子を使用するものであっても同様の効果を奏する。
【0086】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に記載されるような効果を奏する。
【0087】
本発明の電圧駆動形半導体素子のゲート駆動回路は、
ゲート端子と主電流が入出力される第1及び第2の端子とを有し、ゲート端子と第1の端子との間の電圧に応じて第1及び第2の端子間を流れる主電流が変化する電圧駆動形半導体素子を制御する電圧駆動形半導体素子のゲート駆動回路であって、
電圧駆動形半導体素子のゲートに制御用電圧を供給する制御電源と、
直列に接続された第1のスイッチイング素子と第1の抵抗とを有し、ゲート端子と第1の端子との間に接続された第1の直列回路と、
直列に接続された第2のスイッチイング素子と第2の抵抗とを有し、ゲート端子と第1の端子との間に接続され、かつ、第1の直列回路に並列に接続された第2の直列回路と、
直列に接続されたトランジスタと第3の抵抗とを有し、トランジスタのコレクタ端子が制御電源に接続されエミッタ端子が第3の抵抗の一端に接続されるとともに第3の抵抗の一端が第2のスイッチイング素子の制御端子に接続され、トランジスタのベース端子に入力された電流を増幅し、第3の抵抗に通電する増幅回路と、
第2の端子とトランジスタのベース端子との間に第4の抵抗を介して接続された非線形素子とを備え、
電圧駆動形半導体素子のターンオフの際に、
第1及び第2のスイッチング素子の各制御端子に信号が与えられ第1及び第2のスイッチング素子がオン状態となり、
第1及び第2の端子間の電圧が所定の過電圧レベルまで増大すると、第3の抵抗の端子間電圧により第2のスイッチング素子をオフ状態にするものであるので、
非線形素子は印加される電圧が所定値を越えるまでは動作せず大きな電流が流れないので、電圧駆動形半導体素子に発生する電圧を検出するための消費電力を小さくできるとともに、印加される電圧が所定値を越えると動作してゲート端子と第1の端子間の電圧の減少速度を抑制するので電圧駆動形半導体素子のスイッチング時に発生するサージ電圧を抑制できる。
【0088】
そして、第3の抵抗の他端は、第1のスイッチング素子の制御端子に接続されたものであることを特徴とするので、
簡易な構成で低損失で、電圧駆動形半導体素子に印加されるサージ電圧を抑制できる。
【0089】
さらに、第1の端子と非線形素子の一方の端子との間に第5の抵抗を介挿したことを特徴とするので、
非線形素子に存在する浮遊容量を流れる変位電流が第5の抵抗によって分流されるので変位電流による増幅手段の誤動作を防止でき、信頼性を向上させることができる。
【0090】
また、第5の抵抗にコンデンサを並列に接続したことを特徴とするので、
非線形素子に存在する浮遊容量を流れる変位電流がコンデンサによっても分流されるので変位電流による増幅手段の誤動作を防止でき、信頼性を向上させることができる。
【0091】
そして、第3の抵抗の他端は、第1のスイッチイング素子と第1の抵抗との接続点に接続されたものであることを特徴とするので、
このような接続によっても、簡易な構成で低損失で、電圧駆動形半導体素子に印加されるサージ電圧を抑制できる。
【0092】
さらに、非線形素子は、ツェナーダイオードであることを特徴とするので、
ツェナーダイオードはその降伏電圧を越える電圧が印加されると急激にそのインピーダンスが減少するので、電圧駆動形半導体素子のスイッチング時に発生する電圧を検出する非線形素子として用いることができる。
【0093】
また、電圧駆動型半導体素子は、絶縁ゲート形電界効果トランジスタであることを特徴とするので、
絶縁ゲート形電界効果トランジスタを用いると、動作速度が速く周波数特性の優れたものとなる。
【図面の簡単な説明】
【図1】 この発明の実施の一形態を示すゲート駆動回路の構成図である。
【図2】 図1のゲート駆動回路の動作波形を示す説明図である。
【図3】 さらに、この発明の実施の一形態を示すゲート駆動回路の構成図である。
【図4】 図3のゲート駆動回路の動作波形を示す説明図である。
【図5】 さらに、この発明の実施の一形態を示すゲート駆動回路の構成図である。
【図6】 さらに、この発明の実施の一形態を示すゲート駆動回路の構成図である。
【図7】 さらに、この発明の実施の一形態を示すゲート駆動回路の構成図である。
【図8】 さらに、この発明の実施の一形態を示すゲート駆動回路の構成図である。
【符号の説明】
1 制御信号発生手段、2 補助信号発生手段、5,6 第1及び第2の直列回路、
M1 開閉素子、Q1〜Q5 バイポーラトランジスタ、R1〜R5,R8 抵抗、
ZD ツェナーダイオード、L1 負荷、L2 寄生インダクタンス、
R6 バイパス用抵抗、C1 バイパス用コンデンサ。
Claims (7)
- ゲート端子と主電流が入出力される第1及び第2の端子とを有し、上記ゲート端子と上記第1の端子との間の電圧に応じて上記第1及び第2の端子間を流れる上記主電流が変化する電圧駆動形半導体素子を制御する電圧駆動形半導体素子のゲート駆動回路であって、
上記電圧駆動形半導体素子のゲートに制御用電圧を供給する制御電源と、
直列に接続された第1のスイッチイング素子と第1の抵抗とを有し、上記ゲート端子と上記第1の端子との間に接続された第1の直列回路と、
直列に接続された第2のスイッチイング素子と第2の抵抗とを有し、上記ゲート端子と上記第1の端子との間に接続され、かつ、上記第1の直列回路に並列に接続された第2の直列回路と、
直列に接続されたトランジスタと第3の抵抗とを有し、上記トランジスタのコレクタ端子が上記制御電源に接続されエミッタ端子が上記第3の抵抗の一端に接続されるとともに上記第3の抵抗の上記一端が上記第2のスイッチイング素子の制御端子に接続され、上記トランジスタのベース端子に入力された電流を増幅し、上記第3の抵抗に通電する増幅回路と、
上記第2の端子と上記トランジスタのベース端子との間に第4の抵抗を介して接続された非線形素子とを備え、
上記電圧駆動形半導体素子のターンオフの際に、
上記第1及び第2のスイッチング素子の各制御端子に信号が与えられ上記第1及び第2のスイッチング素子がオン状態となり、
上記第1及び第2の端子間の電圧が所定の過電圧レベルまで増大すると、上記第3の抵抗の端子間電圧により上記第2のスイッチング素子をオフ状態にするものである
電圧駆動形半導体素子のゲート駆動回路。 - 上記第3の抵抗の他端は、上記第1のスイッチング素子の制御端子に接続されたものであることを特徴とする請求項1に記載の電圧駆動形半導体素子のゲート駆動回路。
- 上記第1の端子と上記非線形素子の一方の端子との間に第5の抵抗を介挿したことを特徴とする請求項1に記載の電圧駆動形半導体素子のゲート駆動回路。
- 上記第5の抵抗にコンデンサを並列に接続したことを特徴とする請求項3に記載の電圧駆動形半導体素子のゲート駆動回路。
- 上記第3の抵抗の他端は、上記第1のスイッチイング素子と上記第1の抵抗との接続点に接続されたものであることを特徴とする請求項1に記載の電圧駆動形半導体素子のゲート駆動回路。
- 上記非線形素子は、ツェナーダイオードであることを特徴とする請求項1ないし5のいずれか1項に記載の電圧駆動形半導体素子のゲート駆動回路。
- 上記電圧駆動型半導体素子は、絶縁ゲート形電界効果トランジスタであることを特徴とする請求項1ないし5のいずれか1項に記載の電圧駆動形半導体素子のゲート駆動回路。
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