JP2018088527A - 炭化珪素半導体装置 - Google Patents

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Abstract

【課題】ゲート電極を有する半導体装置において、より小さなゲート電極容量を提供する。【解決手段】トレンチＴＲは、第１〜第３の半導体層１２１〜１２３のそれぞれからなる第１〜第３の側面ＳＷ１〜ＳＷ３を有する。第１の絶縁膜２０１が有する第１の側壁部２０１Ｓは、第１〜第３の側面ＳＷ１〜ＳＷ３のそれぞれの上に位置する第１〜第３の領域２０１ａ〜２０１ｃを有する。第２の絶縁膜２０２は、第１の側壁部２０１Ｓ上に位置する第２の側壁部２０２Ｓを有する。第２の側壁部２０２Ｓは、第２の絶縁膜の第２の底部２０２Ｂにつながった一方端Ｅ１と、第１及び第２の領域２０１ａ，２０１ｂのいずれかの上に位置し第３の領域２０１ｃから離れた他方端Ｅ２とを有する。これにより、ゲート電極容量を小さくすることができる。【選択図】図４

Description

この発明は、炭化珪素半導体装置およびその製造方法に関するものであり、特に、トレンチを有する炭化珪素半導体装置およびその製造方法に関するものである。
特開平７−３２６７５５号公報（特許文献１）は、炭化珪素基板を用いたトレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を開示している。この公報によれば、トレンチの側面でのゲート熱酸化膜の厚さに比べ、トレンチの底面でのゲート熱酸化膜の厚さの方が大きくなっている。
特開平７−３２６７５５号公報
ゲート電極を有する半導体装置において、より小さなゲート電極容量が望まれている。たとえばＭＩＳＦＥＴ（Metal insulator Semiconductor Field Effect Transistor）においては、帰還容量としての、ゲート電極とドレイン電極との間の静電容量をより小さくすることが望まれている。上記公報に記載の技術によれば、ゲート絶縁膜（ゲート熱酸化膜）の底面での厚さが大きくされることでゲート電極容量をある程度小さくすることができるものの、さらに小さなゲート電極容量が望まれる。
本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、小さなゲート電極容量を有する炭化珪素半導体装置およびその製造方法を提供することである。
本発明の炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、ゲート絶縁膜と、ゲート電極とを有する。炭化珪素基板は、第１の導電型を有する第１の半導体層と、第１の半導体層上に設けられ第２の導電型を有する第２の半導体層と、第２の半導体層上に設けられ第２の半導体層によって第１の半導体層と分離され第１の導電型を有する第３の半導体層とを含む。炭化珪素基板にはトレンチが設けられている。トレンチは、第１の半導体層からなる底面と、第１〜第３の半導体層のそれぞれからなる第１〜第３の側面を有する側壁面とを含む。ゲート絶縁膜はトレンチ上に設けられている。ゲート絶縁膜は、側壁面および底面の各々を直接覆う第１の絶縁膜と、第１の絶縁膜上に設けられた第２の絶縁膜とを有する。第１の絶縁膜は、底面上に位置する第１の底部と、側壁面上に位置する第１の側壁部とを有する。第１の側壁部は、第１〜第３の側面のそれぞれの上に位置する第１〜第３の領域を有する。第２の絶縁膜は、第１の底部上に位置する第２の底部と、第１の側壁部上に位置する第２の側壁部とを有する。第２の側壁部は、第２の底部につながった一方端と、第１および第２の領域のいずれかの上に位置し第３の領域から離れた他方端とを有する。ゲート電極はゲート絶縁膜を介してトレンチ上に設けられている。
本発明の炭化珪素半導体装置の製造方法は、以下の工程を有する。
第１の導電型を有する第１の半導体層と、第１の半導体層上に設けられ第２の導電型を有する第２の半導体層と、第２の半導体層上に設けられ第２の半導体層によって第１の半導体層と分離され第１の導電型を有する第３の半導体層とを含む炭化珪素基板が準備される。
炭化珪素基板にトレンチが形成される。トレンチは、第１の半導体層からなる底面と、第１〜第３の半導体層のそれぞれからなる第１〜第３の側面を有する側壁面とを含む。
側壁面および底面の各々を直接覆う第１の絶縁膜が形成される。第１の絶縁膜は、底面上に位置する第１の底部と、側壁面上に位置する第１の側壁部とを有する。第１の側壁部は、第１〜第３の側面のそれぞれの上に位置する第１〜第３の領域とを有する。
第１の絶縁膜上にシリコン膜が形成される。シリコン膜は、第１の底部上に位置する第２の底部と、第１の側壁部上に位置する第２の側壁部とを有する。第２の側壁部は、第２の底部につながった一方端と、第１および第２の領域のいずれかの上に位置し第３の領域から離れた他方端とを有する。
シリコン膜を酸化することによって第２の絶縁膜が形成される。第１および第２の絶縁膜はゲート絶縁膜を構成する。
ゲート絶縁膜を介してトレンチ上にゲート電極が形成される。
本発明によれば、ゲート電極容量を小さくすることができる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置が有する炭化珪素基板の形状を概略的に示す斜視図である。 図２の構成をより詳しく示した図であり、図を見やすくするために第２の導電型の領域にハッチングを付した図である。 図１の拡大図であり、特に第１の絶縁膜の構成要素について説明する図である。 図１の拡大図であり、特にゲート絶縁膜の寸法について説明する図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１３工程を概略的に示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 炭化珪素半導体装置が有する炭化珪素基板の表面の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００−１）面の結晶構造を示す図である。 図２２の線ＸＸＩＩＩ−ＸＸＩＩＩに沿う（１１−２０）面の結晶構造を示す図である。 図２１の複合面の表面近傍における結晶構造を（１１−２０）面内において示す図である。 図２１の複合面を（０１−１０）面から見た図である。 巨視的に見たチャネル面および（０００−１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０−１１−２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。 図２１の変形例を示す図である。 ゲート電極およびドレイン電極間の静電容量Ｃgdと、ドレイン電極およびソース電極間の電圧ＶDSとの関係を示す図である。
はじめに、実施の形態の概要について、以下の(i)〜(xiii)に記す。
(i) 炭化珪素半導体装置５０１〜５０３は、炭化珪素基板１００と、ゲート絶縁膜２００と、ゲート電極２３０とを有する。炭化珪素基板１００は、第１の導電型を有する第１の半導体層１２１と、第１の半導体層１２１上に設けられ第２の導電型を有する第２の半導体層１２２と、第２の半導体層１２２上に設けられ第２の半導体層１２２によって第１の半導体層１２１と分離され第１の導電型を有する第３の半導体層１２３とを含む。炭化珪素基板１００にはトレンチＴＲが設けられている。トレンチＴＲは、第１の半導体層１２１からなる底面ＢＴと、第１〜第３の半導体層１２１〜１２３のそれぞれからなる第１〜第３の側面ＳＷ１〜ＳＷ３を有する側壁面ＳＷとを含む。ゲート絶縁膜２００はトレンチＴＲ上に設けられている。ゲート絶縁膜２００は、側壁面ＳＷおよび底面ＢＴの各々を直接覆う第１の絶縁膜２０１と、第１の絶縁膜２０１上に設けられた第２の絶縁膜２０２とを有する。第１の絶縁膜２０１は、底面ＢＴ上に位置する第１の底部２０１Ｂと、側壁面ＳＷ上に位置する第１の側壁部２０１Ｓとを有する。第１の側壁部２０１Ｓは、第１〜第３の側面ＳＷ１〜ＳＷ３のそれぞれの上に位置する第１〜第３の領域２０１ａ〜２０１ｃを有する。第２の絶縁膜２０２は、第１の底部２０１Ｂ上に位置する第２の底部２０２Ｂと、第１の側壁部２０１Ｓ上に位置する第２の側壁部２０２Ｓとを有する。第２の側壁部２０２Ｓは、第２の底部２０２Ｂにつながった一方端Ｅ１と、第１および第２の領域２０１ａ，２０１ｂのいずれかの上に位置し第３の領域２０１ｃから離れた他方端Ｅ２とを有する。ゲート電極２３０はゲート絶縁膜２００を介してトレンチＴＲ上に設けられている。
この炭化珪素半導体装置５０１〜５０３によれば、第１の絶縁膜２０１とともにゲート絶縁膜２００を構成する第２の絶縁膜２０２は、第１の絶縁膜２０１の第１の底部２０１Ｂ上だけでなく、第１の絶縁膜２０１の第１の側壁部２０１Ｓ上にも設けられる。これによりゲート絶縁膜２００は、トレンチＴＲの底面ＢＴ上だけでなく、底面ＢＴ近傍で底面ＢＴとともに角部ＣＲを構成する側壁面ＳＷ上でも、より大きな厚さを有する。よって、トレンチの底面ＢＴ上でのみゲート絶縁膜２００が厚くされる場合に比して、ゲート電極容量をより小さくすることができる。
(ii) 上記(i)において、第２の側壁部２０２Ｓの他方端Ｅ２は、第１の領域２０１ａおよび第２の領域２０１ｂの境界上に位置してもよい。
これにより、第２の側壁部２０２Ｓは、チャネル面を構成する第２の領域２０１ｂ上にかぶさらない範囲内で最大限、延ばされる。よってチャネル特性に影響をほとんど与えない範囲内で、ゲート電極容量を効果的に低減することができる。
(iii) 上記(i)において、第２の側壁部２０２Ｓの他方端Ｅ２は、第２の領域２０１ｂから離れて第１の領域２０１ａ上に位置してもよい。
これにより、第２の側壁部２０２Ｓは、チャネル面を構成する第２の領域２０１ｂに接近しない範囲内で延ばされる。よって、チャネル特性に影響を与えない範囲内で、ゲート電極容量を低減することができる。
(iv) 上記(i)において、第２の側壁部２０２Ｓの他方端Ｅ２は、第３の領域２０１ｃから離れて第２の領域２０１ｂ上に位置してもよい。
これにより、第２の側壁部２０２Ｓが第１の領域２０１ａ上にのみ設けられる場合に比して、第２の側壁部２０２Ｓがより延ばされる。また、第２の側壁部２０２Ｓが、チャネル特性に与える影響の大きい、第２の領域２０１ｂと第３の領域２０１ｃの境界から離れて設けられる。よって、チャネル特性への影響を抑えつつ、ゲート電極容量をより効果的に低減することができる。
(v) 上記(iv)において、第２の半導体層１２２は不純物濃度がピークとなる深さ位置ＤＰを有し、第２の側壁部２０２Ｓの他方端Ｅ２は深さ位置ＤＰよりも深くに位置してもよい。
これにより、第２の側壁部２０２Ｓが第１の領域２０１ａ上にのみ設けられる場合に比して、第２の側壁部２０２Ｓがより延ばされる。また、第２の側壁部２０２Ｓが、チャネル特性に与える影響の大きい深さ位置ＤＰから離れて設けられる。よって、チャネル特性への影響をより抑えつつ、ゲート電極容量をより効果的に低減することができる。
(vi) 上記(i)〜(v)において、第２の側壁部２０２Ｓの他方端Ｅ２は、第１の側壁部２０１Ｓに対して７０度未満の傾斜角度ＡＧを有してもよい。
これにより、他方端Ｅ２でのゲート絶縁膜２００の厚さの変化が緩和される。
(vii) 上記(i)〜(vi)において、第１および第２の絶縁膜２０１，２０２のそれぞれは第１および第２の炭素原子濃度を有し、第２の炭素原子濃度は第１の炭素原子濃度よりも小さくてもよい。
これにより、第２の絶縁膜２０２は低い炭素原子濃度によって、高い絶縁破壊耐性を有する。よって炭化珪素半導体装置５０１〜５０３は大きい耐圧を有する。
(viii) 上記(vii)において、第１の炭素原子濃度は１×１０15ｃｍ-3より大きく、第２の炭素原子濃度は１×１０15ｃｍ-3より小さくてもよい。
これにより、第２の絶縁膜２０２の炭素原子濃度が十分に低くされる。よって炭化珪素半導体装置５０１〜５０３の耐圧をより大きくすることができる。
(ix) 上記(i)〜(xiii)において、第２の絶縁膜２０２は、酸化珪素、窒化珪素、およびリン珪酸ガラスの少なくともいずれかから作られていてもよい。
これにより炭化珪素半導体装置５０１〜５０３の耐圧をより大きくすることができる。
(x) 上記(i)〜(ix)において、第２の絶縁膜２０２は、シリコンを含み炭素を含まない膜の熱酸化膜であってもよい。
これにより炭化珪素半導体装置５０１〜５０３の耐圧をより大きくすることができる。
(xi) 炭化珪素半導体装置５０１〜５０３の製造方法は、以下の工程を有する。
第１の導電型を有する第１の半導体層１２１と、第１の半導体層１２１上に設けられ第２の導電型を有する第２の半導体層１２２と、第２の半導体層１２２上に設けられ第２の半導体層１２２によって第１の半導体層１２１と分離され第１の導電型を有する第３の半導体層１２３とを含む炭化珪素基板１００が準備される。
炭化珪素基板１００にトレンチＴＲが形成される。トレンチＴＲは、第１の半導体層１２１からなる底面ＢＴと、第１〜第３の半導体層１２１〜１２３のそれぞれからなる第１〜第３の側面ＳＷ１〜ＳＷ３を有する側壁面ＳＷとを含む。
側壁面ＳＷおよび底面ＢＴの各々を直接覆う第１の絶縁膜２０１が形成される。第１の絶縁膜２０１は、底面ＢＴ上に位置する第１の底部２０１Ｂと、側壁面ＳＷ上に位置する第１の側壁部２０１Ｓとを有する。第１の側壁部２０１Ｓは、第１〜第３の側面ＳＷ１〜ＳＷ３のそれぞれの上に位置する第１〜第３の領域２０１ａ〜２０１ｃとを有する。
第１の絶縁膜２０１上にシリコン膜３０２が形成される。シリコン膜３０２は、第１の底部２０１Ｂ上に位置する第２の底部３０２Ｂと、第１の側壁部２０１Ｓ上に位置する第２の側壁部３０２Ｓとを有する。第２の側壁部３０２Ｓは、第２の底部３０２Ｂにつながった一方端Ｅ１と、第１および第２の領域２０１ａ，２０１ｂのいずれかの上に位置し第３の領域２０１ｃから離れた他方端Ｅ２とを有する。
シリコン膜３０２を酸化することによって第２の絶縁膜２０２が形成される。第１および第２の絶縁膜２０１，２０２はゲート絶縁膜２００を構成する。
ゲート絶縁膜２００を介してトレンチＴＲ上にゲート電極２３０が形成される。
上記の製造方法によれば、第１の絶縁膜２０１とともにゲート絶縁膜２００を構成する第２の絶縁膜２０２は、第１の絶縁膜２０１の第１の底部２０１Ｂ上だけでなく、第１の絶縁膜２０１の第１の側壁部２０１Ｓ上にも設けられる。これによりゲート絶縁膜２００は、トレンチの底面ＢＴ上だけでなく、底面ＢＴ近傍で底面ＢＴとともに角部ＣＲを構成する側壁面ＳＷ面上でも、より大きな厚さを有する。よって、トレンチの底面ＢＴ上でのみゲート絶縁膜２００が厚くされる場合に比して、ゲート電極容量をより小さくすることができる。
(xii) 上記(xi)において、シリコン膜３０２を酸化することによって第２の絶縁膜２０２を形成する工程は、８００℃以上１１５０℃以下で行われてもよい。
シリコン膜３０２を８００℃以上で酸化することにより、シリコン膜３０２の表面荒れを抑制することができる。またシリコン膜を１１５０℃以下で酸化することにより、シリコン膜３０２が酸化されて形成された二酸化珪素からなる第２の絶縁膜２０２の蒸気圧が上昇することを抑制することができる。結果として、第２の絶縁膜２０２の形状を維持することができる。
(xiii) 上記(xi)において、第２の絶縁膜２０２を形成する工程は、第１の側壁部２０１Ｓに対する、第２の側壁部２０２Ｓの他方端Ｅ２の角度ＡＧが小さくなるように、第２の側壁部２０２Ｓを加熱する工程を含んでもよい。
これにより、他方端Ｅ２でのゲート絶縁膜２００の厚さの変化が緩和される。
(xiv) 上記(xiii)において、第２の側壁部２０２Ｓを加熱する工程は１３００℃以上１４００℃以下で行なわれてもよい。
これにより、他方端Ｅ２の角度ＡＧを、過度に高い温度を用いることなく、十分に小さくすることができる。
次に、本願発明の実施の形態のより詳細な説明として、以下に実施の形態１〜３と、その補足事項とについて説明する。なお本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、"−"（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
（実施の形態１）
図１に示すように、本実施の形態の縦型ＭＯＳＦＥＴ５０１（炭化珪素半導体装置）は、エピタキシャル基板１００（炭化珪素基板）と、ゲート絶縁膜２００と、ゲート電極２３０と、層間絶縁膜２０３と、ソース電極２２１と、ドレイン電極２１１と、ソース配線２２２と、保護電極２１２とを有する。
エピタキシャル基板１００は、炭化珪素から作られており、単結晶基板１１０およびその上に設けられたエピタキシャル層を有する。単結晶基板１１０はｎ型（第１の導電型）を有する。単結晶基板１１０の一方主面（図１における上面）の面方位（ｈｋｌｍ）は、好ましくは負のｍを有し、より好ましくはおおよそ（０００−１）面である。エピタキシャル層は、ｎ-層１２１（第１の半導体層）と、ｐ型ボディ層１２２（第２の半導体層）と、ｎ領域１２３（第３の半導体層）と、コンタクト領域１２４とを有する。エピタキシャル基板１００の炭化珪素は、好ましくは六方晶の結晶構造を有し、より好ましくはポリタイプ４Ｈを有する。ｎ-層１２１は、ドナーが添加されていることでｎ型を有する。ｎ-層１２１へのドナーの添加は好ましくは、イオン注入によってではなく、ｎ-層１２１のエピタキシャル成長時の不純物添加によって行われていることが好ましい。ｎ-層１２１のドナー濃度は、単結晶基板１１０のドナー濃度よりも低いことが好ましい。ｎ-層１２１のドナー濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば８×１０15ｃｍ-3である。ｐ型ボディ層１２２は、ｎ-層１２１上に設けられており、アクセプタが添加されていることでｐ型（第２の導電型）を有する。ｐ型ボディ層１２２のアクセプタ濃度は、たとえば１×１０18ｃｍ-3である。ｎ領域１２３はｎ型を有する。ｎ領域１２３は、ｐ型ボディ層１２２上に設けられており、ｐ型ボディ層１２２によってｎ-層１２１と分離されている。コンタクト領域１２４はｐ型を有する。コンタクト領域１２４は、ｐ型ボディ層１２２につながるようにｐ型ボディ層１２２の一部の上に形成されている。
さらに図２および図３を参照して、エピタキシャル基板１００にはトレンチＴＲが設けられている。トレンチＴＲは、ｎ領域１２３およびｐ型ボディ層１２２を貫通してｎ-層１２１に至る側壁面ＳＷと、ｎ-層１２１からなる底面ＢＴとを有する。側壁面ＳＷはｐ型ボディ層１２２上においてチャネル面ＣＨ（図３）を含む。底面ＢＴは、エピタキシャル基板１００の主面とほぼ平行な平坦面である。エピタキシャル基板１００がトレンチＴＲを有するということは、単結晶基板１１０の上面上においてエピタキシャル層が部分的に除去されていることに対応している。本実施の形態においては、単結晶基板１１０の上面上において多数のメサ構造が形成されている。具体的には、メサ構造は上面および底部が六角形状となっており、その側壁は単結晶基板１１０の上面に対して傾斜している。これによりトレンチＴＲは開口側に向かって拡がっている。好ましくは側壁面ＳＷは、特にｐ型ボディ層１２２上において、所定の結晶面（特殊面とも称する）を有する。特殊面の詳細については後述する。
さらに図４を参照して、側壁面ＳＷは、ｎ-層１２１、ｐ型ボディ層１２２およびｎ領域１２３のそれぞれからなる第１〜第３の側面ＳＷ１〜ＳＷ３を有する。
ゲート絶縁膜２００はトレンチＴＲ上に設けられている。ゲート絶縁膜２００はトレンチＴＲ内においてエピタキシャル基板１００とゲート電極２３０とを隔てている。ゲート絶縁膜２００は、側壁面ＳＷおよび底面ＢＴの各々を直接覆う第１の絶縁膜２０１と、第１の絶縁膜２０１上に設けられた第２の絶縁膜２０２とを有する。第１および第２の絶縁膜２０１，２０２のそれぞれは第１および第２の炭素原子濃度を有する。第２の炭素原子濃度は第１の炭素原子濃度よりも小さくてもよい。第１の炭素原子濃度は１×１０15ｃｍ-3より大きくてもよい。第２の炭素原子濃度は、１×１０15ｃｍ-3より小さくてもよく、実質的に濃度がゼロであってもよい。
第１の絶縁膜２０１は、底面ＢＴ上に位置する第１の底部２０１Ｂと、側壁面ＳＷ上に位置する第１の側壁部２０１Ｓとを有する。第１の側壁部２０１Ｓは、第１〜第３の側面ＳＷ１〜ＳＷ３のそれぞれの上に位置する第１〜第３の領域２０１ａ〜２０１ｃを有する。第１の絶縁膜２０１は、酸化膜であることが好ましく、エピタキシャル基板１００のトレンチＴＲの表面を熱酸化することによって得られたものあることがより好ましい。
さらに図５を参照して、第２の絶縁膜２０２は、第１の絶縁膜２０１を介して、底面ＢＴと側壁面ＳＷとがなす角部ＣＲ（図１）上に位置する部分を有する。具体的には、第２の絶縁膜２０２は、第１の底部２０１Ｂ上に位置する第２の底部２０２Ｂと、第１の側壁部２０１Ｓ上に位置する第２の側壁部２０２Ｓとを有する。第２の側壁部２０２Ｓは、第２の底部２０２Ｂにつながった一方端Ｅ１と、第１および第２の領域２０１ａ，２０１ｂ（図４）のいずれかの上に位置し第３の領域から離れた他方端Ｅ２とを有する。本実施の形態においては、他方端Ｅ２は、第３の領域２０１ｃから離れて第２の領域２０１ｂ上に位置している。他方端Ｅ２は、第１の側壁部２０１Ｓに対して傾斜角度ＡＧ（図５）を有する。傾斜角度ＡＧは、他方端Ｅ２の表面の先端部分と、第１の側壁部２０１Ｓの表面のうち他方端Ｅ２が接する部分とがなす角度のことである。傾斜角度ＡＧは７０度未満であることが好ましい。第２の半導体層１２２は不純物濃度がピークとなる深さ位置ＤＰ（図５）を有してもよく、この場合、他方端Ｅ２は深さ位置ＤＰよりも深くに位置することが好ましい。第２の絶縁膜２０２は、酸化珪素、窒化珪素、およびリン珪酸ガラスの少なくともいずれかから作られていてもよい。第２の絶縁膜２０２は、シリコンを含み炭素を含まない膜の熱酸化膜であってもよく、たとえばＳｉＯ2から作られている。
ゲート絶縁膜２００は、トレンチＴＲの底面ＢＴ上において第１および第２の絶縁膜２０１，２０２を有する部分を含み、この部分は厚さｄ0を有する。またゲート絶縁膜２００は、トレンチＴＲの側壁面ＳＷ上において第１の絶縁膜２０１を有しかつ第２の絶縁膜２０２を有しない部分、すなわち第１の絶縁膜２０１のみからなる部分を有し、この部分は厚さｄ1を有する。またゲート絶縁膜２００は、トレンチＴＲの側壁面ＳＷの第１の側面ＳＷ１上において第１および第２の絶縁膜２０１，２０２を有する部分を含み、この部分は厚さｄ2を有する。好ましくはｄ2＞ｄ1×１．５が満たされる。好ましくはｄ2＜ｄ1×５が満たされる。好ましくはｄ0＞ｄ1が満たされる。好ましくはｄ0≧ｄ2が満たされる。
ゲート電極２３０はトレンチＴＲ内に設けられている。具体的にはゲート電極２３０はゲート絶縁膜２００を介してトレンチＴＲ上に設けられている。ゲート電極２３０は第１の絶縁膜２０１の第２の領域２０１ｂに接している。ゲート電極２３０の上面は、ゲート絶縁膜２００のうちｎ領域１２３の上面上に位置する部分の上面とほぼ同じ高さになっている。層間絶縁膜２０３は、ゲート絶縁膜２００のうちｎ領域１２３の上面上にまで延在する部分とゲート電極２３０とを覆うように設けられている。
ソース電極２２１は、層間絶縁膜２０３を貫通してｎ領域１２３およびコンタクト領域１２４の各々に接している。ソース配線２２２はソース電極２２１に接するようにソース電極２２１および層間絶縁膜２０３上に設けられている。ドレイン電極２１１は、エピタキシャル基板１００の、トレンチＴＲが設けられた面と反対の面の上に設けられている。保護電極２１２はドレイン電極２１１を被覆している。
次にＭＯＳＦＥＴ５０１（図１）の製造方法について説明する。
図６に示すように、単結晶基板１１０上にｎ-層１２１がエピタキシャル成長により形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Chemical Vapor Deposition）法により行うことができる。また、このときドナーとしてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。次に、ｎ-層１２１上のｐ型ボディ層１２２と、ｐ型ボディ層１２２上のｎ領域１２３とが形成される。具体的には、ｎ-層１２１の上面にイオン注入が行われる。ｐ型ボディ層１２２を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などのアクセプタがイオン注入される。またｎ領域１２３を形成するためのイオン注入においては、たとえばリン（Ｐ）などのドナーがイオン注入される。これにより、ｎ-層１２１と、ｐ型ボディ層１２２と、ｎ領域１２３とを有するエピタキシャル基板１００が形成される。なおイオン注入に代わり、不純物の添加をともなうにエピタキシャル成長が用いられてもよい。次に、イオン注入によってコンタクト領域１２４が形成される。次に、イオン注入により添加された不純物を活性化するための活性化熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。以上のように炭化珪素基板１００が準備される。
図７に示すように、エピタキシャル基板１００上に、ｎ領域１２３を部分的に露出する開口部を有するマスク４０１が形成される。開口部はトレンチＴＲ（図１）の位置に対応して形成される。マスク４０１としては、たとえば、熱酸化によって形成されたシリコン酸化膜を用いることができる。
図８に示すように、マスク４０１の開口部において、ｎ領域１２３と、ｐ型ボディ層１２２と、ｎ-層１２１の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲ（図１）が形成されるべき領域に、側壁が単結晶基板１１０の主表面に対してほぼ垂直な内面ＳＶを有する凹部ＴＱを形成することができる。
次に、マスク４０１を用いてエピタキシャル基板１００がエッチングされる。具体的には、エピタキシャル基板１００に対して、凹部ＴＱの内面ＳＶにおいて熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中で、エピタキシャル基板１００を加熱することによって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。なお、反応ガスは、塩素ガスと酸素ガスとに加えてキャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク４０１は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。
図９に示すように、上記の熱エッチングにより炭化珪素基板１００にトレンチＴＲが形成される。トレンチＴＲの形成の際、エピタキシャル基板１００は、矢印ＳＥで示すようにマスク４０１の開口部からサイドエッチングされるようにエッチングされる。またこの熱エッチングの際、トレンチＴＲの側壁面ＳＷ上、特にそのｐ型ボディ層１２２からなる部分の上に、特殊面が自己形成される。
図１０に示すように、側壁面ＳＷおよび底面ＢＴの各々を直接覆う第１の絶縁膜２０１が形成される。言い換えれば、第１の絶縁膜２０１は、底面ＢＴ上に直接位置する部分と、側壁面ＳＷ上に直接位置する部分とを有する。第１の絶縁膜２０１の形成は、トレンチＴＲの底面ＢＴおよび側壁面ＳＷの熱酸化によって行ない得る。
図１１に示すように、第１の絶縁膜２０１上にシリコン膜３０２が形成される。シリコン膜３０２の形成は、たとえば化学気相成長（ＣＶＤ）法により行ない得る。
図１２に示すように、第１の絶縁膜２０１およびシリコン膜３０２を介してトレンチＴＲを埋めるように、シリコン膜３０２上にレジスト層４０２が形成される。レジスト層４０２の形成はレジスト液の塗布によって行ない得る。次にレジスト層４０２およびシリコン膜３０２の一部がエッチングされる。このエッチングは、エッチングマスクを用いることなく行なわれ得る。すなわち、いわゆるエッチバックによって行なわれ得る。
図１３に示すように、上記のエッチングにより、トレンチＴＲの一部のみを埋めるように底面ＢＴ上にレジスト層４０２およびシリコン膜３０２が残存する。シリコン膜３０２は、第１の底部２０１Ｂ上に位置する第２の底部３０２Ｂと、第１の側壁部２０１Ｓ上に位置する第２の側壁部３０２Ｓとを有する。第２の側壁部３０２Ｓは、第２の底部３０２Ｂにつながった一方端Ｅ１と、第２の領域２０１ｂ上に位置し第３の領域２０１ｃから離れた他方端Ｅ２とを有する。次にレジスト層４０２が除去される（図１４）。次に、第１の絶縁膜２０１のうちシリコン膜３０２によって覆われておらず露出した部分がエッチングにより除去される（図１５）。
次に、第１の絶縁膜２０１およびシリコン膜３０２が設けられたトレンチＴＲが熱酸化される。これにより、シリコン膜３０２と、トレンチＴＲの側壁面ＳＷのうち露出された部分とが熱酸化される。シリコン膜３０２は、たとえば８００℃以上１１５０℃以下で熱酸化される。この熱酸化によりシリコン膜３０２から第２の絶縁膜２０２が形成される（図１６）。第１および第２の絶縁膜２０１，２０２はゲート絶縁膜２００を構成する。
好ましくは、シリコン膜３０２は、たとえば９５０℃以上１１００℃以下で熱酸化される。シリコン膜３０２を９５０℃より低い温度で酸化した場合、シリコン膜３０２が酸化されて形成された二酸化珪素膜の粘性流動による応力緩和が働かないため、粒界付近のシリコンが表面側に移動し、シリコン膜３０２の表面で結晶粒が成長して突起を生成すると考えられる。そこで、シリコン膜３０２を９５０℃以上で酸化することにより、上記突起の生成を抑制することができるので、第２の絶縁膜２０２の表面荒れを効果的に抑制することができる。一方、シリコン膜３０２を１１００℃より高い温度で酸化すると、二酸化珪素からなる第１の絶縁膜２０１とシリコン膜３０２とが化学反応を起こし酸化珪素を形成するため第２の絶縁膜２０２の形状を維持することが困難となる。そこで、シリコン膜３０２を１１００℃以下で酸化することにより、酸化珪素の蒸気圧の上昇を抑制することで、第２の絶縁膜２０２の形状を効果的に維持することができる。
図１７に示すように、第２の絶縁膜２０２を形成する際に、第２の側壁部２０２Ｓが十分な温度で加熱されることで、角度ＡＧ（図５）が小さくされる。この加熱の温度は、１３００℃以上１４００℃以下が好ましい。この加熱を酸化雰囲気中で行なうことで、第１の絶縁膜２０１の膜厚をより厚くし得る。
図１８に示すように、トレンチＴＲ上にゲート絶縁膜２００を介してゲート電極２３０が形成される。ゲート電極２３０の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰ（Chemical Mechanical Polishing）とによって行い得る。
再び図１を参照して、ゲート電極２３０の露出面を覆うようにゲート電極２３０およびゲート絶縁膜２００上に層間絶縁膜２０３が形成される。層間絶縁膜２０３およびゲート絶縁膜２００に開口部が形成されるようにエッチングが行われる。この開口部により、メサ構造の上面においてｎ領域１２３およびコンタクト領域１２４の各々が露出される。次に、メサ構造の上面においてｎ領域１２３およびコンタクト領域１２４の各々に接するソース電極２２１が形成される。ソース配線２２２、ドレイン電極２１１および保護電極２１２が形成される。これにより、ＭＯＳＦＥＴ５０１が得られる。
本実施の形態によれば、図５に示すように、第１の絶縁膜２０１とともにゲート絶縁膜２００を構成する第２の絶縁膜２０２は、第１の絶縁膜２０１の第１の底部２０１Ｂ上だけでなく、第１の絶縁膜２０１の第１の側壁部２０１Ｓ上にも設けられる。これによりゲート絶縁膜２００は、トレンチＴＲの底面ＢＴ上だけでなく、底面ＢＴ近傍で底面ＢＴとともに角部ＣＲを構成する側壁面ＳＷ上でも、より大きな厚さを有する。よって、トレンチの底面ＢＴ上でのみゲート絶縁膜２００が厚くされる場合に比して、ゲート電極容量をより小さくすることができる。
またＭＯＳＦＥＴ５０１に接続されている負荷が短絡した際に、チャネル面ＣＨに大電流が流れることでゲート絶縁膜２００の温度が上昇する。この結果、ゲート絶縁膜２００の絶縁性が低下することで、リーク電流が流れる。このリーク電流は、チャネル電流が集中し、かつゲート絶縁膜２００に対して比較的高い電圧が印加される箇所である、第１および第２の領域２０１ａ，２０１ｂ（図４）の境界近傍において特に問題となる。本実施の形態によれば、このようなリーク電流が最も流れやすい箇所に、第２の絶縁膜２０２の第２の側壁部２０２Ｓが設けられている。これによりリーク電流を抑制することができる。チャネル面ＣＨ（図３）が特殊面の場合、チャネル面ＣＨの高い移動度に起因して上記の温度上昇が顕著となるので、リーク電流を抑制することは特に重要である。
また上記境界近傍では、ｐ型ボディ層１２２の不純物濃度が、深さ位置ＤＰ（図５）に比して低くされることが多い。この場合に、ドレイン電圧が大きいと短チャンネル効果が起きやすくなる。本実施の形態によれば、このような短チャンネル効果の影響を軽減することができる。またそれにより短絡耐量を改善することができる。
ｄ2＞ｄ1×１．５が満たされるようにｄ2が大きくされる場合、上述した効果をより十分に得られる。また過度にｄ2が大きくされると、角部ＣＲ（図１）近傍での電流の拡がりが阻害されることでオン抵抗が大きくなってしまうので、ｄ2＜ｄ1×５が満たされることが好ましい。
また図４に示すように、第２の側壁部２０２Ｓの他方端Ｅ２は、第３の領域２０１ｃから離れて第２の領域２０１ｂ上に位置している。これにより、第２の側壁部２０２Ｓが第１の領域２０１ａ上にのみ設けられる場合に比して、第２の側壁部２０２Ｓがより延ばされる。また、第２の側壁部２０２Ｓが、チャネル特性に与える影響の大きい、第２の領域２０１ｂと第３の領域２０１ｃの境界から離れて設けられる。よって、チャネル特性への影響を抑えつつ、ゲート電極容量をより効果的に低減することができる。
また第２の半導体層１２２は不純物濃度がピークとなる深さ位置ＤＰ（図５）を有し、第２の側壁部２０２Ｓの他方端Ｅ２は深さ位置ＤＰよりも深くに位置することが好ましい。これにより、第２の側壁部２０２Ｓが第１の領域２０１ａ上にのみ設けられる場合に比して、第２の側壁部２０２Ｓがより延ばされる。また、第２の側壁部２０２Ｓが、チャネル特性に与える影響の大きい深さ位置ＤＰから離れて設けられる。よって、チャネル特性への影響をより抑えつつ、ゲート電極容量をより効果的に低減することができる。
第２の側壁部２０２Ｓの他方端Ｅ２は、第１の側壁部２０１Ｓに対して７０度未満の傾斜角度ＡＧを有することが好ましい。これにより、他方端Ｅ２でのゲート絶縁膜２００の厚さの変化が緩和される。
第１および第２の絶縁膜２０１，２０２のそれぞれは第１および第２の炭素原子濃度を有し、第２の炭素原子濃度は第１の炭素原子濃度よりも小さいことが好ましい。これにより、第２の絶縁膜２０２は低い炭素原子濃度によって、高い絶縁破壊耐性を有する。よって炭化珪素半導体装置５０１は大きい耐圧を有する。なお、第１の絶縁膜２０１は、炭化珪素からなるトレンチＴＲの底面ＢＴおよび側壁面ＳＷを熱酸化することにより形成されるため、炭化珪素に由来する炭素を多く含む。一方、第２の絶縁膜２０２は、シリコン膜３０２を酸化することにより形成される。そのため、第２の絶縁膜２０２の炭素原子濃度は、第１の絶縁膜２０１の炭素原子濃度よりも小さくなる。
第１の炭素原子濃度は１×１０15ｃｍ-3より大きく、第２の炭素原子濃度は１×１０15ｃｍ-3より小さいことが好ましい。これにより、第２の絶縁膜２０２の炭素原子濃度が十分に低くされる。よって炭化珪素半導体装置５０１の耐圧をより大きくすることができる。
第２の絶縁膜２０２は、酸化珪素、窒化珪素、およびリン珪酸ガラスの少なくともいずれかから作られていることが好ましい。これにより炭化珪素半導体装置５０１の耐圧をより大きくすることができる。
第２の絶縁膜２０２は、シリコンを含み炭素を含まない膜の熱酸化膜であることが好ましい。これにより炭化珪素半導体装置５０１の耐圧をより大きくすることができる。
シリコン膜３０２を酸化することによって第２の絶縁膜２０２を形成する工程は、８００℃以上１１５０℃以下で行われることが好ましい。シリコン膜３０２を８００℃以上で酸化することにより、シリコン膜３０２の表面荒れを抑制することができる。またシリコン膜を１１５０℃以下で酸化することにより、シリコン膜３０２が酸化されて形成された酸化珪素からなる第２の絶縁膜２０２の蒸気圧が上昇することを抑制することができる。結果として、第２の絶縁膜２０２の形状を維持することができる。
第２の絶縁膜２０２を形成する工程は、第１の側壁部２０１Ｓに対する、第２の側壁部２０２Ｓの他方端Ｅ２の角度ＡＧが小さくなるように、第２の側壁部２０２Ｓを加熱する工程を含むことが好ましい。これにより、他方端Ｅ２でのゲート絶縁膜２００の厚さの変化が緩和される。この工程は１３００℃以上１４００℃以下で行なわれることが好ましい。これにより、他方端Ｅ２の角度ＡＧを、過度に高い温度を用いることなく、十分に小さくすることができる。
なお本実施の形態においては第２の絶縁膜２０２の形成方法として、シリコン膜の熱酸化を用いる方法について説明したが、第２の絶縁膜２０２は堆積法によって形成されてもよく、たとえばＣＶＤ法によって直接形成されてもよい。また「第１の導電型」がｎ型であり「第２の導電型」がｐ型であるが、これらの導電型が入れ替えられもよい。この場合、上記説明におけるドナーおよびアクセプタも入れ替えられる。なお、より高いチャネル移動度を得るためには、「第１の導電型」がｎ型であることが好ましい。また炭化珪素半導体装置は、ＭＯＳＦＥＴに限定されるものではなく、たとえばトレンチ型ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
（実施の形態２）
図１９に示すように、本実施の形態のＭＯＳＦＥＴ５０２（炭化珪素半導体装置）においては、第２の絶縁膜２０２の第２の側壁部２０２Ｓの他方端Ｅ２は、第１の領域２０１ａおよび第２の領域２０１ｂの境界上に位置している。ここでの「境界上に位置し」とは、ゲート電極容量およびチャネル特性の各々が実質的に同程度に保持される範囲内で、誤差を許容するものである。具体的には±０．１μｍ程度の誤差は許容される。このような第２の側壁部２０２Ｓを得るためには、たとえば、実施の形態１におけるエッチバック工程（図１３）をより進行させ、シリコン膜３０２の第２の側壁部３０２Ｓの他方端Ｅ２を、上記境界の近傍に合わせればよい。なお上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、第２の側壁部２０２Ｓは、チャネル面を構成する第２の領域２０１ｂ上にかぶさらない範囲内で最大限、延ばされる。よってチャネル特性に影響をほとんど与えない範囲内で、ゲート電極容量を効果的に低減することができる。
（実施の形態３）
図２０に示すように、本実施の形態のＭＯＳＦＥＴ５０３（炭化珪素半導体装置）においては、第２の絶縁膜２０２の第２の側壁部２０２Ｓの他方端Ｅ２は、第２の領域２０１ｂから離れて第１の領域２０１ａ上に位置している。好ましくは、他方端Ｅ２は第２の領域２０１ｂから０．１μｍよりも大きく離される。このような第２の側壁部２０２Ｓを得るためには、たとえば、実施の形態１におけるエッチバック工程（図１３）をより進行させ、シリコン膜３０２の第２の側壁部３０２Ｓの他方端Ｅ２を、第２の領域２０１ｂから離して第１の領域２０１ａ上に位置させればよい。なお上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、第２の側壁部２０２Ｓは、チャネル面を構成する第２の領域２０１ｂに接近しない範囲内で延ばされる。よって、チャネル特性に影響を与えない範囲内で、ゲート電極容量を低減することができる。
（特殊面を有する表面）
上述したように、トレンチＴＲの側壁面ＳＷ（図１）は好ましくは、特にｐ型ボディ層１２２上において、所定の結晶面（特殊面とも称する）を有する。このような側壁面ＳＷは、図２１に示すように、面方位｛０−３３−８｝を有する面Ｓ１（第１の面）を含む。面Ｓ１は好ましくは面方位（０−３３−８）を有する。
より好ましくは、側壁面ＳＷは面Ｓ１を微視的に含み、側壁面ＳＷはさらに、面方位｛０−１１−１｝を有する面Ｓ２（第２の面）を微視的に含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Transmission Electron Microscope）を用いることができる。面Ｓ２は好ましくは面方位（０−１１−１）を有する。
好ましくは、側壁面ＳＷの面Ｓ１および面Ｓ２は、面方位｛０−１１−２｝を有する複合面ＳＲを構成している。すなわち複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic Force Microscopy）により観察し得る。この場合、複合面ＳＲは｛０００−１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは複合面ＳＲは面方位（０−１１−２）を有する。この場合、複合面ＳＲは（０００−１）面に対して巨視的に６２°のオフ角を有する。
好ましくは、チャネル面上においてキャリアが流れる方向であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
次に、複合面ＳＲの詳細な構造について説明する。
一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００−１）面から見ると、図２２に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
図２３に示すように、（１１−２０）面（図２２の線ＸＸＩＩＩ−ＸＸＩＩＩの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０−１１−２）面に完全に沿うようには配列されていない。図２３においてはＢ層の原子の位置を通るように（０−１１−２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０−１１−２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０−１１−２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
図２４に示すように、複合面ＳＲは、面方位（０−３３−８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０−１１−２）面（図２３）に対応する。
図２５に示すように、複合面ＳＲを（０１−１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図２５においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図２５においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
次に図２６を参照して、側壁面ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図２６のグラフにおいて、横軸は、チャネル面を有する側壁面ＳＷの巨視的な面方位と（０００−１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは側壁面ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−３３−８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０−３３−８）とされることによって、微視的な面方位（０−３３−８）、つまり原子レベルまで考慮した場合の面方位（０−３３−８）が形成される割合が確率的に高くなったためと考えられる。
一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−１１−２）のとき（矢印ＥＸ）に最大となった。この理由は、図２４および図２５に示すように、面方位（０−３３−８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０−３３−８）が占める割合が高くなったためと考えられる。
なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図２７に示すグラフにおいて、横軸はチャネル方向と＜０−１１−２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図２１）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
図２８に示すように、側壁面ＳＷは複合面ＳＲに加えてさらに面Ｓ３（第３の面）を含んでもよい。より具体的には、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを側壁面ＳＷが含んでもよい。この場合、側壁面ＳＷの｛０００−１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０−３３−８}面となる表面がある。より好ましくは、側壁面ＳＷの（０００−１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０−３３−８）面となる表面がある。
このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭにより観察し得る。
まず、実施例および比較例に係るＭＯＳＦＥＴを準備した。実施例に係るＭＯＳＦＥＴとして、上記図２０に記載の構造を有するＭＯＳＦＥＴを準備した。具体的には、実施例に係るＭＯＳＦＥＴのゲート絶縁膜２００は、第１の絶縁膜２０１と、第１の絶縁膜２０１の一部上に設けられた第２の絶縁膜２０２とを含んでいる。言い換えれば、実施例に係るＭＯＳＦＥＴは、トレンチＴＲの側壁面ＳＷに対向するゲート絶縁膜２００を厚膜化した構造を有している。第２の絶縁膜２０２の第２の側壁部２０２Ｓの他方端Ｅ２は、第２の領域２０１ｂから離れて第１の領域２０１ａ上に位置している。トレンチＴＲの底面ＢＴの法線方向に沿った第１の絶縁膜２０１の底部から第２の絶縁膜２０２の第２の側壁部２０２Ｓの他方端Ｅ２までの距離は０．６７μｍであった。第２の絶縁膜２０２の厚みは２００ｎｍであった。第２の絶縁膜２０２の他方端Ｅ２の角度ＡＧ（図５参照）は、チャネル部分で６７°であり、斜面平均で６２°程度であった。実施例に係るＭＯＳＦＥＴは、第１の絶縁膜３０１およびシリコン膜３０２を１１００℃で９５分間酸化した後、１３５０℃で３分間酸化することにより、第１の絶縁膜２０１および第２の絶縁膜２０２からなるゲート絶縁膜２００を形成した。その後、第１の絶縁膜２０１および第２の絶縁膜２０２を含むゲート絶縁膜２００が形成された炭化珪素基板１００をＮＯ雰囲気中１３５０℃の温度で２８分間熱処理した。その後、第１の絶縁膜２０１および第２の絶縁膜２０２を含むゲート絶縁膜２００が形成された炭化珪素基板１００をＡｒ雰囲気中１３５０℃の温度で４０分間熱処理した。
比較例に係るＭＯＳＦＥＴのゲート絶縁膜２００は、第１の絶縁膜２０１のみから形成されており、第２の絶縁膜２０２を有していない。言い換えれば、比較例に係るＭＯＳＦＥＴは、トレンチＴＲの側壁面ＳＷに対向するゲート絶縁膜２００を厚膜化していない構造を有している。比較例に係るＭＯＳＦＥＴは、炭化珪素基板１００を１１００℃で９５分間酸化した後、１３５０℃で６分間酸化することによりゲート絶縁膜２００を形成した。その後、ゲート絶縁膜２００が形成された炭化珪素基板１００をＮＯ雰囲気中１３５０℃の温度で７分間熱処理した。その後、ゲート絶縁膜２００が形成された炭化珪素基板１００をＡｒ雰囲気中１３５０℃の温度で１０分間熱処理した。
図２９を参照して、ゲート電極２３０およびドレイン電極２１１間の静電容量Ｃgdと、ドレイン電極２１１およびソース電極２２１間の電圧ＶDSとの関係について説明する。図２９において、実施例に係るＭＯＳＦＥＴの静電容量を実線１０１で示し、比較例に係るＭＯＳＦＥＴの静電容量を破線１０２で示している。
図２９を参照して、ドレイン電極２１１およびソース電極２２１間の電圧ＶDSが０Ｖ以上６００Ｖ以下の全範囲において、実施例に係るＭＯＳＦＥＴの静電容量Ｃgdは、比較例に係るＭＯＳＦＥＴの静電容量Ｃgdよりも小さくなった。ドレイン電極２１１およびソース電極２２１間の電圧ＶDSが６００Ｖにおける実施例に係るＭＯＳＦＥＴの静電容量Ｃgdは３２ｐＦであり、比較例に係るＭＯＳＦＥＴの静電容量Ｃgdは２７ｐＦであった。以上のように、トレンチＴＲの側壁面ＳＷに対向するゲート絶縁膜２００を厚膜化（言い換えれば、第１の絶縁膜２０１上に第２の絶縁膜２０２を形成）することによって、ゲート電極２３０およびドレイン電極２１１間の静電容量Ｃgdを効果的に低減可能であることが確認された。
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１００ エピタキシャル基板（炭化珪素基板）、１１０ 単結晶基板、１２１ ｎ-層（第１の半導体層）、１２２ ｐ型ボディ層（第２の半導体層）、１２３ ｎ領域（第３の半導体層）、１２４ コンタクト領域、２００ ゲート絶縁膜、２０１ 第１の絶縁膜、２０２ 第２の絶縁膜、２０１Ｂ 第１の底部、２０１Ｓ 第１の側壁部、２０１ａ〜２０１ｃ 第１〜第３の領域、２０２Ｂ，３０２Ｂ 第２の底部、２０２Ｓ，３０２Ｓ 第２の側壁部、２０３ 層間絶縁膜、２１１ ドレイン電極、２１２ 保護電極、２２１ ソース電極、２２２ ソース配線、２３０ ゲート電極、３０２ シリコン膜、４０１ マスク、４０２ レジスト層、５０１〜５０３ ＭＯＳＦＥＴ（炭化珪素半導体装置）、ＡＧ 傾斜角度、ＢＴ 底面、ＣＨ チャネル面、ＣＲ 角部、ＤＰ 深さ位置、Ｅ１ 一方端、Ｅ２ 他方端、ＳＷ 側壁面、ＳＷ１〜ＳＷ３ 第１〜第３の側面、ＴＲ トレンチ。

Claims (18)

  1. 炭化珪素半導体装置であって、
    第１の導電型を有する第１の半導体層と、前記第１の半導体層上に設けられ第２の導電型を有する第２の半導体層と、前記第２の半導体層上に設けられ前記第２の半導体層によって前記第１の半導体層と分離され前記第１の導電型を有する第３の半導体層とを含む炭化珪素基板を備え、前記炭化珪素基板にはトレンチが設けられており、前記トレンチは、前記第１の半導体層からなる底面と、前記第１〜第３の半導体層のそれぞれからなる第１〜第３の側面を有する側壁面とを含み、前記炭化珪素半導体装置はさらに
    前記トレンチ上に設けられたゲート絶縁膜を備え、前記ゲート絶縁膜は、前記側壁面および前記底面の各々を直接覆う第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜とを有し、前記第１の絶縁膜は、前記底面上に位置する第１の底部と、前記側壁面上に位置する第１の側壁部とを有し、前記第１の側壁部は前記第１〜第３の側面のそれぞれの上に位置する第１〜第３の領域を有し、前記第２の絶縁膜は、前記第１の底部上に位置する第２の底部と、前記第１の側壁部上に位置する第２の側壁部とを有し、前記第２の側壁部は、前記第２の底部につながった一方端と、前記第１および第２の領域のいずれかの上に位置し前記第３の領域から離れた他方端とを有し、前記炭化珪素半導体装置はさらに
    前記ゲート絶縁膜を介して前記トレンチ上に設けられたゲート電極を備え、
    前記第２の絶縁膜は、シリコンを含み炭素を含まない膜の熱酸化膜であって、
    前記トレンチの前記底面上の前記第１の絶縁膜の前記第１の底部の膜厚と前記第２の絶縁膜の前記第２の底部の膜厚の和をｄ0とし、
    前記トレンチの前記側壁面上の前記第１の絶縁膜の前記第１の側壁部の膜厚をｄ1とした場合、
    ｄ0＞ｄ1である、炭化珪素半導体装置。
  2. 前記トレンチの前記側壁面上の前記第１の絶縁膜の前記第１の側壁部の膜厚と前記第２の絶縁膜の前記第２の側壁部の膜厚の和をｄ２とした場合、
    ｄ2＞ｄ1×１．５である、請求項１に記載の炭化珪素半導体装置。
  3. ｄ2＜ｄ1×５である、請求項２に記載の炭化珪素半導体装置。
  4. ｄ0≧ｄ2である、請求項３に記載の炭化珪素半導体装置。
  5. 炭化珪素半導体装置であって、
    第１の導電型を有する第１の半導体層と、前記第１の半導体層上に設けられ第２の導電型を有する第２の半導体層と、前記第２の半導体層上に設けられ前記第２の半導体層によって前記第１の半導体層と分離され前記第１の導電型を有する第３の半導体層とを含む炭化珪素基板を備え、前記炭化珪素基板にはトレンチが設けられており、前記トレンチは、前記第１の半導体層からなる底面と、前記第１〜第３の半導体層のそれぞれからなる第１〜第３の側面を有する側壁面とを含み、前記炭化珪素半導体装置はさらに
    前記トレンチ上に設けられたゲート絶縁膜を備え、前記ゲート絶縁膜は、前記側壁面および前記底面の各々を直接覆う第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜とを有し、前記第１の絶縁膜は、前記底面上に位置する第１の底部と、前記側壁面上に位置する第１の側壁部とを有し、前記第１の側壁部は前記第１〜第３の側面のそれぞれの上に位置する第１〜第３の領域を有し、前記第２の絶縁膜は、前記第１の底部上に位置する第２の底部と、前記第１の側壁部上に位置する第２の側壁部とを有し、前記第２の側壁部は、前記第２の底部につながった一方端と、前記第１および第２の領域のいずれかの上に位置し前記第３の領域から離れた他方端とを有し、前記炭化珪素半導体装置はさらに
    前記ゲート絶縁膜を介して前記トレンチ上に設けられたゲート電極を備え、
    前記第２の絶縁膜は、シリコンを含み炭素を含まない膜の熱酸化膜であって、
    前記トレンチの前記側壁面上の前記第１の絶縁膜の前記第１の側壁部の膜厚をｄ1とし、
    前記トレンチの前記側壁面上の前記第１の絶縁膜の前記第１の側壁部の膜厚と前記第２の絶縁膜の前記第２の側壁部の膜厚の和をｄ２とした場合、
    ｄ2＞ｄ1×１．５である、炭化珪素半導体装置。
  6. ｄ2＜ｄ1×５である、請求項５に記載の炭化珪素半導体装置。
  7. 炭化珪素半導体装置であって、
    第１の導電型を有する第１の半導体層と、前記第１の半導体層上に設けられ第２の導電型を有する第２の半導体層と、前記第２の半導体層上に設けられ前記第２の半導体層によって前記第１の半導体層と分離され前記第１の導電型を有する第３の半導体層とを含む炭化珪素基板を備え、前記炭化珪素基板にはトレンチが設けられており、前記トレンチは、前記第１の半導体層からなる底面と、前記第１〜第３の半導体層のそれぞれからなる第１〜第３の側面を有する側壁面とを含み、前記炭化珪素半導体装置はさらに
    前記トレンチ上に設けられたゲート絶縁膜を備え、前記ゲート絶縁膜は、前記側壁面および前記底面の各々を直接覆う第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜とを有し、前記第１の絶縁膜は、前記底面上に位置する第１の底部と、前記側壁面上に位置する第１の側壁部とを有し、前記第１の側壁部は前記第１〜第３の側面のそれぞれの上に位置する第１〜第３の領域を有し、前記第２の絶縁膜は、前記第１の底部上に位置する第２の底部と、前記第１の側壁部上に位置する第２の側壁部とを有し、前記第２の側壁部は、前記第２の底部につながった一方端と、前記第１および第２の領域のいずれかの上に位置し前記第３の領域から離れた他方端とを有し、前記炭化珪素半導体装置はさらに
    前記ゲート絶縁膜を介して前記トレンチ上に設けられたゲート電極を備え、
    前記第２の絶縁膜は、シリコンを含み炭素を含まない膜の熱酸化膜であって、
    前記トレンチの前記側壁面上の前記第１の絶縁膜の前記第１の側壁部の膜厚をｄ1とし、
    前記トレンチの前記側壁面上の前記第１の絶縁膜の前記第１の側壁部の膜厚と前記第２の絶縁膜の前記第２の側壁部の膜厚の和をｄ２とした場合、
    ｄ2＜ｄ1×５である、炭化珪素半導体装置。
  8. 炭化珪素半導体装置であって、
    第１の導電型を有する第１の半導体層と、前記第１の半導体層上に設けられ第２の導電型を有する第２の半導体層と、前記第２の半導体層上に設けられ前記第２の半導体層によって前記第１の半導体層と分離され前記第１の導電型を有する第３の半導体層とを含む炭化珪素基板を備え、前記炭化珪素基板にはトレンチが設けられており、前記トレンチは、前記第１の半導体層からなる底面と、前記第１〜第３の半導体層のそれぞれからなる第１〜第３の側面を有する側壁面とを含み、前記炭化珪素半導体装置はさらに
    前記トレンチ上に設けられたゲート絶縁膜を備え、前記ゲート絶縁膜は、前記側壁面および前記底面の各々を直接覆う第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜とを有し、前記第１の絶縁膜は、前記底面上に位置する第１の底部と、前記側壁面上に位置する第１の側壁部とを有し、前記第１の側壁部は前記第１〜第３の側面のそれぞれの上に位置する第１〜第３の領域を有し、前記第２の絶縁膜は、前記第１の底部上に位置する第２の底部と、前記第１の側壁部上に位置する第２の側壁部とを有し、前記第２の側壁部は、前記第２の底部につながった一方端と、前記第１および第２の領域のいずれかの上に位置し前記第３の領域から離れた他方端とを有し、前記炭化珪素半導体装置はさらに
    前記ゲート絶縁膜を介して前記トレンチ上に設けられたゲート電極を備え、
    前記第２の絶縁膜は、シリコンを含み炭素を含まない膜の熱酸化膜であって、
    前記トレンチの前記底面上の前記第１の絶縁膜の前記第１の底部の膜厚と前記第２の絶縁膜の前記第２の底部の膜厚の和をｄ0とし、
    前記トレンチの前記側壁面上の前記第１の絶縁膜の前記第１の側壁部の膜厚と前記第２の絶縁膜の前記第２の側壁部の膜厚の和をｄ２とした場合、
    ｄ0≧ｄ2である、炭化珪素半導体装置。
  9. 前記トレンチの前記側壁面上の前記第１の絶縁膜の前記第１の側壁部の膜厚をｄ1とした場合、
    ｄ0＞ｄ1である、請求項８に記載の炭化珪素半導体装置。
  10. ｄ2＞ｄ1×１．５である、請求項９に記載の炭化珪素半導体装置。
  11. 前記第２の側壁部の前記他方端は、前記第１の領域および前記第２の領域の境界上に位置する、請求項１〜請求項１０のいずれか１項に記載の炭化珪素半導体装置。
  12. 前記第２の側壁部の前記他方端は、前記第２の領域から離れて前記第１の領域上に位置する、請求項１〜請求項１０のいずれか１項に記載の炭化珪素半導体装置。
  13. 前記第２の側壁部の前記他方端は、前記第３の領域から離れて前記第２の領域上に位置する、請求項１〜請求項１０のいずれか１項に記載の炭化珪素半導体装置。
  14. 前記第２の半導体層は不純物濃度がピークとなる深さ位置を有し、前記第２の側壁部の前記他方端は前記深さ位置よりも深くに位置する、請求項１３に記載の炭化珪素半導体装置。
  15. 前記第２の側壁部の前記他方端は前記第１の側壁部に対して７０度未満の傾斜角度を有する、請求項１〜請求項１４のいずれか１項に記載の炭化珪素半導体装置。
  16. 前記第１および第２の絶縁膜のそれぞれは第１および第２の炭素原子濃度を有し、前記第２の炭素原子濃度は前記第１の炭素原子濃度よりも小さい、請求項１〜請求項１５のいずれか１項に記載の炭化珪素半導体装置。
  17. 前記第１の炭素原子濃度は１×１０15ｃｍ-3より大きく、前記第２の炭素原子濃度は１×１０15ｃｍ-3より小さい、請求項１６に記載の炭化珪素半導体装置。
  18. 前記第２の絶縁膜は、酸化珪素、窒化珪素、およびリン珪酸ガラスの少なくともいずれかから作られている、請求項１〜請求項１７のいずれか１項に記載の炭化珪素半導体装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6428900B1 (ja) * 2017-11-29 2018-11-28 富士電機株式会社 ダイオード素子およびダイオード素子の製造方法
JP7241704B2 (ja) * 2018-01-17 2023-03-17 ローム株式会社 半導体装置およびその製造方法
JP7061954B2 (ja) * 2018-11-07 2022-05-02 三菱電機株式会社 半導体装置
WO2021024916A1 (ja) * 2019-08-06 2021-02-11 住友電気工業株式会社 炭化珪素半導体装置
JP2022144699A (ja) * 2021-03-19 2022-10-03 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201343A (ja) * 2006-01-30 2007-08-09 Central Res Inst Of Electric Power Ind 炭化珪素半導体素子の製造方法
JP2008147365A (ja) * 2006-12-08 2008-06-26 Tohoku Univ 半導体装置および半導体装置の製造方法
JP2009081427A (ja) * 2007-09-03 2009-04-16 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2009224365A (ja) * 2008-03-13 2009-10-01 Rohm Co Ltd 半導体装置およびその製造方法
WO2012098861A1 (ja) * 2011-01-17 2012-07-26 パナソニック株式会社 半導体装置およびその製造方法
JP2012216675A (ja) * 2011-03-31 2012-11-08 Toyota Motor Corp 半導体装置及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3471473B2 (ja) 1994-04-06 2003-12-02 株式会社デンソー 半導体装置及びその製造方法
DE69534888T2 (de) 1994-04-06 2006-11-02 Denso Corp., Kariya Herstellungsverfahren für Halbleiterbauelement mit Graben
JP2008109010A (ja) 2006-10-27 2008-05-08 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2010238738A (ja) * 2009-03-30 2010-10-21 Toshiba Corp 半導体装置および半導体装置の製造方法
JP5246302B2 (ja) * 2010-09-08 2013-07-24 株式会社デンソー 半導体装置
JP5638558B2 (ja) * 2012-03-26 2014-12-10 株式会社東芝 半導体装置及びその製造方法
JP5811973B2 (ja) * 2012-09-12 2015-11-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201343A (ja) * 2006-01-30 2007-08-09 Central Res Inst Of Electric Power Ind 炭化珪素半導体素子の製造方法
JP2008147365A (ja) * 2006-12-08 2008-06-26 Tohoku Univ 半導体装置および半導体装置の製造方法
JP2009081427A (ja) * 2007-09-03 2009-04-16 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2009224365A (ja) * 2008-03-13 2009-10-01 Rohm Co Ltd 半導体装置およびその製造方法
WO2012098861A1 (ja) * 2011-01-17 2012-07-26 パナソニック株式会社 半導体装置およびその製造方法
JP2012216675A (ja) * 2011-03-31 2012-11-08 Toyota Motor Corp 半導体装置及びその製造方法

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