JP4968778B2 - 表示制御用半導体集積回路 - Google Patents

Description

本発明は、表示制御用半導体集積回路に関し、例えば液晶表示パネルを駆動する液晶コントローラドライバに利用して有効な技術に関する。

近年、携帯電話器やＰＤＡ（パーソナル・デジタル・アシスタンツ）などの携帯用電子機器の表示装置としては、一般に複数の表示画素がマトリックス状に２次元配列されたドットマトリックス型液晶パネルが用いられている。機器内部には、この液晶パネルの表示制御を行う半導体集積回路化された液晶表示制御装置（液晶コントローラ）や該制御装置の制御下で液晶パネルを駆動する液晶ドライバもしくは液晶コントローラと液晶ドライバを内蔵した液晶表示駆動制御装置（液晶コントローラドライバ）が搭載されている。

液晶表示装置を用いた携帯電話機に内蔵される表示駆動制御装置（液晶表示駆動制御装置）について記載された文献として、特許文献１を挙げることができる。

特開２００５−４３４３５号公報

携帯電話やＰＤＡの液晶表示パネルを駆動するための液晶表示駆動制御装置（液晶コントローラドライバ）について本願発明者が検討した。それによれば、３２０×２４０ピクセルの解像度を有するＱＶＧＡの液晶表示パネルを駆動する液晶コントローラドライバにおいて表示データを記憶するためのＲＡＭ（ランダム・アクセス・メモリ）は、１０ＭＨｚ程度のアクセスサイクルでも製品仕様上問題は無い。ところが、８００×４８０ピクセルの解像度を有するＷＶＧＡに対応させるには、画素数増大に伴いデータ転送量が増大するにもかかわらず、製品仕様の観点からＱＶＧＡの場合と同等の時間でデータ転送を行う必要があり、メモリアクセスサイクルの高速化が必須とされるのが明かとされた。ただし、携帯電話やＰＤＡに搭載することを考えると、低スタンバイ電流化の観点から、デバイス的に電流能力を上げてＲＡＭの動作性能を向上させるのは得策ではない。

本発明の目的は、デバイス的に電流能力を上げずにメモリアクセスサイクルの高速化を図るための技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、表示データを記憶可能な複数のメモリセルがアレイ状に配列されたメモリセルアレイと、上記メモリセルアレイの周辺に配置され、上記表示メモリへの表示データの書込み、及び上記表示メモリからの上記表示データの読出しを可能とする周辺回路と、上記周辺回路を介して上記メモリセルアレイのリード・ライト動作を制御可能な制御回路とを設ける。そして、上記メモリセルアレイは、それぞれ上記表示データの記憶を可能とする複数のメモリブロックを含む。上記制御回路は、上記複数のメモリブロックにおける一つのメモリブロックに対するデータ書込みが完了する前にそれとは別のメモリブロックに対するデータ書込みを開始することによって、上記複数のメモリブロックに対する書込み動作の並列処理を可能とする制御ロジックを含む。それにより、上記複数のメモリブロックに対する書込み動作の並列処理が行われる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、デバイス的に電流能力を上げずに上記表示メモリのアクセスサイクルの高速化を図るための技術を提供することができる。

１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る表示制御用半導体集積回路（２００）は、表示データを記憶可能な複数のメモリセルがアレイ状に配列されたメモリセルアレイ（ＡＲＹ）と、上記メモリセルアレイの周辺に配置され、上記メモリセルアレイへの表示データの書込み、及び上記メモリセルアレイからの上記表示データの読出しを可能とする周辺回路（１００−１，１０１−１，１０２−１，１０３−１）と、上記周辺回路を介して上記メモリセルアレイのリード・ライト動作を制御可能な制御回路とを含む。上記メモリセルアレイは、それぞれ上記表示データの記憶を可能とする複数のメモリブロック（１００−２，１０１−２，１０２−３，１０３−２）を含む。上記制御回路は、上記複数のメモリブロックにおける一つのメモリブロックに対するデータ書込みが完了する前にそれとは別のメモリブロックに対するデータ書込みを開始することによって、上記複数のメモリブロックに対する書込み動作の並列処理を可能とする制御ロジック（４００）を含む。かかる構成によれば、上記複数のメモリブロックにおける一つのメモリブロックに対するデータ書込みが完了する前にそれとは別のメモリブロックに対するデータ書込みを開始することによって、上記複数のメモリブロックに対する書込み動作の並列処理が行われることで、ライトサイクルを短くすることができ、メモリアクセスサイクルの高速化を達成することができる。しかもこの場合、デバイス的に電流能力を上げる必要は無い。

〔２〕更に詳しくは、本発明の一実施の形態にかかる表示制御用半導体集積回路（２００）において、上記制御ロジックは、上記メモリセルアレイに対して１画素単位でデータ書込みが行われるとき、一つのメモリブロックに対する１画素分のデータ書込みが完了する前に、次の１画素分のデータ書込みを別のメモリブロックに対して開始させるように構成することができる。

〔３〕また、上記メモリセルアレイは、上記ロウ方向や上記カラム方向に複数のメモリブロックに分割することができる。

〔４〕上記制御ロジックは、入力されたアクセスコマンドによって逐次動作可能に構成され、上記複数のメモリブロック間でデータバス（Ｄ−ＢＵＳ）及びアドレスバス（Ａ−ＢＵＳ）が共有される。

〔５〕上記複数のメモリブロックからの出力データを表示装置における１ライン分のデータの並びに対応するように並び替えてから後段回路に転送するための転送制御回路（４０１）を設けることができる。

〔６〕上記転送制御回路は、上記複数のメモリブロックからの出力データを時分割で後段回路に伝達可能なバス（Ｆ−ＢＵＳ）を介して、上記複数のメモリブロックからの出力データを表示装置における１ライン分のデータの並びに対応するように並び替えてから後段回路に転送する。

〔７〕任意のアドレスが設定されることで形成される矩形領域に対して連続アクセス可能なウインドウ機能を備え、上記メモリブロックの分割数をｎで示すとき、カラム本数、及びロウ本数は、ｎの倍数に設定される。

〔８〕書き込みのためのライトサイクル間にコマンドサイクルを有し、上記コマンドサイクルで、ランダムアクセスのためのコマンドを受け付けるように構成することができる。

〔９〕表示データ転送時に順次選択されるメモリ内部アドレス番地をＮで示すとき、Ｎ番地とＮ＋１番地を異なるメモリブロックに割り当てるように構成することができる。

２．実施の形態の説明
次に、実施の形態について更に詳述する。

図１には、本発明にかかる表示制御用半導体集積回路の一例とされる液晶コントローラドライバが示される。この液晶コントローラドライバ２００は、図２に示されるようにドットマトリックス型の液晶表示パネル３００を駆動する。液晶表示パネル３００は、特に制限されないが、ＷＶＧＡに対応し、８００×４８０ピクセルの解像度を有する。図１に示されるように、液晶コントローラドライバ２００は、ドットマトリックス型の液晶表示パネルにグラフィック表示されるデータを記憶するメモリとして表示メモリ２０６を内蔵し、その書込み回路や読み出し回路および液晶表示パネルの駆動信号を出力するドライバとともに１個の半導体基板上に半導体集積回路として構成される。

液晶コントローラドライバ２００は、外部のマイクロプロセッサもしくはマイクロコンピュータ等からの指令に基づいてチップ内部全体を制御する制御部２０１を備える。また、外部からの発振信号もしくは外部端子に接続された振動子からの発振信号に基づいてチップ内部の基準クロックパルスを生成するパルスジェネレータ２０２、このクロックパルスに基づいてチップ内部の種々の回路の動作タイミングを与えるタイミング信号を発生するタイミング制御回路２０３を備える。

さらに、図示しないシステムバスを介してマイクロコンピュータ等との間で主としてインストラクションや静止表示データなどのデータの送受信を行うシステム・インタフェース２０４、図示しない表示データバスを介して主としてアプリケーションプロセッサなどからの動画データや水平・垂直同期信号ＨＳＹＮＣ，ＶＳＹＮＣを受ける外部表示インタフェース２０５を備える。

さらに、液晶コントローラドライバ２００には、表示データをビットマップ方式で記憶する表示メモリ２０６、マイクロコンピュータからのＲＧＢの書込みデータのビットの並び替えなどのビット処理を行うビット変換（ＢＧＲ）回路２０７を備える。また、ビット変換回路２０７で変換された表示データまたは外部表示インタフェース２０５を介して入力された表示データを取り込んで保持するライトデータラッチ回路２０８、表示メモリ２０６から読み出された表示データを保持するリードデータラッチ回路２０９、上記表示メモリ２０６に対する選択アドレスを生成するアドレス生成回路２１０を備える。

表示メモリ２０６は、複数のメモリセルおよびワード線、ビット線（データ線）を含むメモリアレイと、アドレス生成回路２１０から供給されるアドレスをデコードしてメモリアレイ内のワード線やビット線を選択する信号を生成するアドレスデコーダを有する読み出し書込み可能なＲＡＭにより構成されている。また、表示メモリ２０６は、メモリセルから読み出された信号を増幅するセンスアンプや書込みデータに応じてメモリアレイ内のビット線に所定の電圧を印加したりするライトドライバなどを有する。特に制限されるものでないが、この実施例では、メモリアレイは１７２８００バイトの記憶容量を有するように構成され、１７ビットのアドレス信号によってカラム（１８ビット）単位でデータのリード・ライトが可能にされている。

さらに、表示メモリ２０６から読み出された表示データを順次ラッチするパネル表示用パネル表示用ラッチ回路２１２が設けられている。また、液晶パネルの駆動に必要な複数レベルの電圧を発生する液晶駆動レベル発生回路２１６、該液晶駆動レベル発生回路２１６で生成された電圧に基づいてカラー表示や階調表示に適した波形信号を生成するのに必要な階調電圧を生成する階調電圧生成回路２１７、液晶パネルのγ特性を補正するための階調電圧を設定するγ調整回路２１８を備える。

上記パネル表示用パネル表示用ラッチ回路２１２の後段には、上記階調電圧生成回路２１７から供給される階調電圧の中からパネル表示用ラッチ回路２１２の出力データに応じた電圧を選択して液晶パネルの信号線としてのソース線に印加される電圧（ソース線駆動信号）Ｓ１−Ｓ４８０を出力するソース線駆動回路２１５が設けられている。一方、液晶パネルの選択線としてのゲート線（コモン線とも呼ばれる）に印加される電圧（ゲート線駆動信号）Ｇ１−Ｇ８００を出力するゲート線駆動回路２１９、液晶パネルのゲート線を１本ずつ順番に選択レベルに駆動するためのスキャンデータを生成するシフトレジスタなどからなるスキャンデータ発生回路２２０等が設けられている。

さらに、内部基準電圧を生成する内部基準電圧生成回路２２１、外部から供給される３．３Ｖや２．５Ｖのような電圧Ｖｃｃを降圧して１．５Ｖのような内部ロジック回路の電源電圧Ｖｄｄを生成する電圧レギュレータ２２２が設けられている。尚、図１において、ＳＥＬ１，ＳＥＬ２はデータセレクタで、それぞれタイミング制御回路２０３から出力される切替え信号によって制御され、複数の入力信号のいずれかを選択的に通過させる。

制御部２０１には、液晶コントローラドライバ２００の動作モードなどチップ全体の動作状態を制御するためのコントロールレジスタＣＴＲや、該コントロールレジスタＣＴＲや前記表示メモリ２０６の参照のためのインデックス情報を記憶するインデックスＩＸＲなどのレジスタが設けられている。外部のマイクロコンピュータ等がインデックスレジスタＩＸＲに書込みを行うことで実行するインストラクションを指定すると、制御部２０１が指定されたインストラクションに対応した制御信号を生成し出力する。

このように構成された制御部２０１による制御によって、液晶コントローラドライバ２００は、マイクロコンピュータ等からの指令およびデータに基づいて図外の液晶パネルに表示を行う際に、表示データを表示メモリ２０６に順次書き込んで行く描画処理を行う。また、表示メモリ２０６から周期的に表示データを読み出す読み出し処理を行って液晶パネルのソース線に印加する信号を生成して出力するとともに、ゲート線に順次印加する信号を生成して出力する。

システム・インタフェース２０４は、マイクロコンピュータ等のシステム制御装置との間で表示メモリ２０６への描画の際などに必要とされるレジスタへの設定データや表示データ等の信号の送受信を行う。この実施例では、ＩＭ３−１およびＩＭ０／ＩＤ端子の状態に応じて８０系インタフェースとして１８ビット、１６ビット、９ビット、８ビットのパラレル入出力またはシリアル入出力のいずれかが選択可能に構成されている。

液晶コントローラドライバ２００には、上記表示メモリ２０６に対応して、その内部の欠陥ビットを救済する救済回路２３０と、欠陥ビットを含む被救済メモリ行のアドレスを救済情報として保持する救済情報設定回路２４０とが設けられている。救済情報設定回路２４０は、特に制限されないが、被救済メモリ行もしくは列のアドレスを記憶可能なヒューズ回路とされる。上記救済情報設定回路２４０に設定された救済情報に従って救済回路２３０は、表示メモリ２０６における欠陥ビットを含む領域をワード線単位若しくはデータ線単位で冗長領域に置換する。表示メモリ２０６には、表示データを記憶する正規の記憶領域とは別個に設けられた救済用領域（予備の記憶領域）２０６ａが設けられている。この救済用領域２０６ａには、ワード線救済用のワード線救済領域と、データ線救済のためのデータ線救済領域が含まれる。上記救済回路２３０による冗長救済は、ライトデータラッチ回路２０８を介して表示データを表示メモリ２０６に書き込む場合、リードデータラッチ回路２０９を介して表示メモリ２０６の記憶データをシステム側に読み出す場合、及びパネル表示用ラッチ回路２１２を介して表示メモリ２０６の記憶データを読み出す場合のそれぞれにおいて上記救済情報設定回路２４０の設定情報に基づいて行われる。

図３には、上記液晶コントローラドライバ２００における主要部の構成例が示される。

表示メモリ２０６は、表示データを記憶可能なメモリセルがロウ方向とカラム方向とにアレイ状に配列されて成るメモリセルアレイＡＲＹや、制御ロジック４００を含む。メモリセルアレイＡＲＹは、ロウ方向に二つのメモリブロック１００−２，１０１−２に分割される。

メモリブロック（ｂｌｏｃｋ０）１００−２の周辺には周辺回路１００−１と、上記メモリブロック１００−２から出力された表示データをラッチ可能な表示読み出し用ラッチ回路１００−３が配置される。

メモリブロック（ｂｌｏｃｋ１）１０１−２の周辺には周辺回路１０１−１と、上記メモリブロック１０１−２から出力された表示データをラッチ可能な表示読み出し用ラッチ回路１０１−３が配置される。

制御ロジック４００は、各メモリブロック専用のリード・ライト制御信号ＲＷ０，ＲＷ１、データ及びアドレス信号を出力する。リード・ライト制御信号ＲＷ０は周辺回路１００−１に供給され、このリード・ライト制御信号ＲＷ０によってメモリブロック１００−２からのデータ読み出し制御及びメモリブロック１００−２へのデータ書き込み制御が可能とされる。リード・ライト制御信号ＲＷ１は周辺回路１０１−１に供給され、このリード・ライト制御信号ＲＷ１によってメモリブロック１０１−２からのデータ読み出し制御及びメモリブロック１０１−２へのデータ書き込み制御が可能とされる。また、制御ロジック４００は、データバスＤ−ＢＵＳを介して周辺回路１００−１，１０１−１に結合されており、このデータバスＤ−ＢＵＳを介して周辺回路１００−１，１０１−１との間でデータのやり取りが可能とされる。さらに、制御ロジック４００はアドレスバスＡ−ＢＵＳを介して周辺回路１００−１，１０１−１に結合されており、このアドレスバスＡ−ＢＵＳを介して読み出し用アドレスや書き込み用アドレスを周辺回路１００−１，１０１−１に伝達することができる。

本例において上記メモリブロック１００−２，１０１−２には、以下のように論理的な内部アドレスが割り当てられる。

メモリブロック１００−２には偶数カラムアドレスが割り付けられ、メモリブロック１０１−２には奇数カラムアドレスが割り付けられる。このようなアドレス割り付けが行われることにより、表示メモリ２０６への表示データの画素単位の書き込みは、図５（Ａ）に示されるように、カラムアドレスが偶数の場合と奇数の場合とで書き込み先が異なる。すなわち、ロウ方向への連続アクセスにおいて、表示メモリ２０６に与えられたカラムアドレスが偶数の場合には、メモリブロック（ｂｌｏｃｋ０）１００−２に書き込まれ、表示メモリ２０６に与えられたカラムアドレスが奇数の場合には、メモリブロック（ｂｌｏｃｋ１）１０１−２に書き込まれる。カラムアドレスがインクリメント又はデクリメントされる毎に偶数カラムと奇数カラムとが交互に与えられるため、表示データは、メモリブロック（ｂｌｏｃｋ０）１００−２とメモリブロック（ｂｌｏｃｋ１）１０１−２とに分けて書き込まれる。この書き込みはロウ方向の書込みとされ、図５（Ｂ）に示されるように液晶表示パネル３００の水平方向に対応する。尚、表示メモリ２０６に対するロウ方向の書き込みには、図９に示されるように、ロウアドレス及びカラムアドレスのインクリメント及びデクリメントの組み合わせが異なる４種類の書き込みパターンを挙げることができる。

図１０には、上記表示メモリ２０６への書き込み動作タイミングが示される。

図１０（Ｂ）は、図３に示される構成の場合の書き込み動作タイミングとされ、図１０（Ａ）は、その比較対象とされる書き込み動作タイミングとされる。

ここで、図３に示される構成とは異なり、ブロック分割が行われていない場合には、図１０（Ａ）に示されるように、ライトイネーブル信号ＷＲがローレベルにアサートされる毎に、外部データバスＤＢからのデータが、表示データ（Ｄａｔａ）が内部データバスに伝達され、そのとき与えられた内部アドレス信号に従って表示メモリ２０６へのデータ書き込みが行われる。この場合、現在のライトサイクルにおいて１画素分のデータの書き込みが終了してから次のライトサイクルで次の１画素分のデータ書き込みが開始される。例えば１画素分の第１表示データＤａｔａ１の書き込みが完了してから、次のライトサイクルで次の１画素分の表示データＤａｔａ２の書き込みが開始され、この表示データＤａｔａ２の書き込みが完了してから、次のライトサイクルで次の１画素分の表示データＤａｔａ３の書き込みが開始される。

これに対して、図３に示される構成によれば、メモリブロック１００−２には偶数カラムアドレスが割り付けられ、メモリブロック１０１−２には奇数カラムアドレスが割り付けられているため、図１０（Ｂ）に示されるように、メモリブロック１００−２へのデータ書き込みが終了する前に、メモリブロック１０１−２への書き込みを開始することができ、メモリブロック１０１−２への書き込みが終了する前にメモリブロック１００−２への書き込みを開始することができる。例えばメモリブロック（ｂｌｏｃｋ０）１００−２への１画素分の第１表示データＤａｔａ１の書き込みが完了する前に、次のライトサイクルでメモリブロック１０１−２への次の１画素分の表示データＤａｔａ２の書き込みが開始することができる。そしてこの表示データＤａｔａ２の書き込みが完了する前に、次のライトサイクルでメモリブロック１００−２への次の１画素分の表示データＤａｔａ３の書き込みを開始することができる。すなわち、メモリブロック１００−２へのデータ書き込みと、メモリブロック１００−２へのデータ書き込みとが並列的に行うことができるので、図１０（Ｂ）に示される書き込み動作によれば、図１０（Ａ）に示される場合に比べてライトサイクルを短くすることができ、メモリアクセスサイクルの高速化を達成することができる。しかもこの場合、デバイス的に電流能力を上げる必要は無い。

上記のように表示メモリ２０６には論理的な内部アドレスが割り当てられ、画素単位の表示データは、カラムアドレスが偶数の場合には、メモリブロック（ｂｌｏｃｋ０）１００−２に書き込まれ、カラムアドレスが奇数の場合には、メモリブロック（ｂｌｏｃｋ１）１０１−２に書き込まれるため、表示メモリ２０６からの表示データの読み出しにおいては、液晶表示パネル３００の端子配列に対応する物理アドレスに整合するように表示データの並び替えが行われる。この表示データの並び替えは、転送制御回路４０１の制御下で転送回路４０２によって行われる。

尚、上記のライト処理はリード可能状態にされてから終了される。これは、非同期に動作する液晶表示パネル３００での表示のためのデータ読み出しの高速化を図るためである。

図７には、転送制御回路４０１及び転送回路４０２の構成例が示される。

転送制御回路４０１は、図７に示されるように、セレクタ７１、ラッチ選択回路７２、及びバス制御回路７３を含む。表示読み出し用ラッチ回路１００−３，１０１−３、パネル表示用ラッチ回路２１２と、セレクタ７１とは、転送バスＦ−ＢＵＳによって結合されている。セレクタ７１は、表示読み出し用ラッチ回路１００−３の出力データと表示読み出し用ラッチ回路１０１−３の出力データとを選択的にパネル表示用ラッチ回路２１２に伝達するために設けられる。上記ラッチ選択回路７２は、表示読み出し用ラッチ回路１００−３，１０１−３を選択的にデータ出力状態とする。バス制御回路７３は、上記セレクタ７１の動作を制御することによって、表示読み出し用ラッチ回路１００−３，１０１−３からパネル表示用ラッチ回路２１２への表示データの時分割転送を可能とする。

図８には上記表示データの時分割転送の様子が示される。

転送活性信号によって転送開始が指示されると、転送クロック信号に同期してデータ転送が行われる。つまり、メモリブロック１００−２から表示データＤａｔａ０，Ｄａｔａ２，Ｄａｔａ４，…，ｎが読み出されて表示読み出し用ラッチ回路１００−３にラッチされ、メモリブロック１０１−２から表示データＤａｔａ１，Ｄａｔａ３，Ｄａｔａ５，…，ｎ＋１が読み出されて表示読み出し用ラッチ回路１０１−３にラッチされる。セレクタ７１によってデータ伝送経路切り換えが行われることにより、パネル表示用ラッチ回路２１２では、液晶表示パネル３００の端子配列に対応する物理アドレスに整合するように、表示データがＤａｔａ０，Ｄａｔａ１，Ｄａｔａ２，Ｄａｔａ３，…，ｎ，ｎ＋１の順に並び替えられる。

ここで、転送バスＦ−ＢＵＳで時分割転送を行わない場合には、表示読み出し用ラッチ回路１００−３，１０１−３と、パネル表示用ラッチ回路２１２との間の配線領域には、表示データを並び替えのために複雑な配線を余儀なくされる。そしてそのような配線領域のためにチップサイズの縮小化が阻害される。

それに対して図７に示される構成を採用する場合には、転送バスＦ−ＢＵＳを時分で使用することより、配線領域の大幅な増大を回避することができる。

上記例によれば、以下の作用効果を得ることができる。

（１）メモリブロック１００−２へのデータ書き込みと、メモリブロック１００−２へのデータ書き込みとが並列的に行うことができるので、ライトサイクルを短くすることができ、メモリアクセスサイクルの高速化を達成することができる。しかもこの場合、デバイス的に電流能力を上げる必要は無い。

（２）転送バスＦ−ＢＵＳを時分で使用することより、配線領域の大幅な増大を回避することができる。

図４には、上記液晶コントローラドライバ２００における主要部の別の構成例が示される。

図４に示される液晶コントローラドライバ２００が、図３に示されるのと大きく相違するのは、メモリセルアレイＡＲＹが、ロウ方向のみならず、カラム方向にも分割されている点である。すなわち、図４に示される構成によれば、メモリセルアレイＡＲＹのブロック分割により、４個のメモリブロック１００−２，１０１−２，１０２−２，１０３−２が形成され、個々のメモリブロックに対応して、周辺回路１００−１，１０１−１，１０２−１，１０３−１や、表示読み出し用ラッチ回路１００−３，１０１−３，１０２−３，１０３−３が配置される。そして、表示読み出し用ラッチ回路１００−３，１０１−３と、表示読み出し用ラッチ回路１０２−３，１０３−３との間に転送回路４０２が配置される。リード・ライト制御信号ＲＷ０は周辺回路１００−１に供給され、このリード・ライト制御信号ＲＷ０によってメモリブロック１００−２からのデータ読み出し制御及びメモリブロック１００−２へのデータ書き込み制御が可能とされる。リード・ライト制御信号ＲＷ１は周辺回路１０１−１に供給され、このリード・ライト制御信号ＲＷ１によってメモリブロック１０１−２からのデータ読み出し制御及びメモリブロック１０１−２へのデータ書き込み制御が可能とされる。

リード・ライト制御信号ＲＷ２は周辺回路１０２−１に供給され、このリード・ライト制御信号ＲＷ２によってメモリブロック１０２−２からのデータ読み出し制御及びメモリブロック１０２−２へのデータ書き込み制御が可能とされる。リード・ライト制御信号ＲＷ３は周辺回路１０３−１に供給され、このリード・ライト制御信号ＲＷ３によってメモリブロック１０３−２からのデータ読み出し制御及びメモリブロック１０３−２へのデータ書き込み制御が可能とされる。また、制御ロジック４００は、データバスＤ−ＢＵＳを介して周辺回路１００−１，１０１−１，１０２−１，１０３−１に結合されており、このデータバスＤ−ＢＵＳを介して周辺回路１００−１，１０１−１，１０２−１，１０３−１との間でデータのやり取りが可能とされる。さらに、制御ロジック４００はアドレスバスＡ−ＢＵＳを介して周辺回路１００−１，１０１−１，１０２−１，１０３−１に結合されており、このアドレスバスＡ−ＢＵＳを介して読み出し用アドレスや書き込み用アドレスを周辺回路１００−１，１０１−１，１０２−１，１０３−１に伝達することができる。

メモリブロック１００−２，１０１−２，１０２−２，１０３−２の論理的な内部アドレス割り付けは以下のように行われる。

すなわち、メモリブロック１００−２には、偶数カラムアドレスと偶数ロウアドレスが割り付けられ、メモリブロック１０１−２には、奇数カラムアドレスと偶数ロウアドレスが割り付けられる。メモリブロック１０２−２には、偶数カラムアドレスと奇数ロウアドレスが割り付けられ、メモリブロック１０３−２には、奇数カラムアドレスと奇数ロウアドレスとが割り付けられる。このようなアドレス割り付けが行われることにより、表示メモリ２０６への表示データの画素単位の書き込みは、図６（Ａ）に示されるように、カラムアドレス及びロウアドレスが偶数の場合と奇数の場合とで書き込み先が異なる。すなわち、偶数カラムアドレスと偶数ロウアドレスによりメモリブロック１００−２への書き込みが可能とされ、奇数カラムアドレスと偶数ロウアドレスによりメモリブロック１０１−２への書き込みが可能とされ、偶数カラムアドレスと奇数ロウアドレスによりメモリブロック１０２−２への書き込みが可能とされ、奇数カラムアドレスと奇数ロウアドレスによりメモリブロック１０３−２への書き込みが可能とされる。このため、図５（Ｂ）に示されるような液晶表示パネル３００の水平方向に対応する書き込みの他に、図６（Ｂ）に示されるような液晶表示パネル３００の垂直方向に対応する書き込みが可能とされる。尚、表示メモリ２０６に対するカラム方向の書き込みには、図９に示されるように、ロウアドレス及びカラムアドレスのインクリメント及びデクリメントの組み合わせが異なる４種類の書き込みパターンを挙げることができる。

上記例によれば、以下の作用効果を得ることができる。

（１）図４に示される構成によれば、メモリセルアレイＡＲＹが４個のメモリブロックに分割されているため、複数のメモリブロックへのデータ書き込みを並列的に行うことができ、それによってライトサイクルを短くすることができ、メモリアクセスサイクルの高速化を達成することができる。しかもこの場合、デバイス的に電流能力を上げる必要は無い。

（２）メモリセルアレイＡＲＹが、ロウ方向のみならず、カラム方向にも分割されているため、図５（Ｂ）に示されるような液晶表示パネル３００の水平方向に対応する書き込みの他に、図６（Ｂ）に示されるような液晶表示パネル３００の垂直方向に対応する書き込みが可能とされる。

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、図１１に示されるように、ライトサイクルとそれに続くライトサイクルとの間にコマンドサイクルを設け、このコマンドサイクルにおいて液晶コントローラドライバ２００への外部コマンド（ＬＣＤ設定コマンド）を受け付けるようにしても良い。このようにすれば、上記外部コマンドにより液晶コントローラドライバ２００の動作設定の内容を変更することができる。また、上記外部コマンドとして、メモリブロックのアドレス設定コマンドを受け付けることで、当該アドレスをそれ以降のライトアクセスに反映させることにより、メモリブロックのランダムアクセスを行うことができる。

また、図１２に示されるようにメモリセルアレイＡＲＹにおいて任意アドレス（ａ），（ｂ），（ｃ），（ｄ）を設定し、それによって特定される任意の矩形領域（ウインドウ領域）に連続アクセス可能とする機能を搭載することができる。このようなウインドウ指定機能を採用する場合には、メモリセルアレイの分割数を「ｎ」で示すとき、上記ウインドウ領域におけるカラム本数、及びロウ本数をそれぞれ「ｎ」の倍数に設定する。このようにするのは以下の理由による。

例えばメモりセルアレイが２分割された場合において、カラムアドレスが偶数の場合には、メモリブロック（ｂｌｏｃｋ０）１００−２に書き込まれ、カラムアドレスが奇数の場合には、メモリブロック（ｂｌｏｃｋ１）１０１−２に書き込まれるため、ロウ方向の書き込みにおいて、第１ラインにおける最初のデータが偶数アドレスに書き込まれたとして、当該第１ラインの最後のデータは奇数アドレスに書き込まれることから、第２ラインにおけるデータ書き込みを第１ラインの場合と同様に偶数アドレスから開始することができる。このように各ラインの先頭を偶数アドレスに揃えることができるので、ウインドウ領域におけるデータのリード・ライト制御が煩雑にならずに済む。

メモリセルアレイのブロック分割は、ロウ方向のみ、あるいはカラム方向のみに行うことができるし、ロウ方向とカラム方向の双方に行うことができる。そしてその場合の分割数は任意とされる。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である液晶パネル用の駆動信号を生成して出力する液晶コントローラドライバに適用した場合を説明したが、本発明はこれに限定されるものでなく、有機ＥＬ表示パネルなど液晶以外の表示装置を駆動する表示制御用半導体集積回路にも利用することができる。

本発明にかかる表示装置駆動用ドライバの一例とされる液晶コントローラドライバの構成例ブロック図である。 上記液晶コントローラドライバとそれによって駆動される液晶表示パネルとの説明図である。 上記液晶コントローラドライバにおける主要部の構成例ブロック図である。 上記液晶コントローラドライバにおける主要部の別の構成例ブロック図である。 図３に示される構成に対応するロウ方向書き込みの説明図である。 図４に示される構成に対応するカラム方向書き込みの説明図である。 上記液晶コントローラドライバにおける主要部の別の構成例ブロック図である。 図７に示される構成における動作タイミング図である。 上記液晶コントローラドライバにおけるロウ方向書き込みとカラム方向書き込みの説明図である。 図３に示される構成における表示メモリへの書き込み動作タイミング図である。 上記液晶コントローラドライバの別の構成例における動作タイミング図である。 上記液晶コントローラドライバの別の構成例説明図である。

符号の説明

１００−１，１０１−１，１０２−１，１０３−１ 周辺回路
１００−２，１０１−２，１０２−２，１０３−２ メモリブロック
１００−３，１０１−３，１０２−３，１０３−３ 表示読み出し用ラッチ回路
２００ 液晶コントローラドライバ
２０１ 制御部
２０６ 表示メモリ
２１２ パネル表示用ラッチ回路
２１５ ソース線駆動回路
２１７ 階調電圧生成回路
３００ 液晶表示パネル
４００ 制御ロジック
４０１ 転送制御回路
４０２ 転送回路
ＡＲＹ メモリセルアレイ

Claims (10)

1. 表示データを記憶可能な複数のメモリセルがアレイ状に配列されたメモリセルアレイと、
   上記メモリセルアレイの周辺に配置され、上記メモリセルアレイへの表示データの書込み、及び上記メモリセルアレイからの上記表示データの読出しを可能とする周辺回路と、
   上記周辺回路を介して上記メモリセルアレイのリード・ライト動作を制御可能な制御回路と、を含み、
   上記メモリセルアレイは、それぞれ上記表示データの記憶を可能とする複数のメモリブロックを含み、
   上記制御回路は、上記複数のメモリブロックにおける一つのメモリブロックに対するデータ書込みが完了する前にそれとは別のメモリブロックに対するデータ書込みを開始することによって、上記複数のメモリブロックに対する書込み動作の並列処理を可能とする制御ロジックと、
   上記周辺回路と上記制御ロジックとを結合するための一群のバスと、を含み、
   上記一群のバスを介して上記メモリセルアレイへの信号転送が行われるようにされて成る表示制御用半導体集積回路であって、
   上記複数のメモリブロック中の対応するメモリブロックから出力されたデータをそれぞれラッチ可能な複数の第１ラッチ回路と、
   上記複数の第１ラッチ回路の出力データを選択するためのセレクタを備え、上記第１ラッチ回路の出力データを、表示装置における１ライン分のデータの並びに対応するように並び替えるための転送制御回路と、
   上記転送制御回路の出力をラッチ可能な第２ラッチ回路と、を含み、
   表示データ転送時に順次選択されるメモリ内部アドレスをＮで示すとき、Ｎ番地とＮ＋１番地とは互いに異なる上記メモリブロックに割り当てられ、
   上記セレクタは、上記Ｎ番地とＮ＋１番地の数値の順序に従って時分割方式で上記表示データを転送するように、上記複数の第１ラッチ回路のうちの１つの出力を選択することを特徴とする表示制御用半導体集積回路。
2. 上記制御ロジックは、上記メモリセルアレイに対して１画素単位でデータ書込みが行われるとき、一つのメモリブロックに対する１画素分のデータ書込みが完了する前に、次の１画素分のデータ書込みを別のメモリブロックに対して開始する請求項１記載の表示制御用半導体集積回路。
3. 上記メモリセルアレイは、上記表示データを記憶可能なメモリセルがロウ方向とカラム方向とにアレイ状に配列され、上記ロウ方向に複数のメモリブロックに分割されて成る請求項１記載の表示制御用半導体集積回路。
4. 上記メモリセルアレイは、上記表示データを記憶可能なメモリセルがロウ方向とカラム方向とにアレイ状に配列され、上記カラム方向に複数のメモリブロックに分割されて成る請求項１記載の表示制御用半導体集積回路。
5. 上記メモリセルアレイは、上記表示データを記憶可能なメモリセルがロウ方向とカラム方向とにアレイ状に配列され、上記ロウ方向及び上記カラム方向に複数のメモリブロックに分割されて成る請求項１記載の表示制御用半導体集積回路。
6. 上記一群のバスは、データバスとアドレスバスとを含み、
   上記制御ロジックは、入力されたアクセスコマンドによって逐次動作可能に構成され、 上記複数のメモリブロック間で上記データバス及び上記アドレスバスが共有されて成る請求項１記載の表示制御用半導体集積回路。
7. 任意のアドレスが設定されることで形成される矩形領域に対して連続アクセス可能なウインドウ機能を備え、上記メモリブロックの分割数をｎで示すとき、カラム本数、及びロウ本数は、ｎの倍数に設定されて成る請求項１記載の表示制御用半導体集積回路。
8. 書き込みのためのライトサイクル間にコマンドサイクルを有し、上記コマンドサイクルで、ランダムアクセスのためのコマンドを受け付ける請求項１記載の表示制御用半導体集積回路。
9. 表示データ転送時に順次選択されるメモリ内部アドレスをＮで示すとき、Ｎ番地は第１メモリブロックに割り当てられ、Ｎ＋１番地は第２メモリブロックに割り当てられ、
   上記第２メモリブロックへの書込み動作は上記第１メモリブロックへの書込み開始後および書込み完了前に開始される請求項３記載の表示制御用半導体集積回路。
10. 上記一群のバスは、データバスとアドレスバスとを含み、
    上記制御ロジックは、上記周辺回路に表示データを出力する処理を順次行うように構成され、上記表示データを上記周辺回路に出力する期間は上記表示データを上記複数のメモリブロックに書き込む期間よりも短い請求項１記載の表示制御用半導体集積回路。

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