JP2017147639A - 信号再生回路、電子装置および信号再生方法 - Google Patents
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Abstract
Description
図1は、入力データとクロックとの位相差を検出する位相検出回路(Phase Detector: PD)を利用するCDR回路を示す図であり、(A)がブロック図を示し、(B)が入力データ、クロックおよび出力データの関係を示す。
図2の(A)に示すように、位相検出回路(PD)は、D型(D−type)フリップフロップ(FF)で形成され、ここでは、入力データDataがD−FFのクロック端子に、クロックCLK−IがD−FFのデータ端子に入力される。このD−FFは、入力データDataが変化した時のクロックCLK−Iの値をラッチして位相差PDIとして出力する。ここでは、入力データDataがD−FFのクロック端子に、クロックCLK−IがD−FFのデータ端子に入力される例を示すが、クロックCLK−IがD−FFのクロック端子に、入力データDataがD−FFのデータ端子に入力される構成も可能である。さらに、入力データDataおよびクロックCLK−Iを単相信号として図示するが、数GHz以上の高速信号については、差動回路で実現されることが望ましい。したがって、図2の(A)のD−FFは、入力データDataの立上りエッジのみでなく、立下りエッジでもクロックCLK−Iをラッチするものとし、これは、以下の説明および他の信号についても同様とする。ただし、実施形態はこれに限定されるものではなく、単相信号でも動作可能である。差動信号の場合には、2個のラッチ回路を使用して反転した入力データDataおよびクロックCLK−Iを入力することにより立上りおよび立下りの両方のエッジでの変化を検出するようにする。
図3の(A)および(B)に示すように、CDR回路20は、VCO21と、位相周波数検出回路(PFD)22と、CP23と、ループフィルタ24と、を有する。VCO21は、第1クロックCLK−Iに加えて、CLK−Iと同じ周波数で位相の異なる第2クロックCLK−Qを出力する。例えば、CLK−Qは、CLK−Iに対して90度位相が進んでいる。PFD22は、入力データDataとクロックCLK−Iの位相差PDIおよび周波数位相信号FDOを検出する。
以下に説明する実施形態の信号再生回路では、ロック状態から非ロック状態に変化したことを、周波数位相検出回路によらず検出する。
第1実施形態のCDR回路は、電圧制御発振器(VCO)41と、第1位相検出回路42と、第2位相検出回路43と、周波数位相検出回路44と、チャージポンプ(CP)46と、ループフィルタ47と、を有する。第1実施形態のCDR回路は、さらに、PD−Iフィルタ(filter)回路51と、振幅検出回路52と、判定回路53と、を有する。VCO41、第1位相検出回路42、第2位相検出回路43、周波数位相検出回路44、CP47およびループフィルタ48は、図3の対応する要素と同じものが利用可能であるが、それに限定されるものではない。
図6は、PD−Iフィルタ(filter)回路51の構成例を示す図である。図6のフィルタ回路は、抵抗と容量素子からなる広く知られたフィルタ回路であり、差動信号であるので、2つの類似の第1および第2フィルタ回路を有する。第1フィルタ回路は、正極性の信号+PDIを入力とし、フィルタリングされた正極性の+PDI filを出力する。第2フィルタ回路は、負極性の信号−PDIを入力とし、フィルタリングされた負極性の−PDI filを出力する。
図7は、振幅検出回路52の構成例を示す図である。図7の振幅検出回路は、差動入力+PDI filと−PDI filの掛け算(2乗演算)を行う広く知られた演算回路である。差動入力+PDI filおよび−PDI filは、振幅が大きい時には+1または−1を示し、振幅が小さい時には0を示す。したがって、振幅が大きい+1または−1の時には、振幅信号PDI mod=1となり、振幅が小さい0の時には振幅信号PDI mod=0となる。
なお、状態検出回路は、第2位相検出回路43および周波数位相検出回路44が無い場合にも有効であり、第1位相検出回路42の出力するクロック位相制御信号PDIに基づいてロック状態であるか非ロック状態であるかを検出することができる。
第2実施形態のCDR回路は、周波数位相検出回路44とCP46の間にスイッチ45を設けたことが第1実施形態のCDR回路と異なり、他の部分は同じである。
第3実施形態のCDR回路は、第2位相検出回路43、周波数位相検出回路44およびスイッチ45をCLKQ dnに応じてオフすることが第2実施形態のCDR回路と異なり、他は同じである。CLKQ dnがアンロック状態を示す時、第2位相検出回路43および周波数位相検出回路44は動作状態となり、スイッチ45は導通する。CLKQ dnがロック状態を示す時、第2位相検出回路43および周波数位相検出回路44は非動作状態になり、スイッチ45は遮断する。
光通信システムは、送信信号を光信号に変換して出力する送信機100と、送信機100からの光信号を伝送する光ファイバ200と、光信号を受けて受信信号を再生する受信機300と、を有する。送信機100は、電子装置等から送信された送信信号を再生して光信号を生成する。また、送信機100は、光ファイバを介して受信した光信号を一旦電気信号に変換した後、再度光信号に変換して出力する中継装置でもよい。受信機300は、再生した受信信号を電気信号として電子装置等に出力する。また、受信機300は、受信信号を再度光信号に変換して出力する中継装置でもよい。
なお、実施形態の信号再生(CDR)回路は、光通信システムに利用可能なだけでなく、電子装置の内外で、クロックに同期して変調したデータ信号の送受信を行う回路で、データ信号からクロックを再生する場合には、どのような回路にも適用可能である。例えば、集積回路チップ内、チップ間(装置内、装置間)で信号を送受信する高速I/Oの分野等のビットレートの一層の高速化が望まれている分野で使用可能である。
42 第1位相検出回路
43 第2位相検出回路
44 周波数位相検出回路
45 スイッチ
46 チャージポンプ(CP)
47 ループフィルタ
51 PD−Iフィルタ(filter)回路
52 振幅検出回路
53 判定回路
Claims (12)
- 周波数が可変の第1クロックを発生する発振器と、
入力データと前記第1クロックの位相関係に応じて、前記入力データと前記第1クロックが同期するように前記発振器を制御するフィードバック回路と、を有し、
前記フィードバック回路は、
前記入力データと前記第1クロックの位相関係に応じて前記発振器を制御する制御部と、
前記入力データと前記第1クロックの位相関係に応じてクロック位相制御信号を生成する第1位相検出回路と、
前記クロック位相制御信号の高周波成分または低周波数成分の振幅の大きさからロック状態であるか非ロック状態であるかを検出する状態検出回路と、を有することを特徴とする信号再生回路。 - 前記発振器は、前記第1クロックと周波数が同じで位相の異なる第2クロックを発生し、
前記フィードバック回路は、
前記入力データと前記第2クロックとの位相関係に応じてクロック位相検出信号を生成する第2位相検出回路と、
前記クロック位相制御信号と前記クロック位相検出信号を比較し、前記入力データと前記第1クロックの周波数関係を示す周波数位相信号を生成する周波数位相検出回路と、を有し、
前記制御部は、前記クロック位相制御信号および前記周波数位相信号に応じて前記発振器を制御することを特徴とする請求項1に記載の信号再生回路。 - 前記非ロック状態の時に前記周波数位相信号を前記制御部へ供給し、前記ロック状態の時に前記周波数位相信号を前記制御部へ供給しないように切り替えるスイッチを更に有することを特徴とする請求項1または2に記載の信号再生回路。
- 前記フィードバック回路は、
前記ロック状態の時に前記第2位相検出回路および前記周波数位相検出回路を非動作状態とし、
前記非ロック状態の時に前記第2位相検出回路および前記周波数位相検出回路を動作状態とする請求項3に記載の信号再生回路。 - 前記第2クロックは、前記第1クロックに対して90度位相が異なる請求項2から4のいずれか1項に記載の信号再生回路。
- 前記状態検出回路は、
前記クロック位相制御信号から低周波数成分を抽出するローパスフィルタと、
前記ローパスフィルタの出力する信号の振幅を検出する振幅検出回路と、
前記振幅検出回路の出力する振幅値が、所定レベル以上である時に前記非ロック状態であると判定し、前記所定レベル以下である時に前記ロック状態であると判定する判定回路と、を有する請求項1から5のいずれか1項に記載の信号再生回路。 - 前記状態検出回路は、
前記クロック位相制御信号から高周波数成分を抽出するハイパスフィルタと、
前記ハイパスフィルタの出力する信号の振幅を検出する振幅検出回路と、
前記振幅検出回路の出力する振幅値が、所定レベル以上である時に前記ロック状態であると判定し、前記所定レベル以下である時に前記非ロック状態であると判定する判定回路と、を有する請求項1から5のいずれか1項に記載の信号再生回路。 - 前記状態検出回路は、
前記クロック位相制御信号から下限と上限の間の周波数成分を抽出するバンドパスフィルタと、
前記バンドパスフィルタの出力する信号の振幅を検出する振幅検出回路と、
前記振幅検出回路の出力する振幅値が、所定レベル以上である時に前記非ロック状態であると判定し、前記所定レベル以下である時に前記ロック状態であると判定する判定回路と、を有する請求項1から5のいずれか1項に記載の信号再生回路。 - 受信した入力データからクロックを再生し、再生したクロックにより前記入力データを取り込む信号再生回路を有する電子装置であって、
前記信号再生回路は、
周波数が可変の第1クロックを発生する発振器と、
入力データと前記第1クロックの位相関係に応じて、前記入力データと前記第1クロックが同期するように前記発振器を制御するフィードバック回路と、を有し、
前記フィードバック回路は、
前記入力データと前記第1クロックの位相関係に応じて前記発振器を制御する制御部と、
前記入力データと前記第1クロックの位相関係に応じてクロック位相制御信号を生成する第1位相検出回路と、
前記クロック位相制御信号の高周波成分または低周波数成分の振幅の大きさからロック状態であるか非ロック状態であるかを検出する状態検出回路と、を有することを特徴とする電子装置。 - 前記発振器は、前記第1クロックと周波数が同じで位相の異なる第2クロックを発生し、
前記フィードバック回路は、
前記入力データと前記第2クロックとの位相関係に応じてクロック位相検出信号を生成する第2位相検出回路と、
前記クロック位相制御信号と前記クロック位相検出信号を比較し、前記入力データと前記第1クロックの周波数関係を示す周波数位相信号を生成する周波数位相検出回路と、を有し、
前記制御部は、前記クロック位相制御信号および前記周波数位相信号に応じて前記発振器を制御することを特徴とする請求項9に記載の電子装置。 - 受信した入力データからクロックを再生する信号再生方法であって、
周波数が可変の第1クロックを発生し、
前記入力データと前記第1クロックの位相関係に応じてクロック位相制御信号を生成し、
前記クロック位相制御信号の高周波成分または低周波数成分の振幅の大きさからロック状態であるか非ロック状態であるかを検出し、
前記クロック位相制御信号に応じて、前記入力データと前記第1クロックが同期するように前記第1クロックの周波数を制御するフィードバック制御を行うことを特徴とする信号再生方法。 - 前記第1クロックと周波数が同じで位相の異なる第2クロックを発生し、
前記入力データと前記第2クロックとの位相関係に応じてクロック位相検出信号を生成し、
前記クロック位相制御信号と前記クロック位相検出信号を比較し、前記入力データと前記第1クロックの周波数関係を示す周波数位相信号を生成し、
前記クロック位相制御信号および前記周波数位相信号に応じて前記発振器を制御することを特徴とする請求項11に記載の信号再生方法。
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