JP2017147639A - 信号再生回路、電子装置および信号再生方法 - Google Patents

Abstract

【課題】ロック状態から非ロック状態に変化したことを、周波数位相検出回路によらず検出する信号再生回路の実現。【解決手段】周波数が可変の第１クロックCLK-Iを発生する発振器41と、入力データDataとCLK-Iの位相関係に応じて、DataとCLK-Iが同期するように発振器を制御するフィードバック回路と、を有し、フィードバック回路は、発振器の制御部と、DataとCLK-Iの位相関係に応じてクロック位相制御信号PDIを生成する第１位相検出回路42と、クロック位相制御信号の高周波成分または低周波数成分の振幅の大きさからロック状態であるか非ロック状態であるかを検出する状態検出回路51-53と、を有する信号再生回路。【選択図】図５

Description

本発明は、信号再生（クロック・データ・リカバリィ(Clock Data Recovery: CDR)）回路、信号再生回路を搭載した電子装置、および信号再生方法に関する。

通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くすることが要望されている。例えば、集積回路チップ内、チップ間（装置内、装置間）で信号を送受信する高速Ｉ／Ｏの分野、光通信の分野で、ビットレートの一層の高速化が望まれている。

受信回路では、伝送されてきたデータを適切なタイミングで判定し、データとクロックを再生（ＣＤＲ: Clock and Data Recovery）することが求められる。入力データと受信（サンプリング）クロックとの位相差および周波数差を検出し、その情報を基にサンプリングクロックの位相調整を行うことによってＣＤＲが実現される。受信回路の中でもリファレンスクロックを用いず、入力データから再生したクロックによってリタイムし、ジッタを削減したデータを出力するＣＤＲ回路が知られている。

ＣＤＲ回路では、入力データとクロックとの位相差を検出する位相検出回路(Phase Detector: PD)を利用することが知られている。位相検出回路の検出した位相差に基づいて、入力データと第１クロックの位相および周波数が一致するように制御される。周波数が一致した状態をロック状態と称する。なお、ロック状態でない状態をここでは非ロック状態と称する。

特開２００２−１９８８０８号公報 特開２００２−１３５０９３号公報 特開２０１４−１８７５６１号公報 特開平９−１４７４９９号公報

Ansgar Pottbacker, et al., "A Si Bipolar Phase and Frequency Detector IC for Clock Extraction up to 8 Gb/s", IEEE Journal of Solid-State Circuits, Vol. 27, No. 12, December 1992

しかし、位相検出回路は、クロック再生が可能な周波数範囲が狭く、ロック状態から非ロック状態に変化したことが検出できないという問題がある。

実施形態によれば、ロック状態から非ロック状態に変化したことを、位相検出回路の出力から検出する信号再生回路が実現される。

第１の態様の信号再生回路は、周波数が可変の第１クロックを発生する発振器と、入力データと第１クロックの位相関係に応じて、入力データと第１クロックが同期するように発振器を制御するフィードバック回路と、を有する。フィードバック回路は、入力データと第１クロックの位相関係に応じて発振器を制御する制御部と、入力データと第１クロックの位相関係に応じてクロック位相制御信号を生成する第１位相検出回路と、状態検出回路と、を有する。状態検出回路は、クロック位相制御信号の高周波成分または低周波数成分の振幅の大きさからロック状態であるか非ロック状態であるかを検出する。

第２の態様の信号再生方法は、受信した入力データからクロックを再生する信号再生方法であって、周波数が可変の第１クロックを発生する。さらに、入力データと第１クロックの位相関係に応じてクロック位相制御信号を生成し、クロック位相制御信号の高周波成分または低周波数成分の振幅の大きさからロック状態であるか非ロック状態であるかを検出する。そして、クロック位相制御信号に応じて、入力データと第１クロックが同期するように第１クロックの周波数を制御するフィードバック制御を行う。

実施形態の信号再生回路は、位相検出回路の出力からロック状態から非ロック状態に変化したことを検出可能である。

図１は、入力データとクロックとの位相差を検出する位相検出回路を利用するＣＤＲ回路を示す図であり、（Ａ）がブロック図を示し、（Ｂ）が入力データ、クロックおよび出力データの関係を示す。 図２は、位相検出回路（ＰＤ）の回路例およびＣＤＲ回路における動作を示すタイムチャートであり、（Ａ）がＰＤの回路例を、（Ｂ）がタイムチャートを示す。 図３は、ＰＦＤ回路を利用するＣＤＲ回路を示す図であり、（Ａ）がブロック図を示し、（Ｂ）がＰＦＤ回路の構成を示すブロック図である。 図４は、図３の（Ｂ）のＰＦＤの各部の動作を示すタイムチャートであり、（Ａ）が入力データと第１クロックの周波数が異なる状態の波形を、（Ｂ）が周波数および位相が一致した正常なロック状態の波形を示す。 図５は、第１実施形態の信号再生(Clock Data Recovery : CDR)回路を示す図であり、（Ａ）がブロック図を示し、（Ｂ）がＣＤＲ回路の起動時の動作を示すタイムチャートである。 図６は、ＰＤ−Ｉフィルタ(filter)回路の構成例を示す図である。 図７は、振幅検出回路の構成例を示す図である。 図８は、第１実施形態のＣＤＲ回路の各部の動作波形である。 図９は、第２実施形態の信号再生(Clock Data Recovery : CDR)回路のブロック図である。 図１０は、第３実施形態の信号再生(Clock Data Recovery : CDR)回路のブロック図である。 図１１は、ハイパスフィルタ、バンドパスフィルタおよびバンドパスフィルタの周波数特性を示す図であり、（Ａ）がハイパスフィルタの回路図を、（Ｂ）がバンドパスフィルタの回路図を、（Ｃ）が周波数特性を示す。 図１２は、第４実施形態のＣＤＲ回路を示す図である。 図１３は、実施形態のＣＤＲ回路を使用する光通信システムの構成を示す図である。

実施形態を説明する前に、一般的なクロック・データ・リカバリィ（ＣＤＲ）回路について説明する。
図１は、入力データとクロックとの位相差を検出する位相検出回路(Phase Detector: PD)を利用するＣＤＲ回路を示す図であり、（Ａ）がブロック図を示し、（Ｂ）が入力データ、クロックおよび出力データの関係を示す。

図１の（Ａ）に示すように、ＣＤＲ回路１０は、電圧制御発振器(Voltage Control Oscillator: VCO)１１と、位相検出回路（ＰＤ）１２と、チャージポンプ（ＣＰ）１３と、ループフィルタ１４と、を有する。ＶＣＯ１１は、周波数が可変であれば電圧制御に限定されるものではないが、ＶＣＯが広く使用されているので、以下のＶＣＯを使用する例を説明する。ＶＣＯ１１は、クロックＣＬＫ−Ｉを発生し、制御電圧を変化させることによりクロックＣＬＫ−Ｉの周波数が変化する。ＰＤ１２は、入力データＤａｔａとクロックＣＬＫ−Ｉの位相差（クロック位相制御信号）ＰＤＩを検出する。後述するように、ここでは、ＰＤ１２は、ラッチ回路の機能を有し、位相差ＰＤＩを検出すると共に、入力データＤａｔａをクロックＣＬＫ−Ｉの変化エッジに同期して取り込み、受信データＤａｔａ ｏｕｔとして出力する。ＣＰ１３は、位相差ＰＤＩに従いループフィルタ１４に対する電流の足し引きを行い、ループフィルタ１４は、位相差ＰＤＩに対応する制御電圧を生成する。言い換えれば、ＣＰ１３およびループフィルタ１４は、ＶＣＯ１１の制御部を形成する。ＶＣＯ１１は、制御電圧に応じて発振周波数を変化させる。

以上の構成により、ＶＣＯ１１の発振周波数（クロックＣＬＫ−Ｉの周波数）を変化させるフィードバック回路が形成される。このフィードバック回路により、入力データＤａｔａとクロックＣＬＫ−Ｉの周波数が一致し、クロックＣＬＫ−Ｉの変化エッジ（立下りエッジ）が入力データＤａｔａの変化エッジに一致するように、すなわち位相が一致するように制御される。

入力データＤａｔａおよびクロックＣＬＫ−Ｉの周波数および位相が一致した状態では、クロックＣＬＫ−Ｉの立上りエッジは、入力データＤａｔａが変化エッジの中間の位相、すなわちＤａｔａが安定した状態に一致する。そこで、クロックＣＬＫ−Ｉの立上りエッジに同期して入力データＤａｔａを取り込み、正しい受信データＤａｔａ ｏｕｔを出力する。

図１の（Ｂ）に示すように、入力データＤａｔａおよびクロックＣＬＫ−Ｉの周波数および位相が一致した状態でも、入力データＤａｔａの信号経路の影響で、入力データＤａｔａは、クロックＣＬＫ−Ｉに対して位相が変動するジッタを有する。ジッタがある状態でも、クロックＣＬＫ−Ｉの立上りエッジは、入力データＤａｔａが変化エッジの中間の位相の安定した状態に一致するので、正しい受信データＤａｔａ ｏｕｔを取り込み、位相の安定した受信データＤａｔａ ｏｕｔを出力できる。

図２は、位相検出回路（ＰＤ）の回路例およびＣＤＲ回路における動作を示すタイムチャートであり、（Ａ）がＰＤの回路例を、（Ｂ）がタイムチャートを示す。
図２の（Ａ）に示すように、位相検出回路（ＰＤ）は、Ｄ型（Ｄ−ｔｙｐｅ）フリップフロップ（ＦＦ）で形成され、ここでは、入力データＤａｔａがＤ−ＦＦのクロック端子に、クロックＣＬＫ−ＩがＤ−ＦＦのデータ端子に入力される。このＤ−ＦＦは、入力データＤａｔａが変化した時のクロックＣＬＫ−Ｉの値をラッチして位相差ＰＤＩとして出力する。ここでは、入力データＤａｔａがＤ−ＦＦのクロック端子に、クロックＣＬＫ−ＩがＤ−ＦＦのデータ端子に入力される例を示すが、クロックＣＬＫ−ＩがＤ−ＦＦのクロック端子に、入力データＤａｔａがＤ−ＦＦのデータ端子に入力される構成も可能である。さらに、入力データＤａｔａおよびクロックＣＬＫ−Ｉを単相信号として図示するが、数ＧＨｚ以上の高速信号については、差動回路で実現されることが望ましい。したがって、図２の（Ａ）のＤ−ＦＦは、入力データＤａｔａの立上りエッジのみでなく、立下りエッジでもクロックＣＬＫ−Ｉをラッチするものとし、これは、以下の説明および他の信号についても同様とする。ただし、実施形態はこれに限定されるものではなく、単相信号でも動作可能である。差動信号の場合には、２個のラッチ回路を使用して反転した入力データＤａｔａおよびクロックＣＬＫ−Ｉを入力することにより立上りおよび立下りの両方のエッジでの変化を検出するようにする。

図２の（Ｂ）のタイムチャートでは、ＣＬＫ−ＩがＤａｔａに対して位相遅れの場合を左側に、位相進みの場合を中央に、位相が最適（位相一致）の場合を右側に、それぞれ示す。

ＣＬＫ−ＩがＤａｔａに対して位相遅れの場合、Ｄａｔａの変化エッジでは、ＣＬＫ−Ｉは高(High: H)レベルであり、位相差ＰＤＩはＨレベルになる。これに応じて、ＶＣＯ１１は、発振周波数を増加させる方向に制御される。

ＣＬＫ−ＩがＤａｔａに対して位相進みの場合、Ｄａｔａの変化エッジでは、ＣＬＫ−Ｉは低(Low: L)レベルであり、位相差ＰＤＩはＬレベルになる。これに応じて、ＶＣＯ１１は、発振周波数を減少させる方向に制御される。

ＣＬＫ−ＩのＤａｔａに対する位相が最適の場合、Ｄａｔａの変化エッジでは、ＣＬＫ−ＩはＬまたはＨと判定されるが、その後逆の判定になるようにＶＣＯ１１が制御され、このような制御が繰り返されるため、ＬまたはＨと判定される確率が等しくなる。これにより、ＰＤＩは、ＬとＨの間で変化し、ループフィルタ１４の出力する制御電圧は、ＬとＨの中間レベルになる。図２の（Ａ）では、説明の都合上、ＰＤＩとして、ＬまたはＨに交互に変化する波形ではなく、ループフィルタ１４で平均化された中間レベルで示している。

図１の（Ａ）に示したＣＤＲ回路は、クロック再生が可能な周波数範囲が狭いという課題があった。そこで、入力データとクロックとの位相差に加えて入力データとクロックとの周波数関係を検出する位相周波数検出(Phase Frequency Detector: PFD)回路を利用するＣＤＲ回路が用いられる。

図３は、ＰＦＤ回路を利用するＣＤＲ回路を示す図であり、（Ａ）がブロック図を示し、（Ｂ）がＰＦＤ回路の構成を示すブロック図である。
図３の（Ａ）および（Ｂ）に示すように、ＣＤＲ回路２０は、ＶＣＯ２１と、位相周波数検出回路（ＰＦＤ）２２と、ＣＰ２３と、ループフィルタ２４と、を有する。ＶＣＯ２１は、第１クロックＣＬＫ−Ｉに加えて、ＣＬＫ−Ｉと同じ周波数で位相の異なる第２クロックＣＬＫ−Ｑを出力する。例えば、ＣＬＫ−Ｑは、ＣＬＫ−Ｉに対して９０度位相が進んでいる。ＰＦＤ２２は、入力データＤａｔａとクロックＣＬＫ−Ｉの位相差ＰＤＩおよび周波数位相信号ＦＤＯを検出する。

図３の（Ｂ）に示すように、ＰＦＤ２２は、第１位相検出回路３１と、第２位相検出回路３２と、周波数位相検出回路３３と、を有する。第１位相検出回路３１、第２位相検出回路３２および周波数位相検出回路３３は、例えば、非特許文献１に記載されたものが使用できる。非特許文献１は、２個のサンプルホールド回路（ラッチ回路）およびマルチプレクサで形成される差動型の第１位相検出回路および第２位相検出回路を記載している。また、非特許文献１は、２個のラッチ回路および変形マルチプレクサで形成される差動型の周波数位相検出回路を記載している。

第１位相検出回路３１は、入力データＤａｔａの変化エッジでラッチした第１クロックＣＬＫ−Ｉの値を合成してクロック位相制御信号ＰＤＩとして出力する。クロック位相制御信号ＰＤＩは、Ｄａｔａの変化エッジに対してＣＬＫ−Ｉの変化エッジが進んでいるか、遅れているかを示す。第２位相検出回路３２は、Ｄａｔａの変化エッジでラッチした第２クロックＣＬＫ−Ｑの値を合成してクロック位相検出信号ＰＤＱとして出力する。クロック位相検出信号ＰＤＱは、Ｄａｔａの変化エッジに対してＣＬＫ−Ｑの変化エッジが進んでいるか、遅れているかを示す。

周波数位相検出回路３３は、ＰＤＩの変化エッジの方向およびＰＤＩの変化エッジでラッチしたＰＤＱの値から、ＣＬＫ−Ｉの周波数がＤａｔａの周波数に対して小さいかまたは大きいかを示す周波数位相信号ＦＤＯを生成する。ＦＤＯは、ＣＬＫ−Ｉの周波数がＤａｔａの周波数に対して小さい時に＋１、大きい時に−１、同じ時に０を示す。クロック位相制御信号ＰＤＩおよび周波数位相信号ＦＤＯは、チャージポンプ２３に供給される。これにより、ＶＣＯ２１の制御は、クロック位相制御信号ＰＤＩおよび周波数位相信号ＦＤＯに基づいて行われる。

図４は、図３の（Ｂ）のＰＦＤの各部の動作を示すタイムチャートであり、（Ａ）が入力データＤａｔａと第１クロックＣＬＫ−Ｉの周波数が異なる非ロック状態（アンロック状態）の波形を、（Ｂ）が周波数および位相が一致したロック状態の波形を示す。

図４の（Ａ）に示すように、ＤａｔａとＣＬＫ−Ｉの周波数が異なるアンロック状態では、クロック位相制御信号ＰＤＩおよびクロック位相検出信号ＰＤＱの両方が変化し、周波数位相信号ＦＤＯも変化する。図４の（Ａ）は、ＣＬＫ−Ｉの周波数がＤａｔａの周波数より小さい状態であり、図示のように、ＦＤＯは、０と＋１の間でＰＤＩと逆相で変化する。ＣＬＫ−Ｉの周波数がＤａｔａの周波数より大きい状態の時には、ＦＤＯは０と−１の間で変化する。チャージポンプ２３およびループフィルタ２４により、ＰＤＩとＦＤＯを１：１で合成したＰＤＩ＋ＦＤＯが制御信号として生成される場合、ＰＤＩ＋ＦＤＯは、０と＋１の間で変化し、ＶＣＯ２１の発振周波数を増加させる。なお、制御信号は、ＰＤＩ＋ＦＤＯに限定されず、合成の重み付けを異ならせる場合もある。

図４の（Ｂ）に示すように、ＤａｔａとＣＬＫ−Ｉの周波数および位相が一致した状態では、クロック位相制御信号ＰＤＩは変化するが、クロック位相検出信号ＰＤＱは所定値（−１）に固定される。そのため、周波数位相信号ＦＤＯはゼロになる。したがって、ＰＤＩ＋ＦＤＯはＰＤＩになり、ＶＣＯ２１の制御は、周波数位相信号ＦＤＯを使用せず、クロック位相制御信号ＰＤＩのみを使用する制御が行われる。

ＣＤＲ回路は、消費電力の低減が求められている。上記のように、ロック状態では周波数位相信号はゼロになり、ＶＣＯの制御に影響しないにもかかわらず、周波数位相信号を検出する回路は動作しており、その回路の消費電力が無駄である。ＣＤＲ回路では、実際の動作では大部分がロック状態であり、ロック状態で周波数位相検出回路を停止すれば消費電力を低減することができると考えられる。

しかし、周波数位相検出回路を停止した場合、位相検出回路のみを使用するＣＤＲ回路となり、クロック再生が可能な周波数範囲が狭く、ロック状態から非ロック状態に変化したことが検出できず、非ロック時に周波数位相検出回路を再び起動することができないという問題がある。

これまで、位相検出回路の出力するクロック位相制御信号ＰＤＩに基づいてロック状態であるか非ロック状態であるかを検出することは行われていなかった。
以下に説明する実施形態の信号再生回路では、ロック状態から非ロック状態に変化したことを、周波数位相検出回路によらず検出する。

図５は、第１実施形態の信号再生(Clock Data Recovery : CDR)回路を示す図であり、（Ａ）がブロック図を示し、（Ｂ）がＣＤＲ回路の起動時の動作を示すタイムチャートである。
第１実施形態のＣＤＲ回路は、電圧制御発振器（ＶＣＯ）４１と、第１位相検出回路４２と、第２位相検出回路４３と、周波数位相検出回路４４と、チャージポンプ（ＣＰ）４６と、ループフィルタ４７と、を有する。第１実施形態のＣＤＲ回路は、さらに、ＰＤ−Ｉフィルタ(filter)回路５１と、振幅検出回路５２と、判定回路５３と、を有する。ＶＣＯ４１、第１位相検出回路４２、第２位相検出回路４３、周波数位相検出回路４４、ＣＰ４７およびループフィルタ４８は、図３の対応する要素と同じものが利用可能であるが、それに限定されるものではない。

ＶＣＯ４１は、第１クロックＣＬＫ−ＩおよびＣＬＫ−Ｉと同じ周波数で位相の異なる第２クロックＣＬＫ−Ｑを発生し、制御電圧を変化させることによりＣＬＫ−ＩおよびＣＬＫ−Ｑの周波数を変化させる。ＣＬＫ−Ｑは、ＣＬＫ−Ｉに対して９０度位相が進んでいる。

第１位相検出回路４２は、入力データＤａｔａの変化エッジでラッチした第１クロックＣＬＫ−Ｉの値を合成してクロック位相制御信号ＰＤＩとして出力する。クロック位相制御信号ＰＤＩは、Ｄａｔａの変化エッジに対してＣＬＫ−Ｉの変化エッジが進んでいるか、遅れているかを示す。第２位相検出回路４３は、Ｄａｔａの変化エッジでラッチした第２クロックＣＬＫ−Ｑの値を合成してクロック位相検出信号ＰＤＱとして出力する。クロック位相検出信号ＰＤＱは、Ｄａｔａの変化エッジに対してＣＬＫ−Ｑの変化エッジが進んでいるか、遅れているかを示す。周波数位相検出回路４４は、ＰＤＩの変化エッジの方向およびＰＤＩの変化エッジでラッチしたＰＤＱの値から、ＣＬＫ−Ｉの周波数がＤａｔａの周波数に対して小さいかまたは大きいかを示す周波数位相信号ＦＤＯを生成する。ＦＤＯは、ＣＬＫ−Ｉの周波数がＤａｔａの周波数に対して小さい時に＋１、大きい時に−１、同じ時に０を示す。第１位相検出回路４２、第２位相検出回路４３および周波数位相検出回路４４は、例えば、非特許文献１に記載された差動型の回路で実現される。

ＣＰ４６は、周波数差状態においてはＰＤＩおよびＦＤＯに従いループフィルタ４７に対する電流の足し引きを行い、正常ロック状態および逆相ロック状態においては、ＰＤＩに従いループフィルタ４７に対する電流の足し引きを行う。ループフィルタ４７は、電流の足し引きにより制御電圧を生成し、ＶＣＯ４１に供給する。

ＰＤ−Ｉフィルタ(filter)回路５１は、クロック位相制御信号ＰＤＩの高周波成分を除去し、低周波成分を含むＰＤＩ ｆｉｌを出力する。
図６は、ＰＤ−Ｉフィルタ(filter)回路５１の構成例を示す図である。図６のフィルタ回路は、抵抗と容量素子からなる広く知られたフィルタ回路であり、差動信号であるので、２つの類似の第１および第２フィルタ回路を有する。第１フィルタ回路は、正極性の信号＋ＰＤＩを入力とし、フィルタリングされた正極性の＋ＰＤＩ ｆｉｌを出力する。第２フィルタ回路は、負極性の信号−ＰＤＩを入力とし、フィルタリングされた負極性の−ＰＤＩ ｆｉｌを出力する。

振幅検出回路５２は、ＰＤ−Ｉフィルタ回路５１の出力するＰＤＩ ｆｉｌの振幅を検出し、振幅信号ＰＤＩ ｍｏｄを出力する。
図７は、振幅検出回路５２の構成例を示す図である。図７の振幅検出回路は、差動入力＋ＰＤＩ ｆｉｌと−ＰＤＩ ｆｉｌの掛け算（２乗演算）を行う広く知られた演算回路である。差動入力＋ＰＤＩ ｆｉｌおよび−ＰＤＩ ｆｉｌは、振幅が大きい時には＋１または−１を示し、振幅が小さい時には０を示す。したがって、振幅が大きい＋１または−１の時には、振幅信号ＰＤＩ ｍｏｄ＝１となり、振幅が小さい０の時には振幅信号ＰＤＩ ｍｏｄ＝０となる。

判定回路５３は、振幅検出回路５２の出力する振幅信号ＰＤＩ ｍｏｄを閾値Ｖｔｈと比較し、判定結果ＣＬＫＱ ｄｎを出力する。判定結果ＣＬＫＱ ｄｎは、振幅が大きい時、すなわちＶｔｈより大きい時には０に、振幅が小さい時、すなわちＶｔｈより小さい時には１になる。

以上の構成により、入力データＤａｔａの周波数に第１クロックＣＬＫ−Ｉの周波数が一致し、Ｄａｔａの変化エッジにＣＬＫ−Ｉの立下りエッジが同期するフィードバック制御系が形成される。すなわち、第１位相検出回路４２、第２位相検出回路４３、周波数位相検出回路４４、ＣＰ４６、ループフィルタ４７、ＰＤ−Ｉフィルタ(filter)回路５１、振幅検出回路５２および判定回路５３は、ＶＣＯ４１を制御するフィードバック制御回路を形成する。さらに、第１位相検出回路４２、第２位相検出回路４３および周波数位相検出回路４４は、ＤａｔａとＣＬＫ−Ｉの位相関係および周波数関係を検出する位相周波数検出器(Phase Frequency Detector: PFD)を形成する。また、ＰＤ−Ｉフィルタ(filter)回路５１、振幅検出回路５２および判定回路５３は、ＣＤＲ回路がロック状態であるか非ロック状態（周波数差状態）であるかを検出する状態検出回路を形成する。

図５の（Ｂ）では、ＶＣＯ４１の発振周波数（ＣＬＫ−Ｉの周波数）の変化を上側に、ＣＬＫＱ ｄｎの変化を下側に示す。

ＣＤＲ回路が起動すると、ＶＣＯ４１の発振周波数は、フィードバック制御により自走周波数から単調に増加する。ＶＣＯ４１の発振周波数が、Ｄａｔａの周波数であるロック周波数の前後の所定範囲（ＰＤＩのトラッキング範囲）にまで増加し、それを状態検出回路が検出すると、ＣＬＫＱ ｄｎは１に変化する。自走周波数からＰＤＩのトラッキング範囲までのＶＣＯ４１の発振周波数の変化範囲が周波数差（ＦＤ）動作による周波数引込範囲である。ＰＦＤを使用することにより、ＰＤを使用する場合に比べて、周波数引込範囲を大きくできる。ロック状態では、ＶＣＯ４１の発振周波数は、フィードバック制御により、ロック周波数に一致するように、増減を繰り返す。

図８は、第１実施形態のＣＤＲ回路の各部の動作波形である。図８では、ＣＤＲ回路が起動し、ロック状態になりその状態を保持する場合のＶＣＯ４１の制御信号ＶＣＯ ｃｎｆ、ＰＤＩ、ＰＤＩ ｆｉｌ、ＰＤＩ ｍｏｄおよびＣＬＫＱ ｄｎの動作波形が示される。

ＣＤＲ回路の起動後、ＶＣＯ４１は、発振周波数を自走周波数から増加させる。ＶＣＯ ｃｎｔは、ＶＣＯ４１の発振周波数が周波数引込範囲になると、比較的大きな振幅で且つ低周波数で増減を繰り返し、徐々に中心レベルが上昇し、変化信号の周波数は徐々に減少する。そして、ＶＣＯ４１の発振周波数が同期周波数範囲になると、ＶＣＯ ｃｎｔは、一定レベルを中心として小さな振幅で且つ高周波数で変化する状態になる。

一方、ＶＣＯ４１の発振周波数が周波数引込範囲になると、ＣＬＫ−ＩとＤａｔａのエッジは、ある程度位相が近づいた状態になり、位相差がゼロになる方向にフィードバック制御される。さらに発振周波数が同期周波数範囲になると、ＣＬＫ−ＩとＤａｔａのエッジはほぼ一致し、フィードバック制御により位相の進みと遅れが繰り返される。そのため、ＰＤＩは、周波数引込範囲にある状態（周波数差状態）では比較的低周波で変化し、徐々に周波数が小さくなるように変化し、同期周波数範囲になると、高周波で変化する状態が繰り返される。これがロック状態である。

したがって、ＰＤＩから高周波成分を除去した低周波成分の信号ＰＤＩ ｆｉｌは、図８に示すように、周波数引込範囲にある状態では、比較的低周波で変化し、同期周波数範囲になると中間レベルの一定の信号になる。そのため、ＰＤＩ ｆｉｌの振幅信号ＰＤＩ ｍｏｄは、周波数引込範囲にある状態では高レベルの信号になり、同期周波数範囲になると低レベルに変化する。そのため、ＣＬＫＱ ｄｎは、周波数引込範囲にある状態では低レベルであり、同期周波数範囲になると高レベルに変化する。

以上説明したように、第１実施形態のＣＤＲ回路では、ＰＤ−Ｉフィルタ(filter)回路５１、振幅検出回路５２および判定回路５３を含む状態検出回路が、ＣＤＲ回路がロック状態であるか非ロック状態（周波数引込範囲にある状態）であるかを検出する。
なお、状態検出回路は、第２位相検出回路４３および周波数位相検出回路４４が無い場合にも有効であり、第１位相検出回路４２の出力するクロック位相制御信号ＰＤＩに基づいてロック状態であるか非ロック状態であるかを検出することができる。

図９は、第２実施形態の信号再生(Clock Data Recovery : CDR)回路のブロック図である。
第２実施形態のＣＤＲ回路は、周波数位相検出回路４４とＣＰ４６の間にスイッチ４５を設けたことが第１実施形態のＣＤＲ回路と異なり、他の部分は同じである。

スイッチ４５は、判定回路５３が出力するＣＬＫＱ ｄｎに応じて、周波数位相検出回路４４が出力する周波数位相信号ＦＤＯを、ＣＰ４７に供給するか否かを切り替える。具体的には、非ロック状態（周波数引込範囲にある状態）、すなわち周波数差（ＦＤ）状態においてはＦＤＯをＣＰ４７に供給し、ロック状態においては、ＦＤＯをＣＰ４７に供給しないように切り替える。ここでは、スイッチ４５からＣＰ４６に供給される信号を、ＦＤＳで表す。したがって、ＦＤ−ｃｎｔは、周波数差状態においてはＦＤＯであり、ロック状態では、ＣＰ４６に影響しない固定値（例えば０）である。

ＣＰ４６は、周波数差状態においてはＰＤＩおよびＦＤＳに従いループフィルタ４７に対する電流の足し引きを行い、ロック状態においては、ＰＤＩに従いループフィルタ４７に対する電流の足し引きを行う。ループフィルタ４７は、電流の足し引きにより制御電圧を生成し、ＶＣＯ４１に供給する。

ロック状態であっても、ジッタの大きい信号受信時には周波数位相信号が変動し、周波数位相検出回路４４が動作し、入力データと第１クロックの周波数が不一致であることを示す周波数位相信号を出力することが起こり得る。このような周波数位相信号がチャージポンプ４６に入力されると、ＶＣＯの制御が一時的に変化し、第１クロックの周波数が入力データの周波数と異なることを示す同期外れ（非ロック）エラーが発生する。しかし、第２実施形態のＣＤＲ回路では、ジッタの大きい信号受信により周波数位相検出回路４４が周波数の不一致を示す周波数位相信号ＦＤＯを発生しても、直ちにチャージポンプ４６に入力されることは無く、同期外れエラーは発生しない。もちろん、アンロック状態になった時には、ＣＬＫＱ ｄｎがアンロック状態を示す値に変化し、スイッチ４５が導通して周波数位相信号がチャージポンプ４６に入力され、広い周波数引込範囲が実現される。

図１０は、第３実施形態の信号再生(Clock Data Recovery : CDR)回路のブロック図である。
第３実施形態のＣＤＲ回路は、第２位相検出回路４３、周波数位相検出回路４４およびスイッチ４５をＣＬＫＱ ｄｎに応じてオフすることが第２実施形態のＣＤＲ回路と異なり、他は同じである。ＣＬＫＱ ｄｎがアンロック状態を示す時、第２位相検出回路４３および周波数位相検出回路４４は動作状態となり、スイッチ４５は導通する。ＣＬＫＱ ｄｎがロック状態を示す時、第２位相検出回路４３および周波数位相検出回路４４は非動作状態になり、スイッチ４５は遮断する。

第３実施形態のＣＤＲ回路は、ジッタの大きい信号受信による同期外れエラーが発生しないという第２実施形態のＣＤＲ回路と同様の効果を有すると共に、第２位相検出回路４３および周波数位相検出回路４４を停止するので消費電力を低減できる。第３実施形態のＣＤＲ回路では、ロック状態になるまでは第２位相検出回路４３および周波数位相検出回路４４が動作して広い周波数引込範囲を実現するが、一旦ロック状態なると周波数位相信号ＦＤＯは使用されない状態になる。したがって、第２位相検出回路４３および周波数位相検出回路４４により周波数位相信号ＦＤＯが発生されなくても特に問題はない。実際のＣＤＲ回路の動作では、ロック状態が大きな割合を占めており、ロック状態で第２位相検出回路４３および周波数位相検出回路４４の動作を停止することにより、大きな消費電力の低減効果が得られる。例示のＣＤＲ回路では、約２０％の消費電力削減が実現された。

第３実施形態のＣＤＲ回路は、ロック状態からアンロック状態に変化した時には、ＣＬＫＱ ｄｎがアンロック状態を示す値に変化し、それに応じて第２位相検出回路４３および周波数位相検出回路４４の動作状態になり、スイッチ４５が導通する。これにより、周波数位相信号がチャージポンプ４６に入力されるので、広い周波数引込範囲が実現される。

第３実施形態のＣＤＲ回路では、クロック位相制御信号ＰＤＩとクロック位相検出信号ＰＤＱを用いて周波数位相信号ＦＤＯを生成する構成を示したが、ロック状態ではクロック位相制御信号ＰＤＩのみで動作し、アンロック状態では周波数同期の回路を動作させるＣＤＲ回路であれば、第３実施形態のＣＤＲ回路の構成に限らず、他の構成のＣＤＲでも広い周波数引込範囲と、ロック状態では位相制御信号ＰＤＩのみでの動作を実現することが可能である。

以上説明した第１から第３実施形態のＣＤＲ回路では、ＰＤ−Ｉフィルタ(filter)回路５１は、クロック位相制御信号ＰＤＩの高周波成分を除去して低周波成分を出力するローパスフィルタであったが、ハイパスフィルタを使用することも可能である。図８に示したように、ＰＤＩは、アンロック状態（周波数検出中）では比較的低周波の成分を主とし、ロック状態では比較的高周波の成分を主とする。そこで、ＰＤ−Ｉフィルタ(filter)回路５１がハイパスフィルタであると、ＰＤＩ ｆｉｌは、アンロック状態（周波数検出中）では小さな振幅の中間レベルの信号となり、ロック状態では大きな振幅の高周波信号となる。したがって、その振幅信号ＰＤＩ ｍｏｄは、アンロック状態（周波数検出中）では小さく、ロック状態では大きくなり、閾値に対して第１から第３実施形態と逆論理で比較すると、ＣＬＫ ｄｎは、第１から第３実施形態と同じ信号になる。

図１１は、ハイパスフィルタ、バンドパスフィルタおよびバンドパスフィルタの周波数特性を示す図であり、（Ａ）がハイパスフィルタの回路図を、（Ｂ）がバンドパスフィルタの回路図を、（Ｃ）が周波数特性を示す。

図１１の（Ａ）のハイパスフィルタは、容量素子と抵抗からなる広く知られたフィルタである。もし、差動信号が使用される場合には、図６に示したように図１１の（Ａ）のフィルタ回路を２個使用する。

図８に示したように、クロック位相制御信号ＰＤＩは、高周波に比較して低周波の信号であるが、ある程度の以上の周波数を有する信号であり、雑音を除去する上では直流成分を含むある程度以下の低周波成分は抽出しないことが望ましい。そこで、第１から第３実施形態のＰＤ−Ｉフィルタ(filter)回路５１として、バンドパスフィルタを使用し、ＰＤＩのある周波数帯域の成分を抽出するようにしてもよい。

図１１の（Ｂ）のバンドパスフィルタは、ハイパスフィルタとローパスフィルタを直列に接続した構成を有する。例えば、ハイパスフィルタは、図１１の（Ｃ）において破線で示す特性、すなわち１００ＭＨｚ以上の周波数成分を通過させる特性を有する。ローパスフィルタは、図１１の（Ｃ）において実線で示す特性、すなわち２ＧＨｚ以下の周波数成分を通過させる特性を有する。したがって、バンドパスフィルタは、１００ＭＨｚ以上２ＧＨｚ以下の周波数成分を通過させる。

図１２は、第４実施形態のＣＤＲ回路を示す図である。図１２の（Ａ）は、第１および第２位相検出回路、周波数位相検出回路、ＣＰ、ＰＤ−Ｉフィルタ(filter)回路と、振幅検出回路および判定回路の部分の構成を示す回路ブロック図である。図１２の（Ｂ）は、第１位相検出回路の回路例を示す。

第４実施形態のＣＤＲ回路は、図５の第１実施形態のＣＤＲ回路と類似の構成を有し、第１位相検出回路および第２位相検出回路の構成のみが異なり、他は第１実施形態と同じである。第１位相検出回路８１は、第１クロックＣＬＫ−Ｉをトリガとして、ＣＬＫ−Ｉの変化エッジに対する入力データＤａｔａの位相を検出する。第２位相検出回路８２は、ＣＬＫ−Ｉと同じ周波数を有し、位相が９０度進んだ第２クロックＣＬＫ−Ｑをトリガとして、ＣＬＫ−Ｑの変化エッジに対する入力データＤａｔａの位相を検出する。

図１２の（Ｂ）に示すように、第１位相検出回路８１は、インバータ８３と、第１フリップフロップ（ＦＦ）８４と、第２ＦＦ８５と、マルチプレクサ（ＭＵＸ）８６と、を有する。インバータ８３は、ＣＬＫ−Ｉを反転して／ＣＬＫ−Ｉを出力する。第１ＦＦ８４は、Ｄａｔａを入力とし、／ＣＬＫ−ＩをトリガとするＦＦで、／ＣＬＫ−Ｉの立上りエッジにおけるＤａｔａの値をラッチし、ｓａｍｐｌｅ１として出力する。第２ＦＦ８５は、Ｄａｔａを入力とし、ＣＬＫ−ＩをトリガとするＦＦで、ＣＬＫ−Ｉの立上りエッジにおけるＤａｔａの値をラッチし、ｓａｍｐｌｅ２として出力する。ＭＵＸ８６は、ｓａｍｐｌｅ１およびｓａｍｐｌｅ２を合成し、クロック位相制御信号ＰＤＩを生成する。

第２位相検出回路８２は、図１２の（Ｂ）に示す構成を有するが、ＣＬＫ−Ｉの代わりにＣＬＫ−Ｑが入力され、クロック位相検出信号ＰＤＱを出力することが異なる。

Ｄａｔａ、ＣＬＫ−ＩおよびＣＬＫ−Ｑが差動信号である場合には、図１２の（Ｂ）の位相検出回路は、例えば、非特許文献１に記載された位相検出器ＰＤのように実現される。

第４実施形態の構成は、第２および第３実施形態にも適用可能であり、その他の動作および効果は第１から第３実施形態と同じであり、説明を省略する。

以上、第１から第４実施形態の信号再生（ＣＤＲ）回路について説明したが、次に、実施形態のＣＤＲ回路を使用する装置について説明する。

図１３は、実施形態のＣＤＲ回路を使用する光通信システムの構成を示す図である。
光通信システムは、送信信号を光信号に変換して出力する送信機１００と、送信機１００からの光信号を伝送する光ファイバ２００と、光信号を受けて受信信号を再生する受信機３００と、を有する。送信機１００は、電子装置等から送信された送信信号を再生して光信号を生成する。また、送信機１００は、光ファイバを介して受信した光信号を一旦電気信号に変換した後、再度光信号に変換して出力する中継装置でもよい。受信機３００は、再生した受信信号を電気信号として電子装置等に出力する。また、受信機３００は、受信信号を再度光信号に変換して出力する中継装置でもよい。

送信機１００は、信号再生（ＣＤＲ）回路１０１と、ドライバ(Driver)１０２と、レーザダイオード（ＬＤ）１０３と、を有する。信号再生（ＣＤＲ）回路１０１は、受信したデータ信号からクロックを再生すると共に送信データ信号を再生する。ドライバ１０２は、送信データ信号に応じてＬＤ１０３を駆動し、光信号を生成して光ファイバ２００に出力する。

受信機３００は、フォトダイオード（ＰＤ）３０１と、トランスインピーダンス増幅器（ＴＩＡ）３０２と、信号再生（ＣＤＲ）回路３０３と、を有する。ＰＤ３０１は、光ファイバ２００から受信した光信号を電気的な受信データ信号に変換する。ＴＩＡ３０２は、受信データ信号を増幅する。ＣＤＲ回路３０３は、受信データ信号からクロックを再生すると共に受信データ信号を再生する。

実施形態の信号再生（ＣＤＲ）回路は、図２１の信号再生（ＣＤＲ）回路１０１および３０３として使用される。
なお、実施形態の信号再生（ＣＤＲ）回路は、光通信システムに利用可能なだけでなく、電子装置の内外で、クロックに同期して変調したデータ信号の送受信を行う回路で、データ信号からクロックを再生する場合には、どのような回路にも適用可能である。例えば、集積回路チップ内、チップ間（装置内、装置間）で信号を送受信する高速Ｉ／Ｏの分野等のビットレートの一層の高速化が望まれている分野で使用可能である。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

４１ 電圧制御発振器（ＶＣＯ）
４２ 第１位相検出回路
４３ 第２位相検出回路
４４ 周波数位相検出回路
４５ スイッチ
４６ チャージポンプ（ＣＰ）
４７ ループフィルタ
５１ ＰＤ−Ｉフィルタ(filter)回路
５２ 振幅検出回路
５３ 判定回路

Claims (12)

1. 周波数が可変の第１クロックを発生する発振器と、
   入力データと前記第１クロックの位相関係に応じて、前記入力データと前記第１クロックが同期するように前記発振器を制御するフィードバック回路と、を有し、
   前記フィードバック回路は、
   前記入力データと前記第１クロックの位相関係に応じて前記発振器を制御する制御部と、
   前記入力データと前記第１クロックの位相関係に応じてクロック位相制御信号を生成する第１位相検出回路と、
   前記クロック位相制御信号の高周波成分または低周波数成分の振幅の大きさからロック状態であるか非ロック状態であるかを検出する状態検出回路と、を有することを特徴とする信号再生回路。
2. 前記発振器は、前記第１クロックと周波数が同じで位相の異なる第２クロックを発生し、
   前記フィードバック回路は、
   前記入力データと前記第２クロックとの位相関係に応じてクロック位相検出信号を生成する第２位相検出回路と、
   前記クロック位相制御信号と前記クロック位相検出信号を比較し、前記入力データと前記第１クロックの周波数関係を示す周波数位相信号を生成する周波数位相検出回路と、を有し、
   前記制御部は、前記クロック位相制御信号および前記周波数位相信号に応じて前記発振器を制御することを特徴とする請求項１に記載の信号再生回路。
3. 前記非ロック状態の時に前記周波数位相信号を前記制御部へ供給し、前記ロック状態の時に前記周波数位相信号を前記制御部へ供給しないように切り替えるスイッチを更に有することを特徴とする請求項１または２に記載の信号再生回路。
4. 前記フィードバック回路は、
   前記ロック状態の時に前記第２位相検出回路および前記周波数位相検出回路を非動作状態とし、
   前記非ロック状態の時に前記第２位相検出回路および前記周波数位相検出回路を動作状態とする請求項３に記載の信号再生回路。
5. 前記第２クロックは、前記第１クロックに対して９０度位相が異なる請求項２から４のいずれか１項に記載の信号再生回路。
6. 前記状態検出回路は、
   前記クロック位相制御信号から低周波数成分を抽出するローパスフィルタと、
   前記ローパスフィルタの出力する信号の振幅を検出する振幅検出回路と、
   前記振幅検出回路の出力する振幅値が、所定レベル以上である時に前記非ロック状態であると判定し、前記所定レベル以下である時に前記ロック状態であると判定する判定回路と、を有する請求項１から５のいずれか１項に記載の信号再生回路。
7. 前記状態検出回路は、
   前記クロック位相制御信号から高周波数成分を抽出するハイパスフィルタと、
   前記ハイパスフィルタの出力する信号の振幅を検出する振幅検出回路と、
   前記振幅検出回路の出力する振幅値が、所定レベル以上である時に前記ロック状態であると判定し、前記所定レベル以下である時に前記非ロック状態であると判定する判定回路と、を有する請求項１から５のいずれか１項に記載の信号再生回路。
8. 前記状態検出回路は、
   前記クロック位相制御信号から下限と上限の間の周波数成分を抽出するバンドパスフィルタと、
   前記バンドパスフィルタの出力する信号の振幅を検出する振幅検出回路と、
   前記振幅検出回路の出力する振幅値が、所定レベル以上である時に前記非ロック状態であると判定し、前記所定レベル以下である時に前記ロック状態であると判定する判定回路と、を有する請求項１から５のいずれか１項に記載の信号再生回路。
9. 受信した入力データからクロックを再生し、再生したクロックにより前記入力データを取り込む信号再生回路を有する電子装置であって、
   前記信号再生回路は、
   周波数が可変の第１クロックを発生する発振器と、
   入力データと前記第１クロックの位相関係に応じて、前記入力データと前記第１クロックが同期するように前記発振器を制御するフィードバック回路と、を有し、
   前記フィードバック回路は、
   前記入力データと前記第１クロックの位相関係に応じて前記発振器を制御する制御部と、
   前記入力データと前記第１クロックの位相関係に応じてクロック位相制御信号を生成する第１位相検出回路と、
   前記クロック位相制御信号の高周波成分または低周波数成分の振幅の大きさからロック状態であるか非ロック状態であるかを検出する状態検出回路と、を有することを特徴とする電子装置。
10. 前記発振器は、前記第１クロックと周波数が同じで位相の異なる第２クロックを発生し、
    前記フィードバック回路は、
    前記入力データと前記第２クロックとの位相関係に応じてクロック位相検出信号を生成する第２位相検出回路と、
    前記クロック位相制御信号と前記クロック位相検出信号を比較し、前記入力データと前記第１クロックの周波数関係を示す周波数位相信号を生成する周波数位相検出回路と、を有し、
    前記制御部は、前記クロック位相制御信号および前記周波数位相信号に応じて前記発振器を制御することを特徴とする請求項９に記載の電子装置。
11. 受信した入力データからクロックを再生する信号再生方法であって、
    周波数が可変の第１クロックを発生し、
    前記入力データと前記第１クロックの位相関係に応じてクロック位相制御信号を生成し、
    前記クロック位相制御信号の高周波成分または低周波数成分の振幅の大きさからロック状態であるか非ロック状態であるかを検出し、
    前記クロック位相制御信号に応じて、前記入力データと前記第１クロックが同期するように前記第１クロックの周波数を制御するフィードバック制御を行うことを特徴とする信号再生方法。
12. 前記第１クロックと周波数が同じで位相の異なる第２クロックを発生し、
    前記入力データと前記第２クロックとの位相関係に応じてクロック位相検出信号を生成し、
    前記クロック位相制御信号と前記クロック位相検出信号を比較し、前記入力データと前記第１クロックの周波数関係を示す周波数位相信号を生成し、
    前記クロック位相制御信号および前記周波数位相信号に応じて前記発振器を制御することを特徴とする請求項１１に記載の信号再生方法。

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