JP2016058635A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置の性能を向上させる。また、製造コストを低減させる。
【解決手段】半導体装置は、半導体基板の主面にアレイ状に配置された複数のフォトダイオードと、各フォトダイオードを平面視で囲むｐ＋型半導体領域ＰＲと、Ｙ方向に隣り合うフォトダイオード間に配置された複数のトランジスタとを有する。半導体装置の製造方法は、ｐ＋型半導体領域ＰＲが形成される予定領域を開口する開口部を有するマスク層ＭＫを用いて、半導体基板にｐ型不純物をイオン注入することによりｐ＋型半導体領域ＰＲを形成する工程と、マスク層ＭＫを用いて半導体基板にｎ型不純物をイオン注入する工程とを有する。ｎ型不純物をイオン注入する工程では、半導体基板の主面において、Ｙ方向に隣り合うフォトダイオード形成予定領域ＰＤＡ間の領域に対してはイオン注入されるが、Ｘ方向に隣り合うフォトダイオード形成予定領域ＰＤＡ間の領域に対してはイオン注入されない。
【選択図】図２９

Description

本発明は、半導体装置の製造方法に関し、例えば、固体撮像素子を含む半導体装置の製造方法に好適に利用できるものである。
固体撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いた固体撮像素子（ＣＭＯＳイメージセンサ）の開発が進められている。このＣＭＯＳイメージセンサは、フォトダイオードと転送用トランジスタとを有する複数の画素を含んで構成される。
特開２００８−９１７８１号公報（特許文献１）には、ＣＭＯＳイメージセンサにおいて、隣接するフォトダイオード間の素子分離層を形成する技術が記載されている。
特開２００９−１３０２５２号公報（特許文献２）には、多段イオン注入に関する技術が記載されている。
特開２００８−９１７８１号公報 特開２００９−１３０２５２号公報
光電変換素子を有する半導体装置があるが、そのような半導体装置においても、できるだけ半導体装置の性能を向上させることが望まれる。または、半導体装置の製造コストを低減させることが望まれる。あるいは、性能を向上させ、かつ、製造コストを低減させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板の主面に第１方向および前記第１方向に交差する第２方向にアレイ状に配置された複数の光電変換素子と、前記半導体基板に前記各光電変換素子を平面視で囲むように形成された第１導電型の第１半導体領域と、前記半導体基板の主面の前記第２方向に隣り合う前記光電変換素子間に配置された複数のトランジスタと、を有する。この半導体装置の製造方法は、（ａ）前記第１半導体領域が形成される予定領域を開口する開口部を有するマスク層を、前記半導体基板上に形成する工程、（ｂ）前記マスク層をイオン注入阻止マスクとして用いて前記半導体基板に前記第１導電型の不純物をイオン注入することにより、前記半導体基板に前記第１導電型の前記第１半導体領域を形成する工程、を有する。この半導体装置の製造方法は、更に、（ｃ）前記マスク層をイオン注入阻止マスクとして用いて、前記半導体基板に前記第２導電型の不純物をイオン注入する工程、を有する。前記（ｃ）工程では、前記半導体基板の主面において、前記第２方向に隣り合う前記光電変換素子間の領域に対応する第１領域に対してはイオン注入されるが、前記第１方向に隣り合う前記光電変換素子間の領域に対応する第２領域に対してはイオン注入されない。
一実施の形態によれば、半導体装置の性能を向上させることができる。
または、半導体装置の製造コストを低減させることができる。
あるいは、半導体装置の性能を向上させ、かつ、半導体装置の製造コストを低減させることができる。
一実施の形態の半導体装置の構成例を示す回路ブロック図である。 画素の構成例を示す回路図である。 画素の他の構成例を示す回路図である。 一実施の形態の半導体装置が形成される半導体ウエハおよびチップ領域を示す平面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部平面図である。 図５の一部を拡大して示す部分拡大平面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態である半導体装置の製造工程中の要部平面図である。 図１５と同じ半導体装置の製造工程中の要部断面図である。 図１５と同じ半導体装置の製造工程中の要部断面図である。 図１５と同じ半導体装置の製造工程中の要部断面図である。 図１５と同じ半導体装置の製造工程中の要部断面図である。 図１５〜図１９に続く半導体装置の製造工程中の要部断面図である。 図２０と同じ半導体装置の製造工程中の要部断面図である。 図２０と同じ半導体装置の製造工程中の要部断面図である。 図２０と同じ半導体装置の製造工程中の要部断面図である。 図２０〜図２３に続く半導体装置の製造工程中の要部平面図である。 図２４と同じ半導体装置の製造工程中の要部断面図である。 図２４と同じ半導体装置の製造工程中の要部断面図である。 図２４と同じ半導体装置の製造工程中の要部断面図である。 図２４と同じ半導体装置の製造工程中の要部断面図である。 図２４〜図２８に続く半導体装置の製造工程中の要部平面図である。 図２９と同じ半導体装置の製造工程中の要部平面図である。 図２９と同じ半導体装置の製造工程中の要部断面図である。 図２９と同じ半導体装置の製造工程中の要部断面図である。 図２９と同じ半導体装置の製造工程中の要部断面図である。 図２９〜図３３に続く半導体装置の製造工程中の要部平面図である。 図３４と同じ半導体装置の製造工程中の要部平面図である。 図３４と同じ半導体装置の製造工程中の要部断面図である。 図３４と同じ半導体装置の製造工程中の要部断面図である。 図３４と同じ半導体装置の製造工程中の要部断面図である。 図３４〜図３８に続く半導体装置の製造工程中の要部平面図である。 図３９と同じ半導体装置の製造工程中の要部断面図である。 図３９と同じ半導体装置の製造工程中の要部断面図である。 図３９と同じ半導体装置の製造工程中の要部断面図である。 図３９と同じ半導体装置の製造工程中の要部断面図である。 図３９〜図４３に続く半導体装置の製造工程中の要部平面図である。 図４４と同じ半導体装置の製造工程中の要部断面図である。 図４４と同じ半導体装置の製造工程中の要部断面図である。 図４４と同じ半導体装置の製造工程中の要部断面図である。 図４４と同じ半導体装置の製造工程中の要部断面図である。 図４４〜図４８に続く半導体装置の製造工程中の要部断面図である。 図４９と同じ半導体装置の製造工程中の要部断面図である。 図４９と同じ半導体装置の製造工程中の要部断面図である。 図４９と同じ半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態）
以下、図面を参照しながら本実施の形態の半導体装置の構造および製造工程について詳細に説明する。本実施の形態１では、半導体装置が、半導体基板の表面側から光を入射する表面照射型のイメージセンサとしてのＣＭＯＳイメージセンサである例について説明する。
＜半導体装置の構成＞
図１は、本実施の形態の半導体装置の構成例を示す回路ブロック図である。図２は、画素の構成例を示す回路図である。なお、図１では、アレイ状（行列状）に配置された４行４列（４×４）の１６個の画素を示すが、画素の配列数はこれに限定されず、種々変更可能であり、例えば、実際にカメラなどの電子機器に使用される画素数は数百万のものがある。
図１に示す画素領域１Ａには、複数の画素ＰＵがアレイ状に配置され、その周囲には、垂直走査回路ＶＳＣや水平走査回路ＨＳＣなどの駆動回路が配置されている。各画素（セル、画素ユニット）ＰＵは、選択線ＳＬおよび出力線（出力信号線）ＯＬの交点に配置されている。選択線ＳＬは垂直走査回路ＶＳＣと接続され、出力線ＯＬはそれぞれ列回路ＣＬＣと接続されている。列回路ＣＬＣはスイッチＳＷＴを介して出力アンプＡＰと接続されている。各スイッチＳＷＴは水平走査回路ＨＳＣと接続され、水平走査回路ＨＳＣにより制御される。
例えば、垂直走査回路ＶＳＣおよび水平走査回路ＨＳＣにより選択された画素ＰＵから読み出された電気信号は、出力線ＯＬおよび出力アンプＡＰを介して出力される。
画素ＰＵの構成は、例えば、図２または図３に示されるように、フォトダイオードＰＤと、トランジスタＲＳＴ，ＴＸ，ＳＥＬ，ＡＭＩとで構成される。これらのトランジスタＲＳＴ，ＴＸ，ＳＥＬ，ＡＭＩは、それぞれｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）により形成される。このうち、トランジスタＲＳＴはリセットトランジスタ（リセット用トランジスタ）であり、トランジスタＴＸは転送トランジスタ（転送用トランジスタ）であり、トランジスタＳＥＬは選択トランジスタ（選択用トランジスタ）であり、トランジスタＡＭＩは増幅トランジスタ（増幅用トランジスタ）である。なお、転送トランジスタＴＸは、フォトダイオードＰＤにより生成された電荷を転送する転送用トランジスタである。また、これらのトランジスタの他に、他のトランジスタや容量素子などの素子が組み込まれることもある。また、これらのトランジスタの接続形態には種々の変形・応用形態がある。
図２には、２つの画素ＰＵの回路構成例が示されている。すなわち、図２には、フォトダイオードＰＤ１を有する画素ＰＵとフォトダイオードＰＤ２を有する画素ＰＵの合計２つの画素ＰＵの回路構成例が示されている。
なお、図２の場合、２つの画素ＰＵで、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとが共用されている場合の回路例が示されている。この場合、１つのフォトダイオードＰＤに対して１つの転送トランジスタＴＸが設けられるのに対して、２つのフォトダイオードＰＤ（ＰＤ１，ＰＤ２）に対して、１組の増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとが設けられる。フォトダイオードＰＤ１に対して設けられた転送トランジスタＴＸが転送トランジスタＴＸ１であり、フォトダイオードＰＤ２に対して設けられた転送トランジスタＴＸが転送トランジスタＴＸ２である。
図２に示す回路例においては、接地電位（グランド電位）ＧＮＤとノードＮ１との間にフォトダイオードＰＤ１と転送トランジスタＴＸ１とが直列に接続され、また、接地電位（グランド電位）ＧＮＤとノードＮ１との間にフォトダイオードＰＤ２と転送トランジスタＴＸ２とが直列に接続されている。フォトダイオード（ＰＤ１，ＰＤ２）が接地電位ＧＮＤ側で、転送トランジスタ（ＴＸ１，ＴＸ２）がノードＮ１側である。そして、フォトダイオードＰＤ１と転送トランジスタＴＸ１との直列回路と、フォトダイオードＰＤ２と転送トランジスタＴＸ２との直列回路とが、接地電位（グランド電位）ＧＮＤとノードＮ１との間に並列に接続されている。すなわち、フォトダイオードＰＤ１は転送トランジスタＴＸ１を介して、フォトダイオードＰＤ２は転送トランジスタＴＸ２を介して、共通のフローティングディフュージョンＦＤに接続されている。フォトダイオードＰＤは、ＰＮ接合ダイオードであり、例えば、複数のｎ型またはｐ型の不純物拡散領域（半導体領域）により構成される。また、フローティングディフュージョンＦＤは、電荷蓄積部または浮遊拡散層としての機能を有しており、例えば、ｎ型の不純物拡散領域（半導体領域）で構成される。
ノードＮ１と電源電位（電源電位線）ＶＤＤとの間にはリセットトランジスタＲＳＴが接続されている。電源電位ＶＤＤと出力線（出力信号線）ＯＬとの間には、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが直列に接続されている。この増幅トランジスタＡＭＩのゲート電極はノードＮ１に接続されている。また、リセットトランジスタＲＳＴのゲート電極はリセット線ＬＲＳＴに接続されている。また、選択トランジスタＳＥＬのゲート電極は選択線ＳＬと接続され、転送トランジスタＴＸのゲート電極は転送線（第２選択線）ＬＴＸと接続されている。但し、転送トランジスタＴＸ１のゲート電極は、転送線ＬＴＸ１と接続され、転送トランジスタＴＸ２のゲート電極は、転送線ＬＴＸ２と接続されている。
例えば、転送線ＬＴＸ（ＬＴＸ１，ＬＴＸ２）およびリセット線ＬＲＳＴを立ち上げ（ハイレベルとし）、転送トランジスタＴＸ（ＴＸ１，ＴＸ２）およびリセットトランジスタＲＳＴをオン状態とする。この結果、フォトダイオードＰＤ（ＰＤ１，ＰＤ２）の電荷が抜かれて空乏化される。その後、転送トランジスタＴＸ（ＴＸ１，ＴＸ２）をオフ状態とする。
この後、例えば、カメラなどの電子機器のメカニカルシャッターを開くと、シャッターが開いている間、フォトダイオードＰＤ（ＰＤ１，ＰＤ２）において、入射光によって電荷が発生し、蓄積される。つまり、フォトダイオードＰＤ（ＰＤ１，ＰＤ２）は、入射光を受光して電荷を生成する。
次いで、シャッターを閉じた後、リセット線ＬＲＳＴを立ち下げ（ロウレベルとし）、リセットトランジスタＲＳＴをオフ状態とする。さらに、選択線ＳＬおよび転送線ＬＴＸ１を立ち上げ（ハイレベルとし）、選択トランジスタＳＥＬおよび転送トランジスタＴＸ１をオン状態とする。これにより、フォトダイオードＰＤ１により生成された電荷が転送トランジスタＴＸ１のノードＮ１側の端部（フローティングディフュージョンＦＤ）に転送される。このとき、フローティングディフュージョンＦＤの電位は、フォトダイオードＰＤ１から転送された電荷に応じた値に変化し、この値が、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに表れる。この出力線ＯＬの電位が、電気信号（受光信号）となり、列回路ＣＬＣおよびスイッチＳＷＴを介して出力アンプＡＰから出力信号として読み出される。
また、転送線ＬＴＸ１とタイミングをずらして転送線ＬＴＸ２を立ち上げて（ハイレベルとして）転送トランジスタＴＸ２をオン状態とすることにより、フォトダイオードＰＤ２により生成された電荷が転送トランジスタＴＸ２のノードＮ１側の端部（フローティングディフュージョンＦＤ）に転送される。この場合も、フローティングディフュージョンＦＤの電位は、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに表れ、この出力線ＯＬの電位が、電気信号（受光信号）となり、列回路ＣＬＣおよびスイッチＳＷＴを介して出力アンプＡＰから出力信号として読み出される。
図３は、図１に示される１つの画素ＰＵの回路構成例が示されている。
上記図２の場合とは異なり、図３の場合は、１つのフォトダイオードＰＤに対して、１組の転送トランジスタＴＸと増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとが設けられている。すなわち、上記図２の場合は、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとは、２つの画素ＰＵで共用されていたが、図３の場合は、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとは、２つの画素ＰＵで共用されているのではなく、１つの画素ＰＵ毎に設けられている。それ以外は、フォトダイオードＰＤと転送トランジスタＴＸと増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとの接続関係と機能と動作については、図３の回路構成の場合も、上記図２の場合と基本的には同じであるので、ここではその繰り返しの説明は省略する。
図４は、本実施の形態の半導体装置が形成される半導体ウエハおよびチップ領域を示す平面図である。図４に示すように、半導体ウエハＷＦ（後述の半導体基板ＳＢに相当する半導体ウエハ）は、複数のチップ領域ＣＨＰを有し、図１に示す画素領域１Ａは、周辺回路領域２Ａとともに１つのチップ領域ＣＨＰに形成される。上述したように、各チップ領域ＣＨＰの画素領域１Ａには、複数の画素ＰＵがアレイ状に配置されている。各チップ領域ＣＨＰの周辺回路領域２Ａには、論理回路（ロジック回路）が配置されている。この論理回路は、例えば、画素領域１Ａから出力される出力信号を演算し、この演算結果に基づき画像データが出力される。チップ領域ＣＨＰは、そこから１つの半導体チップが取得される領域であり、半導体ウエハＷＦにおける各チップ領域ＣＨＰは、それぞれ同じ構成（画素領域１Ａおよび周辺回路領域２Ａ）が形成される。半導体ウエハＷＦは、後でダイシングにより切断され、個片化された個々のチップ領域ＣＨＰが、半導体チップとなる。
＜半導体装置の平面レイアウトについて＞
図５〜図８は、本実施の形態の半導体装置の画素領域１Ａの一部を示す平面図であり、図５〜図８には、同じ平面領域が示されている。また、図９は、図５の一部を拡大した部分拡大平面図である。また、図１０〜図１４は、本実施の形態の半導体装置の要部断面図である。
なお、図５からゲート電極ＧＴ，ＧＥを除いた図が図６に対応し、図６に対してｐ＋型半導体領域ＰＲのレイアウトを加えたものが図７に対応し、図７から素子分離領域ＳＴを除いた図が図８に対応している。従って、図６と図８とを重ね合わせたものが、図７に相当する。また、図５〜図９は、平面図であるが、図面を見やすくするために、図５および図９では、フォトダイオードＰＤとゲート電極ＧＴ，ＧＥと素子分離領域ＳＴとに斜線のハッチングを付し、図６では、フォトダイオードＰＤと素子分離領域ＳＴとに斜線のハッチングを付してある。また、図７では、フォトダイオードＰＤと素子分離領域ＳＴとに斜線のハッチングを付し、かつ、ｐ＋型半導体領域ＰＲにドットのハッチングを付し、図８では、フォトダイオードＰＤに斜線のハッチングを付し、かつ、ｐ＋型半導体領域ＰＲにドットのハッチングを付してある。すなわち、図７において、ドットのハッチング付された領域がｐ＋型半導体領域ＰＲに対応しているが、ｐ＋型半導体領域ＰＲの一部は、素子分離領域ＳＴと平面視で重なっている。
また、図１０〜図１４のうち、図１０〜図１３は、画素領域１Ａ（図４参照）の要部断面図であり、図１４は、周辺回路領域２Ａ(上記図４参照)の要部断面図である。図５および図６のＡ−Ａ線の断面図が、図１０にほぼ対応し、図５および図６のＢ−Ｂ線の断面図が、図１１にほぼ対応し、図５および図６のＣ−Ｃ線の断面図が、図１２にほぼ対応し、図５および図６のＤ−Ｄ線の断面図が、図１３にほぼ対応している。
なお、「平面視」または「平面的に見て」などというときは、半導体装置を構成する半導体基板（後述の半導体基板ＳＢに対応）の主面に平行な平面で見た場合をいうものとする。
まず、図５〜図９を参照しながら、本実施の形態の半導体装置の画素領域１Ａの平面レイアウトについて説明する。
上述したように、画素領域１Ａには、複数の画素ＰＵがアレイ（行列）状に配置されており、具体的には、Ｘ方向およびＹ方向にアレイ状に配置されている。ここで、Ｘ方向およびＹ方向は、互いに交差する方向であり、好ましくは互いに直交する方向であり、図５〜図９に示されている。なお、Ｘ方向およびＹ方向は、後述の半導体基板ＳＢの主面に平行な方向でもある。
上記図２や図３を参照して説明したように、各画素ＰＵは、フォトダイオードＰＤと転送トランジスタＴＸとを有している。このため、図５〜図９に示されるように、画素領域１Ａには、複数のフォトダイオードＰＤがアレイ（行列）状に配置されており、具体的には、Ｘ方向およびＹ方向にアレイ状に配置されている。画素領域１Ａにおいて、Ｘ方向およびＹ方向にアレイ状に配列する複数のフォトダイオードＰＤは、互いに離間されている。
本実施の形態では、転送トランジスタＴＸと増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとは、いずれも、Ｙ方向に隣り合うフォトダイオードＰＤの間に配置されており、これは、上記図２の回路構成の場合でも、上記図３の回路構成の場合でも、共通である。Ｘ方向に隣り合うフォトダイオードＰＤの間には、転送トランジスタＴＸと増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴのいずれも配置されていない。なお、図５には、上記図２の回路構成の場合のレイアウト例が示されている。
具体的には、平面視において、フォトダイオードＰＤのＹ方向の両端部のうちの一方の端部側に転送トランジスタＴＸが配置されている。転送トランジスタＴＸのゲート電極ＧＴはフォトダイオードＰＤの端部（端辺）に沿うようにＸ方向に延在しており、ゲート電極ＧＴのゲート長方向は、Ｙ方向であり、ゲート電極ＧＴのゲート幅方向は、Ｘ方向である。このため、平面視において、転送トランジスタＴＸのゲート電極ＧＴの両側（ゲート長方向であるＹ方向の両側）のうちの一方には、フォトダイオードＰＤが配置され、他方には、フローティングディフュージョンＦＤが配置されている。
そして、２つの転送トランジスタＴＸ（上記図２の転送トランジスタＴＸ１と転送トランジスタＴＸ２に対応）が、Ｙ方向に隣り合うフォトダイオードＰＤの間に、フローティングディフュージョンＦＤを共有して配置されている。
また、２つの転送トランジスタＴＸを介してＹ方向に隣り合うフォトダイオードＰＤの間において、フローティングディフュージョンＦＤのＸ方向の隣の位置に、リセットトランジスタＲＳＴが配置されている。このリセットトランジスタＲＳＴは、Ｘ方向に延在する転送トランジスタＴＸのゲート電極ＧＴによってＹ方向に挟まれている。
また、平面視において、フォトダイオードＰＤのＹ方向の両端部のうち、転送トランジスタＴＸが配置されている側とは反対側の端部側に、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとが配置されている。このため、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとは、Ｙ方向に隣り合うフォトダイオードＰＤの間に配置されている。
このため、Ｙ方向に隣り合うフォトダイオードＰＤの間の領域においては、２つの転送トランジスタＴＸと１つのリセットトランジスタＲＳＴとが配置されているか、あるいは、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとが配置されていることになる。すなわち、Ｙ方向にフォトダイオードＰＤが並んだ列において、Ｙ方向に隣り合うフォトダイオードＰＤの間に２つの転送トランジスタＴＸとリセットトランジスタＲＳＴとが配置されている箇所と、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとが配置されている箇所とが、Ｙ方向に交互に並んでいる。
そして、Ｘ方向に見ると、Ｙ方向に隣り合うフォトダイオードＰＤの間に２つの転送トランジスタＴＸと１つのリセットトランジスタＲＳＴとが配置されている箇所が、Ｘ方向に並んでいる。また、Ｙ方向に隣り合うフォトダイオードＰＤの間に増幅トランジスタＡＭＩと選択トランジスタＳＥＬとが配置されている箇所が、Ｘ方向に並んでいる。
一方、Ｘ方向に隣り合うフォトダイオードＰＤの間には、転送トランジスタＴＸと増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴのいずれも配置されていない。このため、Ｘ方向に隣り合うフォトダイオードＰＤの間には、トランジスタ（ＭＩＳＦＥＴ）は配置されていない。
このように、本実施の形態では、転送トランジスタＴＸと増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとを、Ｙ方向に隣り合うフォトダイオードＰＤの間の領域とＸ方向に隣り合うフォトダイオードＰＤの間の領域とに分けて配置するのではなく、Ｙ方向に隣り合うフォトダイオードＰＤの間の領域にのみ配置するようにしている。
このため、Ｘ方向に隣り合うフォトダイオードＰＤの間隔Ｐ１よりも、Ｙ方向に隣り合うフォトダイオードＰＤの間隔Ｐ２の方が大きい（Ｐ２＞Ｐ１）ことが好ましい。言い換えると、Ｙ方向に隣り合うフォトダイオードＰＤの間隔Ｐ２よりも、Ｘ方向に隣り合うフォトダイオードＰＤの間隔Ｐ１の方が小さい（Ｐ２＞Ｐ１）ことが好ましい。間隔Ｐ１，Ｐ２は図５に示されている。Ｘ方向の間隔Ｐ１よりもＹ方向の間隔Ｐ２を大きく（Ｐ２＞Ｐ１）したことにより、Ｙ方向に隣り合うフォトダイオードＰＤの間にトランジスタを配置しやすくなるとともに、Ｙ方向の間隔Ｐ２よりもＸ方向の間隔Ｐ１を小さく（Ｐ２＞Ｐ１）したことにより、画素領域１Ａに配置できる画素ＰＵの数を増大させることができる。また、画素ＰＵの数が同じ場合には、画素領域１Ａの面積を縮小することができるため、半導体装置の小型化（小面積化）を図ることができる。
なお、Ｘ方向に隣り合うフォトダイオードＰＤの間隔Ｐ１は、Ｘ方向に隣り合う後述のｎ型半導体領域ＮＷの間隔に対応し、Ｙ方向に隣り合うフォトダイオードＰＤの間隔Ｐ２は、Ｙ方向に隣り合う後述のｎ型半導体領域ＮＷの間隔に対応している。
一例を挙げれば、Ｘ方向に隣り合うフォトダイオードＰＤの間隔Ｐ１は、例えば０．５〜０．９μｍ程度とすることができ、Ｙ方向に隣り合うフォトダイオードＰＤの間隔Ｐ２は、例えば０．９〜１．６μｍ程度とすることができる。
また、本実施の形態では、平面視において、Ｙ方向に隣り合うフォトダイオードＰＤの間には、絶縁体（絶縁膜）からなる素子分離領域ＳＴが形成されている。一方、Ｘ方向に隣り合うフォトダイオードＰＤの間には、絶縁体（絶縁膜）からなる素子分離領域ＳＴは形成されていない。
平面視において、Ｙ方向に隣り合うフォトダイオードＰＤの間に素子分離領域ＳＴが形成されているのは、Ｙ方向に隣り合うフォトダイオードＰＤの間にトランジスタ（ＴＸ，ＡＭＩ，ＳＥＬ，ＲＳＴ）を形成するが、そのトランジスタは、素子分離領域ＳＴで規定された活性領域に形成する必要があるためである。このため、Ｙ方向に隣り合うフォトダイオードＰＤの間には、素子分離領域ＳＴと、素子分離領域ＳＴで規定された（囲まれた）活性領域ＡＣとが配置されており、その活性領域ＡＣにトランジスタ（ＴＸ，ＡＭＩ，ＳＥＬ，ＲＳＴ）が形成されている。具体的には、平面視において、Ｙ方向に隣り合うフォトダイオードＰＤの間を、素子分離領域ＳＴがＸ方向に延在しており、その素子分離領域ＳＴに、トランジスタ形成用の活性領域（ＡＣ）が形成されている。
すなわち、Ｙ方向に隣り合うフォトダイオードＰＤの間において、素子分離領域ＳＴで規定された活性領域ＡＣ上に、トランジスタ（ＴＸ，ＡＭＩ，ＳＥＬ，ＲＳＴ）を構成するゲート電極（ＧＴ，ＧＥ）が配置され、活性領域ＡＣにおけるゲート電極（ＧＴ，ＧＥ）の両側にソース・ドレイン領域（ソースまたはドレイン用の半導体領域）が形成されている。このため、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとは、それぞれ、活性領域ＡＣ上にゲート絶縁膜を介して形成されたゲート電極ＧＥと、活性領域に形成されたソース・ドレイン領域とにより形成されている。なお、フォトダイオードＰＤとフローティングディフュージョンＦＤも、活性領域ＡＣに形成されている。
また、上記図２や図３の回路図からも分かるように、増幅トランジスタＡＭＩのソースとドレインの一方と、選択トランジスタＳＥＬのソースとドレインの一方とは電気的に接続される。このため、素子分離領域ＳＴに周囲を囲まれた１つの活性領域（ＡＣ）に増幅トランジスタＡＭＩと選択トランジスタＳＥＬとを形成することができ、その場合、増幅トランジスタＡＭＩのソース・ドレイン領域の一方と、選択トランジスタＳＥＬのソース・ドレイン領域の一方とは、共通の半導体領域により構成することができる。一方、リセットトランジスタＲＳＴが形成されている活性領域（ＡＣ）には、他のトランジスタは形成されていない。
なお、図５および図９には、転送トランジスタＴＸのゲート電極を符号ＧＴを付してゲート電極ＧＴとして示し、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとの各ゲート電極を、符号ＧＥを付してゲート電極ＧＥとして示してある。図５および図９では、ゲート電極ＧＥのゲート長方向はＸ方向であり、ゲート電極ＧＥのゲート幅方向はＹ方向である。
Ｘ方向に隣り合うフォトダイオードＰＤの間に素子分離領域ＳＴを形成することも可能であるが、本実施の形態では、Ｘ方向に隣り合うフォトダイオードＰＤの間には、素子分離領域ＳＴが形成されていないことが好ましい。
Ｘ方向に隣り合うフォトダイオードＰＤの間に素子分離領域ＳＴを形成しないことは、Ｘ方向に隣り合うフォトダイオードＰＤの間にトランジスタを形成しないことで可能になる。すなわち、Ｘ方向に隣り合うフォトダイオードＰＤの間にトランジスタを形成する場合は、そのトランジスタを形成するための活性領域を規定する素子分離領域ＳＴを、Ｘ方向に隣り合うフォトダイオードＰＤの間に形成する必要がある。しかしながら、本実施の形態では、Ｘ方向に隣り合うフォトダイオードＰＤの間にトランジスタを形成していないため、Ｘ方向に隣り合うフォトダイオードＰＤの間に素子分離領域ＳＴを形成しなくともよくなる。
そして、本実施の形態では、Ｘ方向に隣り合うフォトダイオードＰＤの間にトランジスタを配置しないだけでなく、素子分離領域ＳＴも形成しないことで、次のような利点を得られる。
すなわち、Ｘ方向に隣り合うフォトダイオードＰＤの間にトランジスタを配置しないだけでなく、素子分離領域ＳＴも形成しないことで、Ｘ方向に隣り合うフォトダイオードＰＤの間隔Ｐ１を小さくすることができる。このため、画素領域１Ａに配置できる画素ＰＵの数を更に増大させることができる。また、画素ＰＵの数が同じ場合には、画素領域１Ａの面積を更に縮小することができるため、半導体装置の更なる小型化（小面積化）を図ることができる。
また、素子分離領域ＳＴは、好ましくはＳＴＩ（Shallow Trench Isolation）法により形成することができるが、素子分離領域ＳＴに隣接する基板領域において応力や結晶欠陥を発生させる原因となりやすい。フォトダイオードＰＤの近くに素子分離領域ＳＴが存在し、その素子分離領域ＳＴに起因して応力や結晶欠陥が発生すると、ノイズの原因となり得る。それに対して、本実施の形態では、Ｘ方向に隣り合うフォトダイオードＰＤの間には素子分離領域ＳＴを設けないことで、Ｘ方向に隣り合うフォトダイオードＰＤの間にも素子分離領域ＳＴを設けた場合に比べて、平面視でフォトダイオードＰＤに隣り合う位置に存在する素子分離領域ＳＴの量を減らすことができる。このため、素子分離領域ＳＴに起因した応力や結晶欠陥の影響を抑制することができ、ノイズの発生を抑制することができる。従って、半導体装置の性能を向上させることができる。
また、本実施の形態では、図７および図８に示されるように、画素領域１Ａにおいて、アレイ状に配列された複数のフォトダイオードＰＤのそれぞれを平面視で囲むようにｐ＋型半導体領域ＰＲが設けられている。図７および図８において、ドットのハッチングが付された領域が、ｐ＋型半導体領域ＰＲが形成されている領域に対応している。図７および図８からも分かるように、各フォトダイオードＰＤは、平面視でｐ＋型半導体領域ＰＲによって囲まれている。ｐ＋型半導体領域ＰＲは、Ｘ方向またはＹ方向に隣り合うフォトダイオードＰＤ同士を電気的に分離するために設けられている。
具体的には、ｐ＋型半導体領域ＰＲは、平面視で格子状に形成されており、その格子の内側にフォトダイオードＰＤが配置されている。すなわち、ｐ＋型半導体領域ＰＲは、平面視において、Ｘ方向に隣り合うフォトダイオードＰＤの間をＹ方向に延在する部分と、Ｙ方向に隣り合うフォトダイオードＰＤの間をＸ方向に延在する部分とを有しており、それらが一体的につながって、ｐ＋型半導体領域ＰＲが構成されている。上述のようにＹ方向に隣り合うフォトダイオードＰＤの間には素子分離領域ＳＴも形成されているため、ｐ＋型半導体領域ＰＲの一部は、素子分離領域ＳＴと平面視で重なっている。すなわち、Ｙ方向に隣り合うフォトダイオードＰＤの間においては、素子分離領域ＳＴの下をｐ＋型半導体領域ＰＲがＸ方向に延在している。
ｐ＋型半導体領域ＰＲは、Ｘ方向またはＹ方向に隣り合う画素ＰＵ間の信号（電荷）の漏れ（リーク電流）を抑制または防止するように機能することができる。このため、各フォトダイオードＰＤが平面視でｐ＋型半導体領域ＰＲによって囲まれるようにｐ＋型半導体領域ＰＲを形成しておくことが好ましく、これにより、Ｘ方向またはＹ方向に隣り合う画素ＰＵ（フォトダイオードＰＤ）間の信号（電荷）の漏れ（リーク電流）を、より的確に抑制または防止できるようになる。
Ｙ方向に延在するｐ＋型半導体領域ＰＲの幅Ｗ２は、Ｘ方向に延在するｐ＋型半導体領域ＰＲの幅Ｗ３よりも小さい（Ｗ２＜Ｗ３）ことが好ましい。言換えると、Ｘ方向に延在するｐ＋型半導体領域ＰＲの幅Ｗ３は、Ｙ方向に延在するｐ＋型半導体領域ＰＲの幅Ｗ２よりも大きい（Ｗ２＜Ｗ３）ことが好ましい。なお、Ｙ方向に延在するｐ＋型半導体領域ＰＲの幅Ｗ２は、Ｙ方向に延在するｐ＋型半導体領域ＰＲのＸ方向の寸法（幅）に対応し、図８に示されている。また、Ｘ方向に延在するｐ＋型半導体領域ＰＲの幅Ｗ３は、Ｘ方向に延在するｐ＋型半導体領域ＰＲのＹ方向の寸法（幅）に対応し、図８に示されている。幅Ｗ２を幅Ｗ３よりも小さく（Ｗ２＜Ｗ３）するのは、上述のように、Ｙ方向に隣り合うフォトダイオードＰＤの間隔Ｐ２よりも、Ｘ方向に隣り合うフォトダイオードＰＤの間隔Ｐ１の方が小さい（Ｐ１＜Ｐ２）ためである。
一例を挙げれば、Ｙ方向に延在するｐ＋型半導体領域ＰＲの幅Ｗ３は、例えば０．６〜１．２μｍ程度とすることができ、Ｘ方向に延在するｐ＋型半導体領域ＰＲの幅Ｗ２は、例えば０．３〜０．６μｍ程度とすることができる。
ここで図５〜図９を参照して説明した画素領域１Ａの平面レイアウトは、好ましい態様について説明したものであり、画素ＰＵの回路構成については変更可能であり、また、画素ＰＵを構成するトランジスタのレイアウトについても変更可能である。しかしながら、画素ＰＵの回路構成や画素ＰＵを構成するトランジスタのレイアウトについて変更する場合でも、図５〜図９を参照して説明したような技術思想を踏襲することが望ましい。例えば、図５は、上記図２の回路構成に従った場合の画素トランジスタ（ＴＸ，ＲＳＴ，ＳＥＬ，ＡＭＩ）のレイアウトの好適な例が示されているが、上記図３の回路構成に従う場合は、Ｙ方向に隣り合うフォトダイオードＰＤの間に配置する画素トランジスタの数が、図５および図９の場合よりも増加することになる。
＜半導体装置の構造＞
次に、図５〜図９の平面図と図１０〜図１４の断面図を参照しながら、本実施の形態の半導体装置の構造（断面構造）について説明する。
まず、画素領域１Ａにおける構造（断面構造）について説明する。
本実施の形態の半導体装置を構成する半導体基板ＳＢには、画素領域１Ａにおいて、図１０〜図１２に示されるように、フォトダイオードＰＤと転送トランジスタＴＸとが形成されている。フォトダイオードＰＤは、半導体基板ＳＢに形成されたｐ型ウエルＰＷ１、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＨＰからなる。
半導体基板ＳＢは、例えば、ｐ型の不純物が導入されたｐ型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）ＳＢ１と、基板本体ＳＢ１の主面上に形成された、例えばｎ−型の単結晶シリコンからなる半導体層（エピタキシャル層、エピタキシャル半導体層）ＥＰと、を有している。半導体層ＥＰは、エピタキシャル層（エピタキシャル半導体層）であり、基板本体ＳＢ１の主面上にエピタキシャル成長により形成されている。このため、半導体基板ＳＢは、いわゆるエピタキシャルウエハである。他の形態として、基板本体ＳＢ１をｐ型ではなく、ｎ型とすることもできる。また、更に他の形態として、半導体基板ＳＢを、エピタキシャルウエハではなく、ｎ型の不純物が導入されたｎ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）とすることもできる。
ｐ型ウエル（ｐ型半導体領域）ＰＷ１は、半導体基板ＳＢの主面から所定の深さにわたって形成されている。ｐ型ウエルＰＷ１は、フォトダイオードＰＤが形成されている領域と、転送トランジスタＴＸが形成されている領域とにわたって形成されている。ｐ型ウエルＰＷ１は、ホウ素（Ｂ）などのｐ型不純物が導入されたｐ型の半導体領域である。
図１０〜図１２に示されるように、半導体基板ＳＢにおいて、ｐ型ウエルＰＷ１に内包されるように、ｎ型半導体領域ＮＷが形成されている。ｎ型半導体領域ＮＷは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型の半導体領域である。ｎ型半導体領域ＮＷの平面形状は、略矩形である。
ｎ型半導体領域ＮＷは、フォトダイオードＰＤを形成するためのｎ型半導体領域であるが、転送トランジスタＴＸのソース領域もｎ型半導体領域ＮＷにより形成される。すなわち、ｎ型半導体領域ＮＷは、主として、フォトダイオードＰＤが形成されている領域に形成されているが、ｎ型半導体領域ＮＷの一部は、転送トランジスタＴＸのゲート電極ＧＴと平面的に（平面視で）重なるような位置に、形成されている。ｎ型半導体領域ＮＷ（の底面）の深さは、ｐ型ウエルＰＷ１（の底面）の深さよりも浅く、ｎ型半導体領域ＮＷは、ｐ型ウエルＰＷ１に内包されるように形成されている。なお、上記図５〜図９の平面図にフォトダイオードＰＤとして示した領域は、ｎ型半導体領域ＮＷが形成されている領域に対応している。
ｎ型半導体領域ＮＷの表面の一部には、ｐ＋型半導体領域ＨＰが形成されている。ｐ＋型半導体領域ＨＰは、ホウ素（Ｂ）などのｐ型不純物が高濃度で導入（ドープ）されたｐ＋型の半導体領域であり、ｐ＋型半導体領域ＨＰの不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高い。このため、ｐ＋型半導体領域ＨＰの導電率（電気伝導率）は、ｐ型ウエルＰＷ１の導電率（電気伝導率）よりも高い。
ｐ＋型半導体領域ＨＰ（の底面）の深さは、ｎ型半導体領域ＮＷ（の底面）の深さよりも浅い。ｐ＋型半導体領域ＨＰは、主として、ｎ型半導体領域ＮＷの表層部分（表面部分）に形成される。このため、半導体基板ＳＢの厚さ方向に見ると、最上層のｐ＋型半導体領域ＨＰの下にｎ型半導体領域ＮＷが存在し、ｎ型半導体領域ＮＷの下にｐ型ウエルＰＷ１が存在する状態となる。
また、ｎ型半導体領域ＮＷが形成されていない領域において、ｐ＋型半導体領域ＨＰの一部はｐ型ウエルＰＷ１に接している。すなわち、ｐ＋型半導体領域ＨＰは、直下にｎ型半導体領域ＮＷが存在してそのｎ型半導体領域ＮＷに接する部分と、直下にｐ型ウエルＰＷ１が存在してそのｐ型ウエルＰＷ１に接する部分とを有している。
ｐ型ウエルＰＷ１とｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。また、ｐ＋型半導体領域ＨＰとｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。ｐ型ウエルＰＷ１（ｐ型半導体領域）とｎ型半導体領域ＮＷとｐ＋型半導体領域ＨＰとによって、フォトダイオード（ＰＮ接合ダイオード）ＰＤが形成される。
フォトダイオード（ＰＮ接合ダイオード）ＰＤは、主として、ｎ型半導体領域ＮＷとｐ型ウエルＰＷ１とによって（すなわちｎ型半導体領域ＮＷとｐ型ウエルＰＷ１とのＰＮ接合によって）、形成される。
ｐ＋型半導体領域ＨＰは、半導体基板ＳＢの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成される領域である。すなわち、半導体基板ＳＢの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こす場合がある。このため、電子を多数キャリアとするｎ型半導体領域ＮＷの表面に、正孔（ホール）を多数キャリアとするｐ＋型半導体領域ＨＰを形成することにより、光が照射されていない状態での電子の発生を抑制し、暗電流の増加を抑制することができる。従って、ｐ＋型半導体領域ＨＰは、フォトダイオード最表面から湧き出る電子をそのｐ＋型半導体領域ＨＰのホールと再結合させて、暗電流を低下させる役割がある。
フォトダイオードＰＤは、受光素子である。また、フォトダイオードＰＤは、光電変換素子とみなすこともできる。フォトダイオードＰＤは、入力された光を光電変換して電荷を生成し、生成した電荷を蓄積する機能を有し、転送トランジスタＴＸは、フォトダイオードＰＤで蓄積された電荷をフォトダイオードＰＤから転送する際のスイッチとしての役割を有している。
また、ｎ型半導体領域ＮＷの一部と平面視で重なるように、ゲート電極ＧＴが形成されている。このゲート電極ＧＴは、転送トランジスタＴＸのゲート電極であり、半導体基板ＳＢ上にゲート絶縁膜ＧＦを介して形成（配置）されている。ゲート電極ＧＴの側壁上には、サイドウォールスペーサと称される側壁絶縁膜が形成されていてもよい。
半導体基板ＳＢにおいて、ゲート電極ＧＴの両側（ゲート長方向の両側）のうちの一方の側には、上記ｎ型半導体領域ＮＷが形成されており、他方の側には、ｎ型半導体領域ＮＲが形成されている。ｎ型半導体領域ＮＲは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が高濃度で導入（ドープ）されたｎ＋型半導体領域である。ｎ型半導体領域ＮＲは、フローティングディフュージョン（浮遊拡散層）ＦＤとしての半導体領域であり、転送トランジスタＴＸのドレイン領域でもある。ｎ型半導体領域ＮＲは、ｐ型ウエルＰＷ１内に形成され得るが、ｎ型半導体領域ＮＲの下には、ｐ＋型半導体領域ＰＲ（Ｘ方向に延在する部分のｐ＋型半導体領域ＰＲ）が延在している。
ｎ型半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域として機能するが、フローティングディフュージョン（浮遊拡散層）ＦＤとみなすこともできる。また、ｎ型半導体領域ＮＷは、フォトダイオードＰＤの構成要素であるが、転送トランジスタＴＸのソース用の半導体領域としても機能することができる。すなわち、転送トランジスタＴＸのソース領域は、ｎ型半導体領域ＮＷにより形成される。このため、ｎ型半導体領域ＮＷとゲート電極ＧＴとは、ゲート電極ＧＴの一部（ソース側）が、ｎ型半導体領域ＮＷの一部と平面視で重なるような位置関係となっていることが好ましい。ｎ型半導体領域ＮＷとｎ型半導体領域ＮＲとは、転送トランジスタＴＸのチャネル形成領域（ゲート電極ＧＴの直下の基板領域に対応）を挟んで互いに離間するように形成されている。なお、ゲート電極ＧＴと転送トランジスタＴＸのチャネル形成領域との間には、ゲート絶縁膜ＧＦが介在している。
フォトダイオードＰＤの表面、すなわちｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＨＰの表面には、キャップ絶縁膜ＣＰが形成されている。このキャップ絶縁膜ＣＰは、保護膜として機能することができ、半導体基板ＳＢの表面特性、すなわち界面特性を良好に保つように機能することができる。また、キャップ絶縁膜ＣＰは、反射防止膜としての機能を有する場合もある。キャップ絶縁膜ＣＰの一部（端部）は、ゲート電極ＧＴ上に乗り上げることもできる。
また、半導体基板ＳＢには、ｐ＋型半導体領域ＰＲが形成されている。ｐ＋型半導体領域ＰＲは、ホウ素（Ｂ）などのｐ型の不純物が高濃度で導入されたｐ型の半導体領域である。上記図７および図８に示されるように、平面視において、ｐ＋型半導体領域ＰＲは、Ｘ方向に隣り合うフォトダイオードＰＤの間をＹ方向に延在し、また、Ｙ方向に隣り合うフォトダイオードＰＤの間をＸ方向に延在している。このため、平面視において、ｐ型ウエルＰＷ１はｐ＋型半導体領域ＰＲによって囲まれており、ｐ＋型半導体領域ＰＲで囲まれたｐ型ウエルＰＷ１内に、ｎ型半導体領域ＮＷが形成されている。従って、フォトダイオードＰＤを構成するｎ型半導体領域ＮＷは、平面視でｐ＋型半導体領域ＰＲによって囲まれている。
具体的には、ｐ＋型半導体領域ＰＲは、平面視で格子状に形成されており、その格子状のｐ＋型半導体領域ＰＲによってｐ型ウエルＰＷ１が区画されており、ｐ＋型半導体領域ＰＲによって区画されたｐ型ウエルＰＷ１内にｎ型半導体領域ＮＷが形成されている。すなわち、ｎ型半導体領域ＮＷは、ｐ＋型半導体領域ＰＲによって平面視で囲まれたｐ型ウエルＰＷ１内に形成されている。
ｐ＋型半導体領域ＰＲは、ｎ型半導体領域ＮＷの底面（下面）よりもかなり深い位置まで形成されており、例えば２〜４μｍ程度の深さまで形成されている。すなわち、ｐ＋型半導体領域ＰＲの底面（下面）は、ｎ型半導体領域ＮＷの底面（下面）よりも深く、例えば半導体基板ＳＢの表面から２〜４μｍ程度の深さ位置にある。
また、ｐ＋型半導体領域ＰＲの底面（下面）は、素子分離領域ＳＴの底面（下面）よりもかなり深い位置にある。すなわち、ｐ＋型半導体領域ＰＲは、素子分離領域ＳＴよりも深い位置まで形成されている。なお、素子分離領域ＳＴの底面（下面）は、例えば、半導体基板ＳＢの表面から０．１〜０．４μｍ程度の深さ位置にあり、一方、ｐ＋型半導体領域ＰＲは、例えば、上述のように半導体基板ＳＢの表面から２〜４μｍ程度の深さまで形成されている。このため、図７、図１０、図１１および図１３からも分かるように、Ｘ方向に延在するｐ＋型半導体領域ＰＲは、素子分離領域ＳＴの下に延在している。すなわち、Ｙ方向に隣り合うフォトダイオードＰＤの間には素子分離領域ＳＴが形成されているため、Ｙ方向に隣り合うフォトダイオードＰＤの間においては、ｐ＋型半導体領域ＰＲは、素子分離領域ＳＴの下をＸ方向に延在している。
また、ｎ型半導体領域ＮＷの底面（下面）の位置は、例えば半導体基板ＳＢの表面から０．２５〜０．５μｍ程度の深さ位置にある。また、ｎ型半導体領域ＮＲの底面（下面）の位置は、例えば半導体基板ＳＢの表面から０．２〜０．５μｍ程度の深さ位置にある。
また、ｐ＋型半導体領域ＰＲは、半導体基板ＳＢの表面から形成する必要はなく、ｐ＋型半導体領域ＰＲの上面が、半導体基板ＳＢの表面から所定の距離だけ離れていてもよい。すなわち、ｐ＋型半導体領域ＰＲは、半導体基板ＳＢの表層部を避けて形成することができる。例えば、ｐ＋型半導体領域ＰＲの上面の位置を、素子分離領域ＳＴの底面（下面）と同程度の深さ位置に設定することができる。例えば、ｐ＋型半導体領域ＰＲの上面の位置は、半導体基板ＳＢの表面から０．１〜０．４μｍ程度の深さ位置に設定することができる。
また、平面視では、Ｙ方向に延在するｐ＋型半導体領域ＰＲがｎ型半導体領域ＮＲを横切っているが、ｐ＋型半導体領域ＰＲとｎ型半導体領域ＮＲとの交差部では、ｎ型半導体領域ＮＲの下をｐ＋型半導体領域ＰＲがＹ方向に延在している。図１０の場合は、ｎ型半導体領域ＮＲの底面（下面）にｐ＋型半導体領域ＰＲが接しているが、ｎ型半導体領域ＮＲの底面（下面）がｐ＋型半導体領域ＰＲから離間している場合もあり得、その場合は、ｎ型半導体領域ＮＲの底面（下面）とｐ＋型半導体領域ＰＲとの間にｐ型ウエルＰＷ１の一部が存在することになる。
また、ｐ＋型半導体領域ＰＲの下に、ｐ型ウエルＰＷ１よりも高不純物濃度のｐ＋型半導体層（ｐ＋型半導体領域）ＰＷ２が形成されていることが好ましい。ｐ＋型半導体層ＰＷ２は、ホウ素（Ｂ）などのｐ型の不純物が高濃度で導入されたｐ型の半導体領域である。このｐ＋型半導体層ＰＷ２は、画素領域１Ａ全体に形成され、半導体基板ＳＢの厚みの途中に位置している。すなわち、ｐ＋型半導体層ＰＷ２は、ｎ型半導体領域ＮＷの底面（下面）よりもかなり深い位置に形成されており、ｎ型半導体領域ＮＷとｐ＋型半導体層ＰＷ２との間にｐ型ウエルＰＷ１が存在している。このため、ｐ型ウエルＰＷ１の底面（下面）はｐ＋型半導体層ＰＷ２の上面に隣接している。
ｐ＋型半導体領域ＰＲの底部は、ｐ＋型半導体層ＰＷ２に達していることが好ましい。このため、ｎ型半導体領域ＮＷはｐ型ウエルＰＷ１内に形成され、そのｐ型ウエルＰＷ１は、底面（下面）をｐ＋型半導体層ＰＷ２で囲まれ、表層部以外の側面をｐ＋型半導体領域ＰＲで囲まれた状態になっている。すなわち、ｎ型半導体領域ＮＷはｐ型ウエルＰＷ１内に形成され、そのｐ型ウエルＰＷ１の底面（下面）はｐ＋型半導体層ＰＷ２に隣接し、ｐ型ウエルＰＷ１の側面のうち、ｐ型ウエルＰＷ１の表層部の側面以外の部分は、ｐ＋型半導体領域ＰＲに隣接した状態になっている。つまり、ｎ型半導体領域ＮＷはｐ型ウエルＰＷ１内に形成され、そのｐ型ウエルＰＷ１は、高不純物濃度のｐ＋型半導体領域ＰＲとｐ＋型半導体層ＰＷ２とによってほぼ囲まれている。
ｐ＋型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高く、また、ｐ＋型半導体層ＰＷ２の不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高い。言い換えると、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）は、ｐ＋型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）よりも低く、かつ、ｐ＋型半導体層ＰＷ２の不純物濃度（ｐ型不純物濃度）よりも低い。このため、ｐ＋型半導体領域ＰＲの導電率（電気伝導率）は、ｐ型ウエルＰＷ１の導電率（電気伝導率）よりも高く、また、ｐ＋型半導体層ＰＷ２の導電率（電気伝導率）は、ｐ型ウエルＰＷ１の導電率（電気伝導率）よりも高い。
例えば、ｐ＋型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、１×１０１７〜１×１０１８／ｃｍ３程度とすることができ、ｐ＋型半導体層ＰＷ２の不純物濃度（ｐ型不純物濃度）は、１×１０１７〜１×１０１８／ｃｍ３程度とすることができ、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）は、１×１０１６〜５×１０１６／ｃｍ３程度とすることができる。
このため、平面的に見ると、あるフォトダイオードＰＤを構成するｐ型ウエルＰＷ１およびｎ型半導体領域ＮＷと、そのフォトダイオードＰＤにＹ方向に隣り合うフォトダイオードＰＤを構成するｐ型ウエルＰＷ１およびｎ型半導体領域ＮＷとの間には、Ｘ方向に延在する素子分離領域ＳＴと素子分離領域ＳＴの下をＸ方向に延在するｐ＋型半導体領域ＰＲとが存在する。この素子分離領域ＳＴとｐ＋型半導体領域ＰＲとにより、Ｙ方向に隣り合うフォトダイオードＰＤ間の信号（電荷）の漏れ（リーク電流）を、抑制または防止することができる。また、平面的に見ると、あるフォトダイオードＰＤを構成するｐ型ウエルＰＷ１およびｎ型半導体領域ＮＷと、そのフォトダイオードＰＤにＸ方向に隣り合うフォトダイオードＰＤを構成するｐ型ウエルＰＷ１およびｎ型半導体領域ＮＷとの間には、Ｙ方向に延在するｐ＋型半導体領域ＰＲが存在する。このｐ＋型半導体領域ＰＲにより、Ｘ方向に隣り合うフォトダイオードＰＤ間の信号（電荷）の漏れ（リーク電流）を、抑制または防止することができる。更に、ｐ＋型半導体層ＰＷ２を設けたことにより、Ｘ方向またはＹ方向に隣り合うフォトダイオードＰＤ間の信号（電荷）の漏れ（リーク電流）を、更に抑制または防止することができるようになる。
また、上記図５および図９の平面図や、図１０〜図１３の断面図に示されるように、平面視でＹ方向に隣り合うフォトダイオードＰＤの間において、リセットトランジスタＲＳＴと増幅トランジスタＡＭＩと選択トランジスタＳＥＬとが、素子分離領域ＳＴに周囲を囲まれた活性領域に形成されている。
すなわち、リセットトランジスタＲＳＴを形成するための活性領域において、図１１に示されるように、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上にゲート絶縁膜ＧＦを介してリセットトランジスタＲＳＴ用のゲート電極ＧＥが形成されており、そのゲート電極ＧＥの両側の半導体基板ＳＢ（ｐ型ウエルＰＷ３）内に、リセットトランジスタＲＳＴ用のソース・ドレイン領域ＳＤが形成されている。また、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬを形成するための活性領域において、図１１および図１３に示されるように、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上にゲート絶縁膜ＧＦを介して増幅トランジスタＡＭＩ用のゲート電極ＧＥと選択トランジスタＳＥＬ用のゲート電極ＧＥとが形成されている。また、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬを形成するための活性領域において、図１１および図１３に示されるように、ゲート電極ＧＥの両側の半導体基板ＳＢ（ｐ型ウエルＰＷ３）内に、増幅トランジスタＡＭＩ用のソース・ドレイン領域ＳＤと選択トランジスタＳＥＬ用のソース・ドレイン領域ＳＤとが形成されている。なお、選択トランジスタＳＥＬと増幅トランジスタＡＭＩとは直列に接続されているため、一方のソース・ドレイン領域ＳＤを共有している。ゲート電極ＧＥの側壁上には、サイドウォールスペーサと称される側壁絶縁膜が形成されていてもよい。ソース・ドレイン領域ＳＤは、ｎ型半導体領域からなるが、ＬＤＤ（Lightly Doped Drain）構造を有することもできる。
なお、ｐ型ウエルＰＷ３は、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩあるいは選択トランジスタＳＥＬを形成するための活性領域の半導体基板ＳＢに形成されており、平面視において周囲を素子分離領域ＳＴで囲まれている。また、ｐ型ウエルＰＷ３の下には、ｐ＋型半導体領域ＰＲが存在し得る。
また、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬのチャネル形成領域（ゲート電極ＧＥの直下の基板領域に対応）には、チャネルドープ層ＣＤが形成されている。このチャネルドープ層ＣＤは、後述のイオン注入ＩＭ２によって不純物が導入（注入）された領域（半導体領域）である。
次に、図１４を参照して、本実施の形態の半導体装置の周辺回路領域２Ａ（上記図４参照）の構造（断面構造）について説明する。
図１４に示されるように、周辺回路領域２Ａの半導体基板ＳＢには、周辺トランジスタＬＴが形成されている。
すなわち、周辺回路領域２Ａの半導体基板ＳＢには、ｐ型ウエルＰＷ４が形成され、ｐ型ウエルＰＷ４上にゲート絶縁膜ＧＦを介して周辺トランジスタＬＴのゲート電極ＧＬが形成されている。また、ゲート電極ＧＬの両側のｐ型ウエルＰＷ４内に、周辺トランジスタＬＴのソース・ドレイン領域ＳＤＬが形成されている。ゲート電極ＧＬの側壁上には、サイドウォールスペーサと称される側壁絶縁膜が形成されていてもよい。ソース・ドレイン領域ＳＤＬは、ｎ型半導体領域からなるが、ＬＤＤ構造を有することもできる。
なお、実際には、周辺回路領域２Ａには、論理回路を構成するトランジスタとして、複数のｎチャネル型ＭＩＳＦＥＴと複数のｐチャネル型ＭＩＳＦＥＴとが形成されているが、図１４には、論理回路を構成するトランジスタのうちの一つのｎチャネル型ＭＩＳＦＥＴが、周辺トランジスタＬＴとして示されている。
また、これまで説明したｐ型ウエルＰＷ１，ＰＷ３，ＰＷ４、ｎ型半導体領域ＮＲ、ｎ型半導体領域ＮＷ、ｐ＋型半導体領域ＨＰ、ｐ＋型半導体領域ＰＲ、ｐ＋型半導体層ＰＷ２、チャネルドープ層ＣＤ、ソース・ドレイン領域ＳＤ，ＳＤＬは、半導体基板ＳＢ内に形成されており、半導体基板ＳＢがエピタキシャルウエハの場合は、半導体層ＥＰ内に形成されている。
次に、図１０〜図１４を参照して、半導体基板ＳＢの上に形成した層間絶縁膜や配線について説明する。
図１０〜図１４に示されるように、画素領域１Ａおよび周辺回路領域２Ａを含む半導体基板ＳＢの主面全面上に、ゲート電極ＧＴ，ＧＥ，ＧＬおよびキャップ絶縁膜ＣＰを覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、半導体基板ＳＢの主面全体上に形成されている。
層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした酸化シリコン膜により形成されている。層間絶縁膜ＩＬ１には、コンタクトホール（貫通孔）が形成されており、各コンタクトホールには、導電性のプラグＰＧが埋め込まれている。プラグＰＧは、例えば、ｎ型半導体領域ＮＲ上、ソース・ドレイン領域ＳＤ，ＳＤＬ上、ゲート電極ＧＴ，ＧＥ，ＧＬ上などに形成されている。
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には配線Ｍ１が形成されている。配線Ｍ１は、第１層目の配線層の配線である。図１０〜図１３の場合は、配線Ｍ１をダマシン法により形成した場合が示されているため、配線Ｍ１は、層間絶縁膜ＩＬ１上に形成された層間絶縁膜ＩＬ２の配線溝に埋め込まれている。この場合、配線Ｍ１は、例えば銅配線（埋込銅配線）である。
配線Ｍ１を形成した層間絶縁膜ＩＬ２上には、例えば、酸化シリコン膜などからなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３に配線Ｍ２が形成されている。また、配線Ｍ２を形成した層間絶縁膜ＩＬ３上には、例えば、酸化シリコン膜などからなる層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４に配線Ｍ３が形成されている。配線Ｍ２は、第２層目の配線層の配線であり、配線Ｍ３は、第３層目の配線層の配線である。配線Ｍ１，Ｍ２，Ｍ３は、ダマシン配線（埋め込み配線）に限定されず、層間絶縁膜上に形成した導電膜をパターニングする手法で形成することもでき、例えば、アルミニウム配線などを用いることもできる。また、半導体基板ＳＢ上に形成する配線層が３層の場合について図示および説明したが、配線層の数は３層に限定されない。
配線Ｍ１，Ｍ２，Ｍ３は、フォトダイオードＰＤと平面視で重ならないように形成されている。これは、フォトダイオードＰＤに入射する光が配線Ｍ１，Ｍ２，Ｍ３によって遮られないようにするためである。
更に、画素領域１Ａにおいて、配線Ｍ３を形成した層間絶縁膜ＩＬ４上に、マイクロレンズ（図示せず）を搭載することもできる。また、マイクロレンズと層間絶縁膜ＩＬ４との間にカラーフィルタ（図示せず）を設けることもできる。
光が画素ＰＵ（図１参照）に照射されると、まず、入射光は、マイクロレンズ（図示せず）を通過し、その後、可視光に対して透明な層間絶縁膜ＩＬ４〜ＩＬ１を通過した後、キャップ絶縁膜ＣＰに入射する。キャップ絶縁膜ＣＰでは、入射光の反射が抑制されて充分な光量の入射光がフォトダイオードＰＤに入射する。フォトダイオードＰＤでは、入射光のエネルギーがシリコンのバンドギャップよりも大きいため、光電変換により入射光が吸収されて正孔電子対が生成される。このとき生成された電子は、ｎ型半導体領域ＮＷに蓄積される。そして、適切なタイミングで、転送トランジスタＴＸをオンする。具体的には、転送トランジスタＴＸのゲート電極ＧＴにしきい値電圧以上の電圧を印加する。すると、転送トランジスタＴＸのゲート電極ＧＴの下のゲート絶縁膜ＧＦの直下のチャネル形成領域にチャネル領域（反転層）が形成され、転送トランジスタＴＸのソース領域としてのｎ型半導体領域ＮＷと、転送トランジスタＴＸのドレイン領域としてのｎ型半導体領域ＮＲとが、電気的に導通することになる。この結果、ｎ型半導体領域ＮＷに蓄積された電子は、チャネル領域を通ってドレイン領域（ｎ型半導体領域ＮＲ）に達し、ドレイン領域（ｎ型半導体領域ＮＲ）からプラグＰＧや配線を伝わって増幅トランジスタＡＭＩのゲート電極ＧＥに入力される。
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について、図１５〜図５２を参照して説明する。
図１５〜図５２は、本実施の形態の半導体装置の製造工程中の要部平面図または要部断面図である。図１５〜図５２のうち、図１５、図２４、図２９、図３０、図３４、図３５、図３９、図４４は、平面図であり、上記図５に相当する領域の平面図が示されている。また、図１５〜図５２のうち、図１６、図２０、図２５、図３１、図３６、図４０、図４５、図４９は、上記図１０に相当する断面図、すなわち、上記図５のＡ−Ａ線に相当する位置での断面図である。また、図１５〜図５２のうち、図１７、図２１、図２６、図３２、図３７、図４１、図４６、図５０は、上記図１２に相当する断面図、すなわち、上記図５のＣ−Ｃ線に相当する位置での断面図である。また、図１５〜図５２のうち、図１８、図２２、図２７、図３３、図３８、図４２、図４７、図５１は、上記図１３に相当する断面図、すなわち、上記図５のＤ−Ｄ線に相当する位置での断面図である。また、図１５〜図５２のうち、図１９、図２３、図２８、図４３、図４８、図５２は、上記図１４に相当する断面図、すなわち、周辺回路領域２Ａの断面図である。
本実施の形態の半導体装置を製造するには、まず、図１５〜図１９に示されるように、半導体基板（半導体ウエハ）ＳＢを用意（準備）する。
半導体基板ＳＢは、例えば、ｐ型の不純物が導入されたｐ型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）ＳＢ１と、基板本体ＳＢ１の主面上に形成された、例えばｎ−型の単結晶シリコンからなる半導体層ＥＰと、を有している。半導体層ＥＰは、エピタキシャル層であり、基板本体ＳＢ１の主面上にエピタキシャル成長により形成されている。このため、半導体基板ＳＢは、いわゆるエピタキシャルウエハである。他の形態として、基板本体ＳＢ１をｐ型ではなく、ｎ型とすることもできる。また、更に他の形態として、半導体基板ＳＢを、エピタキシャルウエハではなく、ｎ型の不純物が導入されたｎ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）とすることもできる。
次に、半導体基板ＳＢの主面に、例えばＳＴＩ（Shallow Trench Isolation）法などを用いて、絶縁体（溝に埋め込まれた絶縁体）からなる素子分離領域ＳＴを形成する。
すなわち、エッチングなどにより半導体基板ＳＢの主面に素子分離溝（溝）を形成してから、酸化シリコン（例えばオゾンＴＥＯＳ酸化膜）などからなる絶縁膜を素子分離溝を埋めるように半導体基板ＳＢ上に形成する。それから、この絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨することで、素子分離溝の外部の不要な絶縁膜を除去し、かつ素子分離溝内に絶縁膜を残すことにより、素子分離溝を埋める絶縁膜（絶縁体）からなる素子分離領域ＳＴを形成することができる。素子分離領域ＳＴによって、半導体基板ＳＢの活性領域が規定（画定）される。図１５〜図１９には、素子分離領域ＳＴを形成した段階が示されている。
なお、図１５は平面視であるが、図面を見やすくするために、素子分離領域ＳＴに斜線のハッチングを付してある。また、素子分離領域ＳＴの形成位置を理解しやすくするために、フォトダイオード形成予定領域ＰＤＡを、点線で示してある。ここで、フォトダイオード形成予定領域ＰＤＡは、後でフォトダイオードＰＤが形成される予定の領域（より特定的には後でｎ型半導体領域ＮＷが形成される予定の領域）のことである。
素子分離領域ＳＴは、ＳＴＩ法に代えてＬＯＣＯＳ（Local oxidation of silicon）法を用いて形成することも可能である。しかしながら、素子分離領域ＳＴをＳＴＩ法で形成すれば、ＬＯＣＯＳ法を用いた場合に比べて、Ｙ方向に隣り合うフォトダイオードＰＤの間隔Ｐ２（上記図５参照）を小さくすることができるという利点を得られる。これにより、画素領域１Ａに配置できる画素（ＰＵ）の数を増大させることができ、また、画素（ＰＵ）の数が同じ場合には、画素領域１Ａの面積を縮小することができるため、半導体装置の小型化（小面積化）を図ることができる。このため、素子分離領域ＳＴは、ＳＴＩ法で形成することが好ましい。
素子分離領域ＳＴを形成すると、平面視において、Ｙ方向に隣り合うフォトダイオード形成予定領域ＰＤＡの間には、素子分離領域ＳＴと、素子分離領域ＳＴで囲まれた活性領域（トランジスタ形成用の活性領域）が存在する。一方、平面視において、Ｘ方向に隣り合うフォトダイオード形成予定領域ＰＤＡの間には、素子分離領域ＳＴは形成されていない。
次に、図２０〜図２３に示されるように、画素領域１Ａの半導体基板ＳＢ（半導体層ＥＰ）にｐ型ウエル（ｐ型半導体領域）ＰＷ１およびｐ＋型半導体層（ｐ＋型半導体領域）ＰＷ２を形成し、周辺回路領域２Ａの半導体基板ＳＢ（半導体層ＥＰ）にｐ型ウエル（ｐ型半導体領域）ＰＷ４を形成する。
ｐ型ウエルＰＷ１は、フォトダイオードＰＤを形成するためのｐ型半導体領域であり、また、ｎチャネル型の転送トランジスタＴＸを形成するためのｐ型ウエル領域でもある。また、ｐ型ウエルＰＷ４は、ｎチャネル型の周辺トランジスタＬＴを形成するためのｐ型ウエル領域である。
ｐ型ウエルＰＷ１とｐ＋型半導体層ＰＷ２とｐ型ウエルＰＷ４とは、それぞれ、半導体基板ＳＢに例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。
ｐ型ウエルＰＷ１とｐ型ウエルＰＷ４とは、それぞれ、半導体基板ＳＢの主面から所定の深さにわたって形成されるが、ｐ＋型半導体層ＰＷ２は、半導体基板ＳＢの主面よりも深い位置に、すなわち、半導体基板ＳＢの厚みの途中に形成される。このため、ｐ＋型半導体層ＰＷ２は、ｐ＋型埋め込み層とみなすこともできる。ｐ型ウエルＰＷ１およびｐ＋型半導体層ＰＷ２を形成すると、画素領域１Ａにおいて、ｐ型ウエルＰＷ１の下にｐ＋型半導体層ＰＷ２が形成され、ｐ＋型半導体層ＰＷ２の上にｐ型ウエルＰＷ１が形成されている状態になる。
ｐ型ウエルＰＷ１は、この段階では、画素領域１Ａ全体にわたって形成されている。まだｐ＋型半導体領域ＰＲを形成していないため、ｐ型ウエルＰＷ１は、ｐ＋型半導体領域ＰＲで区画されてはいない。
また、ｐ型ウエルＰＷ１の不純物濃度は、深さ方向において均一ではない場合もあり得る。例えば、深さ方向において、深さが浅くなるにしたがって不純物濃度（ｐ型不純物濃度）が低くなる濃度分布を有していてもよい。
また、図２３には、周辺回路領域２Ａにはｐ＋型半導体層ＰＷ２を形成しない場合が示されているが、他の形態として、画素領域１Ａだけでなく、周辺回路領域２Ａにもｐ＋型半導体層ＰＷ２を形成することも可能である。また、周辺回路領域２Ａのｐ型ウエルＰＷ４を、ｐ型ウエルＰＷ１と共通のイオン注入で形成することも可能であり、その場合は、ｐ型ウエルＰＷ４の深さはｐ型ウエルＰＷ１の深さとほぼ同じになる。
次に、画素領域１Ａに形成するトランジスタ（上記転送トランジスタＴＸ、増幅トランジスタＡＭＩ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴに対応）用のチャネルドープイオン注入と、周辺回路領域２Ａに形成する周辺トランジスタＬＴ用のチャネルドープイオン注入とを行う。画素領域１Ａに形成するトランジスタ（ＴＸ，ＡＭＩ，ＳＥＬ，ＲＳＴ）用のチャネルドープイオン注入では、ｎ型またはｐ型の不純物を、画素領域１Ａの半導体基板ＳＢの表層部（より特定的には画素領域１Ａに形成するトランジスタ用の活性領域の表層部）にイオン注入する。周辺回路領域２Ａに形成する周辺トランジスタＬＴ用のチャネルドープイオン注入では、ｎ型またはｐ型の不純物を、周辺回路領域２Ａの半導体基板ＳＢの表層部（より特定的には周辺回路領域２Ａに形成する周辺トランジスタＬＴ用の活性領域の表層部）にイオン注入する。この際、画素領域１Ａに形成するトランジスタ（ＴＸ，ＡＭＩ，ＳＥＬ，ＲＳＴ）は、ｎチャネル型のトランジスタであるため、周辺回路領域２Ａに形成するｎチャネル型の周辺トランジスタＬＴと、チャネルドープイオン注入を共通にすることが好ましい。すなわち、画素領域１Ａに形成するトランジスタ（ＴＸ，ＡＭＩ，ＳＥＬ，ＲＳＴ）用のチャネルドープイオン注入と、周辺回路領域２Ａに形成するｎチャネル型の周辺トランジスタＬＴ用のチャネルドープイオン注入とを、同じ（共通の）イオン注入により行うことが好ましい。つまり、同じ（共通の）イオン注入により、画素領域１Ａに形成するトランジスタ（ＴＸ，ＡＭＩ，ＳＥＬ，ＲＳＴ）用の活性領域の半導体基板ＳＢの表層部と、周辺回路領域２Ａに形成するｎチャネル型の周辺トランジスタＬＴ用の活性領域の半導体基板ＳＢの表層部とに、ｎ型またはｐ型の不純物を注入することが好ましい。これにより、半導体装置の製造工程数を低減することができる。
次に、図２４〜図２８に示されるように、半導体基板ＳＢの主面上に、マスク層ＭＫを形成する。マスク層ＭＫは、フォトレジストパターンのようなレジストパターンからなる。例えば、半導体基板ＳＢの主面上にフォトレジスト膜を形成してから、そのフォトレジスト膜を露光・現像することにより、フォトレジストパターンからなるマスク層ＭＫを形成することができる。
図２４〜図２８には、マスク層ＭＫを形成した段階が示されている。なお、図２４は平面視であるが、図面を見やすくするために、マスク層ＭＫに斜線のハッチングを付してあり、また、マスク層ＭＫの位置を理解しやすくするために、フォトダイオード形成予定領域ＰＤＡを、点線で示してある。
マスク層ＭＫは、ｐ＋型半導体領域ＰＲが形成される予定領域を開口する開口部ＯＰを有している。すなわち、マスク層ＭＫの開口部ＯＰの平面レイアウトは、上記図７および図８に示されるｐ＋型半導体領域ＰＲの平面レイアウトとほぼ一致している。
具体的には、開口部ＯＰは、Ｘ方向にそれぞれ延在する複数の溝ＴＲ１と、Ｙ方向にそれぞれ延在する複数の溝ＴＲ２とを有している。これらＸ方向に延在する複数の溝ＴＲ１とＹ方向に延在する複数の溝ＴＲ２とは、互いに交差している。これらの溝ＴＲ１，ＴＲ２が連結されることにより、開口部ＯＰが形成されている。つまり、開口部ＯＰは、平面視で格子状に形成されている。各溝ＴＲ１は、Ｙ方向に隣り合うフォトダイオード形成予定領域ＰＤＡの間をＸ方向に延在し、また、各溝ＴＲ２は、Ｘ方向に隣り合うフォトダイオード形成予定領域ＰＤＡの間をＹ方向に延在している。また、図２８に示されるように、周辺回路領域２Ａは、全体がマスク層ＭＫで覆われる。
また、マスク層ＭＫは、後述のイオン注入ＩＭ１，ＩＭ２でイオン注入阻止マスクとして機能するのに十分な厚みを有していることが好ましい。後述のイオン注入ＩＭ２は、後述のイオン注入ＩＭ１よりも注入深さが浅い。このため、マスク層ＭＫで覆われた領域の半導体基板ＳＢにイオン注入ＩＭ１で不純物イオンが注入されないように、マスク層ＭＫの厚みを設定すればよい。すなわち、イオン注入ＩＭ１において開口部ＯＰから露出する半導体基板ＳＢに対する不純物イオンの注入深さよりも、マスク層ＭＫの厚みを厚くする。つまり、半導体基板ＳＢの表面から後述のイオン注入ＩＭ１で形成されるｐ＋型半導体領域ＰＲの底面（下面）までの深さ（距離）よりも、マスク層ＭＫの厚みを大きくする。このため、マスク層ＭＫの厚みは、従って後述する溝ＴＲ２の側壁の高さＨ１は、例えば４〜８μｍ程度とすることができる。
また、平面視において、マスク層ＭＫの開口部ＯＰは、ｐ＋型半導体領域ＰＲの形成予定領域と一致しており、従って、イオン注入ＩＭ１を行った後では、ｐ＋型半導体領域ＰＲが形成された領域とほぼ一致している。このため、平面視において、Ｘ方向に延在する溝ＴＲ１は、Ｘ方向に延在するｐ＋型半導体領域ＰＲが形成される領域とほぼ一致し、Ｙ方向に延在する溝ＴＲ２は、Ｙ方向に延在するｐ＋型半導体領域ＰＲが形成される領域とほぼ一致している。このため、Ｙ方向に延在する溝ＴＲ２の幅Ｗ１は、上記図８に示したＹ方向に延在するｐ＋型半導体領域ＰＲの幅Ｗ２とほぼ一致し（Ｗ１＝Ｗ２）、Ｘ方向に延在する溝ＴＲ１の幅Ｗ４は、上記図８に示したＸ方向に延在するｐ＋型半導体領域ＰＲの幅Ｗ３とほぼ一致している（Ｗ３＝Ｗ４）。なお、溝ＴＲ２の幅Ｗ１は、Ｙ方向に残在する溝ＴＲ２のＸ方向の幅（寸法）に対応しており、図２４および図２６に示され、溝ＴＲ１の幅Ｗ４は、Ｘ方向に残在する溝ＴＲ１のＹ方向の幅（寸法）に対応しており、図２４および図２５に示されている。上述のように、Ｙ方向に延在するｐ＋型半導体領域ＰＲの幅Ｗ２は、Ｘ方向に延在するｐ＋型半導体領域ＰＲの幅Ｗ３よりも小さい（Ｗ２＜Ｗ３）ことが好ましいため、Ｙ方向に延在する溝ＴＲ２の幅Ｗ１は、Ｘ方向に延在する溝ＴＲ１の幅Ｗ４よりも小さい（Ｗ１＜Ｗ４）ことが好ましい。
次に、図２９〜図３３に示されるように、マスク層ＭＫをイオン注入阻止マスクとして用いて半導体基板ＳＢにｐ型の不純物をイオン注入することにより、画素領域１Ａの半導体基板ＳＢにｐ＋型半導体領域ＰＲを形成する。このｐ＋型半導体領域ＰＲを形成するためのイオン注入を、以下ではイオン注入ＩＭ１と称することとする。図３１〜図３３では、イオン注入ＩＭ１を矢印で模式的に示してある。矢印の方向が不純物イオン（イオンビーム）の進行方向（入射方向）であり、イオン注入の方向に対応している。
なお、図２９は平面図であるが、図面を見やすくするために、マスク層ＭＫに上記図２４と同様の斜線のハッチングを付し、イオン注入ＩＭ１で不純物イオンが注入される領域にドットのハッチングを付してあり、また、フォトダイオード形成予定領域ＰＤＡを、点線で示してある。また、図３０は、図２９と同じ領域が示されている平面図であるが、素子分離領域ＳＴとｐ＋型半導体領域ＰＲとの位置関係を理解しやすくするために、素子分離領域ＳＴを上記図１５と同様の斜線のハッチングを付して示し、イオン注入ＩＭ１で不純物イオンが注入される領域をドットのハッチングを付して示してあり、また、フォトダイオード形成予定領域ＰＤＡを点線で示してある。
イオン注入ＩＭ１においては、開口部ＯＰから露出する半導体基板ＳＢにｐ型の不純物イオンが注入されるように、イオン注入を行う。すなわち、溝ＴＲ１から露出する半導体基板ＳＢと溝ＴＲ２から露出する半導体基板ＳＢとにｐ型の不純物イオンが注入されるように、イオン注入を行う。
このため、イオン注入ＩＭ１では、溝ＴＲ１から露出する半導体基板ＳＢと溝ＴＲ２から露出する半導体基板ＳＢとにｐ型の不純物イオンが注入されるように、イオン注入の方向を設定する。具体的には、イオン注入ＩＭ１は、垂直イオン注入である。
なお、垂直イオン注入とは、イオン注入の方向が半導体基板ＳＢの主面に対して略垂直な方向（すなわち半導体基板ＳＢの主面の法線方向）であるイオン注入のことである。垂直イオン注入では、半導体基板ＳＢの主面に対して、略垂直に不純物イオンが入射する。また、イオン注入の方向とは、そのイオン注入において、半導体基板ＳＢの主面に対して不純物イオン（イオンビーム）が入射する方向に対応している。
このため、イオン注入ＩＭ１では、溝ＴＲ１からも溝ＴＲ２からも、半導体基板ＳＢに対してｐ型の不純物イオンが注入され得る。つまり、イオン注入ＩＭ１では、半導体基板ＳＢにおいて、マスク層ＭＫの直下の領域には不純物イオンが注入されないが、マスク層ＭＫの開口部ＯＰと平面視で重なる領域には、不純物イオンが注入される。これにより、ｐ＋型半導体領域ＰＲの平面レイアウトは、マスク層ＭＫの開口部ＯＰの平面レイアウトとほぼ同じになる。このため、平面視において、ｐ＋型半導体領域ＰＲは格子状に形成され、各フォトダイオード形成予定領域ＰＤＡはｐ＋型半導体領域ＰＲで囲まれることになり、従って、後で形成されるフォトダイオードＰＤも平面視でｐ＋型半導体領域ＰＲに囲まれることになる。
また、イオン注入ＩＭ１でｐ＋型半導体領域ＰＲを形成すると、Ｙ方向に隣り合うフォトダイオード形成予定領域ＰＤＡの間をＸ方向に延在する素子分離領域ＳＴの下を、ｐ＋型半導体領域ＰＲがＸ方向に延在することになる。このため、Ｙ方向に隣り合うフォトダイオード形成予定領域ＰＤＡの間において、素子分離領域ＳＴで周囲を囲まれた活性領域の半導体基板ＳＢに形成されていた部分のｐ型ウエルＰＷ１は、その直下にｐ＋型半導体領域ＰＲが形成されることになる。ここで、Ｙ方向に隣り合うフォトダイオード形成予定領域ＰＤＡの間において、素子分離領域ＳＴで周囲を囲まれた活性領域の半導体基板ＳＢに形成されている部分のｐ型ウエルＰＷ１を、ｐ型ウエルＰＷ３と称することとする。このｐ型ウエルＰＷ３の下にはｐ＋型半導体領域ＰＲがあり、また、このｐ型ウエルＰＷ３は、平面視において周囲を素子分離領域ＳＴで囲まれている。このｐ型ウエルＰＷ３の表層部には、後述のイオン注入ＩＭ２でチャネルドープ層ＣＤが形成され（後述の図３６、図３８参照）、更にその後で、ソース・ドレイン領域ＳＤが形成される（後述の図５１参照）。
また、ｐ＋型半導体領域ＰＲを形成するためのイオン注入ＩＭ１の際は、注入エネルギーを変えて複数回、イオン注入を行うことが好ましい。すなわち、ｐ＋型半導体領域ＰＲを形成するためのイオン注入ＩＭ１は、いわゆる多段イオン注入により行うことが好ましい。多段イオン注入では、注入エネルギーが互いに異なる複数回のイオン注入が、同じ平面領域に対して行われる。すなわち、多段イオン注入では、同じ平面領域に対してイオン注入が複数回行われ、それら複数回のイオン注入の注入エネルギーは互いに異なっている。
ｐ＋型半導体領域ＰＲを形成するためのイオン注入ＩＭ１を多段イオン注入により行う場合も、その多段イオン注入を構成する複数回のイオン注入は、イオン注入の方向は変えずに垂直イオン注入とし、かつ、マスク層ＭＫをイオン注入阻止マスクとして機能させる。
ｐ＋型半導体領域ＰＲは、半導体基板ＳＢのかなり深い位置にまで形成することが好ましい。このため、一回のイオン注入だけでｐ＋型半導体領域ＰＲを形成するよりも、多段イオン注入によってｐ＋型半導体領域ＰＲを形成する方が、半導体基板ＳＢのかなり深い位置にまでｐ＋型半導体領域ＰＲをより的確に形成することができるようになる。
イオン注入ＩＭ１を多段イオン注入により行う場合、例えば、１００ｋｅＶ程度から２０００ｋｅＶ程度まで注入エネルギーを変えながら、注入エネルギーが異なるイオン注入を複数回行うことで、ｐ＋型半導体領域ＰＲを形成することができる。
なお、イオン注入ＩＭ１を行う際は、上記図２８に示されるように、周辺回路領域２Ａ全体がマスク層ＭＫで覆われているため、周辺回路領域２Ａの半導体基板ＳＢには不純物は注入（イオン注入）されない。
次に、図３４〜図３８に示されるように、マスク層ＭＫをイオン注入阻止マスクとして用いて半導体基板ＳＢに対してイオン注入ＩＭ２を行う。このイオン注入ＩＭ２では、イオン注入ＩＭ１で注入する不純物の導電型とは逆の導電型の不純物を、半導体基板ＳＢにイオン注入する。すなわち、イオン注入ＩＭ２では、ｎ型の不純物をイオン注入する。
図３６〜図３８では、イオン注入ＩＭ２を矢印で模式的に示してある。矢印の方向が不純物イオン（イオンビーム）の進行方向（入射方向）であり、イオン注入の方向に対応している。イオン注入ＩＭ２は、斜めイオン注入である。また、イオン注入ＩＭ２での注入深さは、イオン注入ＩＭ１での注入深さよりも浅い。
なお、図３４は平面図であるが、図面を見やすくするために、マスク層ＭＫに上記図２４と同様の斜線のハッチングを付し、イオン注入ＩＭ２で不純物イオンが注入される領域にドットのハッチングを付してあり、また、フォトダイオード形成予定領域ＰＤＡを、点線で示してある。また、図３５は、図３４と同じ領域が示されている平面図であるが、素子分離領域ＳＴを上記図１５と同様の斜線のハッチングを付して示し、イオン注入ＩＭ２で不純物イオンが注入される領域をドットのハッチングを付して示してあり、また、フォトダイオード形成予定領域ＰＤＡを点線で示してある。
また、イオン注入ＩＭ２を行う際は、上記図２８に示されるように、周辺回路領域２Ａ全体がマスク層ＭＫで覆われているため、周辺回路領域２Ａの半導体基板ＳＢには不純物は注入（イオン注入）されない。
イオン注入ＩＭ２では、不純物イオンは、半導体基板ＳＢの主面に対して略垂直に入射するのではなく、斜め方向に不純物イオンが入射するように、イオン注入の角度を設定する。すなわち、イオン注入ＩＭ１は、斜めイオン注入である。
なお、斜めイオン注入とは、イオン注入の方向が半導体基板ＳＢの主面の法線方向から傾斜した方向であるイオン注入のことである。斜めイオン注入では、半導体基板ＳＢの主面に対して略垂直ではない斜め方向の入射角で不純物イオンが入射する。また、イオン注入の方向とは、そのイオン注入において、半導体基板ＳＢの主面に対して不純物イオン（イオンビーム）が入射する方向に対応している。
上記イオン注入ＩＭ１では、半導体基板ＳＢの主面において、Ｙ方向に隣り合うフォトダイオード形成予定領域ＰＤＡの間の領域と、Ｘ方向に隣り合うフォトダイオード形成予定領域ＰＤＡの間の領域とに対して、ｐ型不純物がイオン注入される。それに対して、イオン注入ＩＭ２では、半導体基板ＳＢの主面において、Ｙ方向に隣り合うフォトダイオード形成予定領域ＰＤＡの間の領域に対してはイオン注入されるが、Ｘ方向に隣り合うフォトダイオード形成予定領域ＰＤＡの間の領域に対してはイオン注入されないようにする。
具体的には、上記イオン注入ＩＭ１では、垂直イオン注入を適用したため、Ｘ方向に延在する溝ＴＲ１からも、Ｙ方向に延在する溝ＴＲ２からも、半導体基板ＳＢに対して不純物イオンが注入されるため、不純物が注入された平面領域は、開口部ＯＰと平面視でほぼ一致している。一方、イオン注入ＩＭ２では、斜めイオン注入を適用し、Ｘ方向に延在する溝ＴＲ１からは半導体基板ＳＢに対して不純物イオンが注入されるが、溝ＴＲ１と交差する部分を除く溝ＴＲ２からは、マスク層ＭＫに遮蔽されることで、半導体基板ＳＢに対して不純物イオンが注入されないようする。
このため、イオン注入ＩＭ２では、溝ＴＲ１から露出される半導体基板ＳＢに対しては、不純物イオンが注入されるが、溝ＴＲ１と溝ＴＲ２との交差部を除き、溝ＴＲ２から露出される半導体基板ＳＢに対しては、マスク層ＭＫによって遮蔽されることで不純物イオンが注入されないように、イオン注入の方向を設定する。
具体的には、イオン注入ＩＭ２では、Ｘ方向に延在する溝ＴＲ１から露出される半導体基板ＳＢに対しては、マスク層ＭＫで遮蔽されずに不純物イオンが注入され得るように、イオン注入の方向を、半導体基板ＳＢの主面の法線方向とＸ方向との両方に平行な平面に対して、平行な方向としている。別の見方をすると、Ｘ方向に平行でかつ半導体基板ＳＢの主面に対して直交する平面に対して、平行な方向に、イオン注入の方向を設定している。これにより、イオン注入ＩＭ２が斜めイオン注入であっても、Ｘ方向に延在する溝ＴＲ１の底部で半導体基板ＳＢに不純物イオンを注入することができる。
また、溝ＴＲ１と交差する部分を除き、溝ＴＲ２から露出する半導体基板ＳＢに対しては、マスク層ＭＫに遮蔽されることで不純物イオンが注入されないようにするためには、ｔａｎθ＞Ｗ１／Ｈ１が成り立つように、イオン注入ＩＭ２におけるイオン注入の傾斜角（ティルト角）θを設定すればよい。これにより、溝ＴＲ１と溝ＴＲ２との交差部を除き、溝ＴＲ２の底部で半導体基板ＳＢに不純物イオンが注入されないようにすることができる。
従って、イオン注入ＩＭ２については、斜めイオン注入を用い、イオン注入の方向を、半導体基板ＳＢの主面の法線方向とＸ方向との両方に平行な平面に対して、平行な方向にするとともに、ｔａｎθ＞Ｗ１／Ｈ１が成り立つように、イオン注入ＩＭ２におけるイオン注入の傾斜角θを設定することが望ましい。
ここで、Ｈ１は、溝ＴＲ２の側壁の高さのことであり、図３７に示されている。この溝ＴＲ２の側壁の高さＨ１は、溝ＴＲ２に隣接する位置でのマスク層ＭＫの厚みと一致している。また、Ｗ１は、溝ＴＲ２の幅Ｗ１のことであり、Ｙ方向に延在する溝ＴＲ２のＸ方向の幅（寸法）に対応しており、上記図２４と図２６と図３７に示されている。また、θは、イオン注入ＩＭ２におけるイオン注入の傾斜角θのことであり、半導体基板ＳＢの主面の法線方向に対するイオン注入の方向の傾斜角に対応しており、図３７に示されている。すなわち、イオン注入ＩＭ２において、イオン注入の方向（不純物イオンまたはイオンビームの入射方向）と半導体基板ＳＢの主面の法線方向とが成す角度（交差する角度）が、傾斜角θである。傾斜角θは、ティルト角とも称される。
イオン注入ＩＭ２において、半導体基板ＳＢの主面に対する不純物イオン（イオンビーム）の入射角が垂直に近ければ（すなわち傾斜角θが十分に小さければ）、Ｙ方向に延在する溝ＴＲ２の底部でも、マスク層ＭＫで遮蔽されずに不純物イオンが注入される。一方、イオン注入ＩＭ２において、半導体基板ＳＢの主面に対する不純物イオン（イオンビーム）入射角が十分に小さければ（すなわち傾斜角θが十分に大きければ）、溝ＴＲ１と溝ＴＲ２の交差部を除き、溝ＴＲ２の底部では、マスク層ＭＫに遮蔽されることで不純物イオンが注入されなくなる。イオン注入ＩＭ２の傾斜角をθとすると、そのイオン注入ＩＭ２における半導体基板ＳＢの主面に対する不純物イオン（イオンビーム）の入射角は、９０°−θで表される。このため、ｔａｎ（９０°−θ）≧Ｈ１／Ｗ１となるようにイオン注入ＩＭ２におけるイオン注入の傾斜角θを設定した場合は、溝ＴＲ１と溝ＴＲ２の交差部以外において、溝ＴＲ２の底部の半導体基板ＳＢの少なくとも一部に不純物が注入されてしまう。それに対して、ｔａｎ（９０°−θ）＜Ｈ１／Ｗ１が成り立つようにイオン注入ＩＭ２の傾斜角θを設定すれば、溝ＴＲ１と溝ＴＲ２の交差部を除き、溝ＴＲ２の底部で半導体基板ＳＢに不純物が注入されないようにすることができる。ここで、ｔａｎ（９０°−θ）＝１／ｔａｎθであるため、ｔａｎ（９０°−θ）＜Ｈ１／Ｗ１は、ｔａｎθ＞Ｗ１／Ｈ１と等価である。従って、ｔａｎθ＞Ｗ１／Ｈ１が成り立つようにイオン注入ＩＭ２の傾斜角θを設定すれば、溝ＴＲ１と溝ＴＲ２の交差部を除き、溝ＴＲ２の底部において、半導体基板ＳＢに不純物が注入されないようにすることができる。
上記イオン注入ＩＭ１でｐ＋型半導体領域ＰＲを形成するが、半導体基板ＳＢにおいてｐ＋型半導体領域ＰＲはかなり深い位置まで形成することが望ましいため、必然的にマスク層ＭＫの厚みは厚くなり、従って溝ＴＲ２の側壁の高さＨ１は大きくなる。また、画素領域１Ａに形成する画素ＰＵの数を増加させたり、あるいは画素領域１Ａの面積の縮小を図るためには、ｐ＋型半導体領域ＰＲの上記幅Ｗ２を小さくすることが必要になるため、溝ＴＲ２の幅Ｗ１もある程度小さくすることが望ましい。従って、Ｗ１／Ｈ１の値はある程度小さくすることができるため、傾斜角θをそれほど大きくしなくとも、ｔａｎθ＞Ｗ１／Ｈ１が成り立つようにイオン注入ＩＭ２を行うことができる。
また、傾斜角θを大きくし過ぎた場合、アレイ状に配列した複数の画素ＰＵの最外周の画素ＰＵにおいても、Ｙ方向に隣り合うフォトダイオード形成予定領域ＰＤＡの間の半導体基板ＳＢにイオン注入ＩＭ２で不純物イオンを注入できるようにするには、溝ＴＲ２の端部の位置を、フォトダイオード形成予定領域ＰＤＡから離す必要が生じる。しかしながら、これは、画素領域１Ａの周囲にマージン（周辺回路を形成できない領域）を設けることにつながるため、半導体装置の小型化（小面積化）には不利となる。この観点で、イオン注入ＩＭ２の傾斜角θは、ｔａｎθ＞Ｗ１／Ｈ１が成り立つ範囲で、あまり大きくし過ぎない方が望ましく、例えば３０°以下（θ≦３０°）とすることが好ましい。また、イオン注入ＩＭ２の傾斜角θが３０°以下（θ≦３０°）であれば、一般的なイオン注入装置を用いて容易かつ的確にイオン注入ＩＭ２を行うことができる。
また、イオン注入ＩＭ２は、１回のイオン注入により行うことができ、それによってイオン注入ＩＭ２に要する時間を短縮でき、半導体装置のスループットを向上することができる。他の形態として、イオン注入ＩＭ２を複数回のイオン注入により行うこともできる。その場合、イオン注入ＩＭ２を構成する複数回のイオン注入で、イオン注入の方向を同じにする場合と、異ならせる場合とがあり得る。複数回のイオン注入でイオン注入の方向を異ならせる場合は、各イオン注入において、斜めイオン注入を用い、イオン注入の方向を、半導体基板ＳＢの主面の法線方向とＸ方向との両方に平行な平面に対して、平行な方向にするとともに、ｔａｎθ＞Ｗ１／Ｈ１が成り立つようにする。
図３４および図３５では、イオン注入ＩＭ２で不純物イオンが注入される領域にドットのハッチングを付して示してある。図３４および図３５にも示されるように、イオン注入ＩＭ２で不純物が注入された平面領域は、Ｘ方向に延在する溝ＴＲ１と平面視でほぼ一致している。しかしながら、イオン注入ＩＭ２においては、溝ＴＲ１と溝Ｔ２の交差部を除き、溝ＴＲ２と平面視で重なる位置では、半導体基板ＳＢに対して不純物イオンは注入されない。
このため、Ｘ方向に延在する溝ＴＲ１と平面視で重なる位置では、半導体基板ＳＢ（素子分離領域ＳＴを含む）に対して、イオン注入ＩＭ１で不純物イオンが注入され、かつ、イオン注入ＩＭ２でも不純物イオンが注入される。一方、溝ＴＲ１と溝ＴＲ２の交差部を除き、溝ＴＲ２と平面視で重なる位置では、半導体基板ＳＢに対して、イオン注入ＩＭ１で不純物イオンが注入されるが、イオン注入ＩＭ２では不純物イオンは注入されない。
イオン注入ＩＭ１は、ｐ＋型半導体領域ＰＲを形成するために行う。このため、イオン注入ＩＭ１では、ｐ型の不純物をイオン注入する。
一方、イオン注入ＩＭ２は、Ｙ方向に隣り合うフォトダイオード形成予定領域ＰＤＡの間に後で形成するトランジスタ、具体的には、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとのチャネル形成領域の不純物濃度を調整するために行う。このため、イオン注入ＩＭ２は、Ｙ方向に隣り合うフォトダイオードＰＤ間に形成するトランジスタのチャネルドープイオン注入としての機能を有している。イオン注入ＩＭ２で増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとのチャネル形成用域の不純物濃度を調整することで、それらのトランジスタＡＭＩ，ＳＥＬ，ＲＳＴのしきい値電圧を所望の値に制御することができる。
イオン注入ＩＭ２では、ｎ型不純物をイオン注入することが望ましい。なぜなら、イオン注入ＩＭ１では、ｐ型不純物をイオン注入するため、そのｐ型不純物が増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとを形成するための活性領域の半導体基板ＳＢの表層部にもある程度注入されてしまうためである。イオン注入ＩＭ１で増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとを形成する活性領域の半導体基板ＳＢの表層部にｐ型不純物が注入されてしまうと、それらのトランジスタＡＭＩ，ＳＥＬ，ＲＳＴのチャネル形成領域のｐ型不純物濃度が過剰になり、それらのトランジスタＡＭＩ，ＳＥＬ，ＲＳＴのしきい値電圧が所望の値からずれてしまう虞がある。
このため、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとを形成する活性領域の半導体基板ＳＢの表層部にイオン注入ＩＭ１の際に注入されたｐ型不純物を、イオン注入ＩＭ２でｎ型不純物をイオン注入することにより、補償することができる。イオン注入ＩＭ２で注入するｎ型不純物の量は、所望の値に調整できるので、イオン注入ＩＭ１の条件（注入エネルギー、ドーズ量、イオン注入の回数など）を考慮して、イオン注入ＩＭ２の条件（注入エネルギー、ドーズ量など）を設定することができる。これにより、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとのチャネル形成領域の不純物濃度を所望の値（最適な値）に制御することができ、それらのトランジスタＡＭＩ，ＳＥＬ，ＲＳＴのしきい値電圧を所望の値（最適な値）に制御することができる。
なお、後で形成する転送トランジスタＴＸのチャネル形成領域は、溝ＴＲ１，ＴＲ２とは平面視で重ならずに、マスク層ＭＫで覆われるように、溝ＴＲ１，ＴＲ２が設計されている。なぜなら、ｐ＋型半導体領域ＰＲは、平面視で転送トランジスタＴＸのチャネル形成領域とは重ならないように、転送トランジスタＴＸのチャネル形成領域からある程度離れるように形成するからである。このため、イオン注入ＩＭ１は、転送トランジスタＴＸのチャネル形成領域の不純物濃度には、ほとんど影響しない。このため、後で形成する転送トランジスタＴＸのチャネル形成領域には、イオン注入ＩＭ１でもイオン注入ＩＭ２でも、不純物が注入されないことになるが、イオン注入ＩＭ１でｐ型不純物が注入されないため、イオン注入ＩＭ２でｎ型不純物を注入しなくとも、問題は生じにくい。
一方、後で形成する増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとのチャネル形成領域は、溝ＴＲ１と平面視で重なっているため、マスク層ＭＫで覆われない。もしも、後で形成する増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとのチャネル形成領域が、マスク層ＭＫで覆われるように溝ＴＲ１，ＴＲ２を設計しようとすると、Ｙ方向に隣り合うフォトダイオードＰＤの間隔Ｐ２（上記図５参照）を大きくする必要がある。しかしながら、Ｙ方向に隣り合うフォトダイオードＰＤの間隔Ｐ２を大きくすることは、画素領域１Ａに配置できる画素（ＰＵ）の数を低減させ、また、画素（ＰＵ）の数が同じ場合には、画素領域１Ａの面積を増大させることにつながってしまう。このため、後で形成する増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとのチャネル形成領域は、溝ＴＲ１と平面視で重なることになる。従って、後で形成する増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとのチャネル形成領域には、イオン注入ＩＭ１でｐ型不純物が注入されてしまう分、イオン注入ＩＭ２でｎ型不純物を注入してｐ型不純物を補償し、不純物濃度を調整することが必要になる。
また、本実施の形態では、イオン注入ＩＭ２において、溝ＴＲ１と溝ＴＲ２の交差部を除く溝ＴＲ２と平面視で重なる位置では、半導体基板ＳＢに対して不純物イオンが注入されないようにしている。すなわち、Ｘ方向に隣り合うフォトダイオード形成予定領域ＰＤＡの間の領域には、イオン注入ＩＭ２で不純物が注入されないようにしている。その理由は、Ｘ方向に隣り合うフォトダイオードＰＤ（ｎ型半導体領域ＮＷ）同士のリークを、できるだけ抑制または防止するためである。
すなわち、本実施の形態とは異なり、イオン注入ＩＭ２において、溝ＴＲ２と平面視で重なる位置で半導体基板ＳＢに対して不純物イオンが注入され、それによって、Ｘ方向に隣り合うフォトダイオード形成予定領域ＰＤＡの間の領域に、イオン注入ＩＭ２で不純物が注入された場合を仮定する。しかしながら、この場合、Ｘ方向に隣り合うフォトダイオードＰＤ（ｎ型半導体領域ＮＷ）同士のリークを増大させる虞がある。すなわち、Ｘ方向に隣り合うフォトダイオードＰＤを構成するｎ型半導体領域ＮＷ同士は、間にｐ型の半導体領域（ｐ型ウエルＰＷ１およびｐ＋型半導体領域ＰＲ）が介在している。もしも、Ｘ方向に隣り合うフォトダイオードＰＤ（ｎ型半導体領域ＮＷ）の間にイオン注入ＩＭ２でｎ型不純物が注入されてしまうと、Ｘ方向に隣り合うフォトダイオードＰＤを構成するｎ型半導体領域ＮＷ同士がリークしやすくなる。つまり、Ｘ方向に隣り合うｎ型半導体領域ＮＷの間にｎ型領域（ｎ型層）が形成されてしまい、そのｎ型領域を介してリークしやすくなる虞がある。このため、Ｘ方向に隣り合うフォトダイオードＰＤ（ｎ型半導体領域ＮＷ）の間には、ｎ型不純物が注入されることができるだけ生じないようにすることが望ましい。
それに対して、本実施の形態では、イオン注入ＩＭ２において、溝ＴＲ１と溝ＴＲ２の交差部を除く溝ＴＲ２と平面視で重なる位置では、半導体基板ＳＢに対して不純物イオンが注入されないようにしている。このため、Ｘ方向に隣り合うフォトダイオード形成予定領域ＰＤＡの間の領域には、イオン注入ＩＭ２で不純物が注入されないで済む。これにより、Ｘ方向に隣り合うフォトダイオードＰＤ（ｎ型半導体領域ＮＷ）の間に、ｐ型ウエルＰＷ１やｐ＋型半導体領域ＰＲとは逆導電型のｎ型不純物が導入されるのを防ぐことができるため、Ｘ方向に隣り合うフォトダイオードＰＤ（ｎ型半導体領域ＮＷ）同士のリークを抑制または防止することができる。
一方、Ｙ方向に隣り合うフォトダイオード形成予定領域ＰＤＡの間には、ｐ＋型半導体領域ＰＲだけでなく素子分離領域ＳＴも形成されている。このため、イオン注入ＩＭ２でＹ方向に隣り合うフォトダイオード形成予定領域ＰＤＡの間にｎ型不純物が注入されても、Ｘ方向に隣り合うフォトダイオードＰＤ（ｎ型半導体領域ＮＷ）同士のリークへの影響は少なくて済む。
また、ｐ＋型半導体領域ＰＲは、半導体基板ＳＢの主面からある程度（例えば素子分離領域ＳＴの深さ程度）離れて形成することができる。しかしながら、イオン注入ＩＭ１においては、飛来した不純物イオンが半導体基板ＳＢに入射する前に溝ＴＲ１，ＴＲ２の側壁に衝突してエネルギーを減衰し、その後、半導体基板ＳＢに入射する現象が生じ得る。この場合、エネルギーが減衰した不純物イオンは、半導体基板ＳＢの浅い位置に留まり、チャネル形成領域のｐ型不純物濃度を増大させるように作用してしまう。しかも、イオン注入ＩＭ１を多段イオン注入により行うと、イオン注入の回数が多い分、この現象の発生頻度が増加し、チャネル形成領域のｐ型不純物濃度をますます増大させてしまう。また、ｐ＋型半導体領域ＰＲは、半導体基板ＳＢのかなり深い位置にまで形成することが望ましいが、その場合、マスク層ＭＫがイオン注入阻止マスクとして機能できるように、マスク層ＭＫの厚みを厚くする必要があり、これは、マスク層ＭＫの溝ＴＲ１，ＴＲ２の側壁の高さが高くなることにつながる。マスク層ＭＫの溝ＴＲ１，ＴＲ２の側壁の高さが高くなると、イオン注入ＩＭ１において、飛来した不純物イオンが半導体基板ＳＢに入射する前に溝ＴＲ１，ＴＲ２の側壁に衝突してエネルギーを減衰し、その後、半導体基板ＳＢに入射する現象の発生頻度が増加してしまう。このため、チャネル形成領域のｐ型不純物濃度をますます増大させてしまう。
それに対して、本実施の形態では、溝ＴＲ１と平面視で重なる領域において、イオン注入ＩＭ２でｎ型不純物をイオン注入することにより、イオン注入ＩＭ１で半導体基板ＳＢの表層部に注入されたｐ型不純物を補償することができ、半導体基板ＳＢの表層部の不純物濃度を制御することができる。これにより、溝ＴＲ１と平面視で重なる領域に後で形成されるトランジスタ（ＡＭＩ，ＳＥＬ，ＲＳＴ）のチャネル形成領域の不純物濃度を所望の値（最適な値）に制御することができ、そのトランジスタ（ＡＭＩ，ＳＥＬ，ＲＳＴ）のしきい値電圧を所望の値（最適な値）に制御することができる。
一方、平面視において、Ｘ方向と隣り合うフォトダイオード形成予定領域ＰＤＡの間の領域では、トランジスタを形成しないため、イオン注入ＩＭ１で半導体基板ＳＢの表層部にｐ型不純物が注入されたとしても、問題は生じずに済む。
なお、図３６および図３８では、半導体基板ＳＢにおいて、イオン注入ＩＭ２によって不純物が導入（注入）された領域（半導体領域）を、チャネルドープ層ＣＤとして示してある。なお、イオン注入ＩＭ２において、溝ＴＲ１と平面視で重なる領域では、半導体基板ＳＢであっても素子分離領域ＳＴであっても、不純物イオンが注入され得る。このため、溝ＴＲ１から露出される部分の素子分離領域ＳＴの表層部にも、イオン注入ＩＭ２で不純物が注入される。
図３７には、溝ＴＲ１ではなく溝ＴＲ２を横切る断面が示されているため、図３７の断面ではチャネルドープ層ＣＤは形成されない。すなわち、溝ＴＲ１と溝ＴＲ２との交差部を除き、溝ＴＲ２から露出される部分の半導体基板ＳＢにはチャネルドープ層ＣＤは形成されない。
図３６および図３８に示されるように、チャネルドープ層ＣＤは、溝ＴＲ１から露出される部分の半導体基板ＳＢの表層部に形成される。チャネルドープ層ＣＤの深さは、素子分離領域ＳＴの深さよりも浅いことが好ましい。すなわち、チャネルドープ層ＣＤの底面（下面）は、素子分離領域ＳＴの底面（下面）よりも浅いことが好ましい。言い換えると、素子分離領域ＳＴの底面（下面）は、チャネルドープ層ＣＤの底面（下面）よりも深いことが好ましい。従って、イオン注入ＩＭ２における不純物イオンの注入深さは、素子分離領域ＳＴの深さよりも浅いことが好ましい。これにより、イオン注入ＩＭ２を行った際に、素子分離領域ＳＴの底面（下面）よりも深い位置にはｎ型不純物イオンが注入されずに済むため、イオン注入ＩＭ２で注入されたｎ型不純物が、Ｙ方向に隣り合うフォトダイオードＰＤ同士のリークの原因になるのを、防ぐことができる。
また、イオン注入ＩＭ２での注入深さは、イオン注入ＩＭ１での注入深さよりも浅くしている。すなわち、半導体基板ＳＢにおいて、イオン注入ＩＭ２で不純物イオンが注入される深さは、イオン注入ＩＭ１で不純物イオンが注入される深さよりも浅くなっている。つまり、ｐ＋型半導体領域ＰＲは、チャネルドープ層ＣＤの底面（下面）よりもかなり深い位置まで形成されている。このため、注入する不純物イオンの種類にもよるが、イオン注入ＩＭ２の注入エネルギーは、イオン注入ＩＭ２の注入エネルギーよりも小さくすることができる。
イオン注入ＩＭ２での注入深さを、イオン注入ＩＭ１での注入深さよりも浅くする理由は、イオン注入ＩＭ１で注入されたｐ型不純物をイオン注入ＩＭ２で注入したｎ型不純物で補償することが求められるのは、トランジスタのチャネル形成領域として機能し得る半導体基板ＳＢの表層部だからである。イオン注入ＩＭ２で深い位置までｎ型不純物イオンを注入してしまうと、溝ＴＲ１と平面視で重なる領域にせっかく形成したｐ＋型半導体領域ＰＲの不純物濃度が、イオン注入ＩＭ２によって低下してしまう虞があり、ｐ＋型半導体領域ＰＲの機能が低下する虞がある。このため、イオン注入ＩＭ２では、注入深さを浅く設定している。
また、本実施の形態では、同じ（共通の）マスク層ＭＫをイオン注入阻止マスクとして用いて、イオン注入ＩＭ１とイオン注入ＩＭ２とを行っている。このため、イオン注入ＩＭ１とイオン注入ＩＭ２とを別々のマスク層（フォトレジストパターン）をイオン注入阻止マスクとして用いて行う場合に比べて、マスク層（フォトレジストパターン）形成工程を減らせる分、半導体装置の製造工程数を低減することができる。すなわち、フォトレジスト層の塗布工程、露光工程、現像工程およびフォトレジスト層の除去工程を減らすことができる。これにより、半導体装置の製造時間を短縮することができる。また、半導体装置の製造コストを低減することができる。また、半導体装置のスループットを向上させることができる。
また、フォトレジストパターンの形成工程とその後の除去工程は、半導体基板ＳＢの削れや汚染を招く虞があるため、できるだけ削減することが望ましい。また、半導体基板ＳＢにフォトダイオードＰＤのような受光素子（光電変換素子）を形成する場合は、半導体基板ＳＢの表面状態が特性に影響を与えやすいため、フォトレジストパターンの形成工程とその後の除去工程はできるだけ削減して、半導体基板ＳＢの削れや汚染を防ぐことが望ましい。このため、本実施の形態のように、同じ（共通の）マスク層ＭＫを用いて、イオン注入ＩＭ１とイオン注入ＩＭ２とを行うことで、フォトレジストパターンの形成工程とその後の除去工程を減らすことができるため、フォトレジストパターンの形成工程とその後の除去工程とに起因して半導体基板ＳＢの削れや汚染が生じるのを抑制または防止することができる。これにより、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の信頼性を向上させることができる。また、半導体装置の性能を向上させることができる。
また、本実施の形態では、マスク層ＭＫを形成した後、イオン注入ＩＭ１を先に行ってから、その後でイオン注入ＩＭ２を行っている。他の形態として、マスク層ＭＫを形成した後、イオン注入ＩＭ２を先に行ってから、その後でイオン注入ＩＭ１を行うこともできる。また、イオン注入ＩＭ１を多段イオン注入により行う場合は、その多段イオン注入の途中でイオン注入ＩＭ２を行うこともできる。いずれにしても、イオン注入ＩＭ１とイオン注入ＩＭ２とは、同じマスク層ＭＫを用いて行う。但し、イオン注入ＩＭ１とイオン注入ＩＭ２とは、注入するイオン種が異なり、また、イオン注入の方向が異なるため、イオン注入ＩＭ１を多段イオン注入により行う場合であっても、その多段イオン注入の途中でイオン注入ＩＭ２を行うのではなく、多段イオン注入全体が終了した後か、あるいは、多段イオン注入を行う前に、イオン注入ＩＭ２を行うことが好ましい。これにより、イオン注入ＩＭ１，ＩＭ２に要する時間や手間を減らすことができる。
本実施の形態においては、周辺回路領域２Ａに形成するｎチャネル型の周辺トランジスタＬＴ用のチャネルドープイオン注入を行う際に、画素領域１Ａに形成するトランジスタ（転送トランジスタＴＸ、増幅トランジスタＡＭＩ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴに対応）のチャネルドープイオン注入も一緒に行うこともできる。この場合、もしもイオン注入ＩＭ１とイオン注入ＩＭ２のどちらも行わなければ、周辺回路領域２Ａのｎチャネル型の周辺トランジスタＬＴのチャネル形成領域の不純物濃度と、画素領域１Ａのトランジスタ（ＴＸ，ＡＭＩ，ＳＥＬ，ＲＳＴ）のチャネル形成領域の不純物濃度とをほぼ同じできる。この場合、周辺回路領域２Ａのｎチャネル型の周辺トランジスタＬＴと画素領域１Ａのトランジスタ（ＴＸ，ＡＭＩ，ＳＥＬ，ＲＳＴ）のしきい値電圧をほぼ同じにすることができる。
しかしながら、イオン注入ＩＭ１は、隣り合うフォトダイオードＰＤ間の分離用のｐ＋型半導体領域ＰＲを形成するために行うものであり、フォトダイオードＰＤのような光電変換素子を有する半導体装置の信頼性や性能を向上させるには、重要である。このため、本実施の形態では、イオン注入ＩＭ１を行ってｐ＋型半導体領域ＰＲを形成している。このため、本実施の形態では、イオン注入ＩＭ１を行ってｐ＋型半導体領域ＰＲを形成することで、イオン注入ＩＭ１を行わずにｐ＋型半導体領域ＰＲを形成しない場合に比べて、半導体装置の信頼性や性能を向上させることができる。
しかしながら、もしも、イオン注入ＩＭ１は行うが、イオン注入ＩＭ２を行わなければ、イオン注入ＩＭ１でｐ型不純物が注入されてしまった分、周辺回路領域２Ａのｎチャネル型の周辺トランジスタＬＴのチャネル形成領域よりも、画素領域１Ａのトランジスタ（ＡＭＩ，ＳＥＬ，ＲＳＴ）のチャネル形成領域の方が、ｐ型不純物濃度が高くなってしまう。この場合、周辺回路領域２Ａのｎチャネル型の周辺トランジスタＬＴと、画素領域１Ａのトランジスタ（ＡＭＩ，ＳＥＬ，ＲＳＴ）とで、しきい値電圧が相違してしまい、しきい値電圧の差が大きくなってしまうため、半導体装置内の回路の制御を行いにくくなってしまう。
それに対して、本実施の形態では、イオン注入ＩＭ１を行ってｐ＋型半導体領域ＰＲを形成するだけでなく、イオン注入ＩＭ２も行っている。このため、画素領域１Ａのトランジスタ（ＡＭＩ，ＳＥＬ，ＲＳＴ）の活性領域の半導体基板ＳＢの表層部において、イオン注入ＩＭ１で注入された分のｐ型不純物を、イオン注入ＩＭ２で注入したｎ型不純物で補償することができる。これにより、周辺回路領域２Ａのｎチャネル型の周辺トランジスタＬＴのチャネル形成領域の不純物濃度と、画素領域１Ａのトランジスタ（ＴＸ，ＡＭＩ，ＳＥＬ，ＲＳＴ）のチャネル形成領域の不純物濃度とをほぼ同じにすることができるようになる。従って、周辺回路領域２Ａのｎチャネル型の周辺トランジスタＬＴと画素領域１Ａのトランジスタ（ＴＸ，ＡＭＩ，ＳＥＬ，ＲＳＴ）のしきい値電圧をほぼ同じにすることができるようになる。このため、半導体装置内の回路の制御を行いやすくなり、半導体装置の性能向上を図ることができる。
このようにしてイオン注入ＩＭ２を行った後、マスク層ＭＫを除去する。
次に、図３９〜図４３に示されるように、ゲート電極ＧＴ，ＧＥ，ＧＬを形成する。ゲート電極ＧＴ，ＧＥ，ＧＬは、半導体基板ＳＢ上にゲート絶縁膜ＧＦを介して形成される。ゲート電極ＧＴ，ＧＥ，ＧＬ形成工程は、例えば次のようにして行うことができる。
すなわち、まず、半導体基板ＳＢの主面を洗浄処理などにより清浄化してから、半導体基板ＳＢの主面にゲート絶縁膜ＧＦ用の絶縁膜（例えば酸化シリコン膜）を熱酸化法などを用いて形成する。それから、半導体基板ＳＢ上に、すなわちゲート絶縁膜ＧＦ用の絶縁膜上に、ゲート電極用の導電膜（例えばドープトポリシリコン膜）をＣＶＤ（Chemical Vapor Deposition）法などを用いて形成した後、このゲート電極用の導電膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングする。これにより、パターニングされた導電膜からなるゲート電極ＧＴ，ＧＥ，ＧＬを形成することができる。
ゲート電極ＧＴは、転送トランジスタＴＸのゲート電極として機能し、画素領域１Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜ＧＦを介して形成される。また、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとの各ゲート電極ＧＥは、画素領域１Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上にゲート絶縁膜ＧＦを介して形成される。また、周辺トランジスタＬＴのゲート電極ＧＬは、周辺回路領域２Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ４）上にゲート絶縁膜ＧＦを介して形成される。各ゲート電極ＧＴ，ＧＥ，ＧＬは、一部が素子分離領域ＳＴ上に位置していてもよい。
次に、図４４〜図４８に示されるように、画素領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）に、ｎ型半導体領域ＮＷをイオン注入により形成する。ｎ型半導体領域ＮＷは、画素領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）にリン（Ｐ）またヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、形成することができる。
ｎ型半導体領域ＮＷは、フォトダイオードＰＤを形成するためのｎ型半導体領域であり、ｎ型半導体領域ＮＷ（の底面）の深さは、ｐ型ウエルＰＷ１（の底面）の深さよりも浅く、ｎ型半導体領域ＮＷは、ｐ型ウエルＰＷ１に内包されるように形成される。ｎ型半導体領域ＮＷは、ｐ型ウエルＰＷ１に内包されるように形成されるため、ｎ型半導体領域ＮＷの底面と側面とは、ｐ型ウエルＰＷ１に接している。
ｎ型半導体領域ＮＷを形成するためのイオン注入の際には、ｎ型半導体領域ＮＷ形成予定領域に開口部を有するフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成しておき、そのフォトレジストパターンをイオン注入阻止マスクとして用いてｎ型不純物をイオン注入することにより、ｎ型半導体領域ＮＷを形成することができる。この際、画素領域１Ａの半導体基板ＳＢにおいて、後でｎ型半導体領域ＮＲが形成される予定の領域や、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとが形成されている活性領域は、フォトレジストパターン（図示せず）で覆われているため、不純物イオンは注入されない。また、この際、周辺回路領域２Ａは全体がフォトレジストパターンで覆われているため、周辺回路領域２Ａの半導体基板ＳＢには不純物イオンは注入されない。つまり、ｎ型半導体領域ＮＷを形成するためのイオン注入の際には、ｎ型半導体領域ＮＷ形成予定領域以外の半導体基板ＳＢは、フォトレジストパターン（図示せず）で覆っておき、ｎ型半導体領域ＮＷ形成予定領域に選択的にｎ型不純物をイオン注入する。その後、フォトレジストパターン（図示せず）は除去される。
次に、画素領域１Ａの半導体基板ＳＢに、ｐ＋型半導体領域ＨＰをイオン注入により形成する。ｐ＋型半導体領域ＨＰは、画素領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、形成することができる。
ｐ＋型半導体領域ＨＰは、ｐ型不純物が高濃度で導入（ドープ）されたｐ＋型の半導体領域であり、ｐ＋型半導体領域ＨＰの不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高い。ｐ＋型半導体領域ＨＰ（の底面）の深さは、ｎ型半導体領域ＮＷ（の底面）の深さよりも浅く、ｐ＋型半導体領域ＨＰは、主として、ｎ型半導体領域ＮＷの表層部分に形成される。
ｐ＋型半導体領域ＨＰを形成するためのイオン注入の際には、ｐ＋型半導体領域ＨＰ形成予定領域に開口部を有するフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成しておき、そのフォトレジストパターンをイオン注入阻止マスクとして用いてｐ型不純物をイオン注入することにより、ｐ＋型半導体領域ＨＰを形成することができる。この際、画素領域１Ａの半導体基板ＳＢにおいて、後でｎ型半導体領域ＮＲが形成される予定の領域や、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとが形成されている活性領域は、フォトレジストパターン（図示せず）で覆われているため、不純物イオンは注入されない。また、この際、周辺回路領域２Ａは全体がフォトレジストパターンで覆われているため、周辺回路領域２Ａの半導体基板ＳＢには不純物イオンは注入されない。つまり、ｐ＋型半導体領域ＨＰを形成するためのイオン注入の際には、ｐ＋型半導体領域ＨＰ形成予定領域以外の半導体基板ＳＢは、フォトレジストパターン（図示せず）で覆っておき、ｐ＋型半導体領域ＨＰ形成予定領域に選択的にｐ型不純物をイオン注入する。その後、フォトレジストパターン（図示せず）は除去される。
ｐ型ウエルＰＷ１とｎ型半導体領域ＮＷとｐ＋型半導体領域ＨＰとによって、フォトダイオード（ＰＮ接合ダイオード）ＰＤが形成される。
ｐ＋型半導体領域ＨＰをイオン注入によって形成した後、結晶欠陥（主としてイオン注入に起因した結晶欠陥）を回復させるためのアニール処理、すなわち熱処理を行うことが好ましい。このアニール処理により、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＨＰなどの結晶欠陥を回復させることができる。また、このアニール処理によって、イオン注入された領域（例えばｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＨＰ）の結晶欠陥が回復するとともに、注入された不純物を活性化させることもできる。
次に、図４９〜図５２に示されるように、ｎ型半導体領域ＮＲと、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとの各ソース・ドレイン領域ＳＤと、周辺トランジスタＬＴのソース・ドレイン領域ＳＤＬとを形成する。ｎ型半導体領域ＮＲ、ソース・ドレイン領域ＳＤおよびソース・ドレイン領域ＳＤＬは、それぞれ、ｎ型不純物のイオン注入により形成することができる。ｎ型半導体領域ＮＲとソース・ドレイン領域ＳＤとソース・ドレイン領域ＳＤＬとは、同じイオン注入により形成しても、異なるイオン注入により形成してもよく、いずれにしても、半導体基板ＳＢに対してｎ型不純物をイオン注入することにより形成される。
また、イオン注入により低不純物濃度のｎ型のエクステンション領域を形成してから、ゲート電極ＧＴ，ＧＥ，ＧＬの側壁上にサイドウォールスペーサと称される側壁絶縁膜を形成し、その後、イオン注入によりｎ型半導体領域ＮＲ、ソース・ドレイン領域ＳＤおよびソース・ドレイン領域ＳＤＬを形成することもできる。この場合、ｎ型半導体領域ＮＲとソース・ドレイン領域ＳＤとソース・ドレイン領域ＳＤＬとは、ＬＤＤ構造を有したものとなる。また、ｎ型半導体領域ＮＲとソース・ドレイン領域ＳＤとソース・ドレイン領域ＳＤＬとにおいて、ＬＤＤ構造を適用したものと適用しないものとを混在させることもできる。
ｎ型半導体領域ＮＲは、ゲート電極ＧＴの両側のうちのドレイン側の半導体基板ＳＢ（ｐ型ウエルＰＷ１）中に形成される。なお、ドレイン側は、ｎ型半導体領域ＮＷが形成されている側とは反対側に対応している。また、ソース・ドレイン領域ＳＤは、ゲート電極ＧＥの両側の半導体基板ＳＢ（ｐ型ウエルＰＷ３）中に形成される。また、ソース・ドレイン領域ＳＤＬは、ゲート電極ＧＬの両側の半導体基板ＳＢ（ｐ型ウエルＰＷ４）中に形成される。
次に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
このようにして、画素領域１Ａの半導体基板ＳＢに、フォトダイオードＰＤ、転送トランジスタＴＸ、増幅トランジスタＡＭＩ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴが形成され、周辺回路領域２Ａの半導体基板ＳＢに、周辺トランジスタＬＴが形成される。
次に、上記図１０〜図１４に示されるように、半導体基板ＳＢの主面上に絶縁膜を形成してから、この絶縁膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、画素領域１Ａにキャップ絶縁膜（保護膜）ＣＰを形成する。キャップ絶縁膜ＣＰは、例えば酸化シリコン膜などにより形成することができる。他の形態として、キャップ絶縁膜ＣＰを、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＨＰを形成した後で、かつ、ｎ型半導体領域ＮＲおよびソース・ドレイン領域ＳＤ，ＳＤＬを形成する前に、形成することもできる。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎ型半導体領域ＮＲ、ソース・ドレイン領域ＳＤ、ソース・ドレイン領域ＳＤＬおよびゲート電極ＧＴ，ＧＥ，ＧＬの各上部などに、ニッケルシリサイドまたはコバルトシリサイドなどからなる低抵抗の金属シリサイド層（図示せず）を形成することもできる。この金属シリサイド層を形成することにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
次に、上記図１０〜図１４に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＴ，ＧＥ，ＧＬおよびキャップ絶縁膜ＣＰを覆うように、絶縁膜として層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１の成膜後、層間絶縁膜ＩＬ１の表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨するなどして、層間絶縁膜ＩＬ１の上面を平坦化することもできる。
次に、上記図１０〜図１４に示されるように、層間絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホール（貫通孔）を形成する。それから、層間絶縁膜ＩＬ１のコンタクトホール内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。プラグＰＧは、例えば、層間絶縁膜ＩＬ１上に、コンタクトホール内を埋め込むようにプラグＰＧ用の導電膜を形成してから、コンタクトホールの外部の不要な導電膜をＣＭＰ法またはエッチバック法などによって除去することにより、形成することができる。
次に、上記図１０〜図１４に示されるように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２〜ＩＬ４および配線Ｍ１〜Ｍ３を形成する。
例えば、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２を形成してから、その層間絶縁膜ＩＬ２に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝を形成する。それから、配線溝の底面および内壁上を含む層間絶縁膜ＩＬ２上にバリア導体膜を形成してから、バリア導体膜上にシード膜として薄い銅膜をスパッタリング法などで堆積した後、電解めっき法によりシード膜上に主導体膜として銅めっき膜を堆積し、この銅めっき膜により配線溝の内部を埋め込む。その後、配線溝の外部の不要な銅めっき膜、シード膜およびバリア導体膜をＣＭＰ法などにより除去することにより、配線溝内に、第１層目の配線Ｍ１を形成することができる。
更に、同様にして、上記図１０〜図１４に示されるように、配線Ｍ１を形成した層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成し、層間絶縁膜ＩＬ３中に配線Ｍ２を形成し、配線Ｍ２を形成した層間絶縁膜ＩＬ３上に層間絶縁膜ＩＬ４を形成し、層間絶縁膜ＩＬ４中に配線Ｍ３を形成する。配線Ｍ１は、シングルダマシン法により形成したが、配線Ｍ２および配線Ｍ３は、シングルダマシン法またはデュアルダマシン法により形成することができる。
なお、層間絶縁膜ＩＬ３中には、配線Ｍ２と配線Ｍ１との間に配置されて配線Ｍ２と配線Ｍ１とを接続するビア部も形成され、層間絶縁膜ＩＬ４中には、配線Ｍ３と配線Ｍ２との間に配置されて配線Ｍ３と配線Ｍ２とを接続するビア部も形成される。
次に、最上層の層間絶縁膜ＩＬ４上に、フォトダイオードＰＤを構成するｎ型半導体領域ＮＷと平面視において重なるように、オンチップレンズとしてのマイクロレンズ（図示せず）を取り付けることもできる。また、マイクロレンズと層間絶縁膜ＩＬ４との間にカラーフィルタを設けてもよい。
以上の工程により、本実施の形態の半導体装置を製造することができる。
また、本実施の形態では、フォトダイオードＰＤ（ｎ型半導体領域ＮＷ）に蓄積されて転送トランジスタＴＸによってフローティングディフュージョンＦＤ（ｎ型半導体領域ＮＲ）に転送される電荷は、電子である。他の形態として、本実施の形態で説明した導電型を反対にすることも可能であり、その場合、フォトダイオードＰＤに蓄積されて転送トランジスタＴＸによってフローティングディフュージョンＦＤに転送される電荷は、正孔（ホール）になる。但し、正孔（ホール）よりも電子の方が移動度が高いため、本実施の形態を適用し、フォトダイオードＰＤに蓄積されて転送トランジスタＴＸによってフローティングディフュージョンＦＤに転送される電荷を電子とする方が、より好ましい。
＜主要な特徴と効果について＞
本実施の形態の各種の特徴と効果については既に上述しているが、ここでは主要な特徴のうちの一部について、説明する。
本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢの主面にＸ方向およびＸ方向に交差するＹ方向にアレイ状に配置された複数のフォトダイオードＰＤと、半導体基板ＳＢに各フォトダイオードＰＤを平面視で囲むように形成されたｐ＋型半導体領域ＰＲと、半導体基板ＳＢの主面のＹ方向に隣り合うフォトダイオードＰＤ間に配置された複数のトランジスタとを有している。フォトダイオードＰＤは、光電変換素子として形成されている。
そして、本実施の形態の半導体装置の製造工程は、半導体基板ＳＢ上に、ｐ＋型半導体領域ＰＲが形成される予定領域を開口する開口部ＯＰを有するマスク層ＭＫを形成する工程と、このマスク層ＭＫをイオン注入阻止マスクとして用いて半導体基板ＳＢにｐ型不純物をイオン注入することにより、半導体基板ＳＢにｐ＋型半導体領域ＰＲを形成する工程（イオン注入ＩＭ１）とを有している。半導体装置の製造工程は、更に、マスク層ＭＫをイオン注入阻止マスクとして用いて、半導体基板ＳＢにｎ型の不純物をイオン注入する工程（イオン注入ＩＭ２）を有している。そして、マスク層ＭＫをイオン注入阻止マスクとして用いて半導体基板ＳＢにｎ型の不純物をイオン注入する工程（イオン注入ＩＭ２）では、半導体基板ＳＢの主面において、Ｙ方向に隣り合うフォトダイオードＰＤ間の領域に対応する第１領域に対してはイオン注入されるが、Ｘ方向に隣り合うフォトダイオードＰＤ間の領域に対応する第２領域に対してはイオン注入されない。
本実施の形態では、Ｙ方向に隣り合うフォトダイオードＰＤ間の領域に対応する第１領域に対しては、上記ｎ型の不純物をイオン注入する工程（イオン注入ＩＭ２）でｎ型不純物が注入されるため、Ｙ方向に隣り合うフォトダイオードＰＤ間に配置するトランジスタの特性を制御することができる。例えば、Ｙ方向に隣り合うフォトダイオードＰＤ間に配置したトランジスタのチャネル形成領域の不純物濃度を調整して、しきい値電圧を所望の値に制御することができる。一方、Ｘ方向に隣り合うフォトダイオードＰＤ間の領域に対応する第２領域に対しては、上記ｎ型の不純物をイオン注入する工程（イオン注入ＩＭ２）でｎ型不純物が注入されないため、Ｘ方向に隣り合うフォトダイオードＰＤ間のｐ＋型半導体領域ＰＲの機能を、ｎ型不純物の注入が低下させてしまうのを防止することができる。従って、半導体装置の性能を向上させることができ、また、信頼性を向上させることができる。また、ｐ＋型半導体領域ＰＲを形成するためのｐ型不純物のイオン注入（イオン注入ＩＭ１）と、ｎ型の不純物のイオン注入（イオン注入ＩＭ２）とを、同じマスク層ＭＫを用いて行っている。このため、半導体装置の製造工程数を低減することができる。従って、半導体装置の製造コストを低減することができる。また、イオン注入用のマスク層を形成する工程とその除去工程とを減らすことができるため、半導体基板ＳＢの削れや汚染が生じるのを抑制または防止することができる。このため、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の信頼性を向上させることができる。
なお、Ｙ方向に隣り合うフォトダイオードＰＤ間の領域と、Ｙ方向に隣り合うフォトダイオード形成予定領域ＰＤＡ間の領域とは、実質的に一致しており、Ｘ方向に隣り合うフォトダイオードＰＤ間の領域と、Ｘ方向に隣り合うフォトダイオード形成予定領域ＰＤＡ間の領域とは、実質的に一致している。このため、Ｙ方向に隣り合うフォトダイオードＰＤ間の領域に対応する第１領域とは、フォトダイオードＰＤ形成前の段階であれば、Ｙ方向に隣り合うフォトダイオード形成予定領域ＰＤＡ間の領域のことであり、フォトダイオードＰＤ形成後の段階であれば、Ｙ方向に隣り合うフォトダイオードＰＤ間の領域のことである。また、Ｘ方向に隣り合うフォトダイオードＰＤ間の領域に対応する第２領域とは、フォトダイオードＰＤ形成前の段階であれば、Ｘ方向に隣り合うフォトダイオード形成予定領域ＰＤＡ間の領域のことであり、フォトダイオードＰＤ形成後の段階であれば、Ｘ方向に隣り合うフォトダイオードＰＤ間の領域のことである。
更に、本実施の形態では、上述したように、各構成要素の構成やレイアウト、イオン注入ＩＭ１、イオン注入ＩＭ２およびマスク層ＭＫなどに関連して、種々の工夫を施しているが、ここではその繰り返しの説明は省略する。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ 画素領域
２Ａ 周辺回路領域
ＡＣ 活性領域
ＡＭＩ 増幅トランジスタ
ＡＰ 出力アンプ
ＣＨＰ チップ領域
ＣＬＣ 列回路
ＣＰ キャップ絶縁膜
ＥＰ 半導体層
ＦＤ フローティングディフュージョン
ＧＥ，ＧＬ，ＧＴ ゲート電極
ＧＦ ゲート絶縁膜
ＧＮＤ 接地電位
ＨＰ ｐ＋型半導体領域
ＨＳＣ 水平走査回路
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４ 層間絶縁膜
ＬＲＳＴ リセット線
ＬＴ 周辺トランジスタ
ＬＴＸ，ＬＴＸ１，ＬＴＸ２ 転送線
Ｍ１，Ｍ２，Ｍ３ 配線
ＭＫ マスク層
Ｎ１ ノード
ＮＲ，ＮＷ ｎ型半導体領域
ＯＬ 出力線
ＯＰ 開口部
ＰＤ，ＰＤ１，ＰＤ２ フォトダイオード
ＰＤＡ フォトダイオード形成予定領域
ＰＧ プラグ
ＰＲ ｐ＋型半導体領域
ＰＵ 画素
ＰＷ１，ＰＷ３，ＰＷ４ ｐ型ウエル
ＰＷ２ ｐ＋型半導体層
ＲＳＴ リセットトランジスタ
ＳＢ 半導体基板
ＳＢ１ 基板本体
ＳＤ，ＳＤＬ ソース・ドレイン領域
ＳＥＬ 選択トランジスタ
ＳＬ 選択線
ＳＳ 支持基板
ＳＴ 素子分離領域
ＳＷＴ スイッチ
ＴＲ１，ＴＲ２ 溝
ＴＸ 転送トランジスタ
ＶＤＤ 電源電位
ＶＳＣ 垂直走査回路
ＷＦ 半導体ウエハ

Claims (19)

  1. 半導体基板と、前記半導体基板の主面に第１方向および前記第１方向に交差する第２方向にアレイ状に配置された複数の光電変換素子と、前記半導体基板に前記各光電変換素子を平面視で囲むように形成された第１導電型の第１半導体領域と、前記半導体基板の主面の前記第２方向に隣り合う前記光電変換素子間に配置された複数のトランジスタと、を有する半導体装置の製造方法であって、
    （ａ）前記半導体基板を用意する工程、
    （ｂ）前記半導体基板に前記第１導電型の前記第１半導体領域を形成する工程、
    （ｃ）前記半導体基板に、前記第１導電型とは逆の第２導電型の第２半導体領域をそれぞれ有する前記複数の光電変換素子と、前記複数のトランジスタとを形成する工程、
    を有し、
    前記（ｂ）工程は、
    （ｂ１）前記第１半導体領域が形成される予定領域を開口する開口部を有するマスク層を、前記半導体基板上に形成する工程、
    （ｂ２）前記マスク層をイオン注入阻止マスクとして用いて前記半導体基板に前記第１導電型の不純物をイオン注入することにより、前記半導体基板に前記第１導電型の前記第１半導体領域を形成する工程、
    を含み、
    更に、
    （ｄ）前記マスク層をイオン注入阻止マスクとして用いて、前記半導体基板に前記第２導電型の不純物をイオン注入する工程、
    を有し、
    前記（ｄ）工程では、前記半導体基板の主面において、前記第２方向に隣り合う前記光電変換素子間の領域に対応する第１領域に対してはイオン注入されるが、前記第１方向に隣り合う前記光電変換素子間の領域に対応する第２領域に対してはイオン注入されない、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記各光電変換素子は、フォトダイオードである、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記第２半導体領域の深さよりも、前記第１半導体領域の深さが深い、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記第１半導体領域は、前記半導体基板に平面視で格子状に形成される、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記各第２半導体領域は、前記半導体基板に形成されかつ前記第１半導体領域によって平面視で囲まれた前記第１導電型の第３半導体領域内に形成され、
    前記第１半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも高い、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ２）工程では、前記マスク層をイオン注入阻止マスクとして用いて、注入エネルギーを変えて複数回、イオン注入を行うことにより、前記第１半導体領域を形成する、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程での注入深さは、前記（ｂ２）工程での注入深さよりも浅い、
    半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程のイオン注入は、前記複数のトランジスタのチャネルドープイオン注入として機能する、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記第１方向に隣り合う前記光電変換素子間には、トランジスタを形成しない、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    （ｅ）前記半導体基板の主面に、絶縁体からなる素子分離領域を形成する工程、
    を更に有し、
    前記（ｅ）工程および前記（ｃ）工程を行うと、平面視で前記第２方向に隣り合う前記光電変換素子間に、前記素子分離領域と、前記素子分離領域で囲まれた活性領域とが存在する、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記（ｅ）工程および前記（ｃ）工程を行うと、前記第１方向に隣り合う前記光電変換素子間には、前記素子分離領域は形成されていない、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記第１領域では、前記素子分離領域の下に前記第１半導体領域が形成される、半導体装置の製造方法。
  13. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ２）工程におけるイオン注入は、垂直イオン注入である、半導体装置の製造方法。
  14. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程におけるイオン注入は、斜めイオン注入である、半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記マスク層の前記開口部は、前記第１方向にそれぞれ延在する複数の第１溝と、前記第２方向にそれぞれ延在する複数の第２溝とを有し、
    前記複数の第１溝と前記複数の第２溝とは、互いに交差している、半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記（ｂ２）工程では、前記複数の第１溝から露出する前記半導体基板と前記複数の第２溝から露出される前記半導体基板とに対して不純物イオンが注入されるように、イオン注入の方向が設定され、
    前記（ｄ）工程では、前記複数の第１溝から露出される前記半導体基板に対して不純物イオンが注入されるが、前記複数の第１溝と前記複数の第２溝との交差部を除き、前記複数の第２溝から露出される前記半導体基板に対しては、前記マスク層によって遮蔽されることで不純物イオンは注入されないように、イオン注入の方向が設定されている、半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｄ）工程におけるイオン注入の方向は、前記半導体基板の主面の法線方向と前記第１方向との両方に平行な平面に対して、平行な方向である、半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、
    前記半導体基板の主面の法線方向に対する前記（ｄ）工程におけるイオン注入の方向の傾斜角をθとし、
    前記各第２溝の前記第１方向の幅をＷ１とし、
    前記各第２溝の側壁の高さをＨ１としたとき、
    ｔａｎθ＞Ｗ１／Ｈ１が成り立つ、半導体装置の製造方法。
  19. 請求項１記載の半導体装置の製造方法において、
    前記第１導電型はｐ型であり、
    前記第２導電型はｎ型である、半導体装置の製造方法。
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