JP2008084962A - 固体撮像装置及びその製造方法 - Google Patents

Abstract

【課題】画素セル間のリーク電流を低減しかつ微細化に適した画素セル間の分離を実現し、光電変換素子の感度を向上させた固体撮像装置及びその製造方法を提供することである。
【解決手段】本発明の１態様による固体撮像装置は、第１導電型の基板ウェハの上方に設けられた第２導電型の半導体層中に形成された第２導電型の電荷蓄積層を含む複数の画素セルと、前記画素セルの周囲に設けられ各画素セルを電気的に分離し、平面内で部分的に不純物濃度が異なる第１導電型の素子分離拡散層とを具備する。
【選択図】図３

Description

本発明は、固体撮像装置及びその製造方法に係り、画素セル間のリーク電流を低減しかつ微細化に適した固体撮像装置及びその製造方法に関する。

ＭＯＳ（metal-oxide-semiconductor）タイプの固体撮像装置は、特に、低電圧駆動、低消費電力の用途に、従来のＣＣＤ（charge coupled device）タイプの固体撮像装置（以降、ＣＣＤイメージセンサと呼ぶ）に代わって使用されてきている。

ＭＯＳ固体撮像装置は、基本的にはＣＭＯＳプロセスで製造されるため他のＣＭＯＳ回路との統合が容易であり、同一半導体ウェハ上に光電変換素子（フォトダイオードとも呼ばれる）とＭＯＳトランジスタとが併設される。ＣＭＯＳ（complementary MOS）タイプの増幅型固体撮像装置（以降、ＣＭＯＳイメージセンサと呼ぶ）では、光信号を光電変換素子により検出し、発生した信号電荷を電荷蓄積層に蓄積することによってこの電位を変調し、その電荷蓄積層の電位により画素セル内部の増幅トランジスタを変調することで画素セルの自身に増幅機能を持たせている。このＣＭＯＳイメージセンサは、例えば、３Ｖの低電圧、単一電源で駆動され、５０ｍＷの低消費電力である。

ＣＭＯＳイメージセンサもＣＣＤイメージセンサと同様に多画素化されており、画素サイズをさらに縮小させるために画素の感度を向上させることが要求されている。

従来のＣＭＯＳイメージセンサでは、高濃度のドーパント（例えば、１〜３×１０^１８ｃｍ^−３程度のボロン（Ｂ））を含む半導体基板ウェハ、例えば、シリコンウェハにボロン濃度が低い（例えば、１×１０^１5ｃｍ^−３）エピタキシャル層を５から１０μｍ積層した、いわゆるｐ／ｐ^＋ウェハを使用している。ＣＭＯＳイメージセンサでｐ／ｐ^＋ウェハを使用する理由は、表面から深い位置にあるボロン濃度が高い領域においてキャリア（電子）のライフタイムが短いためである。具体的には、光電変換素子に強い光が照射され、発生したキャリア（電子）がウェハの深くまで到達したとしても、キャリアのライフタイムの短い領域で電子は容易に再結合して消滅する。このため、光照射された光電変換素子に隣接する光電変換素子へウェハの深い位置を介して電子（キャリア）が漏れ込むことを抑制できるためである。これは、デバイス特性上ブルーミングを抑制する。

さらに、ｐ／ｐ^＋ウェハでは、ｐ^＋基板ウェハ近傍の表面から深い位置でボロン濃度が低い領域から高い領域へ変化する界面が存在する。光電変換により発生した電子が、ウェハの深くまで拡散しようとしても、この界面における電気的ポテンシャルによってウェハの表面側に跳ね返される。この場合、跳ね返された電子の一部が拡散などによって光照射された電荷蓄積層に集まるので、深さ方向に不純物濃度が一様なｐ型半導体ウェハ上に形成された光電変換素子に比べて、感度の向上が期待できる。

また、ＣＣＤイメージセンサのようにｎ型半導体ウェハに光電変換素子を形成する方法も、ウェハ内のより深い位置で光電変換により発生した電子を利用できるため感度向上に有効である。この場合には、ＣＣＤイメージセンサで採用されているように、ウェハ表面から３〜４μｍ程度の深さにｐ型半導体層（ｐウェル）を形成する必要がある。さらに、隣接する光電変換素子同士を電気的に分離するために光電変換素子間にｐ型半導体領域を形成する必要がある（例えば、特許文献１参照）。この構造では、極端に強い光（例えば、太陽光など）が照射された場合には、発生した電子の一部を基板に捨てることができるため、ブルーミングを抑制できる。しかし、ｐウェルよりも深い位置で発生した電子は、すべて基板に捨てられるため、ｐ／ｐ^＋ウェハに比べて感度が低くなる問題がある。

この感度低下の問題を解決するため、ＣＣＤイメージセンサでは、電荷蓄積層に高い電圧（例えば、５Ｖ）を印加し、電荷蓄積層からの空乏層を大きく広げて効率よく電荷蓄積層にキャリアを集める方法を採っている。

しかしながら、ＣＭＯＳイメージセンサでは、ＣＣＤイメージセンサと比較して低電圧駆動を素子の特徴としており、電荷蓄積層に高電圧を印加できないため、電荷蓄積層の空乏層がＣＣＤイメージセンサに比べて広がらず、光電変換素子の感度向上が難しい。
特開２００５−２２３１３４号公報

本発明は、画素セル間のリーク電流を低減しかつ微細化に適した画素セル間の分離を実現し、光電変換素子の感度を向上させた固体撮像装置及びその製造方法を提供する。

本発明の１態様による固体撮像装置は、第１導電型の基板ウェハの上方に設けられた第２導電型の半導体層中に形成された第２導電型の電荷蓄積層を含む複数の画素セルと、前記画素セルの周囲に設けられ各画素セルを電気的に分離し、平面内で部分的に不純物濃度が異なる第１導電型の素子分離拡散層とを具備する。

本発明の他の１態様による固体撮像装置の製造方法は、第１導電型の基板ウェハの上方に設けられた第２導電型の半導体層中に絶縁膜からなる素子分離を形成する工程と、前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極に隣接する一方の前記半導体層中に第２導電型の不純物をドープして第２導電型の信号検出層を形成する工程と、前記ゲート電極に隣接する他方の前記半導体層中に第２導電型の不純物をドープして第２導電型の電荷蓄積層を形成する工程と、前記ゲート電極、信号検出層、及び電荷蓄積層を含む画素セルを複数個覆う第１のマスクを用いて、該画素セル間の前記素子分離の下方の前記半導体層中に深さを変えて第１導電型の不純物を複数回ドープする工程と、前記第１のマスクとは異なる組み合せの複数の画素セルを覆う別のマスクを用いて該画素セル間の前記半導体層中への前記第１導電型の不純物のドーピングを少なくとも１回繰り返して、前記各画素セル周囲の前記素子分離下方の前記半導体層中に第１導電型の素子分離拡散層を形成する工程とを具備する。

本発明によって、画素セル間のリーク電流を低減しかつ微細化に適した画素セル間の分離を実現し、光電変換素子の感度を向上させた固体撮像装置及びその製造方法が提供される。

本発明の実施形態は、画素セル間のリーク電流を低減しかつ微細化に適した画素セル間の分離を実現し、そして光電変換素子の感度を向上させた固体撮像装置及びその製造方法を開示する。

本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図面では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。

固体撮像装置、例えば、ＣＭＯＳタイプの増幅型固体撮像装置（ＣＭＯＳイメージセンサ）において、画素セルは、電荷蓄積層を含む光電変換素子、転送トランジスタ及び信号検出層を含む。通常４個の画素セルで１画素ユニットを構成する。

上記したようにＣＭＯＳイメージセンサの性能を向上させるために出発材料である半導体ウェハの選択は、重要である。図１は、ＣＭＯＳイメージセンサの一例を示す断面図である。このＣＭＯＳイメージセンサ１００では、ｐ^＋基板ウェハ１２上にｎ型エピタキシャル層１４（以降、エピ層と呼ぶ）を形成した半導体ウェハ１０（以降、ｎ／ｐ^＋ウェハと表記する）を使用することによって、感度の向上、ブルーミングの抑制等の性能向上を図っている。これは、例えば、従来のｐ^＋基板ウェハ上にｐ型エピ層を形成したｐ／ｐ^＋ウェハを使用する場合と比較して、ｎ型エピ層１４に形成した光電変換素子２０の電荷蓄積層２６は、空乏層が広がりやすいため感度を向上できるという利点を有するためである。

しかしながら、従来のｐ／ｐ^＋ウェハ上にＣＭＯＳイメージセンサを形成する場合に対して、ｎ／ｐ^＋ウェハ上に固体撮像装置を形成する場合には、いくつかの問題がある。その一つが、光電変換素子２０を含む画素セルＰｘ間の電気的分離である。

従来のｐ／ｐ^＋ウェハを使用する場合は、ｐ型エピ層中にｎ型半導体層からなる電荷蓄積層を設けて光電変換素子を形成するため、隣接する光電変換素子間、すなわち画素セル間が自動的にｐ−ｎ接合により電気的に分離される。しかしながら，ｎ／ｐ^＋ウェハでは、ｎ型エピ層１４中にｎ型半導体層からなる電荷蓄積層２６を設けて光電変換素子２０を形成するため、そのままでは、隣接する画素セルＰｘ同士が電気的に繋がってしまうという問題がある。また、ウェハ状態から個々のチップに切り分ける（ダイシング）工程では、従来のｐ／ｐ^＋ウェハでは、チップの切断面にｐ型半導体層が現れる。これに対して、ｎ／ｐ^＋ウェハでは、そのままダイシングするとチップ切断面にｐ−ｎ接合面、すなわち、基板ウェハ１２とｎ型エピ層１４との界面が現れる。チップ切断面にｐ−ｎ接合面が現れると切断面表面がリーク電流の発生源や、リーク経路となり、リーク電流の増大を招く問題がある。

上記の問題を解決するために、隣接する画素セル間ＢＡ及びダイシング領域ＤＡにｐ型不純物を注入深さを変えながら複数回イオン注入して、ウェハ１０内部のｐ型半導体層までのｎ型エピ層１４を分離するｐ型半導体の素子分離拡散層３０を形成する技術が、本発明者らによって開発されている。

しかしながら、上記の開発された技術においても、さらに改善すべき点が出てきている。図２は、図１に示した素子分離拡散層３０を形成するためのイオン注入を説明するために示す図であり、図２（ａ）は平面図、図２（ｂ）は模式的な断面図である。図２（ｂ）では、半導体ウェ中に形成される光電変換素子等の機能素子を省略している。上記の素子分離拡散層３０の形成には、高加速電圧、すなわち高エネルギーのイオン注入を使用する。イオン注入では、フォトレジスト膜３２をマスクとして使用する。このため、例えば、４〜５μｍの厚さに厚く形成したレジスト膜３２で画素セルＰｘを覆い、イオン注入を行う素子分離領域ＢＡを露出させる必要がある。さらに、ＣＭＯＳイメージセンサ１００の微細化が進むにつれて、画素セルＰｘの１辺の長さは、３μｍ程度からそれ以下の長さに縮小され、素子分離領域ＢＡの幅も０．７μｍからそれ以下に縮小される。その結果、イオン注入のマスクレジスト膜３２は、半導体ウェハ１０との接触面積が狭く高さが高い形状となり、これを倒れないように垂直に立てることが必要になる。しかし、レジスト膜３２は有機膜であるため、例えば、１００万個以上形成されるこのような形状の画素セル領域上のレジスト膜３２を全て垂直に維持することには限界がある。一部のレジスト膜３２が倒れてしまい素子分離拡散層３０を形成できない部分が発生すると、ＣＭＯＳイメージセンサ１００の一部の画素において混色が大きくなるという問題を引き起こす。

本発明の複数の実施形態は、複数の画素セルを含むパターンを有するレジスト膜をマスクとして、素子分離拡散層を形成するためのイオン注入を複数回に分けて行う。そして各イオン注入において、それぞれが異なる組み合せの複数の画素セルを含むパターンを有するレジスト膜をマスクとして用いる。これにより、隣接する画素セル間のリーク電流を低減しかつ微細化に適した画素セル間の分離を実現した固体撮像装置及びその製造方法を提供する。さらに、本発明による固体撮像装置は、光電変換素子部分の面積の縮小による飽和出力が低減することを改善でき、素子分離能力を高めることができる。

（実施形態）
本発明の１つの実施形態は、縦縞状のパターンを有する第１のレジスト膜及び横縞状のパターンを有する第２のレジスト膜の２つをマスクレジスト膜として用いて、イオン注入工程を２回繰り返して素子分離拡散層を形成する固体撮像装置及びその製造方法である。

図３は、本実施形態による固体撮像装置、例えば、ＣＭＯＳイメージセンサ２００の断面構造の一例を示す断面図である。図４（ａ），（ｂ）は、本実施形態にしたがって素子分離拡散層３０を形成するために使用する２つのレジスト膜パターン３２，３４であり、図４（ｃ）は、形成されたＣＭＯＳイメージセンサ２００の素子分離拡散層３０を説明するために示す平面図である。

隣接する画素セルＰｘを電気的に分離する素子分離拡散層３０は、２回のイオン注入工程を経て形成される。まず、図４（ａ）に示した縦方向に連続して配置された複数の画素セルＰｘを覆う第１のレジスト膜３２をマスクとして、注入エネルギー（すなわち、加速電圧）及びドーズ量を変えて、複数回、図３では５回、注入深さを変えてイオン注入を行う。これにより、ｎ型半導体層１４ａ中にｐウェル１６に到達するｐ型の素子分離拡散層３０を形成する。素子分離拡散層３０は、例えば、図３に示した３０−１から３０−５のように形成される。次に、図４（ｂ）に示した横方向に連続して配置された複数の画素セルＰｘを覆う第２のレジスト膜３４をマスクとして、同様に注入エネルギー及びドーズ量を変えて、注入深さが異なる複数回のイオン注入を行って素子分離拡散層３０を形成する。

このようにして形成した素子分離拡散層３０は、図４（ｃ）に斜線を施して示したように、縦方向の素子分離拡散層３０と横方向の素子分離拡散層３０の交点３０Ｄが２回イオン注入される。すなわち、注入した不純物濃度が部分的に高い領域３０Ｄ、この場合には２倍の不純物濃度の領域が形成される。

図３に示した本実施形態によるＣＭＯＳイメージセンサの断面を参照して、光電変換素子２０は、ｐ型不純物、例えば、ボロン（Ｂ）を高濃度（例えば、１〜５×１０^１８ｃｍ^−３）にドープしたｐ^＋基板ウェハ１２上に形成されたｎ型エピ層１４ａ（例えば、リン（Ｐ）濃度１〜５×１０^１５ｃｍ^−３）中に形成される。ｐ^＋基板ウェハ１２とｎ型エピ層１４ａとの間にｐ型のウェル１６が後で説明するように形成される。画素セルＰｘの周囲の素子分離領域ＢＡのｎ型エピ層１４ａ中には、絶縁膜からなる素子分離１８及びｐ型半導体層からなる素子分離拡散層３０が形成される。これらにより、１つの画素セルＰｘは、素子分離１８及び素子分離拡散層３０により囲まれて、隣接する画素セルと電気的に分離される。素子分離拡散層３０は、上述したように複数回のイオン注入により形成される。したがって、素子分離拡散層３０は、深さ方向に不純物濃度が同じ又は異なる複数の部分から構成される。

画素セルＰｘは、ｎ型エピ層１４中に形成された光電変換部であるｎ型の電荷蓄積層２６、電荷蓄積層２６の表面に形成されたｐ型の表面シールド層２８、電荷蓄積層２６に蓄積された電荷の読み出しを制御する転送トランジスタのゲート電極２２及び読み出された電荷信号を供給するために電荷を一時的に蓄積する信号検出層２４（転送トランジスタのドレイン）を含む。

次に、本実施形態によるＣＭＯＳイメージセンサの製造工程の一例を図５に示した工程断面図を参照して説明する。

図５（ａ）に示したように、高濃度のｐ型不純物（例えば、ボロン（Ｂ）濃度１〜５×１０^１８ｃｍ^−３）のｐ^＋基板ウェハ１２上に、例えば、厚さ５μｍのエピタキシャル成長させたｎ型半導体層１４（例えば、リン（Ｐ）１〜５×１０^１５ｃｍ^−３）（ｎ型エピ層）を有するｎ／ｐ^＋ウェハ１０を出発材料として使用する。

図５（ｂ）を参照して、ｐ型半導体層のウェル１６を形成するために、例えば、１１５０°Ｃで１．５時間の熱処理を行い、ｐ^＋基板ウェハ１２中のボロンをｎ型エピ層１４中に固相拡散させる。これにより、ｎ型エピ層１４内部の表面から深さ約３μｍの位置でボロン濃度が約１〜５×１０^１５ｃｍ^−３になり、ｐ^＋基板ウェハ１２との界面から厚さ約２μｍのｐ型ウェル１６が形成される。これによってｎ型エピ層１４は、実効的な厚さが約３μｍのｎ型エピ層１４ａになる。

このような不純物濃度分布によってウェハ中の５μｍより深い位置では、ボロン濃度が高く電子のライフタイムが短いため、光照射によって発生した電子は、すぐに再結合して消滅する。５μｍより浅い位置で発生した電子は、ポテンシャル的に表面に押し戻されて電荷蓄積層２６に蓄積される。

次に、ｎ型エピ層１４ａ表面の素子分離領域ＢＡ及びダイシング領域ＤＡに素子分離１８を形成する。素子分離１８は、例えば、ＳＴＩ（shallow trench isolation）を使用することができる。この後、トランジスタやキャパシタ形成のためのゲート絶縁膜２１、ゲート電極２２やゲート配線、ドレイン２４等を形成する。図３に示したゲート電極２２は、転送トランジスタのゲート電極であり、ドレイン２４は、信号検出層として機能する。

光電変換素子２０の電荷蓄積層２６を形成する領域以外をレジスト（図示せず）で覆い、ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、電荷蓄積層２６を形成する。リンのイオン注入条件は、例えば、加速電圧３００ＫＶ、ドーズ量１〜２×１０^１２ｃｍ^−２である。これにより、例えば、リン濃度のピークが表面から約０．１〜０．３μｍの位置にあるｎ型拡散層からなる電荷蓄積層２６を形成できる。このようにして、図５（ｂ）に示した構造を形成できる。

次に、画素セルＰｘ間を電気的に分離するために、画素セルＰｘを囲む素子分離領域ＢＡ及びダイシング領域ＤＡに素子分離拡散層３０を形成する。本実施形態では、素子分離拡散層３０は、２回のイオン注入工程によりＳＴＩの下方にイオン注入を行うことによって形成される。まず、例えば、図４（ａ）に示したような図の縦方向に配置された複数の画素セルＰｘを覆い縦長の開口部、すなわち、イオン注入領域を有する第１のマスクパターンを形成した第１のレジスト膜３２をマスクとして使用する。イオン注入は、イオン注入深さを変えるために、イオン注入条件を変えてボロンを複数回、例えば、５回行って、素子分離拡散層３０を形成する。それぞれのイオン注入条件は、例えば、加速電圧１００から３００ＫＶでドーズ量１×１０^１２ｃｍ^−２から１×１０^１３ｃｍ^−２、３００から５００ＫＶで１×１０^１１ｃｍ^−２から１×１０^１２ｃｍ^−２、５００から７００ＫＶで１×１０^１１ｃｍ^−２から１×１０^１２ｃｍ^−２、１０００から１３００ＫＶで１×１０^１１ｃｍ^−２から１×１０^１２ｃｍ^−２、１６００から１８００ＫＶで１×１０^１１ｃｍ^−２から１×１０^１２ｃｍ^−２とすることができる。素子分離拡散層３０は、ｎ型拡散層である電荷蓄積層２６及び信号検出層２４に近い表面側を深い部分よりもボロン濃度を高くすることが好ましい。本実施形態では、１回目のイオン注入のドーズ量を他に比べて１桁程度多くしている。

次に、図４（ｂ）に示したように図の横方向に配置された複数の画素セルＰｘを覆い横長の開口部を有する第２のマスクパターンを形成した第２のレジスト膜３４をマスクとして第２のイオン注入工程を行う。このように、レジスト膜マスクパターンを代えて複数回のイオン注入工程を実施して、画素セルＰｘを囲む素子分離拡散層３０が形成される。

このように複数の画素セルＰｘを覆うレジスト膜３２，３４をマスクパターンとすることによって、レジスト膜の底面積を大きくでき、パターンが微細化されてもレジスト膜３２，３４が倒れることを防止できる。その結果、イオン注入が部分的に行われずに素子分離拡散層３０が部分的に途切れることを防止できる。

これによって、イオン注入したボロンの活性化アニール時にｐ^＋基板ウェハ１２からさらにボロンが表面に向かって拡散することを含め、素子分離１８（例えば、ＳＴＩ）の下からｐ型ウェル１６に到達するｐ型拡散層からなる素子分離拡散層３０を形成できる。したがって、隣接する複数の画素セルＰｘのｎ型エピ層１４ａは、電気的に分離される。

次に、電荷蓄積層２６の上方のｎ型エピ層１４ａ表面にｐ型半導体層２８を形成する。ｐ型半導体層２８は、半導体ウェハ表面の表面準位の影響を抑制するする表面シールド層として機能する。具体的には、表面にレジスト膜（図示せず）を形成し、表面シールド層のパターンをパターニングする。レジスト膜をマスクとして、ｐ型不純物、例えば、ボロンを加速電圧１０ＫＶ、ドーズ量１〜３×１０^１３ｃｍ^−２でイオン注入する。このようにして、例えば、表面から約０．１μｍの深さまでボロン濃度が約１×１０^１９ｃｍ^−３の高濃度ｐ型拡散層２８を形成できる。その結果、電荷蓄積層２６をウェハ１０内部に埋め込むことができる。これによって、３Ｓ（Surface Shield Sensor）構造の光電変換素子２０が形成される。このようにして、図３に示したＣＭＯＳイメージセンサを形成できる。

その後、配線工程等の固体撮像装置に必要な工程を行って、本実施形態による増幅型ＣＭＯＳ固体撮像装置２００を完成する。

上記のように、本実施形態では、素子分離拡散層３０を形成するために、レジスト膜が複数の画素セルＰｘを覆い縦長のイオン注入領域を有する第１のレジスト膜マスクと横長のイオン注入領域を有する第２のレジスト膜マスクとを用いて２回のイオン注入工程を行っている。このようにして形成した素子分離拡散層３０は、図４（ｃ）に斜線を施したように２つのイオン注入領域が交差する部分３０Ｄでは、２回イオン注入され、ボロン濃度が他の部分の２倍になる。このボロン濃度が高くなる部分は、四角い形状の画素セルＰｘ、すなわち光電変換素子２０の角に隣接する。光電変換素子２０の角部では電界集中が生じやすいため、素子分離特性を強くすることが好ましい。特に、強い光を受け蓄積電荷量が多くなる場合には、高い電界集中が生じることがあるため素子分離特性をさらに強くすることが好ましい。素子分離特性を強めることは、素子分離拡散層３０のボロン濃度を高めることによって実現できる。したがって、本実施形態による増幅型ＣＭＯＳ固体撮像装置２００は、光電変換素子２０の角部に隣接する素子分離拡散層３０Ｄが他の部分に比べて高いボロン濃度、すなわち、高い素子分離特性を有し、画素セルＰｘ間のリーク電流の低減、すなわち、混色の低減を実現できる。

上記の製造方法は、一例を示したもので、工程の順番を入れ替えたり、同等の構造を作成することができる別の工程と置き換えて実行することができる。

上記の実施形態は、種々の変形をして実施することができる。次に、素子分離拡散層を形成するためのイオン注入に使用するレジスト膜マスクのパターン及び出発材料である半導体ウェハに関するいくつかの変形例を説明する。しかし、本発明は、これらの例に限定されるものではない。

（変形例１）
本発明の変形例１の素子分離拡散層を形成するためのイオン注入に使用するレジスト膜パターンを、図６に示す。このパターンは、上記の実施形態で用いた、図４に示した縦縞状及び横縞状のレジスト膜パターンに、ｎ画素セルＰｘ（ここで、ｎ≧２の整数）毎にこれらのパターンに直交する開口部を追加して設けたレジスト膜パターンである。ｎは、第１及び第２の２つのレジスト膜パターンで同じ値であっても異なる値であっても良い。図６（ａ），（ｂ）は、ｎ＝２とした場合のレジスト膜パターンであり、図６（ｃ）は、イオン注入後のＣＭＯＳイメージセンサの素子分離拡散層３０を説明するために示す平面図である。

上記したように、ＣＭＯＳイメージセンサでは、４個の画素セルＰｘで１つの画素ユニットを構成する。ｎ＝２の図６（ａ），（ｂ）に示したような第１及び第２のレジスト膜３２，３４のパターンを使用すると、素子分離拡散層３０では図６（ｃ）に斜線を施した領域のように、２回イオン注入されて不純物濃度が２倍に高くなる領域３０Ｄが４個の画素セルＰｘ、すなわち、１画素ユニットを囲んで形成される。したがって、画素ユニット毎に素子分離能力を高めることができ、画素ユニット間の混色を低減することができる。さらに、画素ユニット内の中央にも不純物濃度が２倍になる領域３０Ｄが形成される。ここは、各画素セル内の光電変換素子の角部に隣接するため、１つの画素ユニット内でも素子分離能力を向上させることができる。

（変形例２）
本発明の変形例２の素子分離拡散層を形成するためのイオン注入に使用するレジスト膜パターンを、図７に示す。このパターンは、１つの画素ユニット、すなわち４個（２×２）の画素セルＰｘの大きさのレジスト膜パターンであり、図７（ａ），（ｂ）に示したように第１及び第２のレジスト膜３２，３４のパターンは、縦方向及び横方向にそれぞれ１画素セルずらせたものである。図７（ｃ）は、イオン注入後のＣＭＯＳイメージセンサの素子分離拡散層３０を説明するために示す平面図である。

図７（ｃ）に斜線を施した領域３０Ｄが、イオン注入が２回行われる不純物濃度の高い領域である。図７（ｃ）に破線で示した画素ユニットの中央にこの不純物濃度が２倍になる領域が形成される。ここは、各画素セル内の光電変換素子２０角部に隣接するため、１つの画素ユニット内で素子分離能力を向上させることができる。さらに、各画素ユニットの四隅にも不純物濃度が２倍になる領域が形成され、各画素ユニット間においても部分的に素子分離能力を向上させることができる。

（変形例３）
本発明の変形例３は、３つのレジスト膜パターンを使用して素子分離拡散層を形成するためのイオン注入を行う場合である。変形例３のレジスト膜パターンを、図８に示す。本変形例では、図８（ａ）に示したように、第１のレジスト膜３２のパターンは、２画素セル周期の矩形波状の開口部を有するパターンとこれを上下反転させて縦方向に２画素セルずらせたパターンとを組み合せたものである。他の２つのレジスト膜パターン、すなわち、第２のレジスト膜３４及び第３のレジスト膜２６のパターンは、図８（ｂ）、（ｃ）に示したように、図８（ａ）のパターンを縦方向に１画素セルずつ順にずらせたものである。図８（ｄ）は、これら３つのレジスト膜パターンを用いてイオン注入した後のＣＭＯＳイメージセンサの素子分離拡散層３０を説明するために示す平面図である。

図８（ｃ）に斜線を施した領域３０Ｄはイオン注入が２回行われる領域であり、網目のハッチングを施した領域３０Ｔはイオン注入が３回行われる領域である。画素ユニットの区分を図８（ｄ）に破線で示す。各画素ユニットは、１個のＲ画素、２個のＧ画素、及び１個のＢ画素から構成されている。Ｒ画素は、赤色光がシリコン中で減衰し難いため、他の画素よりも混色を生じやすい。図８（ｄ）に示されたように、本変形例によれば、４個の画素セルＰｘのうちの１個は、４辺の全てが２回以上イオン注入された不純物濃度が高い素子分離拡散層３０Ｄ，３０Ｔにより囲まれる。この画素セルがＲ画素になるように、図中にＲ，Ｇ，Ｂで示したように各画素ユニットに対してＲ，Ｇ，Ｂ画素を割り付ける。これにより、Ｒ画素の素子分離能力を向上させることができ、画素間のリーク電流による混色を効果的に抑制できる。

上記の変形例に示したレジスト膜パターンは、例示であり、これ以外のレジスト膜パターンを使用することができる。例えば、図９に示したような、３×３個の９画素セルを１つのブロックとしたレジスト膜パターンをイオン注入のマスクとして使用することができる。この場合には、縦方向及び横方向にそれぞれ１画素ずらせた３つのレジスト膜３２，３４，３６のパターン使用する。

このように、複数の画素セルを覆うレジスト膜パターンを素子分離拡散層形成のためのイオン注入のマスクに使用することで、イオン注入工程においてマスクレジスト膜が倒れることを防止でき、固体撮像装置が微細化しても、所望の素子分離拡散層を形成できる。

（変形例４）
本発明の変形例４は、出発材料に関する変形例である。図１０は、本変形例による固体撮像装置の断面構造の一例を示す断面図である。上記の実施形態では、ｎ／ｐ^＋ウェハ１０を出発材料として用い、製造工程の初めに図５（ｂ）に示したようにｐウェル１６をｎエピ層１４とｐ^＋基板ウェハ１２との界面からｎエピ層１４内に向かって形成した。本変形例では、図１０に示した断面図のように、ｐ^＋基板ウェハ１２上にまずｐ型エピ層１３を形成し、そしてさらにその上にｎ型エピ層１４を形成したｎ／ｐ／ｐ^＋ウェハ１０ａを使用する。上記のｐウェル１６の形成は、ｐ^＋基板ウェハ１２中のボロンを熱拡散させることによって行っている。ｐ^＋基板ウェハ１２中のボロン濃度は、規定された範囲内ではあるが、ウェハ間で一定ではない。したがって、このボロン濃度のばらつきが、ｐウェル層１６の厚さのばらつきを生じさせ原因の１つになり、光電変換部である実効的なｎ型半導体層１４ａの厚さのばらつきを生じさせる。すなわち、固体撮像素子の光感度をばらつかせる。ｎ／ｐ／ｐ^＋ウェハ１０ａを使用することによって、光電変換部のｎ型半導体層１４の厚さばらつきを抑制できる。

（変形例５）
上記の実施形態及び変形例では、素子分離拡散層を形成できる深さが、イオン注入装置の加速電圧の限界によって制限される。その結果、光電変換部のｎ型半導体層の厚さが制限されてしまう。しかし、固体撮像装置の感度を向上させるためには、ｎ型半導体層は厚いほうが好ましい。本発明の変形例５は、埋め込み拡散層を有する半導体ウェハを用いる。本変形例では、ｎ／ｐ／ｐ^＋ウェハを例に説明するが、ｎ／ｐ^＋ウェハにも適用することができる。

本変形例のｎ／ｐ／ｐ^＋ウェハ１０ａは、図１１（ａ）に断面図を示したように、ｐ^＋基板ウェハ１２上にｐ型エピ層１３を形成した後、ｎ型エピ層１４を形成する前に、素子分離拡散層３０を形成する素子分離領域ＢＡ及びダイシング領域ＤＡに対応するｐ型エピ層１３表面に高濃度のボロン拡散層を形成する。ボロンのイオン注入条件は、例えば、加速電圧１００ＫＶ、ドーズ量１×１０^１３〜１×１０^１５ｃｍ^−２である。これにより、ｐ^＋基板ウェハ１２と同程度又はそれよりも高濃度のボロンの埋め込み拡散層４０を形成できる。

埋め込み拡散層４０中のボロンは、その後に行われる素子分離拡散層３０を形成するイオン注入後のアニールによってｎ型エピ層１４中に拡散する。埋め込み拡散層４０中のボロン濃度は、イオン注入により導入されたボロン濃度よりも高濃度であるため、図１１（ｂ）に示したように表面に向かう拡散距離が大きくなる。したがって、この埋め込み拡散層４０からの拡散距離だけｎ型半導体層１４を厚くでき、固体撮像装置の感度を向上させることができる。

以上説明してきたように、本発明によれば、素子分離拡散層を形成するためのイオン注入工程をレジスト工程も含めて複数回に分けることにより、画素セル間のリーク電流を低減しかつ微細化に適した画素セル間の分離を実現し、光電変換素子の感度を向上させた固体撮像装置及びその製造方法を提供することができる。さらに、本発明による固体撮像装置は、光電変換素子部分の面積の縮小による飽和出力が低減することを改善でき、素子分離能力を高めることができる。

本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、本発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。

図１は、固体撮像装置の断面の一例を示す断面図である。 図２は、図１に示した固体撮像装置の素子分離拡散層を形成するためのイオン注入を説明するために示す図であり、図２（ａ）は平面図、図２（ｂ）は模式的な断面図である。 図３は、本発明の実施形態の固体撮像装置の断面構造の一例を説明するために示す断面図である。 図４（ａ），（ｂ）は、本発明の実施形態による固体撮像装置の素子分離拡散層を形成するために使用する２つのレジスト膜パターンの例であり、図４（ｃ）は、図４（ａ），（ｂ）に示したレジスト膜パターンを使用して形成された素子分離拡散層を説明するために示す平面図である。 図５（ａ），（ｂ）は、本発明の実施形態による固体撮像装置の製造工程の一例を説明するために示す工程断面図である。 図６（ａ），（ｂ）は、本発明の変形例１の固体撮像装置の素子分離拡散層を形成するために使用する２つのレジスト膜パターンの例であり、図６（ｃ）は、イオン注入後のＣＭＯＳイメージセンサの素子分離拡散層を説明するために示す平面図である。 図７（ａ），（ｂ）は、本発明の変形例２の固体撮像装置の素子分離拡散層を形成するために使用する２つのレジスト膜パターンの例であり、図７（ｃ）は、イオン注入後のＣＭＯＳイメージセンサの素子分離拡散層を説明するために示す平面図である。 図８（ａ），（ｂ），（ｃ）は、本発明の変形例３の固体撮像装置の素子分離拡散層を形成するために使用する３つのレジスト膜パターンの例であり、図８（ｄ）は、イオン注入後のＣＭＯＳイメージセンサの素子分離拡散層を説明するために示す平面図である。 図９（ａ），（ｂ），（ｃ）は、本発明の変形例３の固体撮像装置の素子分離拡散層を形成するために使用する別の３つのレジスト膜パターンの例であり、図９（ｄ）は、イオン注入後のＣＭＯＳイメージセンサの素子分離拡散層を説明するために示す平面図である。 図１０は、本発明の変形例４の固体撮像装置の一例を説明するために示す断面図である。 図１１（ａ），（ｂ）は、本発明の変形例５の固体撮像装置の一例を説明するために示す断面図である。

符号の説明

１０…半導体ウェハ，１２…ｐ^＋基板ウェハ，１３…ｐ型エピタキシャル層，１４…ｎ型エピタキシャル層，１６…ｐウェル，１８…素子分離，２０…光電変換素子，２１…ゲート絶縁膜，２２…ゲート電極，２４…信号検出層，２６…電荷蓄積層，２８…表面シールド層，３０…素子分離拡散層，３２，３４，３６…レジスト膜，ＢＡ…素子分離領域，ＤＡ…ダイシング領域，１００，２００…固体撮像装置，Ｐｘ…画素セル。

Claims (5)

1. 第１導電型の基板ウェハの上方に設けられた第２導電型の半導体層中に形成された第２導電型の電荷蓄積層を含む複数の画素セルと、
   前記画素セルの周囲に設けられ各画素セルを電気的に分離し、平面内で部分的に不純物濃度が異なる第１導電型の素子分離拡散層と
   を具備することを特徴とする固体撮像装置。
2. 前記素子分離拡散層は、深さ方向に不純物濃度が同じ又は異なる複数の部分を含むことを特徴とする、請求項１に記載の固体撮像装置。
3. 前記素子分離拡散層は、前記半導体層の表面近傍に設けられた絶縁膜からなる素子分離に接して該素子分離の下方に設けられ、該素子分離に接する部分の不純物濃度がそれよりも下方の部分の不純物濃度よりも高濃度であることを特徴とする、請求項１又は２に記載の固体撮像装置。
4. 前記素子分離拡散層内の平面内で不純物濃度が高い部分は、該素子分離拡散層内の平面内で不純物濃度が最も低い部分の不純物濃度の整数倍の濃度であることを特徴とする、請求項１ないし３のいずれか１に記載の固体撮像装置。
5. 第１導電型の基板ウェハの上方に設けられた第２導電型の半導体層中に絶縁膜からなる素子分離を形成する工程と、
   前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記ゲート電極に隣接する一方の前記半導体層中に第２導電型の不純物をドープして第２導電型の信号検出層を形成する工程と、
   前記ゲート電極に隣接する他方の前記半導体層中に第２導電型の不純物をドープして第２導電型の電荷蓄積層を形成する工程と、
   前記ゲート電極、信号検出層、及び電荷蓄積層を含む画素セルを複数個覆う第１のマスクを用いて、該画素セル間の前記素子分離下方の前記半導体層中に深さを変えて第１導電型の不純物を複数回ドープする工程と、
   前記第１のマスクとは異なる組み合せの複数の画素セルを覆う別のマスクを用いて該画素セル間の前記半導体層中への前記第１導電型の不純物のドーピングを少なくとも１回繰り返して、前記各画素セル周囲の前記素子分離下方の前記半導体層中に第１導電型の素子分離拡散層を形成する工程と
   を具備することを特徴とする固体撮像装置の製造方法。

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