JP2017224741A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】固体撮像素子の感度を向上させ、かつ、暗電流およびノイズなどの発生を防ぐ。【解決手段】Ｎ型の半導体基板ＳＢと、半導体基板ＳＢ上のＰ型のエピタキシャル層ＥＰとからなる基板を有する固体撮像素子において、画素ＰＥが並ぶ画素領域ＰＥＲと、画素領域ＰＥＲの周囲の周辺回路領域ＣＲとの間の分離領域ＩＲのエピタキシャル層ＥＰを貫通する溝ＤＴを形成し、溝ＤＴ内を埋め込む絶縁膜からなるＤＴＩ構造ＤＴＩを形成する。これにより、画素領域ＰＥＲと周辺回路領域ＣＲとの間における当該基板内での電子の移動を防ぐ。【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、特に、固体撮像素子を含む半導体装置に適用して有効な技術に関するものである。
デジタルカメラなどに用いられる固体撮像素子（画像素子）として、半導体基板の主面に受光素子であるフォトダイオードを設けることが知られている。
また、半導体基板の主面に形成された素子同士を互いに分離する構造として、半導体基板の主面に形成された高アスペクト比の溝内に絶縁膜を充填して形成された素子分離（Deep Trench Isolation：ＤＴＩ）構造が知られている。
特許文献１（特開平７−２７３３６４号公報）には、固体撮像装置において、近赤外領域の高感度化と基板電圧の低電圧化とを目的として、基板にボロンを高エネルギーで注入することが記載されている。
特許文献２（特開２００２−５７３１８号公報）には、固体撮像素子において、素子分離層が埋め込まれた溝の周囲の半導体基体の内部にｐ型不純物を導入することが記載されている。
特許文献３（特開２０１１−６６０６７号公報）には、高耐圧素子の耐圧を高めるためにＤＴＩ構造を設けることが記載されている。
特開平７−２７３３６４号公報 特開２００２−５７３１８号公報 特開２０１１−６６０６７号公報
高感度性能を有する撮像素子が求められている一方で、画素の感度を高めようとすると、画素においてノイズおよび暗電流が発生する問題がある。これらの問題の発生は、近赤外線を受光して撮像を行う撮像素子において、特に顕著となる。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、Ｎ型基板と、Ｎ型基板上のＰ型エピタキシャル層と、エピタキシャル層の上面の画素領域の複数のフォトダイオードと、画素領域および周辺領域の間のＰ型エピタキシャル層を貫通する分離部を有するものである。
また、他の実施の形態である半導体装置の製造方法は、Ｎ型基板と、Ｎ型基板上のＰ型エピタキシャル層とを含む半導体基板を用意する工程と、Ｐ型エピタキシャル層の上面の画素領域に複数のフォトダイオードを形成する工程と、画素領域と周辺領域と間のＰ型エピタキシャル層を貫通する分離部を形成する工程とを有するものである。
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、撮像素子において暗電流およびノイズの発生を防ぎつつ、高感度化を実現することができる。
本発明の実施の形態１である半導体装置を示す平面図である。 図１のＡ−Ａ線における断面図である。 本発明の実施の形態１である半導体装置の製造工程を説明する断面図である。 図３に続く半導体装置の製造工程を説明する断面図である。 図４に続く半導体装置の製造工程を説明する断面図である。 図５に続く半導体装置の製造工程を説明する断面図である。 図６に続く半導体装置の製造工程を説明する断面図である。 図７に続く半導体装置の製造工程を説明する断面図である。 図８に続く半導体装置の製造工程を説明する断面図である。 本発明の実施の形態１の変形例である半導体装置を説明する平面図である。 本発明の実施の形態２である半導体装置の製造工程を説明する断面図である。 図１１に続く半導体装置の製造工程を説明する断面図である。 本発明の実施の形態２の変形例１である半導体装置の製造工程を説明する断面図である。 図１３に続く半導体装置の製造工程を説明する断面図である。 本発明の実施の形態２の変形例２である半導体装置の製造工程を説明する断面図である。 図１５に続く半導体装置の製造工程を説明する断面図である。 本発明の実施の形態２の変形例３である半導体装置の製造工程を説明する断面図である。 図１７に続く半導体装置の製造工程を説明する断面図である。 図１８に続く半導体装置の製造工程を説明する断面図である。 図１９に続く半導体装置の製造工程を説明する断面図である。 本発明の実施の形態３である半導体装置の製造工程を説明する断面図である。 図２１に続く半導体装置の製造工程を説明する断面図である。 本発明の実施の形態３である半導体装置の製造工程を説明する平面図である。 図２３のＢ−Ｂ線における断面図である。 図２３のＣ−Ｃ線における断面図である。 図２３に続く半導体装置の製造工程を説明する断面図である。 本発明の実施の形態３の変形例１である半導体装置を説明する平面図である。 図２７のＤ−Ｄ線における断面図である。 本発明の実施の形態３の変形例２である半導体装置の製造工程を説明する断面図である。 図２９に続く半導体装置の製造工程を説明する断面図である。 図３０に続く半導体装置の製造工程を説明する断面図である。 本発明の実施の形態３の変形例３である半導体装置の製造工程を説明する断面図である。 図３２に続く半導体装置の製造工程を説明する断面図である。 比較例である半導体装置を説明する断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
また、以下では、固体撮像素子の上面側から光を入射する素子を例として説明するが、ＢＳＩ（Back Side Illumination、裏面照射）型の固体撮像素子においても、同様の構造またはプロセスフローを用いた場合には、以下の実施の形態と同様の効果を奏することができる。
また、符号「−」および「＋」は、導電型がＮ型またはＰ型の不純物の相対的な濃度を表しており、例えばＮ型不純物の場合は、「Ｎ−」、「Ｎ」、「Ｎ＋」の順に不純物濃度が高くなる。
（実施の形態１）
＜半導体装置の構造について＞
以下に、図１および図２を用いて、本実施の形態１の半導体装置の構造を説明する。図１は、本実施の形態である半導体装置の構成を示す平面図である。図２は、本実施の形態の半導体装置を示す断面図である。図１には、固体撮像素子（半導体チップ）全体の模式的な平面構造を示している。図２は、図１のＡ−Ａ線における断面図である。
また、ここでは画素の一例として、ＣＭＯＳイメージセンサにおいて画素実現回路として使用される４トランジスタ型の画素を想定して説明を行うが、それに限るものではない。すなわち、各画素には、１つのフォトダイオードを備えた受光領域の周囲に、転送トランジスタと、周辺トランジスタである３つのトランジスタとが配置されている。ここで、周辺トランジスタとは、リセットトランジスタ、増幅トランジスタおよび選択トランジスタを指す。なお、各画素には複数のフォトダイオードが形成されていてもよい。
本実施の形態の半導体装置である固体撮像素子は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサであり、主に近赤外光（ＮＩＲ：Near Infrared Rays）を受光して撮像を行う素子である。ここでいう近赤外光（近赤外線）の波長は、例えば８００〜１０００ｎｍである。固体撮像素子ＩＳは、図１に示すように、画素領域（画素アレイ領域）ＰＥＲと、画素領域ＰＥＲの周囲を平面視において囲む周辺回路領域ＣＲとを有している。また、固体撮像素子ＩＳは、平面視において、画素領域ＰＥＲの周囲を囲む位置であって、環状の周辺回路領域ＣＲの内側の位置に、分離領域ＩＲを有している。言い換えれば、平面視において、画素領域ＰＥＲと周辺回路領域ＣＲとの間には、分離領域ＩＲが介在している。
画素領域ＰＥＲには、複数の画素ＰＥが行列状に配置されている。つまり、固体撮像素子ＩＳを構成する半導体基板の上面には、複数の画素ＰＥが、固体撮像素子ＩＳを構成する半導体基板の主面に沿うＸ方向およびＹ方向にアレイ状に並んでいる。図１に示すＸ方向は、画素ＰＥが配列されている行方向に沿う方向である。また、当該Ｘ方向に対して直交するＹ方向は、画素ＰＥが配列されている列方向に沿う方向である。Ｘ方向はＹ方向に対して直交している。
平面視において、図１に示す各画素ＰＥの面積の大部分は、受光部（受光素子）であるフォトダイオードが占めている。画素領域ＰＥＲ、画素ＰＥおよびフォトダイオードは、平面視において矩形の形状を有している。
周辺回路領域ＣＲは、画素読み出し回路、出力回路、行選択回路および制御回路を備えている。
なお、本願では、半導体基板と、当該半導体基板上に形成されたエピタキシャル層（エピタキシャル成長層、半導体層）とをまとめて基板または半導体基板と呼ぶ場合がある。上記フォトダイオードはエピタキシャル層を含む半導体基板の上面に形成されており、上述した各種の回路を構成する電界効果トランジスタのソース・ドレイン領域およびチャネルは、エピタキシャル層を含む半導体基板の上面に位置する。
複数の画素ＰＥのそれぞれは、照射される光の強度に応じた信号を生成する。行選択回路は、複数の画素ＰＥを行単位で選択する。行選択回路によって選択された画素ＰＥは、生成した信号を出力線に出力する。読み出し回路は、画素ＰＥからに出力された信号を読み出して出力回路に出力する。
読み出し回路は、複数の画素ＰＥの信号を読み出す。出力回路は、読み出し回路が読み出した画素ＰＥの信号を、固体撮像素子ＩＳの外部に出力する。制御回路は、固体撮像素子ＩＳ全体の動作を統括的に管理し、固体撮像素子ＩＳの他の構成要素の動作を制御する。
図２に、分離領域ＩＲと、Ｘ方向（図１参照）において当該分離領域ＩＲを挟む画素領域ＰＥＲおよび周辺回路領域ＣＲとを含む断面を示す。図２の画素領域ＰＥＲには、Ｘ方向における画素領域ＰＥＲの端部に配置された２つの画素ＰＥを示している。また、図２の周辺領域には、例えば、上述した画素読み出し回路、出力回路、行選択回路および制御回路のいずれかを構成するトランジスタ（電界効果トランジスタ）Ｑ１を示している。分離領域ＩＲは、画素領域ＰＥＲと周辺回路領域ＣＲとを分離する領域であり、画素領域ＰＥＲと周辺回路領域ＣＲとの相互間における電子および光の移動を防ぐためのＤＴＩ構造ＤＴＩを有する。
図２に示すように、固体撮像素子は、Ｎ−型の半導体基板ＳＢと、半導体基板ＳＢの上面に接して半導体基板ＳＢ上に形成されたＰ型のエピタキシャル層（半導体層）ＥＰとを有している。半導体基板ＳＢの厚さ、つまり半導体基板ＳＢの主面と、当該主面の反対側の裏面までの距離は、例えば６００μｍ以上である。ここでの半導体基板ＳＢの厚さは、例えば７００μｍである。
半導体基板ＳＢのＮ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））の濃度は、例えば１×１０１６ａｔｍ／ｃｍ３未満であり、具体的には例えば１×１０１５程度である。エピタキシャル層ＥＰの膜厚は、例えば５μｍより大きく１０μｍ以下である。エピタキシャル層ＥＰのＰ型の不純物（例えばＢ（ホウ素））の濃度は、例えば１×１０１６〜１×１０１７ａｔｍ／ｃｍ３程度である。半導体基板ＳＢの抵抗率は、例えば１〜２０Ωｃｍ程度であり、エピタキシャル層ＥＰの抵抗率は、例えば１〜２０Ωｃｍ程度である。
画素領域ＰＥＲおよび周辺回路領域ＣＲでは、エピタキシャル層ＥＰの上面に、素子同士を分離する素子分離領域（素子分離部、素子分離膜）ＥＩが形成されている。素子分離領域ＥＩは、エピタキシャル層ＥＰの上面に形成された溝内に埋め込まれた酸化シリコン膜などの絶縁膜により構成されている。画素領域ＰＥＲでは、隣り合う画素ＰＥ同士の間のエピタキシャル層ＥＰの上面に素子分離領域ＥＩが形成されており、素子分離領域ＥＩから露出する領域（活性領域）のエピタキシャル層ＥＰの上面には、フォトダイオードＰＤが形成されている。素子分離領域ＥＩはＳＴＩ（Shallow Trench Isolation）構造を有しているが、ＬＯＣＯＳ（Local Oxidation of Silicon）構造を有していてもよい。
フォトダイオードＰＤは、エピタキシャル層ＥＰの上面に形成されたＰ＋型半導体領域ＰＲと、Ｐ＋型半導体領域ＰＲの底面に接してＰ＋型半導体領域ＰＲの下のエピタキシャル層ＥＰ内に形成されたＮ型半導体領域ＮＲとからなる。すなわち、フォトダイオードＰＤは、Ｐ＋型半導体領域ＰＲおよびＮ型半導体領域ＮＲのＰＮ接合により構成されている。Ｎ型半導体領域ＮＲのＮ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））の濃度は、例えば１×１０１６〜１×１０１７ａｔｍ／ｃｍ３程度である。つまり、Ｎ型半導体領域ＮＲは、半導体基板ＳＢよりも不純物濃度が高い。
隣り合う画素ＰＥ同士の間の素子分離領域ＥＩの直下のエピタキシャル層ＥＰ内には、素子分離領域ＥＩの底面に接するエピタキシャル層ＥＰの上面から、エピタキシャル層ＥＰの途中深さに亘ってＰ＋型半導体領域ＰＩが形成されている。Ｐ＋型半導体領域ＰＩは、隣り合う画素ＰＥ同士の間で電子が移動することを防ぐ役割を有する。すなわち、分離領域であるＰ＋型半導体領域ＰＩは、Ｎ型半導体領域ＮＲおよびＮ型半導体領域ＮＲよりも深い位置のエピタキシャル層ＥＰ内に光が入射した際、光電変換により生じた電子が、最も近いＮ型半導体領域ＮＲではなく他の画素ＰＥのＮ型半導体領域ＮＲに移動して蓄積されることを防ぐために設けられた半導体領域である。
ここで、図には示していないが、各画素ＰＥには、フォトダイオードＰＤの他に、エピタキシャル層ＥＰの上部に形成された転送トランジスタと、周辺トランジスタであるリセットトランジスタ、増幅トランジスタおよび選択トランジスタとが配置されている。フォトダイオードＰＤのＮ型半導体領域ＮＲは、転送トランジスタのソース領域を構成する。固体撮像素子により撮像を行った場合、近赤外線などの光を受光したフォトダイオードＰＤに電荷が信号として発生し、当該電荷を、転送トランジスタにより転送用トランジスタドレイン領域に接続された浮遊拡散領域に転送する。この信号は、増幅トランジスタおよび選択トランジスタにより増幅されて上記出力線に出力される。このようにして、撮像により得られた信号を読出すことができる。なお、リセットトランジスタは、浮遊拡散領域に溜まった電荷をリセットするために用いられる。
周辺回路領域ＣＲでは、エピタキシャル層ＥＰの上面にチャネル領域を有するトランジスタＱ１が形成されている。ここでは、トランジスタＱ１はＮチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であるものとして説明するが、トランジスタＱ１はＰチャネル型のＭＩＳＦＥＴでもよい。トランジスタＱ１は、素子分離領域ＥＩにより規定された活性領域において、エピタキシャル層ＥＰの上面上にゲート絶縁膜ＧＦを介して形成されたゲート電極ＧＥを有している。ゲート電極ＧＥの横のエピタキシャル層ＥＰの上面には、平面視においてゲート電極ＧＥを挟むように、ソース・ドレイン領域ＳＤが形成されている。トランジスタＱ１は、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤからなる。
ゲート絶縁膜ＧＦは例えば酸化シリコン膜からなり、ゲート電極ＧＥは例えばポリシリコン膜からなる。ソース・ドレイン領域ＳＤは、エピタキシャル層ＥＰの上面にＮ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入されたＮ型半導体領域からなる。トランジスタＱ１が動作する際には、ソース・ドレイン領域ＳＤの間のエピタキシャル層ＥＰの上面にチャネルが形成される。図示は省略するが、ソース・ドレイン領域ＳＤおよびゲート電極ＧＥのそれぞれの上面は、ＣｏＳｉ（コバルトシリサイド）などからなるシリサイド層により覆われている。
エピタキシャル層ＥＰ上には、素子分離領域ＥＩ、フォトダイオードＰＤおよびトランジスタＱ１を覆うように層間絶縁膜ＣＬが形成されている。層間絶縁膜ＣＬは、複数の絶縁膜を積層した積層膜である。例えば、層間絶縁膜ＣＬは、エピタキシャル層ＥＰ上に堆積した窒化シリコン膜からなるライナー膜（エッチングストッパ膜）と、当該ライナー膜上に堆積された酸化シリコン膜とを含む。層間絶縁膜ＣＬの上面は平坦化されている。
分離領域ＩＲの半導体基板ＳＢ上には、エピタキシャル層ＥＰの上面から下面まで達する溝ＤＴが形成されている。溝ＤＴは、素子分離領域ＥＩの下面に開口されている。ここで、溝ＤＴの形成範囲は、素子分離領域ＥＩの下面の位置からエピタキシャル層ＥＰの底面までの間、または、フォトダイオードＰＤ若しくはトランジスタＱ１のチャネル領域が形成されたエピタキシャル層ＥＰの上面からエピタキシャル層ＥＰの下面までの間のいずれとも解釈することができる。いずれの場合においても、半導体基板ＳＢの主面に対して垂直な方向における溝ＤＴの深さは、素子分離領域ＥＩが埋め込まれた溝の深さ、および、フォトダイオードＰＤの形成深さよりも大きい。
ここでは、溝ＤＴは、フォトダイオードＰＤおよびトランジスタＱ１のチャネル領域が形成されたエピタキシャル層ＥＰの上面からエピタキシャル層ＥＰの下面に亘って形成されているものとして説明を行う。すなわち、溝ＤＴは、分離領域ＩＲに形成された素子分離領域ＥＩを貫通している。つまり、溝ＤＴは、当該素子分離領域ＥＩおよび当該素子分離領域ＥＩが埋め込まれた溝よりも幅が小さい。
すなわち、溝ＤＴの深さは、エピタキシャル層ＥＰの厚さと同等であり、例えば５μｍより大きく１０μｍ以下である。実際には、溝ＤＴの底面は半導体基板ＳＢの途中深さまで達していることが考えられる。なお、図ではＰ＋型半導体領域ＰＩはエピタキシャル層ＥＰの途中深さまで形成されており、Ｐ＋型半導体領域ＰＩの底部はエピタキシャル層ＥＰの底面まで達していない。言い換えれば、Ｐ＋型半導体領域ＰＩの底部（底面）とエピタキシャル層ＥＰの底面とは離間している。
これは、Ｐ＋型半導体領域ＰＩがイオン注入法でエピタキシャル層ＥＰの上面に形成されており、イオン注入法では、対象基板の上面から３〜５μｍ程度までしか不純物イオンを打ち込むことができないためである。図１に示すように、分離領域ＩＲは画素領域ＰＥＲを囲んでいるため、画素領域ＰＥＲのエピタキシャル層ＥＰは、周辺回路領域ＣＲのエピタキシャル層ＥＰに対して、溝ＤＴにより完全に分離されている。
図２に示す溝ＤＴ内には、絶縁膜ＩＬ０からなるＤＴＩ（Deep Trench Isolation）構造（素子分離部）ＤＴＩが形成されている。絶縁膜ＩＬ０は複数の絶縁膜を積層した積層構造を有しているが、図では絶縁膜ＩＬ０を構成する各膜同士の境界の図示を省略し、絶縁膜ＩＬ０を１つの膜として示している。絶縁膜ＩＬ０は、例えば、半導体装置の製造工程において、流動性が高く被覆率が高い膜と、流動性が低く被覆率が低い膜と、流動性が高く被覆率が高い膜とを順に積層した構造を有している。これらの膜は、いずれも例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜などからなる。つまり、絶縁膜ＩＬ０およびＤＴＩ構造ＤＴＩは、例えば酸化シリコン膜からなる。
絶縁膜ＩＬ０の一部は、層間絶縁膜ＣＬの上面を覆っており、絶縁膜ＩＬ０の他の一部は、層間絶縁膜ＣＬを貫通する開口部（溝）の内側と、素子分離領域ＥＩおよびエピタキシャル層ＥＰを貫通する溝ＤＴの内側とに埋め込まれている。ＤＴＩ構造ＤＴＩは、素子分離領域ＥＩの上面から溝ＤＴの底面に亘って形成されている。すなわち、ＤＴＩ構造ＤＴＩの底部は半導体基板ＳＢの主面に達している。なお、ＤＴＩ構造ＤＴＩは、素子分離領域ＥＩの底面に接するエピタキシャル層ＥＰの上面から、溝ＤＴの底面に亘って形成されていると解釈することもできる。
絶縁膜ＩＬ０の上面は平坦化されている。素子分離領域ＥＩ上および層間絶縁膜ＣＬ上の絶縁膜ＩＬ０は、層間絶縁膜（コンタクト層）の一部を構成している。周辺回路領域ＣＲには、絶縁膜ＩＬ０および層間絶縁膜ＣＬを貫通するコンタクトホールが複数形成されている。複数のコンタクトホールのそれぞれは、ゲート電極ＧＥまたはソース・ドレイン領域ＳＤのそれぞれの上面に形成されたシリサイド層（図示しない）の上面に達している。各コンタクトホール内には、例えば主にＷ（タングステン）からなるプラグ（コンタクトプラグ、接続部）ＣＰが埋め込まれており、上記シリサイド層を介して、ゲート電極ＧＥまたはソース・ドレイン領域ＳＤのそれぞれに電気的に接続されている。
図示は省略しているが、コンタクトホールおよびプラグＣＰは、画素領域ＰＥＲに形成された転送トランジスタおよび周辺トランジスタのそれぞれにも接続されている。ただし、フォトダイオードＰＤにはプラグＣＰは接続されていない。各プラグＣＰの上面は、絶縁膜ＩＬ０の上面と同じ高さの面において平坦化されている。
層間絶縁膜ＣＬ、絶縁膜ＩＬ０およびプラグＣＰのそれぞれの上には、複数の配線層が積層されている。当該複数の配線層の数は適宜変更することができるが、ここでは構造を分かりやすくするため、配線層が３つあるものとして説明をする。すなわち、層間絶縁膜ＣＬ、絶縁膜ＩＬ０およびプラグＣＰのそれぞれの上には、第１配線層、第２配線層および第３配線層が順に積層されている。
第１配線層は、層間絶縁膜ＣＬ、絶縁膜ＩＬ０およびプラグＣＰのそれぞれの上に形成された複数の配線Ｍ１と、配線Ｍ１の側壁および上部を覆う層間絶縁膜ＩＬ１と、層間絶縁膜ＩＬ１を貫通して配線Ｍ１の上面に接続された複数のビア（接続部）Ｖ１とを有している。配線Ｍ１は、例えば主にＡｌ（アルミニウム）からなるパターンであり、プラグＣＰの上面に接続されている。つまり、配線Ｍ１はプラグＣＰを介して、エピタキシャル層ＥＰの上面近傍に形成された各種の半導体素子に電気的に接続されている。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜からなり、その上面はビアＶ１の上面と同一面内で平坦化されている。ビアＶ１は、例えば、層間絶縁膜ＩＬ１を貫通するビアホール内に埋め込まれた、主にＣｕ（銅）からなる金属膜からなる。
第２配線層は、第１配線層上に形成された層間絶縁膜ＩＬ２と、層間絶縁膜ＩＬ２を貫通する複数の配線溝のそれぞれの内部に埋め込まれた複数の配線Ｍ２とを有している。配線Ｍ２は主にＣｕ（銅）からなるパターンであり、その上面は、層間絶縁膜ＩＬ２の上面と同一面内で平坦化されている。配線Ｍ２は、ビアＶ１を介して配線Ｍ１に電気的に接続されている。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜からなる。
第２配線層上には、接続層を介して第３配線層が形成されている。接続層は、例えば酸化シリコン膜からなる層間絶縁膜ＩＬＶと、層間絶縁膜ＩＬＶを貫通して配線Ｍ２の上面に接続された複数のビア（接続部）Ｖ２とを有している。第３配線層は、当該接続層の上に形成された配線Ｍ３と、配線Ｍ３の側壁および上部を覆う層間絶縁膜ＩＬ３とを有している。配線Ｍ３は、例えば主にＡｌ（アルミニウム）からなるパターンでありビアＶ２を介して配線Ｍ２の上面に接続されている。層間絶縁膜ＩＬ３は、例えば酸化シリコン膜からなり、その上面は平坦化されている。
画素領域ＰＥＲにおいて、配線Ｍ１、Ｍ２、ビアＶ１およびＶ２は、フォトダイオードＰＤの直上には形成されていない。これは、金属膜からなる配線Ｍ１、Ｍ２、ビアＶ１およびＶ２が、フォトダイオードＰＤの上方からマイクロレンズＭＬを介して照射される光を遮蔽することを防ぐためである。ただし、画素領域ＰＥＲの端部では、フォトダイオードＰＤの直上を覆うように配線Ｍ３が形成されている。このように配線Ｍ３を形成して画素ＰＥを遮光する目的の１つは、撮像時に光が照射されない画素ＰＥにおいて得られる微弱な信号を検出することにある。画素領域ＰＥＲの当該端部以外の領域では、フォトダイオードＰＤの直上に配線Ｍ３は形成されていない。
画素領域ＰＥＲにおいて、第３配線層上には、カラーフィルタＣＦおよび複数のマイクロレンズＭＬが形成されている。マイクロレンズＭＬは、複数の画素の１つ１つに対応して１つ配置されている。カラーフィルタＣＦは、所定の波長の光を透過し、他の波長の光を遮断する材料からなる膜であり、所望の波長の光を各画素ＰＥにおいて受光させるために用いられる。画素領域ＰＥＲ内において、カラーフィルタＣＦは、複数種類配置されていてもよい。マイクロレンズＭＬは、上面が半球状となっている絶縁膜からなる。
撮像時において、撮像素子に照射された光は、マイクロレンズＭＬ、カラーフィルタＣＦ、各配線層を順に透過してフォトダイオードＰＤに達する。これにより入射光がフォトダイオードＰＤのＰＮ接合に照射されて、フォトダイオードＰＤおよびフォトダイオードＰＤの下のエピタキシャル層ＥＰにおいて光電変換が起こる。その結果、電子が発生し、この電子は、フォトダイオードＰＤのＮ型半導体領域ＮＲ内に電荷として溜まる。このように、フォトダイオードＰＤは、入射光の光量に応じた信号電荷を、その内部に生成する受光素子、つまり光電変換素子である。
なお、入射光が光電変換されて生じる電子は、Ｎ型半導体領域ＮＲ内のみならず、Ｎ型半導体領域ＮＲの下のエピタキシャル層ＥＰ内においても生じる。エピタキシャル層ＥＰ内に生じた電子は、電子が溜まりやすいＮ型半導体領域ＮＲに集まり、Ｎ型半導体領域ＮＲ内に電荷として蓄積される。したがって、Ｐ型の半導体層であるエピタキシャル層ＥＰの厚さが大きい程、撮像により得られる電子の量が増大し、固体撮像素子の感度が向上する。
また、Ｎ型半導体領域ＮＲとエピタキシャル層ＥＰとの間のＰＮ接合も、フォトダイオードＰＤを構成している。ここでは、エピタキシャル層ＥＰの上面に高濃度のＰ＋型半導体領域ＰＲを形成することを説明したが、フォトダイオードＰＤは、Ｐ＋型半導体領域ＰＲを有さず、Ｎ型半導体領域ＮＲおよびエピタキシャル層ＥＰのみにより構成されていてもよい。
＜半導体装置の効果について＞
以下に、図３４に示す比較例を用いて本実施の形態の半導体装置の効果について説明する。図３４は、比較例である半導体装置を示す断面図である。図３４では、図２と同様に、固体撮像素子の画素領域ＰＥＲの端部、分離領域ＩＲおよび周辺回路領域ＣＲを示している。本実施の形態の固体撮像素子および比較例の固体撮像素子は、いずれも近赤外光の受光により撮像を行うことを目的とする素子である。
比較例の固体撮像素子は、Ｎ型の半導体基板ＳＢと、その上に形成されたＮ型のエピタキシャル層ＥＰＮを有しており、画素領域ＰＥＲおよび周辺回路領域ＣＲのエピタキシャル層ＥＰＮの上面には、Ｐ型のウェル（半導体領域）ＷＬ１が、エピタキシャル層ＥＰＮの上面からエピタキシャル層ＥＰＮの途中深さに亘って形成されている。画素領域ＰＥＲおよび周辺回路領域ＣＲにおける素子分離領域ＥＩ、フォトダイオードＰＤおよびトランジスタＱ１の構造は、本実施の形態と同様である。また、エピタキシャル層ＥＰＮ上の構造は、絶縁膜ＩＬ０（図２参照）が形成されていない点を除き、本実施の形態と同様である。
画素領域ＰＥＲのウェルＷＬ１の底部には、ウェルＷＬ１よりもＰ型不純物濃度が高いＰ＋型のウェルＷＬ２が形成されている。また、分離領域ＩＲにおいて、素子分離領域ＥＩの底面の下には、エピタキシャル層ＥＰＮの上面からエピタキシャル層ＥＰＮの途中深さに亘ってＮ型のウェルＷＬ３が形成されている。ウェルＷＬ３は、画素領域ＰＥＲのウェルＷＬ１と、周辺回路領域ＣＲのウェルＷＬ１とを分離するために形成されている。すなわち、Ｎ型のウェルＷＬ３内には電子が溜まりやすいため、周辺回路領域ＣＲのウェルＷＬ１内に生じた電子が、当該ウェルＷＬ３を通って画素領域ＰＥＲに移動することにより、画素ＰＥが誤った信号を検出することを防いでいる。
このため、ウェルＷＬ３は、ウェルＷＬ１と同等の深さまで形成されている。ウェルＷＬ１の形成深さは、例えばエピタキシャル層ＥＰＮの上面から３〜５μｍである。この３〜５μｍという値は、不純物イオンの注入装置によりイオン注入を行ってＰ型のウェルＷＬ１を形成することができる限界の数値である。これ以上深いウェルを形成することは、エピタキシャル層ＥＰＮ内に多くの欠陥が生じる原因となるため、困難である。
ここで、波長が長い近赤外光を受光する撮像素子では、Ｐ型の半導体領域、つまり、ここではウェルＷＬ１の形成深さが大きい程、撮像により得られる電子の量が増大し、固体撮像素子の感度が向上する。なお、ウェルＷＬ１、ＷＬ２よりも下のＮ型のエピタキシャル層ＥＰＮ内および半導体基板ＳＢ内で電子が発生しても、当該電子は電荷が溜まりやすいエピタキシャル層ＥＰＮ内および半導体基板ＳＢ内に留まるため、当該電子をフォトダイオードＰＤにより検出することはできない。
上記比較例では、Ｐ型のウェルＷＬ１、ＷＬ２を形成することができる深さに限界があるため、光電変換が行われる領域を拡大することで撮像素子の感度を向上させることが困難である。特に、近赤外光は可視光に比べて波長が長いため、光電変換が可能な領域であるＰ型の半導体領域、つまりウェルＷＬ１の深さが小さいと、撮像素子の感度を向上させることが困難である。
そこで、本発明者らは、Ｐ型の半導体基板上に、Ｐ型のエピタキシャル層を形成することで得られる半導体基板を用いて撮像素子を形成することを検討した。また、ここでは、電荷の発生する領域を広く確保するため、エピタキシャル層の厚さを５μｍより大きくしている。このような撮像素子を形成した結果、比較例に比べて近赤外光の感度を２倍上昇させることができた。しかし、発明者らは以下のような問題があることを見出した。
すなわち、Ｐ型の半導体基板上にＰ型のエピタキシャル層を形成した場合、暗電流が増大する第１の問題と、周辺回路領域近傍の画素においてノイズまたは暗電流が多く発生し、これにより、撮像を行って得られた画像にむらが生じる第２の問題とが発生する。これらの問題は、互いに接続された半導体基板およびエピタキシャル層がいずれも同一の導電型を有することで、電子が半導体基板およびエピタキシャル層の内部を容易に移動することにある。
例えば、暗電流またはノイズが発生する状況としては、例えば、半導体基板内に生じた電子が画素領域のエピタキシャル層内に移動する場合、または、周辺回路領域のエピタキシャル層内の電子が、画素領域のエピタキシャル層内に移動する場合が考えられる。なお、ノイズは、周辺回路から画素領域に電子が移動することで生じる。これに対し、図３４に示すＮ型のウェルＷＬ３を形成しても、周辺回路領域および画素領域間の電子の移動を防ぐことはできない。なぜならば、５μｍよりも大きいエピタキシャル層の上面にイオン注入法でウェルＷＬ３を形成しても、ウェルＷＬ３の形成深さには限界があり、エピタキシャル層の底部まで達しないからである。このため、周辺回路領域に生じた電子は、ウェルＷＬ３の下のエピタキシャル層内または半導体基板内を移動し、画素において検出される。
また、画素領域と周辺回路領域との間の分離領域に、エピタキシャル層の上面から半導体基板の上面まで達するＤＴＩ構造を形成したとしても、上記のような電子の移動を防ぐことはできない。なぜならば、周辺回路領域に生じた電子は、ＤＴＩ構造の下のＰ型の半導体基板内を移動して画素領域のエピタキシャル層に移動するからである。このように、Ｐ型の半導体基板およびＰ型のエピタキシャル層を基板として有する固体撮像素子では、感度を向上させることはできても、暗電流などの発生を防ぐことは困難である。
そこで、本発明者らは、Ｎ−型の半導体基板上にＰ型のエピタキシャル層を形成し、かつ、エピタキシャル層を貫通するＤＴＩ構造を形成することで、感度の向上と、暗電流およびノイズの発生の防止とを両立することが可能であることを見出した。すなわち、図２に示すように、本実施の形態では、Ｎ−型の半導体基板ＳＢ上にＰ型のエピタキシャル層ＥＰが形成されており、分離領域ＩＲには、エピタキシャル層ＥＰを貫通するＤＴＩ構造ＤＴＩが形成されている。
本実施の形態では、Ｐ型のエピタキシャル層ＥＰを５μｍより大きい厚さで形成することで、比較例のようにイオン注入法でＰ型のウェルＷＬ１（図３４参照）を形成する場合に比べて、光電変換を行う領域（深さ）を拡大することができる。このため、固体撮像素子の感度を向上させることができる。近赤外光は可視光線に比べて波長が長いため、このように光の照射方向において大きい光電変換領域を設けることが、感度向上の観点から有効である。
このとき、Ｎ−型の半導体基板ＳＢ内に電子が発生し、または、エピタキシャル層ＥＰ内で発生した電子が半導体基板ＳＢ内に移動したとしても、それらの電子がエピタキシャル層ＥＰ内に移動して暗電流となることを防ぐことができる。これは、半導体基板ＳＢの導電型がＮ型であり、半導体基板ＳＢ内において電子が多数キャリアであることで、半導体基板ＳＢ内の電子は、Ｐ型のエピタキシャル層ＥＰへ移動しにくいためである。したがって、フォトダイオードＰＤの直下で生じた電子が、半導体基板ＳＢを介して、当該フォトダイオードＰＤを有する画素ＰＥとは異なる他の画素ＰＥに移動することを防ぐことができ、また、周辺回路領域ＣＲのエピタキシャル層ＥＰ内の電子が、半導体基板ＳＢを介して画素ＰＥに移動することを防ぐことができる。これにより、画素領域ＰＥＲにおける暗電流の発生およびノイズの発生を防ぐことができる。
また、分離領域ＩＲにおいて、エピタキシャル層ＥＰの上面から半導体基板ＳＢの上面に達するＤＴＩ構造ＤＴＩが形成されていることで、周辺回路領域ＣＲのエピタキシャル層ＥＰ内の電子が、画素領域ＰＥＲに移動することを防ぐことができる。すなわち、ＤＴＩ構造ＤＴＩにより周辺回路領域ＣＲおよび画素領域ＰＥＲのそれぞれのエピタキシャル層ＥＰを分離することで、それらのエピタキシャル層ＥＰ間において直接電子が移動することを防ぐことができる。加えて、ＤＴＩ構造ＤＴＩの底部がＮ−型の半導体基板ＳＢの上面に接することで、周辺回路領域ＣＲのエピタキシャル層ＥＰ内の電子が、半導体基板ＳＢ内を経由して画素領域ＰＥＲに移動することを防ぐことができる。これにより、画素領域ＰＥＲにおける暗電流の発生およびノイズの発生を防ぐことができる。
以上より、本実施の形態の半導体装置では、固体撮像素子の感度を向上させ、かつ、暗電流の発生およびノイズの発生を防ぐことができるため、半導体装置の性能を向上させることができる。
なお、Ｎ−型の半導体基板ＳＢおよびＰ型のエピタキシャル層ＥＰを有する固体撮像素子の分離領域ＩＲにおいて、ＤＴＩ構造ＤＴＩを形成せず、比較例のようにＮ型のウェルＷＬ３またはＰ型のウェルをイオン注入法により形成しても、周辺回路領域ＣＲおよび画素領域ＰＥＲ間の電子の移動を防ぐことはできない。イオン注入法では、それらのウェルをエピタキシャル層ＥＰの底部まで深く形成することができないためである。
＜半導体装置の製造方法について＞
以下に、図３〜図９を用いて、本実施の形態の半導体装置の製造方法を説明する。図３〜図９は、本実施の形態の半導体装置の製造工程を説明する断面図であり、図２に対応する場所における断面図である。つまり、図３〜図９の各図では、左から順に画素領域ＰＥＲ、分離領域ＩＲおよび周辺回路領域ＣＲを示している。画素領域ＰＥＲは、図１に示すように、周辺回路領域ＣＲに囲まれており、画素領域ＰＥＲと周辺回路領域ＣＲとの間に分離領域ＩＲが存在する。
半導体装置の製造工程では、まず、図３に示すように、例えば単結晶シリコン（Ｓｉ）からなるＮ−型の半導体基板ＳＢを準備する。その後、半導体基板ＳＢの上面上にエピタキシャル成長法を用いてＰ型のエピタキシャル層ＥＰを形成する。エピタキシャル層ＥＰの厚さは５μｍより大きく、１０μｍ以下である。エピタキシャル層ＥＰの形成工程では、半導体基板ＳＢ上にＢ（ホウ素）を加えながらエピタキシャル成長層を成膜する。これにより、エピタキシャル層ＥＰは比較的低濃度のＰ型半導体層となる。
次に、エピタキシャル層ＥＰの主面に複数の溝を形成し、それらの溝内に素子分離領域ＥＩを形成する。これにより、素子分離領域ＥＩから半導体基板ＳＢの上面が露出する領域、つまり活性領域を規定（区画）する。素子分離領域ＥＩは、例えばＳＴＩ法またはＬＯＣＯＳ法などにより形成することができる。ここでは、素子分離領域ＥＩはＳＴＩ法により形成されている。素子分離領域ＥＩは、例えばＣＶＤ（Chemical Vapor Deposition）法により上記溝内に形成された酸化シリコン膜からなる。分離領域ＩＲには、画素領域ＰＥＲを平面視において囲むように素子分離領域ＥＩを形成する。ここで活性領域を規定することで、画素領域ＰＥＲに行列状に並ぶ複数の画素ＰＥが形成される。
次に、隣り合う画素ＰＥ同士を互いに分離するための不純物注入、つまり画素間分離注入を行う。すなわち、隣り合う画素ＰＥ同士の間の素子分離領域ＥＩの直下のエピタキシャル層ＥＰの上面に、Ｐ型の不純物（例えばＢ（ホウ素））をイオン注入法などにより打ち込むことで、半導体基板の上面にＰ＋型半導体領域ＰＩを形成する。エピタキシャル層ＥＰの厚さが大きいため、Ｐ＋型半導体領域ＰＩの底部は半導体基板ＳＢの主面に達しない。
画素間分離注入を行うことにより、後に形成する画素ＰＥ間において、電子に対するポテンシャル障壁を形成する。これにより、互いに隣接する画素ＰＥ同士の間で電子が拡散することを防ぎ、撮像素子の感度特性を向上させることが可能となる。
次に、エピタキシャル層ＥＰ上にゲート絶縁膜ＧＦを介してゲート電極ＧＥを形成する。ここでは、エピタキシャル層ＥＰ上に例えば酸化法により酸化シリコン膜を形成した後、例えばＣＶＤ法を用いて当該酸化シリコン膜上にポリシリコン膜を形成する。続いて、フォトリソグラフィ技術およびエッチング法を用いて、当該ポリシリコン膜および当該酸化シリコン膜を加工する。これにより、当該ポリシリコン膜からなるゲート電極ＧＥと、当該酸化シリコン膜からなるゲート絶縁膜とを形成する。この工程では、画素領域ＰＥＲの図示していない領域では、転送用トランジスタまたは周辺トランジスタを構成するゲート絶縁膜およびゲート電極も形成される。
次に、画素領域ＰＥＲのエピタキシャル層ＥＰの上面に、Ｎ型半導体領域ＮＲおよびＰ＋型半導体領域ＰＲを含むフォトダイオードＰＤを形成する。すなわち、画素領域ＰＥＲの半導体基板ＳＢの主面に、Ｎ型の不純物（例えばヒ素（Ａｓ）またはＰ（リン））を、例えばイオン注入法により打ち込むことで、活性領域のうち、受光部を形成する領域にＮ型半導体領域ＮＲを形成する。また、画素領域ＰＥＲの半導体基板ＳＢの主面に、Ｐ型の不純物（例えばＢ（ホウ素））を、例えばイオン注入法により打ち込むことで、活性領域のうち、受光部を形成する領域にＰ＋型半導体領域ＰＲを形成する。Ｎ型半導体領域ＮＲの形成深さは、Ｐ＋型半導体領域ＰＩよりも浅い。
ここで、上記イオン注入法による打ち込みは、フォトリソグラフィ技術を用いて形成したフォトレジスト膜（図示しない）と、転送用トランジスタのゲート電極とをマスク（注入阻止マスク）として用いて行う。
次に、フォトダイオードＰＤが形成されていない箇所の活性領域内の一部にＮ型の不純物（例えばヒ素（Ａｓ）またはＰ（リン））を、例えばイオン注入法により打ち込むことで、Ｎ型の不純物領域であるソース・ドレイン領域ＳＤを形成する。また、この工程により、転送トランジスタのドレイン領域を構成する浮遊拡散領域（浮遊拡散容量部）を形成する。これにより、ソース・ドレイン領域ＳＤと、ゲート電極ＧＥとを有するＮチャネル型のトランジスタＱ１を周辺回路領域ＣＲに形成する。また、画素領域ＰＥＲの図示していない領域では、浮遊拡散領域をドレイン領域として有し、Ｎ型半導体領域ＮＲをソース領域として有する転送トランジスタを形成する。また、画素領域ＰＥＲの各画素ＰＥには、周辺トランジスタとして、ソース・ドレイン領域およびゲート電極を有する増幅トランジスタ、リセットトランジスタおよび選択トランジスタが形成される。
次に、図示は省略するが、画素領域ＰＥＲおよび分離領域ＩＲを覆い、周辺回路領域ＣＲのトランジスタＱ１を露出する絶縁膜を形成した後、周知のサリサイドプロセスを行うことで、ソース・ドレイン領域ＳＤおよびゲート電極ＧＥのそれぞれの上面にシリサイド層を形成する。シリサイド層（図示しない）は、例えばＮｉＳｉ（ニッケルシリコン）またはＣｏＳｉ（コバルトシリコン）からなる。
当該シリサイド層は、上記絶縁膜（図示しない）を形成した後、当該絶縁膜およびトランジスタＱ１の上部を覆うように、Ｎｉ（ニッケル）またはＣｏ（コバルト）を主に含む金属膜をスパッタリング法により形成した後、熱処理を行って当該金属膜と、ソース・ドレイン領域ＳＤおよびゲート電極ＧＥのそれぞれの上面とを反応させることで形成することができる。その後、未反応の余分な当該金属膜を除去することで、図３に示す構造を得ることができる。
次に、図４に示すように、エピタキシャル層ＥＰ上に層間絶縁膜ＣＬを形成する。層間絶縁膜ＣＬは、例えば、エピタキシャル層ＥＰ上にＣＶＤ法などにより窒化シリコン膜および酸化シリコン膜を積層することで形成する。つまり、層間絶縁膜ＣＬは、当該窒化シリコン膜からなるライナー膜と、その上の厚い酸化シリコン膜とを含む積層膜である。当該ライナー膜は、後にコンタクトホールを形成する際のエッチングストッパ膜として機能する。なお、ここでは当該ライナー膜および当該酸化シリコン膜を１つの膜として図示している。続いて、例えばＣＭＰ（Chemical Mechanical Polishing）法により、層間絶縁膜ＣＬの上面を研磨して平坦化する。
次に、図５に示すように、フォトリソグラフィ技術により層間絶縁膜ＣＬ上にフォトレジストパターンを形成した後、当該フォトレジストパターンをマスクとしてエッチングを行うことで、分離領域ＩＲの層間絶縁膜ＣＬおよび素子分離領域ＥＩを除去し、これにより素子分離領域ＥＩに覆われていたエピタキシャル層ＥＰの上面を露出させる。
その後、当該フォトレジストパターンを除去した後、層間絶縁膜ＣＬをマスクとして用いてドライエッチングを行うことで、分離領域ＩＲのエピタキシャル層ＥＰを開口する。つまり、分離領域ＩＲに、エピタキシャル層ＥＰを貫通する溝ＤＴを形成する。当該ドライエッチング工程では、酸化シリコン膜および窒化シリコン膜などに対して選択比を有し、シリコン膜に対してエッチングレートが高い条件でエッチングを行う。溝ＤＴおよびその上の開口部は、平面視において画素領域ＰＥＲを囲んでいる。溝ＤＴの底面には、半導体基板ＳＢの主面が露出している。
次に、図６に示すように、溝ＤＴ内を含むエピタキシャル層ＥＰ上に、例えばＣＶＤ法などを用いて絶縁膜ＩＬ０を形成（堆積）することで、溝ＤＴ内を絶縁膜ＩＬ０により完全に埋め込む。これにより、溝ＤＴ内に、絶縁膜ＩＬ０からなるＤＴＩ構造ＤＴＩを形成する。ここでは、複数の絶縁膜を積層することで、当該複数の絶縁膜からなる絶縁膜ＩＬ０を形成する。なお、絶縁膜ＩＬ０を１つの膜により形成してもよい。本実施の形態では、溝ＤＴ内に空隙は形成せず、溝ＤＴ内は絶縁膜ＩＬ０により完全に埋め込まれる。
絶縁膜ＩＬ０の形成工程では、絶縁膜ＩＬ０を構成する膜を成膜した後、流動性を有する当該膜を固めるため、加熱を行う。当該加熱は、ＲＴＡ（Rapid Thermal Annealing）であり、その温度は７００℃以下である。なお、本実施の形態の製造工程では、溝ＤＴを形成した後の工程を、すべて７００℃以下の温度で行う。
次に、図７に示すように、層間絶縁膜ＣＬ上にフォトレジストパターン（図示しない）を形成し、当該フォトレジストパターンをマスクとしてドライエッチングを行うことで、絶縁膜ＩＬ０および層間絶縁膜ＣＬを加工する。これにより、複数のコンタクトホールを形成する。コンタクトホールの底部では、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤのそれぞれが絶縁膜ＩＬ０および層間絶縁膜ＣＬから露出している。すなわち、コンタクトホールは絶縁膜ＩＬ０および層間絶縁膜ＣＬを貫通している。各コンタクトホールの底部では、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤのそれぞれの上面を覆うシリサイド層（図示しない）が露出している。この工程では、図示していない転送トランジスタおよび周辺トランジスタのそれぞれの電極を露出するコンタクトホールも形成する。
次に、図８に示すように、複数のコンタクトホール内を含む絶縁膜ＩＬ０上に金属膜を形成した後、絶縁膜ＩＬ０上の当該金属膜を、例えばＣＭＰ法により研磨することで除去する。これにより絶縁膜ＩＬ０の上面を露出させることで、複数のコンタクトホールのそれぞれに埋め込まれた当該金属膜からなるプラグ（コンタクトプラグ）ＣＰを形成する。プラグＣＰは、例えば、コンタクトホール内の側壁および底面を覆う窒化チタン膜と、当該底面上に当該窒化チタン膜を介してコンタクトホール内に埋め込まれたタングステン膜とを含む積層膜により構成される。当該窒化チタン膜はバリアメタル膜であり、ＣＶＤ法またはスパッタリング法により形成する。また、タングステン膜は、主導体膜であり、例えばＣＶＤ法により形成する。
次に、図９に示すように、絶縁膜ＩＬ０およびプラグＣＰのそれぞれの上に、第１配線層、第２配線層、接続層、第３配線層、カラーフィルタＣＦおよびマイクロレンズＭＬを順に形成する。その後、半導体基板ＳＢをダイシングすることで切削し、これにより半導体基板ＳＢを個片化することで、複数の半導体チップ、つまり複数の固体撮像素子を得ることができる。ダイシング工程では、周辺回路領域ＣＲを平面視において囲むスクライブライン（図示しない）を切削する。これにより、本実施の形態の半導体装置が完成する。
具体的には、図８に示す構造を得た後、図９に示すように、絶縁膜ＩＬ０およびプラグＣＰのそれぞれの上に、例えばスパッタリング法によりアルミニウム膜を形成する。その後、当該アルミニウム膜をフォトリソグラフィ技術およびエッチング法を用いて加工することで、プラグＣＰに電気的に接続された当該アルミニウム膜からなる配線Ｍ１を形成する。なお、各画素ＰＥにおいて、フォトダイオードＰＤの直上にはアルミニウム膜を残していない。
続いて、絶縁膜ＩＬ０上および配線Ｍ１上に、例えばＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成する。その後、例えばＣＭＰ法により層間絶縁膜ＩＬ１の上面を研磨し、続いて、フォトリソグラフィ技術およびエッチング法を用いて、層間絶縁膜ＩＬ１を貫通し、配線Ｍ１の上面を露出する複数のビアホールを形成する。続いて、各ビアホール内を埋め込むように層間絶縁膜ＩＬ１上に銅膜をスパッタリング法により形成した後、ＣＭＰ法などにより、層間絶縁膜ＩＬ１上の銅膜を除去することで、当該銅膜からなるビアＶ１を各ビアホール内に形成する。これにより、配線Ｍ１、層間絶縁膜ＩＬ１およびビアＶ１を有する第１配線層を形成する。
続いて、第１配線層上に、例えばＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成する。その後、フォトリソグラフィ技術およびエッチング法を用いて、層間絶縁膜ＩＬ２を貫通し、ビアＶ１の上面を露出する複数の配線溝を形成する。続いて、ビアＶ１の形成工程と同様の工程を行って、各配線溝の内部を埋め込む銅膜からなる配線Ｍ２を形成する。すなわち、配線Ｍ２は、いわゆるシングルダマシン法により形成される。層間絶縁膜ＩＬ２および配線Ｍ２は、第２配線層を構成している。
続いて、第２配線層の形成工程と同様の工程を行うことで、接続層を形成する。つまり、第２配線層上に層間絶縁膜ＩＬＶを形成した後、層間絶縁膜ＩＬＶを貫通し、配線Ｍ２の上面を露出する複数のビアホールを形成する。その後、各ビアホールを埋め込む銅膜からなるビアＶ２を形成する。層間絶縁膜ＩＬＶおよびビアＶ２は、接続層を構成している。
続いて、配線Ｍ１および層間絶縁膜ＩＬ１の形成工程と同様の工程を行うことで、接続層上に配線Ｍ３および層間絶縁膜ＩＬ３を形成する。つまり、アルミニウム膜からなり、ビアＶ２に接続された配線Ｍ３のパターンを複数形成し、続いて、複数の配線Ｍ３を覆う層間絶縁膜ＩＬ３を層間絶縁膜ＩＬＶ上に形成する。これにより、配線Ｍ３および層間絶縁膜ＩＬ３からなる第３配線層を形成する。
カラーフィルタＣＦは、例えば層間絶縁膜ＩＬ３上に、所定の波長の光を透過し、他の波長の光を遮断する材料からなる膜を成膜することで形成する。カラーフィルタＣＦ上のマイクロレンズＭＬは、カラーフィルタＣＦ上に形成した膜を、平面視において円形のパターンに加工した後、例えば当該膜を加熱することで当該膜の上面および側壁からなる表面を丸め、これにより当該膜をレンズ状に加工することで形成する。
＜半導体装置の製造方法の効果＞
以下に、本実施の形態の半導体装置の製造方法の効果について説明する。
図３４に示す比較例を用いて説明したように、Ｎ型の半導体基板ＳＢおよびＮ型のエピタキシャル層ＥＰＮを含む基板の上面にＰ型のウェルＷＬ１を形成した場合、近赤外光の感度を向上させることが困難である問題がある。これに対し、Ｐ型の半導体基板およびＰ型のエピタキシャル層を含む基板を用いて撮像素子を形成した場合、感度を向上させることはできるが、暗電流およびノイズが発生するという問題が生じる。
そこで、本実施の形態の半導体装置の製造方法では、図３〜図９を用いて説明したようにＮ−型の半導体基板ＳＢ上にＰ型のエピタキシャル層ＥＰを形成し、分離領域ＩＲに、エピタキシャル層ＥＰを貫通するＤＴＩ構造ＤＴＩを形成することで、撮像素子の感度の向上と、暗電流またはノイズの発生の防止とを実現している。つまり、本実施の形態の半導体装置について説明した効果と同様の効果を得ることができる。
加えて、ここでは、ＤＴＩ構造ＤＴＩを形成する箇所を、素子分離領域ＥＩが形成された領域に限定している。つまり、溝ＤＴを、活性領域に形成していない。言い換えれば、ＤＴＩ構造ＤＴＩおよび溝ＤＴのそれぞれの全体は、平面視において分離領域ＩＲに形成された素子分離領域ＥＩの内側に形成されている。これにより、溝ＤＴ上の層間絶縁膜ＣＬの開口部、および、溝ＤＴのそれぞれを形成する際のエッチングにより、活性領域のエピタキシャル層ＥＰの上面にダメージが生じ、当該ダメージが画素領域ＰＥＲの活性領域または周辺回路領域ＣＲの活性領域に形成された半導体素子に影響を与えることを防ぐことができる。
また、ここでは、トランジスタＱ１、転送トランジスタ、周辺トランジスタおよびフォトダイオードＰＤなどの半導体素子を形成した後に溝ＤＴおよびＤＴＩ構造ＤＴＩを形成しているが、ＤＴＩ構造ＤＴＩを構成する絶縁膜ＩＬ０を形成する際の最高温度を７００℃としている。これにより、ＤＴＩ構造ＤＴＩの形成工程の温度により、各トランジスタなどの半導体素子の特性が変動することを防ぐことができる。
また、本実施の形態では、上記のように溝ＤＴの形成時のエッチングダメージが素子に影響を及ぼすことを防ぐことができ、かつ、製造工程の温度により半導体素子の特性が変動することを防ぐことができるため、溝ＤＴおよびＤＴＩ構造ＤＴＩの形成工程の追加に伴い、素子形成条件を再調整する必要がない。したがって、半導体装置の開発期間を短縮することができ、製造コストを低減することができる。
＜変形例＞
以下に、図１０を用いて、本実施の形態の半導体装置およびその製造方法の変形例について説明する。図１０は、本実施の形態の変形例である半導体装置を示す平面図であり、図１に対応するものである。
図１では、分離領域ＩＲを平面視において矩形の環状構造を有する領域として形成している。しかし、当該矩形の領域の角部に分離領域ＩＲを形成せず、矩形の画素領域ＰＥＲの角部と周辺回路領域ＣＲとが接するようなレイアウトを採用してもよい。すなわち、図１０に示すように、分離領域ＩＲを環状に形成せず、分離領域ＩＲを、平面視において矩形形状を有する画素領域ＰＥＲの４辺に沿うように４箇所に形成してもよい。
この場合、図３に示すＤＴＩ構造ＤＴＩも、図１０に示す分離領域ＩＲと同様に、画素領域ＰＥＲの４辺に沿って４つ形成される。延在するそれらの４つのＤＴＩ構造ＤＴＩのそれぞれの延在方向における端部は、互いに接続されず離間している。このため、画素領域ＰＥＲの角部と周辺回路領域ＣＲとの間では、エピタキシャル層ＥＰを貫通する溝ＤＴ（図３参照）は形成されていない。
平面視において、画素領域ＰＥＲの４辺に沿う溝ＤＴの幅であって、当該４辺のそれぞれに直交する方向における溝ＤＴの幅は、一定である。ここで、平面視において分離領域ＩＲのＤＴＩ構造ＤＴＩを、矩形の環状構造を有するレイアウトで形成した場合、画素領域ＰＥＲの角部と、分離領域ＩＲの外側の角部との間の対角線の長さは、溝ＤＴの上記幅よりも大きい。つまり、矩形の環状構造を有する溝ＤＴは、平面視における角部において他の領域よりも幅が大きい箇所がある。このように、幅が大きい溝ＤＴ内を埋め込むようにＤＴＩ構造ＤＴＩを形成しようとすると、ＤＴＩ構造ＤＴＩの形状を安定して形成することが困難であり、半導体装置の信頼性が低下する虞がある。
そこで、本変形例では、画素領域ＰＥＲの角部の近傍にはＤＴＩ構造ＤＴＩを形成していない。つまり、平面視において、ＤＴＩ構造ＤＴＩは、折れ曲がるレイアウトを有していない。このため、ここでは溝ＤＴを安定して埋込むことができる。
（実施の形態２）
以下では、図１１および図１２を用いて、本実施の形態２である半導体装置の構造および製造方法について説明する。ここでは、ＤＴＩ構造の内部に空隙を形成することについて説明する。図１１および図１２は、本実施の形態である半導体装置の製造工程を説明する断面図である。
ここでは、まず、図３〜図５を用いて説明した工程と同様の工程を行うことで、基板の上面近傍にフォトダイオードＰＤおよびトランジスタＱ１などの素子を形成し、層間絶縁膜ＣＬと、溝ＤＴとを形成する。
次に、図１１に示すように、溝ＤＴ内を含むエピタキシャル層ＥＰ上に、例えばＣＶＤ法により絶縁膜ＩＬ０を形成することにより、層間絶縁膜ＣＬの上面を絶縁膜ＩＬ０により覆い、かつ、溝ＤＴ内に絶縁膜ＩＬ０を埋め込む。ただし、溝ＤＴ内は絶縁膜ＩＬ０により完全には埋め込まれず、溝ＤＴ内の中心部には、周囲を絶縁膜ＩＬ０に囲まれた空隙ＳＰが形成される。これにより、溝ＤＴ内の絶縁膜ＩＬ０および空隙ＳＰを有するＤＴＩ構造ＤＴＩを形成する。
ここで、絶縁膜ＩＬ０は単層または複数層の膜により形成するが、少なくとも、成膜工程において流動性が低く被膜性が低い膜を有する。
絶縁膜ＩＬ０を複数層の膜により形成する場合には、まず、図５に示す構造を得た後、流動性が高く、被膜性が高い第１絶縁膜をＣＶＤ法により形成する。このとき、溝ＤＴは完全には埋め込まれない。
続いて、流動性が低く、被膜性が低い第２絶縁膜をＣＶＤ法により形成する。第２絶縁膜は溝ＤＴ内の下方よりも上方において厚く形成される。したがって、溝ＤＴの上部では、溝ＤＴの対向する側壁のそれぞれを覆う第２絶縁膜同士が大きい膜厚で形成されるため、互いに接近する。ここでは、溝ＤＴの対向する側壁のそれぞれを覆う第２絶縁膜同士は、互いに接触してもよいし、接触しなくてもよい。すなわち、第２絶縁膜を形成した時点で、溝ＤＴ内に閉塞された空隙ＳＰが形成されていてもよいが、第２絶縁膜が閉塞せず、空隙ＳＰが未だ形成されていなくてもよい。
続いて、流動性が高く、被膜性が高い第３絶縁膜をＣＶＤ法により形成する。これにより、第１絶縁膜、第２絶縁膜および第３絶縁膜からなる絶縁膜ＩＬ０が形成される。第２絶縁膜が溝ＤＴ内で閉塞し、空隙ＳＰが形成されている場合には、空隙ＳＰよりも上に第３絶縁膜が堆積する。第２絶縁膜が溝ＤＴ内で閉塞していない場合には、第３絶縁膜が溝ＤＴ内の表面を覆い、かつ、溝ＤＴの上部において、溝ＤＴの対向する側壁のそれぞれを覆う第３絶縁膜同士が互いに接触する。すなわち、絶縁膜ＩＬ０が溝ＤＴの上部において閉塞し、これにより空隙ＳＰが形成される。
第１絶縁膜および第３絶縁膜は、Ｏ３ＴＥＯＳ膜からなる。例えばＯ３ＴＥＯＳ膜からなる第１絶縁膜および第３絶縁膜は、良好な段差被覆性を有し、かつ、良好な流動性を有する。したがって、溝ＤＴの側面にスキャロップと呼ばれる凹凸が形成されている場合でも、溝ＤＴの側面にＯ３ＴＥＯＳ膜からなる第１絶縁膜を形成することにより、溝ＤＴの側面に形成される第１絶縁膜の表面を平坦化することができる。つまり、このような凹凸を覆い、溝ＤＴ内の表面を平坦化するために、流動性の良好な第１絶縁膜を形成する必要がある。
また、第２絶縁膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）ガスを含むガスを用いたＰＥＣＶＤ法により形成することができる。このＴＥＯＳガスを含むガスを用いたプラズマ化学気相成長（Plasma-Enhanced Chemical Vapor Deposition；ＰＥＣＶＤ）により形成された酸化シリコン膜は、ＰＴＥＯＳ膜と称される。
また、ここでは、ＴＥＯＳガスに代え、シラン（ＳｉＨ４）ガスを含むガスを用いたＰＥＣＶＤ法により、酸化シリコン膜からなる第２絶縁膜を形成してもよい。このＳｉＨ４ガスを含むガスを用いたＰＥＣＶＤ法により形成された酸化シリコン膜は、Ｐ−ＳｉＯ膜と称される。以下では、ＰＴＥＯＳまたはＰ−ＳｉＯからなる膜を、「ＰＴＥＯＳ膜など」と呼ぶ場合がある。
ＰＴＥＯＳ膜などの段差被覆性は、Ｏ３ＴＥＯＳ膜からなる第１絶縁膜および第３絶縁膜のそれぞれの段差被覆性より低い。また、ＰＴＥＯＳ膜などの流動性は、Ｏ３ＴＥＯＳ膜の流動性より低い。つまり、第２絶縁膜は、第１絶縁膜および第３絶縁膜のそれぞれに比べ、被膜性能が低く、カバレッジが悪い特性を有する。したがって、第２絶縁膜により、側壁および上面を有する層を覆う場合、当該側壁に形成される第２絶縁膜の膜厚は、当該上面上に形成される第２絶縁膜の膜厚よりも小さい。特に、当該側壁に沿う第２絶縁膜のうち、下方の第２絶縁膜の方が膜厚が小さく、上方の第２絶縁膜の方が膜厚が大きい。
なお、第１絶縁膜、第２絶縁膜および第３絶縁膜のそれぞれの成膜時の流動性には違いがあるが、いずれの膜も成膜の時点では流動性を有している。したがって、第１絶縁膜、第２絶縁膜および第３絶縁膜のそれぞれを成膜する毎に、熱処理（ＲＴＡ）を行って各絶縁膜を固体化する必要がある。第１絶縁膜、第２絶縁膜および第３絶縁膜のそれぞれに対して行う計３回の熱処理は、いずれも７００℃以下で行う。
絶縁膜ＩＬ０を形成した後は、絶縁膜ＩＬ０の上面を例えばＣＭＰ法により研磨して平坦化する。ただし、層間絶縁膜ＣＬの上面は絶縁膜ＩＬ０から露出させない。その後の工程は、図７〜図９を用いて説明した工程と同様に行うことで、図１２に示す撮像素子が得られる。これにより、本実施の形態の半導体装置が完成する。
本実施の形態の撮像素子は、ＤＴＩ構造ＤＴＩが空隙ＳＰを有している点で、前記実施の形態１と異なる。空隙ＳＰは、溝ＤＴの底部近傍から上部に亘って上下方向に長く形成される。素子同士の間を電気的に分離するＤＴＩ構造ＤＴＩが空隙ＳＰを有する場合、絶縁性は高くなる。したがって、本実施の形態では、前記実施の形態１と同様の効果を得ることができ、加えて、画素領域ＰＥＲと周辺回路領域ＣＲとの間の絶縁性を高めることができる。つまり、電子が画素領域ＰＥＲと周辺回路領域ＣＲとの間で移動する可能性をより低減することができるため、暗電流およびノイズの発生を効果的に防ぐことができる。
また、トランジスタＱ１を含む周辺回路が駆動した際、トランジスタＱ１などの素子から微量の光が発生する。このとき、トランジスタＱ１などから生じた光が画素領域ＰＥＲに入ると、暗電流およびノイズの発生の原因となる。これに対し、本実施の形態では、溝ＤＴ内に空隙ＳＰが存在することにより、当該光を周辺回路領域ＣＲ側に反射し、画素領域ＰＥＲの光電変換領域に当該光が入射することを防ぐことができる。
すなわち、周辺回路領域ＣＲで生じた光が、例えばエピタキシャル層ＥＰおよび絶縁膜ＩＬ０を介して空隙ＳＰの側壁に達した際、絶縁膜ＩＬ０と空隙ＳＰとのそれぞれの屈折率が異なることに起因して反射が起こり、光は周辺回路領域ＣＲ側に戻る。これにより、暗電流などの発生を防ぐことができる。
＜変形例１＞
以下では、図１３および図１４を用いて、本実施の形態２の変形例１である半導体装置の構造および製造方法について説明する。ここでは、ＤＴＩ構造が埋め込まれた溝の近傍の半導体基板およびエピタキシャル層の表面にＰ型半導体領域を形成することについて説明する。図１３および図１４は、本実施の形態の変形例１である半導体装置の製造工程を説明する断面図である。
ここでは、まず、図３〜図５を用いて説明した工程と同様の工程を行うことで、基板の上面近傍にフォトダイオードＰＤおよびトランジスタＱ１などの素子を形成し、層間絶縁膜ＣＬと、溝ＤＴとを形成する。
次に、図１１に示すように、溝ＤＴ内を含むエピタキシャル層ＥＰ上に、例えばＣＶＤ法により絶縁膜ＩＬ０を形成することにより、層間絶縁膜ＣＬの上面を絶縁膜ＩＬ０により覆い、かつ、溝ＤＴ内に絶縁膜ＩＬ０を埋め込む。ただし、溝ＤＴ内は絶縁膜ＩＬ０により完全には埋め込まれず、溝ＤＴ内の中心部には、周囲を絶縁膜ＩＬ０に囲まれた空隙ＳＰが形成される。これにより、溝ＤＴ内の絶縁膜ＩＬ０および空隙ＳＰを有するＤＴＩ構造ＤＴＩを形成する。
次に、図１３に示すように、層間絶縁膜ＣＬをマスク（イオン注入阻止マスク）として用いてイオン注入工程を行うことで、Ｐ型の不純物（例えばＢ（ホウ素）またはＢＦ２（二フッ化ホウ素））を、溝ＤＴの表面である半導体基板ＳＢおよびエピタキシャル層ＥＰのそれぞれの表面に打ち込む。これにより、溝ＤＴの表面には、Ｐ型半導体領域ＰＢＲが形成される。上記イオン注入工程では、半導体基板ＳＢの主面に対して斜め方向からイオン注入を行ってもよい。Ｐ型半導体領域ＰＢＲのＰ型不純物のピーク濃度は、例えば１×１０１７ａｔｍ／ｃｍ３である。
なお、ここでイオン注入によりＰ型半導体領域ＰＢＲを形成することについて説明したが、Ｐ型半導体領域ＰＢＲは、プラズマドーピングにより形成してもよい。すなわち、溝ＤＴを形成して図５に示す構造を得た後、プラズマ化したホウ素イオンの雰囲気において、半導体基板ＳＢにバイアス電圧を印加することで、ホウ素を溝ＤＴの表面に導入する方法により、Ｐ型半導体領域ＰＢＲを形成することができる。
また、Ｐ型半導体領域ＰＢＲは、ホウ素を含む膜で溝ＤＴの表面を覆った後に熱処理を行って形成してもよい。すなわち、溝ＤＴを形成して図５に示す構造を得た後、例えば、ホウ素を含む有機膜であるＰＢＦ（Poly Bolon Film）を塗布して溝ＤＴの表面を覆い、続いて熱処理（ＲＴＡ）を行うことで、ＰＢＦ内のホウ素を溝ＤＴの表面に拡散させ、これによりＰ型半導体領域ＰＢＲを形成することができる。また、ＰＢＦを形成せず、ＣＶＤ法などにより、ホウ素を含むシリコン膜により溝ＤＴの表面を覆い、続いて熱処理（ＲＴＡ）を行うことで、当該シリコン膜内のホウ素を溝ＤＴの表面に拡散させ、これによりＰ型半導体領域ＰＢＲを形成してもよい。
次に、図１１を用いて説明した工程と同様の工程を行うことで、溝ＤＴ内に、絶縁膜ＩＬ０からなるＤＴＩ構造ＤＴＩを形成する。ここではＤＴＩ構造ＤＴＩは空隙ＳＰを有しているが、前記実施の形態１と同様に、空隙ＳＰは形成されていなくてもよい。その後の工程は、図７〜図９を用いて説明した工程と同様に行うことで、図１４に示す撮像素子が得られる。これにより、本変形例の半導体装置が完成する。
本変形例では、溝ＤＴの側壁および底面であるエピタキシャル層ＥＰおよび半導体基板ＳＢのそれぞれの表面に、Ｐ型半導体領域ＰＢＲが形成されている点のみ、図１１および図１２を用いて説明した半導体装置と異なる。したがって、本変形例では、図１１および図１２を用いて説明した半導体装置と同様の効果を得ることができる。
さらに、本変形例では、溝ＤＴの表面で発生する電子が、画素領域ＰＥＲの光電変換領域または周辺回路領域ＣＲに移動することを防ぐことができる。すなわち、溝ＤＴはドライエッチング法により形成された凹部であり、その表面はドライエッチングによりダメージを受け、電子が発生しやすくなっていることが考えられる。この場合、溝ＤＴの表面で生じた電子が光電変換領域または周辺回路に流出すると、半導体素子が正常に動作しなくなる虞がある。これに対し、本変形例のＰ型半導体領域ＰＢＲは多量の正孔を有し、当該正孔が電子を捕えるため、電子の流出を防ぐことができる。また、Ｐ型半導体領域ＰＢＲを構成するＰ型不純物がポテンシャル障壁となるため、当該表面で生じる電子が拡散することを防ぐことができる。
＜変形例２＞
以下では、図１５および図１６を用いて、本実施の形態２の変形例２である半導体装置の構造および製造方法について説明する。ここでは、ＤＴＩ構造と、ＤＴＩ構造が埋め込まれた溝との間に、高誘電率膜を形成することについて説明する。図１５および図１６は、本実施の形態の変形例２である半導体装置の製造工程を説明する断面図である。
ここでは、まず、図３〜図５を用いて説明した工程と同様の工程を行うことで、基板の上面近傍にフォトダイオードＰＤおよびトランジスタＱ１などの素子を形成し、層間絶縁膜ＣＬと、溝ＤＴとを形成する。
次に、図１５に示すように、酸化法またはＣＶＤ法により、溝ＤＴの表面を覆う酸化シリコン膜からなる絶縁膜ＩＦを形成する。続いて、例えばＣＶＤ法を用いて、溝ＤＴの表面を覆う絶縁膜ＨＫを形成する。絶縁膜ＨＫは、酸化シリコンおよび窒化シリコンのいずれよりも誘電率が高い膜、つまり、いわゆるｈｉｇｈ−ｋ膜である。絶縁膜ＨＫは、例えばＨｆ（ハフニウム）を含む膜からなる。具体的には、絶縁膜ＨＫは例えば酸化ハフニウム（ＨｆＯ）からなる。
次に、溝ＤＴ上の余分な絶縁膜ＨＫを除去する。続いて、図１１を用いて説明した工程と同様の工程を行うことで、溝ＤＴ内に、絶縁膜ＩＦ、ＨＫを介してＤＴＩ構造ＤＴＩを形成する。なお、ここではＤＴＩ構造ＤＴＩ中に空隙ＳＰが形成されているが、前記実施の形態１と同様に、溝ＤＴ内に空隙ＳＰが形成されていなくてもよい。これにより、ＤＴＩ構造ＤＴＩと、溝ＤＴの表面との間に絶縁膜ＩＦ、ＨＫが設けられる。
その後の工程は、図７〜図９を用いて説明した工程と同様に行うことで、図１６に示す撮像素子が得られる。これにより、本変形例の半導体装置が完成する。
本変形例では、溝ＤＴ表面が絶縁膜ＩＦ、ＨＫにより覆われている点のみ、図１１および図１２を用いて説明した半導体装置と異なる。したがって、本変形例では、図１１および図１２を用いて説明した半導体装置と同様の効果を得ることができる。
また、本変形例では、溝ＤＴの側壁および底面であるエピタキシャル層ＥＰおよび半導体基板ＳＢのそれぞれの表面の上に、絶縁膜ＩＦを介して絶縁膜ＨＫが形成されている。絶縁膜ＨＫは、負の固定電荷を有する膜であるため、絶縁膜ＩＦを介して絶縁膜ＨＫに対向するエピタキシャル層ＥＰの表面および半導体基板ＳＢの表面には、正孔が誘起される。
本実施の形態の変形例１において上述したように、溝ＤＴの表面には電子が生じ得るが、上記のように誘起された生じた正孔と当該電子とが再結合するため、当該電子が画素領域ＰＥＲおよび周辺回路領域ＣＲに拡散することを防ぐことができる。よって、当該電子が暗電流となること、または、当該電子によりトランジスタＱ１が正常に動作しなくなることなどを防ぐことができる。
なお、絶縁膜ＨＫの膜厚は、例えば５０ｎｍ以上である。このように十分な膜厚を有する絶縁膜ＨＫを形成することで、絶縁膜ＨＫの負の固定電荷を増大させることができる。
＜変形例３＞
以下では、図１７〜図２０を用いて、本実施の形態２の変形例３である半導体装置の構造および製造方法について説明する。ここでは、層間絶縁膜（コンタクト層）の形成前に、ＤＴＩ構造の埋め込み用溝を形成した後、当該溝の表面にＰ型半導体層を形成し、続いて、層間絶縁膜形成用の膜によりＤＴＩ構造を形成することについて説明する。図１７〜図２０は、本実施の形態の変形例３である半導体装置の製造工程を説明する断面図である。
ここでは、まず、図３を用いて説明した工程と同様の工程を行うことで、基板の上面近傍にフォトダイオードＰＤおよびトランジスタＱ１などの素子を形成する。
次に、図１７に示すように、フォトレジスト膜ＰＲ１からなるレジストパターンを、トランジスタＱ１上およびエピタキシャル層ＥＰ上に形成する。フォトレジスト膜ＰＲ１は、画素領域ＰＥＲおよび周辺回路領域ＣＲを覆い、分離領域ＩＲの素子分離領域ＥＩの上面の一部のみを露出するレジストパターンである。
次に、図１８に示すように、フォトレジスト膜ＰＲ１をマスクとして用いてドライエッチングを行うことにより、溝ＤＴを形成する。すなわち、素子分離領域ＥＩを開口した後、素子分離領域ＥＩが埋め込まれている溝の底面から半導体基板ＳＢの主面まで達する開口部を形成する。これにより、これらの開口部からなる溝ＤＴを形成する。続いて、フォトレジスト膜ＰＲ１をマスクとして用いて、図１３を用いて説明した方法と同様のイオン注入を行うことにより、溝ＤＴの表面にＰ型半導体領域ＰＢＲを形成する。その後、フォトレジスト膜ＰＲ１を除去する。
次に、図１９に示すように、溝ＤＴ内を含むエピタキシャル層ＥＰ上に、例えばＣＶＤ法により絶縁膜ＩＬ０を形成することにより、溝ＤＴ内にＤＴＩ構造ＤＴＩを形成する。当該絶縁膜ＩＬ０の形成方法は、図１１を用いて説明した方法と同様である。ただし、絶縁膜ＩＬ０は、例えばゲート電極ＧＥの膜厚よりも大きい膜厚で形成する。そのために、絶縁膜ＩＬ０を構成する膜のうち、例えば上記第３絶縁膜を大きい膜厚で形成する。
その後の工程は、図７〜図９を用いて説明した工程と同様に行うことで、図２０に示す撮像素子が得られる。これにより、本変形例の半導体装置が完成する。
本変形例では、図１３および図１４を用いて説明した半導体装置と同様の効果を得ることができる。さらに、本変形例では、プラグＣＰを形成する層（コンタクト層）の層間絶縁膜と、溝ＤＴ内のＤＴＩ構造ＤＴＩとを同一工程により形成することで、半導体装置の製造工程を削減することができる。したがって、半導体装置の製造コストを低減することができる。また、エピタキシャル層ＥＰの上面上において、当該層間絶縁膜の膜厚にばらつきが生じることを防ぐことができる。
（実施の形態３）
以下では、図２１〜図２６を用いて、本実施の形態３である半導体装置の構造および製造方法について説明する。ここでは、ＤＴＩ構造内の空隙中に金属膜を埋め込むことについて説明する。図２１、図２２、図２４〜図２６は、本実施の形態である半導体装置の製造工程を説明する断面図である。図２３は、本実施の形態である半導体装置の製造工程を説明する平面図である。図２４は図２３のＢ−Ｂ線における断面であり、図２５は図２３のＣ−Ｃ線における断面である。
ここでは、まず、図２１に示すように、図３〜図５および図１１を用いて説明した工程と同様の工程を行うことで、基板の上面近傍にフォトダイオードＰＤおよびトランジスタＱ１などの素子を形成し、層間絶縁膜ＣＬと、溝ＤＴとを形成する。続いて、図７および図８を用いて説明した工程を行うことで、コンタクトホール内に埋め込まれたプラグＣＰを形成する。なお、コンタクトホールを形成する際、コンタクトホールは空隙ＳＰに接しない。すなわち、空隙ＳＰは閉塞された状態を維持している。
次に、図２２に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、分離領域ＩＲの絶縁膜ＩＬ０の上面の一部に溝Ｄ１を形成する。溝Ｄ１は、空隙ＳＰの直上に形成され、絶縁膜ＩＬ０の上面から空隙ＳＰに達する貫通孔である。これにより、空隙ＳＰは、周囲を完全に閉塞された状態ではなくなる。溝Ｄ１を形成する際に行うドライエッチングは、溝Ｄ１の底部が空隙ＳＰに達した後も続けて行われるため、空隙ＳＰの底部の絶縁膜ＩＬ０も除去される。これにより、空隙ＳＰの底部には、半導体基板ＳＢの主面が露出する。つまり、空隙ＳＰの底面は、半導体基板ＳＢの主面に達する。
ここで、溝Ｄ１は、平面視において環状のレイアウトを有する分離領域ＩＲ、空隙ＳＰおよび溝ＤＴと同様に環状に形成するのではなく、後の説明で用いる図２３に示すように、平面視において、分離領域ＩＲ内の一部のみに形成されていればよい。ここでは、平面視において、分離領域ＩＲの複数の箇所に溝Ｄ１を形成している。平面視における溝Ｄ１の短手方向の幅は、平面視における溝ＤＴの短手方向の幅よりも小さい。
次に、図２３、図２４および図２５に示すように、溝Ｄ１内および空隙内に金属膜ＭＦを埋め込む。金属膜ＭＦは、例えばバリアメタル膜である窒化チタン膜と、窒化チタン膜上に堆積されたタングステン膜とからなる。すなわち、ここでは、例えばＣＶＤ法またはスパッタリング法を用いて窒化チタン膜を形成することで、絶縁膜ＩＬ０の上面、溝Ｄ１の側壁および空隙ＳＰの表面を窒化チタン膜により覆う。続いて、例えばＣＶＤ法を用いてタングステン膜を形成することにより、窒化チタン膜の表面をタングステン膜により覆う。
これにより、空隙ＳＰ内および溝Ｄ１内は、窒化チタン膜およびタングステン膜からなる積層膜である金属膜ＭＦにより完全に埋め込まれる。その後、層間絶縁膜ＣＬ上の金属膜ＭＦを、例えばＣＭＰ法を用いて研磨することで除去し、これにより層間絶縁膜ＣＬ上の絶縁膜ＩＬ０の上面を露出させる。この研磨工程により、金属膜ＭＦが空隙ＳＰ内および溝Ｄ１内にのみ残る。なお、絶縁膜ＩＬ０上の金属膜ＭＦは、研磨法ではなくエッチングにより除去してもよい。
図２３に示すように、溝Ｄ１は分離領域ＩＲに複数開口されている。つまり、平面視において環状に形成された空隙ＳＰ（図２１参照）の一部の直上には溝Ｄ１が形成されていない。ただし、図２５に示すように、金属膜ＭＦは、直上に溝Ｄ１が開口されていない空隙ＳＰ内も埋め込むように形成される。つまり、図２３に示すＤＴＩ構造ＤＴＩの表面より深い領域では、平面視において環状構造を有する金属膜ＭＦが形成されている。
なお、図２５に示すように、溝Ｄ１が形成されていない領域では、空隙ＳＰが形成されていた領域の底部がエッチングされていないため、金属膜ＭＦの底部は半導体基板ＳＢの主面に達しておらず、半導体基板ＳＢの主面と金属膜ＭＦとの間には絶縁膜ＩＬ０が介在している。
その後の工程は、図９を用いて説明した工程と同様に行うことで、図２６に示す撮像素子が得られる。これにより、本実施の形態の半導体装置が完成する。ここでは、金属膜ＭＦの上面に、配線Ｍ１を接続する。なお、コンタクトホールおよびプラグＣＰの形成工程と、溝Ｄ１および金属膜ＭＦの形成工程とは、どちらを先に行ってもよい。
金属膜ＭＦの底面の一部は半導体基板ＳＢの主面に接しているため、金属膜ＭＦと半導体基板ＳＢとは電気的に接続され、同電位となる。したがって、配線Ｍ１および金属膜ＭＦを介して、半導体基板ＳＢに所望の電位を印加することができる。半導体基板ＳＢには、例えば電源電圧Ｖｄｄを印加する。
本実施の形態の半導体装置は、ＤＴＩ構造ＤＴＩの内部に金属膜ＭＦが埋め込まれている点のみ、前記実施の形態１と異なる。よって、本実施の形態では、前記実施の形態１の半導体装置と同様の効果を得ることができる。
また、本実施の形態の金属膜ＭＦは、酸化シリコン膜などの絶縁膜に比べて光を透過しにくい。よって、周辺回路領域ＣＲの素子（例えばトランジスタＱ１）の駆動などに起因して周辺回路領域ＣＲのエピタキシャル層ＥＰ内に光が生じた場合に、周辺回路領域ＣＲのエピタキシャル層ＥＰ内から画素領域ＰＥＲのエピタキシャル層ＥＰ内に向かう光を金属膜ＭＦにより遮蔽することができる。よって、暗電流などの発生を防ぐことができる。
また、半導体基板ＳＢに電源電圧Ｖｄｄを印加することにより、エピタキシャル層ＥＰ内で生じた余剰電子を効果的に半導体基板ＳＢに引き寄せることができる。したがって、クロストークおよび暗電流の発生を防ぐことができる。ここでいうクロストークとは、所定の画素ＰＥに照射された光によりエピタキシャル層ＥＰの深い領域で生じた電子が移動して、当該画素ＰＥとは異なる他の画素ＰＥのフォトダイオードＰＤにより検出されることを指す。このようなクロストークが生じると、撮像により得られる画像の画質が低下するなどの問題が起こる。本実施の形態では、例えばＰ＋型半導体領域ＰＩの下を迂回して隣接する画素ＰＥに移動しようとする電子を、電圧が印加された半導体基板ＳＢに捕獲させることができる。
また、溝Ｄ１は、分離領域ＩＲに沿って環状に形成されることが考えられるが、この場合、溝Ｄ１内に埋め込まれた金属膜ＭＦの上面上を跨ぐように、他の素子などに電気的に接続された配線Ｍ１（図２６参照）を形成することができない。これに対し、本実施の形態では、図２３に示すように、溝Ｄ１を分離領域ＩＲに沿って環状に形成するのではなく、部分的に形成している。よって、第１配線層を構成する配線Ｍ１のレイアウトの自由度を高めることができる。これにより、半導体装置の微細化が容易となる効果が得られる。
なお、半導体基板ＳＢは、例えば抵抗率が１００ｍΩｃｍ以下の低抵抗なＮ型半導体基板であってもよい。この場合、例えば、半導体装置の製造工程において最初に用意する半導体基板ＳＢのＮ型不純物の濃度を、１×１０１９ａｔｍ／ｃｍ３とする。したがって、半導体基板ＳＢのＮ型不純物濃度は、Ｎ型半導体領域ＮＲのＮ型不純物濃度より高い。これにより、半導体基板ＳＢの抵抗値を下げることができ、また、金属膜ＭＦと半導体基板ＳＢとの間の接続抵抗を低減することができる。よって、半導体装置の消費電力を低減することができる。
＜変形例１＞
以下では、図２７および図２８を用いて、本実施の形態３の変形例１である半導体装置の構造および製造方法について説明する。ここでは、分離領域において、ＤＴＩ構造と画素領域との間のエピタキシャル層の上面にＮ型のウェルを形成することについて説明する。図２７は、本実施の形態の変形例１である半導体装置を示す平面図である。図２８は、本実施の形態の変形例１である半導体装置を示す断面図である。図２８は、図２７のＤ−Ｄ線における断面図である。
図２７および図２８に示すように、本変形例では、画素領域ＰＥＲの周囲のエピタキシャル層ＥＰの上面に、Ｎ型の半導体領域であるウェルＧＲを形成する。ウェルＧＲは、素子分離領域ＥＩを形成する工程の後であって、トランジスタＱ１の表面にシリサイド層を形成する前のいずれかのタイミングにおいて、イオン注入法によりＮ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことにより形成する。
ウェルＧＲは、分離領域ＩＲにおいて、溝ＤＴよりも画素領域ＰＥＲ側に位置する活性領域に形成されている。つまり、ウェルＧＲは、隣り合う素子分離領域ＥＩの間において素子分離領域ＥＩから露出するエピタキシャル層ＥＰの上面に形成されている。ウェルＧＲは、エピタキシャル層ＥＰの上面から、エピタキシャル層ＥＰの途中深さに亘って形成されている。ウェルＧＲの形成深さは、例えばＰ＋型半導体領域ＰＩの形成深さと同等であり、溝ＤＴの深さよりも浅い。
ウェルＧＲの上面には、ウェルＧＲよりもＮ型不純物濃度が高く、ソース・ドレイン領域ＳＤと同様の濃度および形成深さを有するＮ型の半導体領域ＤＲが形成されている。半導体領域ＤＲは、例えば、ソース・ドレイン領域ＳＤを形成するために行うイオン注入工程において、ソース・ドレイン領域ＳＤと同時に形成することができる。半導体領域ＤＲの上面には、層間絶縁膜ＣＬおよび絶縁膜ＩＬ０を貫通するプラグＣＰが、当該上面を覆うシリサイド層（図示しない）を介して接続されている。当該プラグＣＰの上面には、配線Ｍ１が接続されている。
その他の構造は、図２６を用いて説明した構造と同様である。なお、金属膜ＭＦが形成されていない前記実施の形態１または前記実施の形態２の半導体装置に対して本変形例のウェルＧＲを形成してもよい。
ウェルＧＲはガードリング領域であり、ウェルＧＲには、配線Ｍ１、プラグＣＰ、シリサイド層（図示しない）、半導体領域ＤＲを介して電源電圧Ｖｄｄが印加される。これにより、本変形例では、溝ＤＴの表面であって、画素領域ＰＥＲ側の表面、つまりエピタキシャル層ＥＰとＤＴＩ構造ＤＴＩとの界面において生じた電子が、画素領域ＰＥＲの画素ＰＥに移動することを防ぐことができる。これは、電源電圧Ｖｄｄが印加されたウェルＧＲに電子が引き寄せられるためである。これにより、溝ＤＴの表面に電子が発生することに起因する暗電流およびノイズを画素ＰＥが検出することを防ぐことができる。
＜変形例２＞
以下では、図２９〜図３１を用いて、本実施の形態３の変形例２である半導体装置の製造方法について説明する。ここでは、ＤＴＩ構造内に埋め込まれる金属膜と、トランジスタなどに接続されるプラグとを同一の工程で形成することについて説明する。図２９〜図３１は、本実施の形態の変形例２である半導体装置の製造工程を説明する断面図である。
ここでは、まず、図２９に示すように、図３〜図５、図１１および図７を用いて説明した工程と同様の工程を順に行うことで、フォトダイオードＰＤ、トランジスタＱ１、層間絶縁膜ＣＬ、溝ＤＴ、ＤＴＩ構造ＤＴＩ、空隙ＳＰおよびコンタクトホールを形成する。
次に、図３０に示すように、図２２を用いて説明した工程と同様の工程を行うことで、空隙ＳＰの直上に溝Ｄ１を形成する。
次に、図３１に示すように、バリアメタル膜である窒化チタン膜と、タングステン膜とを順に形成することにより、空隙ＳＰ内、溝Ｄ１内、および、コンタクトホール内を埋め込む。その後、絶縁膜ＩＬ０上の余分な金属膜を、ＣＭＰ法またはエッチング法により除去する。これにより、空隙ＳＰ内および溝Ｄ１内には金属膜ＭＦが埋め込まれ、コンタクトホール内にはプラグＣＰが形成される。その後の工程は、図９を用いて説明した工程と同様に行うことで、図２６に示す撮像素子が得られる。これにより、本変形例の半導体装置が完成する。
本変形例では、金属膜ＭＦとプラグＣＰとを同一工程により形成することで、半導体装置の製造工程を削減することができる。したがって、半導体装置の製造コストを低減することができる。また、エピタキシャル層ＥＰの上面上において、当該層間絶縁膜の膜厚にばらつきが生じることを防ぐことができる。
＜変形例３＞
以下では、図３２および図３３を用いて、本実施の形態３の変形例３である半導体装置の製造方法について説明する。ここでは、ＤＴＩ構造内の空隙の直上に形成する溝と、コンタクトホールとを同一の工程で形成し、かつ、ＤＴＩ構造内に埋め込まれる金属膜とプラグとを同一の工程で形成することについて説明する。図３２および図３３は、本実施の形態の変形例３である半導体装置の製造工程を説明する断面図である。
ここでは、まず、図２９に示すように、図３〜図５および図１１を用いて説明した工程と同様の工程を順に行うことで、フォトダイオードＰＤ、トランジスタＱ１、層間絶縁膜ＣＬ、溝ＤＴ、ＤＴＩ構造ＤＴＩおよび空隙ＳＰを形成する。
次に、図３２に示すように、フォトリソグラフィ技術およびエッチング法を用いて、溝Ｄ１と、トランジスタＱ１などの直上のコンタクトホールとを形成する。ここで形成するコンタクトホールは前記実施の形態１で説明したコンタクトホールと同様の構造を有している。また、ここで形成する溝Ｄ１は、前記実施の形態２で説明した溝Ｄ１と同様の構造を有している。本変形例の特徴の１つは、溝Ｄ１とコンタクトホールとを同一のエッチング工程により形成することにある。
次に、図３３に示すように、図３１を用いて説明した工程と同様の工程を行うことで、空隙ＳＰ内および溝Ｄ１内の金属膜ＭＦと、コンタクトホール内のプラグＣＰとを形成する。その後の工程は、図９を用いて説明した工程と同様に行うことで、図２６に示す撮像素子が得られる。これにより、本変形例の半導体装置が完成する。
本変形例では、溝Ｄ１とコンタクトホールとを同一の工程により形成し、金属膜ＭＦとプラグＣＰとを同一工程により形成することで、半導体装置の製造工程を削減することができる。したがって、半導体装置の製造コストを低減することができる。また、エピタキシャル層ＥＰの上面上において、当該層間絶縁膜の膜厚にばらつきが生じることを防ぐことができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＣＲ 周辺回路領域
ＤＴ 溝
ＤＴＩ ＤＴＩ構造（素子分離部）
ＥＩ 素子分離領域
ＥＰ エピタキシャル層
ＧＥ ゲート電極
ＩＲ 分離領域
Ｍ１〜Ｍ３ 配線
ＮＲ Ｎ型半導体領域
ＰＤ フォトダイオード
ＰＥ 画素
ＰＥＲ 画素領域
ＰＲ Ｐ＋型半導体領域
Ｑ１ トランジスタ
ＳＢ 半導体基板

Claims (15)

  1. フォトダイオードを含む画素を備えた固体撮像素子を有する半導体装置であって、
    Ｎ型の導電型を有する半導体基板と、
    前記半導体基板上に形成された、Ｐ型の導電型を有する半導体層と、
    前記半導体層の上面の第１領域に形成された複数の前記フォトダイオードと、
    平面視において前記第１領域を囲む第２領域の前記半導体層上に形成されたトランジスタと、
    複数の前記フォトダイオード同士の間の前記半導体層の上面に形成された第１溝内に埋め込まれた素子分離領域と、
    前記第１領域と前記第２領域との間の第３領域の前記半導体層に形成され、前記第１溝よりも深い第２溝内に形成された第１絶縁膜を含む分離部と、
    を有する、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２溝および前記分離部は、前記半導体基板の主面に達している、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記半導体基板の主面に対して垂直な方向における前記半導体層の厚さは、５μｍより大きい、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第２溝内において、前記第１絶縁膜内には、空隙が形成されている、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第２溝内において、前記第１絶縁膜内には、金属膜が埋め込まれている、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記トランジスタ上に第２絶縁膜を介して形成された配線と、
    前記第２絶縁膜を貫通する接続部と、
    をさらに有し、
    前記配線は、前記接続部、前記金属膜を介して前記半導体基板に電気的に接続されている、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記フォトダイオードは、前記半導体層内に形成されたＮ型半導体領域を含み、
    前記半導体基板のＮ型不純物の濃度は、前記Ｎ型半導体領域のＮ型不純物の濃度よりも高い、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第２溝の表面に形成された、Ｐ型の導電型を有する第１半導体領域をさらに有する、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記第１溝の底面に形成された、Ｐ型の導電型を有する第２半導体領域をさらに有し、
    前記第２半導体領域は、前記半導体層の途中深さまで達する、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記第２溝と前記分離部との間に形成された第３絶縁膜をさらに有し、
    前記第３絶縁膜の誘電率は、窒化シリコンよりも高い、半導体装置。
  11. フォトダイオードを含む画素を備えた固体撮像素子を有する半導体装置の製造方法であって、
    （ａ）Ｎ型の導電型を有する半導体基板を準備する工程、
    （ｂ）前記半導体基板上に、Ｐ型の導電型を有するエピタキシャル層を形成する工程、
    （ｃ）前記エピタキシャル層の上面の第１領域に複数のフォトダイオードを形成する工程、
    （ｄ）平面視において前記第１領域を囲む第２領域の前記エピタキシャル層の上面上にトランジスタを形成する工程、
    （ｅ）複数の前記フォトダイオード同士を分離する素子分離領域を前記エピタキシャル層の上面に形成された第１溝内に形成する工程、
    （ｆ）前記第１領域および前記第２領域の間の第３領域の前記エピタキシャル層の上面に、前記第１溝よりも深い第２溝を形成する工程、
    （ｇ）前記第２溝内に第１絶縁膜を埋め込むことで、前記第１絶縁膜を含む分離部を形成する工程、
    を有する、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記エピタキシャル層を貫通する前記第２溝を形成する、半導体装置の製造方法。
  13. 請求項１１記載の半導体装置の製造方法において、
    （ｈ）隣り合う前記フォトダイオード同士の間の前記エピタキシャル層の上面に、イオン注入法によりＰ型半導体領域を形成する工程をさらに有し、
    前記Ｐ型半導体領域の底部と前記エピタキシャル層の底面とは、互いに離間している、半導体装置の製造方法。
  14. 請求項１１記載の半導体装置の製造方法において、
    前記半導体基板の主面に対して垂直な方向における前記エピタキシャル層の厚さは、５μｍより大きい、半導体装置の製造方法。
  15. 請求項１１記載の半導体装置の製造方法において、
    前記（ｆ）工程では、平面視において矩形形状を有する前記第１領域の４辺のそれぞれに沿って延在する４つの前記第２溝を形成し、
    第１方向に延在する前記第２溝と、前記第１方向に対して直交する第２方向に延在する他の前記第２溝とは、互いに離間している、半導体装置の製造方法。
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