JP6087107B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP6087107B2 JP6087107B2 JP2012238069A JP2012238069A JP6087107B2 JP 6087107 B2 JP6087107 B2 JP 6087107B2 JP 2012238069 A JP2012238069 A JP 2012238069A JP 2012238069 A JP2012238069 A JP 2012238069A JP 6087107 B2 JP6087107 B2 JP 6087107B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- opening
- film
- forming
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 337
- 238000004519 manufacturing process Methods 0.000 title claims description 123
- 238000000034 method Methods 0.000 claims description 381
- 239000004020 conductor Substances 0.000 claims description 129
- 229910052751 metal Inorganic materials 0.000 claims description 113
- 239000002184 metal Substances 0.000 claims description 113
- 238000005498 polishing Methods 0.000 claims description 105
- 239000011229 interlayer Substances 0.000 claims description 85
- 239000000758 substrate Substances 0.000 claims description 85
- 238000005530 etching Methods 0.000 claims description 81
- 230000004888 barrier function Effects 0.000 claims description 78
- 239000010410 layer Substances 0.000 claims description 46
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 26
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 26
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 21
- 238000005229 chemical vapour deposition Methods 0.000 claims description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 21
- 239000011810 insulating material Substances 0.000 claims description 8
- 230000008569 process Effects 0.000 description 232
- 230000015572 biosynthetic process Effects 0.000 description 137
- 229920002120 photoresistant polymer Polymers 0.000 description 72
- 238000012546 transfer Methods 0.000 description 65
- 230000002093 peripheral effect Effects 0.000 description 49
- 239000012535 impurity Substances 0.000 description 47
- 238000005468 ion implantation Methods 0.000 description 37
- 239000002002 slurry Substances 0.000 description 28
- 101001010626 Homo sapiens Interleukin-22 Proteins 0.000 description 26
- 102100030703 Interleukin-22 Human genes 0.000 description 26
- 230000008033 biological extinction Effects 0.000 description 18
- 238000002955 isolation Methods 0.000 description 18
- 239000010949 copper Substances 0.000 description 17
- 238000001312 dry etching Methods 0.000 description 17
- 125000006850 spacer group Chemical group 0.000 description 17
- 239000011800 void material Substances 0.000 description 16
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 15
- 102100030704 Interleukin-21 Human genes 0.000 description 15
- 229910052802 copper Inorganic materials 0.000 description 15
- 108010074108 interleukin-21 Proteins 0.000 description 15
- 230000003287 optical effect Effects 0.000 description 14
- 102100032768 Complement receptor type 2 Human genes 0.000 description 12
- 101000941929 Homo sapiens Complement receptor type 2 Proteins 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 12
- 229910021332 silicide Inorganic materials 0.000 description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 12
- 239000007788 liquid Substances 0.000 description 11
- 239000000463 material Substances 0.000 description 11
- 238000002834 transmittance Methods 0.000 description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 10
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 238000003384 imaging method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 238000011049 filling Methods 0.000 description 7
- 238000005259 measurement Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 238000007747 plating Methods 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 6
- 230000035945 sensitivity Effects 0.000 description 6
- 235000012431 wafers Nutrition 0.000 description 6
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 239000002344 surface layer Substances 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 238000009713 electroplating Methods 0.000 description 4
- 229910052731 fluorine Inorganic materials 0.000 description 4
- 239000011737 fluorine Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 150000002736 metal compounds Chemical class 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000001747 exhibiting effect Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 230000008961 swelling Effects 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14685—Process for coatings or optical elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1462—Coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14636—Interconnect structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
- H01L27/14645—Colour imagers
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本発明は、半導体装置の製造方法に関し、例えば、固体撮像素子を含む半導体装置の製造方法に好適に利用できるものである。
固体撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いた固体撮像素子（ＣＭＯＳイメージセンサ）の開発が進められている。このＣＭＯＳイメージセンサは、フォトダイオードと転送用トランジスタとを有する複数の画素を含んで構成される。
特開２０１０−１４１２８０号公報（特許文献１）には、複数の光導波部材１３１ａ，１３１ｂ，１３１ｃを積層して光導波路を形成した固体撮像装置に関する技術が記載されている。
また、特開２０１０−２０５９９４号公報（特許文献２）には、第１のレンズ材層１２１と第２のレンズ材層１２２と第３のレンズ材層１２３とを形成した固体撮像装置に関する技術が記載されている。
また、特開２０１０−１５３４１４号公報（特許文献３）には、受光部上に光導波路を形成した固体撮像装置に関する技術が記載されている。
また、特開２００８−１４７２８８号公報（特許文献４）には、光電変換素子上の複数層のダミー用金属層を一括してエッチングして開口部を形成する技術が記載されている。
受光素子を有する半導体装置があるが、そのような半導体装置においても、できるだけ性能を向上させることが望まれる。または、半導体装置の製造歩留まりを向上させることが望まれる。若しくはその両方を実現することが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、受光素子の上方に複数層の埋込絶縁膜を積み重ねることで光の導波路を形成する。各埋込絶縁膜は、導電性プラグまたは埋込配線を形成する際に、一緒に形成する。
一実施の形態によれば、半導体装置の性能を向上させることができる。または、半導体装置の製造歩留まりを向上させることができる。若しくはその両方を実現することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の回路構成例について＞
図１は、本実施の形態の半導体装置の構成例を示す回路ブロック図である。図２は、画素の構成例を示す回路図である。なお、図１では、アレイ状（行列状）に配置された４行４列（４×４）の１６個の画素を示すが、画素の配列数はこれに限定されず、種々変更可能であり、例えば、実際にカメラなどの電子機器に使用される画素数は数百万のものがある。
＜半導体装置の回路構成例について＞
図１は、本実施の形態の半導体装置の構成例を示す回路ブロック図である。図２は、画素の構成例を示す回路図である。なお、図１では、アレイ状（行列状）に配置された４行４列（４×４）の１６個の画素を示すが、画素の配列数はこれに限定されず、種々変更可能であり、例えば、実際にカメラなどの電子機器に使用される画素数は数百万のものがある。
図１に示されるように、画素領域に複数の画素ＰＵがアレイ状に配置され、その周囲には、垂直走査回路ＶＳＣや水平走査回路ＨＳＣなどの駆動回路が配置されている。各画素（セル、画素ユニット）ＰＵは、選択線ＳＬおよび出力線ＯＬの交点に配置されている。選択線ＳＬは垂直走査回路ＶＳＣと接続され、出力線ＯＬはそれぞれ列回路ＣＬＣと接続されている。列回路ＣＬＣはスイッチＳＷＴを介して出力アンプＡＰと接続されている。各スイッチＳＷＴは水平走査回路ＨＳＣと接続され、水平走査回路ＨＳＣにより制御される。
例えば、垂直走査回路ＶＳＣおよび水平走査回路ＨＳＣにより選択された画素ＰＵから読み出された電気信号は、出力線ＯＬおよび出力アンプＡＰを介して出力される。
画素ＰＵの構成は、例えば、図２に示されるように、フォトダイオードＰＤと、４つのトランジスタＲＳＴ，ＴＸ，ＳＥＬ，ＡＭＩとで構成される。これらのトランジスタＲＳＴ，ＴＸ，ＳＥＬ，ＡＭＩは、それぞれｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）により形成される。このうち、ＲＳＴはリセットトランジスタ（リセット用トランジスタ）であり、ＴＸは転送トランジスタ（転送用トランジスタ）であり、ＳＥＬは選択トランジスタ（選択用トランジスタ）であり、ＡＭＩは増幅トランジスタ（増幅用トランジスタ）である。なお、これらのトランジスタの他に、他のトランジスタや容量素子などの素子が組み込まれることもある。また、これらのトランジスタの接続形態には種々の変形・応用形態がある。
図２に示す回路例においては、接地電位（ＧＮＤ）とノードＮ１との間にフォトダイオードＰＤと転送トランジスタＴＸとが直列に接続されている。ノードＮ１と電源電位（電源電位線）ＶＤＤとの間にはリセットトランジスタＲＳＴが接続されている。電源電位ＶＤＤと出力線ＯＬとの間には、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが直列に接続されている。この増幅トランジスタＡＭＩのゲート電極はノードＮ１に接続されている。また、リセットトランジスタＲＳＴのゲート電極はリセット線ＬＲＳＴに接続されている。また、選択トランジスタＳＥＬのゲート電極は選択線ＳＬと接続され、転送トランジスタＴＸのゲート電極は転送線（第２選択線）ＬＴＸと接続されている。
例えば、転送線ＬＴＸおよびリセット線ＬＲＳＴを立ち上げ（Ｈレベルとし）、転送トランジスタＴＸおよびリセットトランジスタＲＳＴをオン状態とする。この結果、フォトダイオードＰＤの電荷が抜かれて空乏化される。その後、転送トランジスタＴＸをオフ状態とする。
この後、例えば、カメラなどの電子機器のメカニカルシャッターを開くと、シャッターが開いている間、フォトダイオードＰＤにおいて、入射光によって電荷が発生し、蓄積される。
次いで、シャッターを閉じた後、リセット線ＬＲＳＴを立ち下げ（Ｌレベルとし）、リセットトランジスタＲＳＴをオフ状態とする。さらに、選択線ＳＬおよび転送線ＬＴＸを立ち上げ（Ｈレベルとし）、選択トランジスタＳＥＬおよび転送トランジスタＴＸをオン状態とする。これにより、フォトダイオードＰＤの電荷が転送トランジスタＴＸのノードＮ１側の端部（フローティングディフュージョン、後述のｎ＋型半導体領域ＳＤ１に対応）に転送される。即ち、フローティングディフュージョンの電位は、フォトダイオードＰＤから転送された電荷に応じた値に変化し、この値が、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに表れる。この出力線ＯＬの電位が、電気信号（受光信号）となり、列回路ＣＬＣおよびスイッチＳＷＴを介して出力アンプＡＰから出力信号として読み出される。
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図３〜図５は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図６〜図４３は、本実施の形態の半導体装置の製造工程中の要部断面図である。
次に、本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図３〜図５は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図６〜図４３は、本実施の形態の半導体装置の製造工程中の要部断面図である。
本実施の形態の半導体装置を製造するには、まず、図６に示されるように、半導体基板（半導体ウエハ）ＳＵＢを準備（用意）する（図３のステップＳ１）。
半導体基板ＳＵＢは、例えば、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）である。他の形態として、半導体基板ＳＵＢを、いわゆるエピタキシャルウエハとすることもできる。半導体基板ＳＵＢをエピタキシャルウエハとする場合、例えば、ｎ型不純物（例えばヒ素（Ａｓ））が導入されたｎ＋型の単結晶シリコン基板の主面上に、ｎ型不純物（例えばリン（Ｐ））が導入されたｎ−型単結晶シリコンからなるエピタキシャル層を成長させることにより、半導体基板ＳＵＢを形成することができる。
次に、半導体基板ＳＵＢに受光素子（ここではフォトダイオードＰＤ）を含む半導体素子を形成する（図３のステップＳ２）。以下、ステップＳ２について、具体的に説明する。
半導体基板ＳＵＢは、フォトダイオードＰＤが形成される領域であるフォトダイオード形成領域１Ｂと、転送トランジスタＴＸが形成される領域である転送トランジスタ形成領域１Ｃと、画素トランジスタＱ１が形成される領域である画素トランジスタ形成領域１Ｄとを含む画素領域１Ａと、論理回路部（ロジック部）などの周辺回路が形成される領域である周辺回路形成領域１Ｅとを有している。
なお、１つの画素領域１Ａが１つの画素（上記画素ＰＵに対応）を形成し、半導体基板ＳＵＢの主面には、実際には複数の画素領域１Ａ（すなわち複数の画素ＰＵ）がアレイ状（行列状）に配列している。しかしながら、図面の簡略化のために、ここでは代表して１つの画素領域１Ａだけを示すものとする。また、実際には、各画素領域１ＡにフォトダイオードＰＤおよび転送トランジスタＴＸに加えて上記トランジスタＲＳＴ，ＳＥＬ，ＡＭＩも形成されるが、ここでは上記トランジスタＲＳＴ，ＳＥＬ，ＡＭＩを代表して１つの画素トランジスタＱ１として示すものとする。また、周辺回路形成領域１Ｅには、実際には複数のトランジスタが形成されるが、ここでは代表して１つの周辺トランジスタＱ２だけを示すものとする。また、図６において、画素領域１Ａの半導体基板ＳＵＢと周辺回路形成領域１Ｅの半導体基板ＳＵＢとを分離して示しているが、実際には、画素領域１Ａの半導体基板ＳＵＢと周辺回路形成領域１Ｅの半導体基板ＳＵＢとは同一の半導体基板ＳＵＢであり、一体的に形成されている。
まず、図７に示されるように、半導体基板ＳＵＢの主面に、例えばＳＴＩ（Shallow Trench Isolation）法などにより、絶縁体（溝に埋め込まれた絶縁体）からなる素子分離領域ＳＴを形成する。
すなわち、エッチングなどにより半導体基板ＳＵＢの主面に素子分離溝（溝）ＳＴａを形成してから、酸化シリコン（例えばオゾンＴＥＯＳ（Tetraethoxysilane）酸化膜）などからなる絶縁膜を素子分離溝ＳＴａを埋めるように半導体基板ＳＵＢ上に形成する。それから、この絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨することで、素子分離溝ＳＴａの外部の不要な絶縁膜を除去し、かつ素子分離溝ＳＴａ内に絶縁膜を残すことにより、素子分離溝ＳＴａを埋める絶縁膜（絶縁体）からなる素子分離領域ＳＴを形成することができる。
素子分離領域ＳＴによって、半導体基板ＳＵＢの活性領域が規定される。画素領域１Ａにおける素子分離領域ＳＴで規定された活性領域に、後述するようにして、フォトダイオードＰＤおよび転送トランジスタＴＸが形成される。すなわち、各画素領域１Ａにおいて、フォトダイオード形成領域１Ｂと転送トランジスタ形成領域１Ｃとは素子分離領域ＳＴによって分離されておらず、フォトダイオード形成領域１Ｂおよび転送トランジスタ形成領域１Ｃの両領域にわたる活性領域に、後述するようにして、フォトダイオードＰＤおよび転送トランジスタＴＸが形成される。また、画素トランジスタ形成領域１Ｄにおける素子分離領域ＳＴで規定された活性領域に、後述するようにして、画素トランジスタＱ１が形成される。また、周辺回路形成領域１Ｅにおける素子分離領域ＳＴで規定された活性領域に、後述するようにして、周辺回路を形成するための周辺トランジスタＱ２が形成される。
次に、半導体基板ＳＵＢの主面から所定の深さに渡ってｐ型ウエル（ｐ型半導体領域）ＰＷ１，ＰＷ２，ＰＷ３を形成する。ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３は、半導体基板ＳＵＢに、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。
ｐ型ウエルＰＷ１は、フォトダイオード形成領域１Ｂおよび転送トランジスタ形成領域１Ｃにわたって形成され、ｐ型ウエルＰＷ２は画素トランジスタ形成領域１Ｄに形成され、ｐ型ウエルＰＷ３は、周辺回路形成領域１Ｅに形成される。
なお、本実施の形態では、周辺回路形成領域１Ｅに形成される周辺トランジスタＱ２が、ｎチャネル型のＭＩＳＦＥＴの場合について説明しているが、導電型を逆にして、周辺トランジスタＱ２をｐチャネル型のＭＩＳＦＥＴとすることもでき、あるいは、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を周辺回路形成領域１Ｅに形成することもできる。
ｐ型ウエルＰＷ１の深さ（接合深さ）は、ｐ型ウエルＰＷ２，ＰＷ３の深さ（接合深さ）よりも深い。ｐ型ウエルＰＷ１を形成するためのイオン注入は、ｐ型ウエルＰＷ２を形成するためのイオン注入およびｐ型ウエルＰＷ３を形成するためのイオン注入とは、異なるイオン注入工程として行う。一方、ｐ型ウエルＰＷ２を形成するためのイオン注入と、ｐ型ウエルＰＷ３を形成するためのイオン注入とは、異なるイオン注入で行うか、あるいは、同じイオン注入工程で行う。
次に、図８に示されるように、画素領域１Ａにおける半導体基板ＳＵＢに、ｎ型半導体領域ＮＲをイオン注入により形成する。ｎ型半導体領域ＮＲは、画素領域１Ａの半導体基板ＳＵＢにリン（Ｐ）またヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、形成することができる。
ｎ型半導体領域ＮＲは、フォトダイオードＰＤを形成するためのｎ型半導体領域であり、主として、画素領域１Ａのフォトダイオード形成領域１Ｂに形成されるが、転送トランジスタＴＸのソース領域もｎ型半導体領域ＮＲにより形成されるため、ｎ型半導体領域ＮＲの一部は転送トランジスタ形成領域１Ｃにも延在している。すなわち、ｎ型半導体領域ＮＲは、主として、画素領域１Ａのフォトダイオード形成領域１Ｂに形成されるが、ｎ型半導体領域ＮＲの一部が、後で形成されるゲート電極ＧＥ１と平面的に（平面視で）重なるような位置に、形成される。画素トランジスタ形成領域１Ｄには、このｎ型半導体領域ＮＲは形成されない。
ｎ型半導体領域ＮＲ（の底面）の深さは、ｐ型ウエルＰＷ１（の底面）の深さよりも浅く、ｎ型半導体領域ＮＲは、ｐ型ウエルＰＷ１に内包されるように形成される。ｎ型半導体領域ＮＲを形成するためのイオン注入の際には、ｎ型半導体領域ＮＲ形成予定領域以外の半導体基板ＳＵＢは、フォトレジストパターン（図示せず）で覆っておき、ｎ型半導体領域ＮＲ形成予定領域に選択的にｎ型不純物をイオン注入することができる。
次に、フォトダイオード形成領域１Ｂの半導体基板ＳＵＢに、ｐ＋型半導体領域ＰＲをイオン注入により形成する。ｐ＋型半導体領域ＰＲは、フォトダイオード形成領域１Ｂの半導体基板ＳＵＢにホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、形成することができる。ｐ＋型半導体領域ＰＲは、ｐ型不純物が高濃度で導入（ドープ）されたｐ＋型の半導体領域であり、ｐ＋型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高い。
ｐ＋型半導体領域ＰＲ（の底面）の深さは、ｎ型半導体領域ＮＲ（の底面）の深さよりも浅い。ｐ＋型半導体領域ＰＲは、主として、ｎ型半導体領域ＮＲの表層部分に形成される。このため、半導体基板ＳＵＢの厚さ方向に見ると、最上層のｐ＋型半導体領域ＰＲの下にｎ型半導体領域ＮＲが存在し、ｎ型半導体領域ＮＲの下にｐ型ウエルＰＷ１が存在する状態となる。ｐ＋型半導体領域ＰＲを形成するためのイオン注入の際には、ｐ＋型半導体領域ＰＲ形成予定領域以外の半導体基板ＳＵＢは、フォトレジストパターン（図示せず）で覆っておき、ｐ＋型半導体領域ＰＲ形成予定領域に選択的にｐ型不純物をイオン注入することができる。また、ｎ型半導体領域ＮＲが形成されていない領域において、ｐ＋型半導体領域ＰＲの一部はｐ型ウエルＰＷ１に接している。
ｐ型ウエルＰＷ１とｎ型半導体領域ＮＲとの間には、ＰＮ接合が形成される。また、ｐ＋型半導体領域ＰＲとｎ型半導体領域ＮＲとの間には、ＰＮ接合が形成される。
ｐ型ウエルＰＷ１（ｐ型半導体領域）とｎ型半導体領域ＮＲとによって、フォトダイオード（ＰＮ接合ダイオード）ＰＤが形成される。そして、ｎ型半導体領域ＮＲの表面の一部にｐ＋型半導体領域ＰＲが形成されている。このｐ＋型半導体領域ＰＲは、半導体基板ＳＵＢの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成される領域である。すなわち、半導体基板ＳＵＢの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こすことになる。このため、電子を多数キャリアとするｎ型半導体領域ＮＲの表面に、正孔（ホール）を多数キャリアとするｐ＋型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制し、暗電流の増加を抑制することができる。
フォトダイオードＰＤは、受光素子である。また、フォトダイオードＰＤは、光電変換素子とみなすこともできる。
また、ｎ型半導体領域ＮＲおよびｐ＋型半導体領域ＰＲを形成した後、結晶欠陥を回復させるためのアニール処理（熱処理）を行うこともできる。
次に、図９に示されるように、転送トランジスタ形成領域１Ｃの半導体基板ＳＵＢ上に転送トランジスタＴＸ用のゲート電極ＧＥ１を、画素トランジスタ形成領域１Ｄの半導体基板ＳＵＢ上に画素トランジスタＱ１用のゲート電極ＧＥ２を、周辺回路形成領域１Ｅの半導体基板ＳＵＢ上に周辺トランジスタＱ２用のゲート電極ＧＥ３を、それぞれゲート絶縁膜ＧＩを介して形成する。
具体的には、例えば、半導体基板ＳＵＢの主面を洗浄処理などにより清浄化してから、半導体基板ＳＵＢの主面にゲート絶縁膜ＧＩ用の絶縁膜（例えば酸化シリコン膜）を形成し、この絶縁膜上にゲート電極ＧＥ１，ＧＥ２，ＧＥ３用の導電膜（例えば多結晶シリコン膜）を形成した後、この導電膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングする。これにより、パターニングされた導電膜（例えば多結晶シリコン膜）からなるゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成することができる。ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の下に残存するゲート絶縁膜ＧＩ用の上記絶縁膜が、ゲート絶縁膜ＧＩとなる。また、この導電膜をパターニングするためのドライエッチング、あるいはそのドライエッチングの後のウェットエッチングにより、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３で覆われていない領域のゲート絶縁膜ＧＩ用の上記絶縁膜は除去され得る。
ゲート絶縁膜ＧＩ用の上記絶縁膜は、例えば酸化シリコン膜からなり、例えば熱酸化法などにより形成することができる。ゲート電極ＧＥ１，ＧＥ２，ＧＥ３用の上記導電膜は、例えば多結晶シリコン膜（ポリシリコン膜）からなり、例えばＣＶＤ（Chemical Vapor Deposition）法などにより形成することができる。この多結晶シリコン膜は、成膜時に不純物をドープするか、あるいは成膜後にイオン注入で不純物を導入することで、ドープトポリシリコン膜とされ、低抵抗の半導体膜（導電性材料膜）とされている。また、この多結晶シリコン膜は、成膜時にはアモルファスシリコン膜であったものを、成膜後の熱処理により多結晶シリコン膜に変えることもできる。
ゲート電極ＧＥ１は、転送トランジスタＴＸのゲート電極として機能し、転送トランジスタ形成領域１Ｃにおいて、半導体基板ＳＵＢ上にゲート絶縁膜ＧＩを介して形成される。ゲート電極ＧＥ１の下のゲート絶縁膜ＧＩが、転送トランジスタＴＸのゲート絶縁膜として機能する。また、ゲート電極ＧＥ２は、画素トランジスタＱ１のゲート電極として機能し、画素トランジスタ形成領域１Ｄにおいて、半導体基板ＳＵＢ上にゲート絶縁膜ＧＩを介して形成される。ゲート電極ＧＥ２の下のゲート絶縁膜ＧＩが、画素トランジスタＱ１のゲート絶縁膜として機能する。また、ゲート電極ＧＥ３は、周辺トランジスタＱ２のゲート電極として機能し、周辺回路形成領域１Ｅにおいて、半導体基板ＳＵＢ上にゲート絶縁膜ＧＩを介して形成される。ゲート電極ＧＥ３の下のゲート絶縁膜ＧＩが、周辺トランジスタＱ２のゲート絶縁膜として機能する。
次に、エクステンション領域（ソース・ドレインエクステンション領域）ＥＸ１，ＥＸ２，ＥＸ３を、それぞれイオン注入により形成する。このうち、エクステンション領域ＥＸ１は、転送トランジスタ形成領域１Ｃの半導体基板ＳＵＢに対してｎ型不純物をイオン注入することにより形成される。また、エクステンション領域ＥＸ２は、画素トランジスタ形成領域１Ｄの半導体基板ＳＵＢに対してｎ型不純物をイオン注入することにより形成される。また、エクステンション領域ＥＸ３は、周辺回路形成領域１Ｅの半導体基板ＳＵＢに対してｎ型不純物をイオン注入することにより形成される。
すなわち、エクステンション領域ＥＸ１を形成するためのイオン注入において、転送トランジスタ形成領域１Ｃでは、ゲート電極ＧＥ１がマスク（イオン注入阻止マスク）として機能するため、半導体基板ＳＵＢにおけるゲート電極ＧＥ１の直下の領域では、不純物の注入が防止される。このため、転送トランジスタ形成領域１Ｃの半導体基板ＳＵＢにおけるゲート電極ＧＥ１の外側の領域に、ｎ型の不純物がイオン注入されることにより、エクステンション領域ＥＸ１が形成される。従って、転送トランジスタ形成領域１Ｃにおいて、エクステンション領域ＥＸ１は、ゲート電極ＧＥ１の側壁に自己整合して形成される。
なお、ゲート電極ＧＥ１の両側のうち、フォトダイオード形成領域１Ｂに隣接する側（すなわちｎ型半導体領域ＮＲが形成されている側）は、エクステンション領域ＥＸ１形成用のイオン注入時にフォトレジストパターン（図示せず）で覆われることで、エクステンション領域ＥＸ１は形成されない。このため、ゲート電極ＧＥ１の両側のうち、フォトダイオード形成領域１Ｂに隣接しない側（すなわちｎ型半導体領域ＮＲが形成されている側とは反対側）に、エクステンション領域ＥＸ１が形成される。
また、エクステンション領域ＥＸ２を形成するためのイオン注入において、画素トランジスタ形成領域１Ｄでは、ゲート電極ＧＥ２がマスク（イオン注入阻止マスク）として機能するため、半導体基板ＳＵＢにおけるゲート電極ＧＥ２の直下の領域では、不純物の注入が防止される。このため、画素トランジスタ形成領域１Ｄの半導体基板ＳＵＢにおけるゲート電極ＧＥ２の両側の領域に、ｎ型の不純物がイオン注入されることにより、エクステンション領域ＥＸ２が形成される。従って、画素トランジスタ形成領域１Ｄにおいて、エクステンション領域ＥＸ２は、ゲート電極ＧＥ２の側壁に自己整合して形成される。
また、エクステンション領域ＥＸ３を形成するためのイオン注入において、周辺回路形成領域１Ｅでは、ゲート電極ＧＥ３がマスク（イオン注入阻止マスク）として機能するため、半導体基板ＳＵＢにおけるゲート電極ＧＥ３の直下の領域では、不純物の注入が防止される。このため、周辺回路形成領域１Ｅの半導体基板ＳＵＢにおけるゲート電極ＧＥ３の両側の領域に、ｎ型の不純物がイオン注入されることにより、エクステンション領域ＥＸ３が形成される。従って、周辺回路形成領域１Ｅにおいて、エクステンション領域ＥＸ３は、ゲート電極ＧＥ３の側壁に自己整合して形成される。
転送トランジスタ形成領域１Ｃのエクステンション領域ＥＸ１と、画素トランジスタ形成領域１Ｄのエクステンション領域ＥＸ２と、周辺回路形成領域１Ｅのエクステンション領域ＥＸ３とは、同じイオン注入工程により形成するか、あるいは、別々のイオン注入により形成することができる。
次に、図１０に示されるように、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に側壁絶縁膜であるサイドウォールスペーサＳＷを形成する。例えば、半導体基板ＳＵＢの主面上に、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を覆うように、サイドウォールスペーサＳＷ用の絶縁膜（単層または積層の絶縁膜）を形成してから、この絶縁膜を異方性エッチングによりエッチバックして、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上にこの絶縁膜を局所的に残すことにより、サイドウォールスペーサＳＷを形成することができる。
次に、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３を、それぞれイオン注入により形成する。このうち、ｎ＋型半導体領域ＳＤ１は、転送トランジスタ形成領域１Ｃの半導体基板ＳＵＢに対してｎ型不純物をイオン注入することにより形成される。また、ｎ＋型半導体領域ＳＤ２は、画素トランジスタ形成領域１Ｄの半導体基板ＳＵＢに対してｎ型不純物をイオン注入することにより形成される。また、ｎ＋型半導体領域ＳＤ３は、周辺回路形成領域１Ｅの半導体基板ＳＵＢに対してｎ型不純物をイオン注入することにより形成される。
すなわち、ｎ＋型半導体領域ＳＤ１を形成するためのイオン注入において、転送トランジスタ形成領域１Ｃでは、ゲート電極ＧＥ１とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能するため、半導体基板ＳＵＢにおけるゲート電極ＧＥ１およびその側壁上のサイドウォールスペーサＳＷの直下の領域では、不純物の注入が防止される。このため、転送トランジスタ形成領域１Ｃの半導体基板ＳＵＢにおけるゲート電極ＧＥ１の側壁上のサイドウォールスペーサＳＷの外側の領域に、ｎ型の不純物がイオン注入されることにより、ｎ＋型半導体領域ＳＤ１が形成される。従って、転送トランジスタ形成領域１Ｃにおいて、ｎ＋型半導体領域ＳＤ１は、ゲート電極ＧＥ１の側壁上のサイドウォールスペーサＳＷの側面に自己整合して形成される。
なお、ゲート電極ＧＥ１の両側のうち、フォトダイオード形成領域１Ｂに隣接する側（すなわちｎ型半導体領域ＮＲが形成されている側）は、ｎ＋型半導体領域ＳＤ１形成用のイオン注入時にフォトレジストパターン（図示せず）で覆われることで、ｎ＋型半導体領域ＳＤ１は形成されない。このため、ゲート電極ＧＥ１の両側のうち、フォトダイオード形成領域１Ｂに隣接しない側（すなわちｎ型半導体領域ＮＲが形成されている側とは反対側）に、ｎ＋型半導体領域ＳＤ１が形成される。
また、ｎ＋型半導体領域ＳＤ２を形成するためのイオン注入において、画素トランジスタ形成領域１Ｄでは、ゲート電極ＧＥ２とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能するため、半導体基板ＳＵＢにおけるゲート電極ＧＥ２およびその側壁上のサイドウォールスペーサＳＷの直下の領域では、不純物の注入が防止される。このため、画素トランジスタ形成領域１Ｄの半導体基板ＳＵＢにおけるゲート電極ＧＥ２およびその側壁上のサイドウォールスペーサＳＷの両側の領域に、ｎ型の不純物がイオン注入されることにより、ｎ＋型半導体領域ＳＤ２が形成される。従って、画素トランジスタ形成領域１Ｄにおいて、ｎ＋型半導体領域ＳＤ２は、ゲート電極ＧＥ２の側壁上のサイドウォールスペーサＳＷの側面に自己整合して形成される。
また、ｎ＋型半導体領域ＳＤ３を形成するためのイオン注入において、周辺回路形成領域１Ｅでは、ゲート電極ＧＥ３とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能するため、半導体基板ＳＵＢにおけるゲート電極ＧＥ３およびその側壁上のサイドウォールスペーサＳＷの直下の領域では、不純物の注入が防止される。このため、周辺回路形成領域１Ｅの半導体基板ＳＵＢにおけるゲート電極ＧＥ３およびその側壁上のサイドウォールスペーサＳＷの両側の領域に、ｎ型の不純物がイオン注入されることにより、ｎ＋型半導体領域ＳＤ３が形成される。従って、周辺回路形成領域１Ｅにおいて、ｎ＋型半導体領域ＳＤ３は、ゲート電極ＧＥ３の側壁上のサイドウォールスペーサＳＷの側面に自己整合して形成される。
転送トランジスタ形成領域１Ｃのｎ＋型半導体領域ＳＤ１と、画素トランジスタ形成領域１Ｄのｎ＋型半導体領域ＳＤ２と、周辺回路形成領域１Ｅのｎ＋型半導体領域ＳＤ３とは、同じイオン注入工程により形成するか、あるいは、別々のイオン注入により形成することができる。
ｎ＋型半導体領域ＳＤ１は、エクステンション領域ＥＸ１と同じ導電型（ここではｎ型）の半導体領域であるが、エクステンション領域ＥＸ１よりも、不純物濃度（ｎ型不純物濃度）が高く、かつ、深さ（接合深さ）が深い。
これにより、転送トランジスタ形成領域１Ｃにおいて、転送トランジスタＴＸのドレイン領域として機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤ１およびエクステンション領域ＥＸ１により形成される。このため、転送トランジスタＴＸのドレイン領域は、エクステンション領域ＥＸ１と、それよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより形成されて、ＬＤＤ（Lightly doped Drain）構造を有している。また、ｎ＋型半導体領域ＳＤ１およびエクステンション領域ＥＸ１は、転送トランジスタＴＸのドレイン領域として機能するが、フローティングディフュージョン（浮遊拡散層）とみなすこともできる。
また、ｎ型半導体領域ＮＲは、フォトダイオードＰＤの構成要素であるが、転送トランジスタＴＸのソース用の半導体領域としても機能することができる。すなわち、転送トランジスタＴＸのソース領域は、ｎ型半導体領域ＮＲにより形成される。このため、ｎ型半導体領域ＮＲとゲート電極ＧＥ１とは、ゲート電極ＧＥ１の一部（ソース側）が、ｎ型半導体領域ＮＲの一部と平面的に（平面視で）重なるような位置関係となっている。
このため、ｎ型半導体領域ＮＲとエクステンション領域ＥＸ１とは、転送トランジスタＴＸのチャネル形成領域（ゲート電極ＧＥ１の直下の領域に対応）を挟んで互いに離間するように形成されている。このため、ｎ型半導体領域ＮＲは、転送トランジスタＴＸのチャネル形成領域にソース側で隣接し、エクステンション領域ＥＸ１は、転送トランジスタＴＸのチャネル形成領域にドレイン側で隣接し、ｎ＋型半導体領域ＳＤ１は、転送トランジスタＴＸのチャネル形成領域からエクステンション領域ＥＸ１の分だけ離間しかつエクステンション領域ＥＸ１に接する位置に形成された状態となる。
また、ｎ＋型半導体領域ＳＤ２は、エクステンション領域ＥＸ２と同じ導電型（ここではｎ型）の半導体領域であるが、エクステンション領域ＥＸ２よりも、不純物濃度（ｎ型不純物濃度）が高く、かつ、深さ（接合深さ）が深い。
これにより、画素トランジスタ形成領域１Ｄにおいて、画素トランジスタＱ１のソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤ２およびエクステンション領域ＥＸ２により形成される。従って、画素トランジスタＱ１のソース領域およびドレイン領域は、ＬＤＤ構造を有している。このため、画素トランジスタ形成領域１Ｄの半導体基板ＳＵＢにおいて、チャネル形成領域を挟んで互いに離間する領域に、（一対の）エクステンション領域ＥＸ１が形成され、エクステンション領域ＥＸ１の外側（チャネル形成領域から離れる側）に、エクステンション領域ＥＸ１よりも不純物濃度が高いｎ＋型半導体領域ＳＤ２が形成された状態となる。
また、ｎ＋型半導体領域ＳＤ３は、エクステンション領域ＥＸ３と同じ導電型（ここではｎ型）の半導体領域であるが、エクステンション領域ＥＸ３よりも、不純物濃度（ｎ型不純物濃度）が高く、かつ、深さ（接合深さ）が深い。
これにより、周辺回路形成領域１Ｅにおいて、周辺トランジスタＱ２のソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤ３およびエクステンション領域ＥＸ３により形成される。従って、周辺トランジスタＱ２のソース領域およびドレイン領域は、ＬＤＤ構造を有している。このため、周辺回路形成領域１Ｅの半導体基板ＳＵＢにおいて、チャネル形成領域を挟んで互いに離間する領域に、（一対の）エクステンション領域ＥＸ２が形成され、エクステンション領域ＥＸ２の外側（チャネル形成領域から離れる側）に、エクステンション領域ＥＸ２よりも不純物濃度が高いｎ＋型半導体領域ＳＤ３が形成された状態となる。
次に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
このようにして、半導体基板ＳＵＢの各画素領域１Ａのフォトダイオード形成領域１Ｂおよび転送トランジスタ形成領域１ＣにフォトダイオードＰＤおよび転送トランジスタＴＸが形成され、画素トランジスタ形成領域１Ｄに画素トランジスタＱ１が形成され、周辺回路形成領域１Ｅに周辺トランジスタＱ２が形成される。
フォトダイオードＰＤは、入力された光を光電変換して電荷を生成し、生成した電荷を蓄積する機能を有し、転送トランジスタＴＸは、フォトダイオードＰＤで蓄積された電荷をフォトダイオードＰＤから転送する際のスイッチとしての役割を有している。
次に、図１１に示されるように、半導体基板ＳＵＢの主面上に絶縁膜を形成してから、この絶縁膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、画素領域１Ａに保護膜ＣＰを形成する。保護膜ＣＰは、例えば酸化シリコン膜などにより形成することができる。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の上部（表層部）や、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の上部（表層部）などに、低抵抗の金属シリサイド層（図示せず）を形成することもできる。例えば、金属シリサイド層形成用の金属膜を半導体基板ＳＵＢ上に形成してから、熱処理を行うことにより、その金属膜をｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３やゲート電極ＧＥ１，ＧＥ２，ＧＥ３の上層部分と反応させてから、金属膜の未反応部分を除去する。これにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の上部（表層部）や、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の上部（表層部）などに、それぞれ金属シリサイド層（図示せず）を形成することができる。この金属シリサイド層を形成することにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の拡散抵抗やコンタクト抵抗などを低抵抗化することができる。また、この金属シリサイド層は形成しなくともよく、あるいは、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３およびゲート電極ＧＥ１，ＧＥ２，ＧＥ３のうち、金属シリサイド層を形成するものと、形成しないものとを設けることもできる。
ここまでの工程により、ステップＳ２として、半導体基板ＳＵＢに受光素子（ここではフォトダイオードＰＤ）を含む半導体素子（ここではフォトダイオードＰＤ、転送トランジスタＴＸ、画素トランジスタＱ１および周辺トランジスタＱ２）が形成される。
なお、ここでは、ステップＳ２として、半導体基板ＳＵＢの各画素領域１Ａのフォトダイオード形成領域１Ｂおよび転送トランジスタ形成領域１ＣにフォトダイオードＰＤおよび転送トランジスタＴＸを形成し、画素トランジスタ形成領域１Ｄに画素トランジスタＱ１を形成し、周辺回路形成領域１Ｅに周辺トランジスタＱ２を形成する場合について、具体的な一例を説明した。しかしながら、このステップＳ２は、必要に応じて種々変更可能である。例えば、これまでに不純物のイオン注入工程が複数あるが、それらのイオン注入工程の順序は、上述した順序に制限されるものではない。また、複数の同じ導電型の半導体領域については、共通のイオン注入工程により形成する場合もあり得る。
例えば、素子分離領域ＳＴの形成後に、ｐ型ウエルＰＷ１、ｎ型半導体領域ＮＲおよびｐ＋型半導体領域ＰＲを形成する場合について説明したが、他の形態として、素子分離領域ＳＴの形成前に、ｐ型ウエルＰＷ１、ｎ型半導体領域ＮＲおよびｐ＋型半導体領域ＰＲを形成することもできる。すなわち、素子分離領域ＳＴの形成前に、半導体基板ＳＵＢにフォトダイオードＰＤを形成することもできる。また、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の形成前にｐ＋型半導体領域ＰＲを形成する場合について説明したが、他の形態として、ｐ＋型半導体領域ＰＲを、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の形成後に形成することもできる。また、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の形成前にｎ型半導体領域ＮＲを形成する場合について説明したが、他の形態として、ｎ型半導体領域ＮＲを、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の形成後に形成することもできる。
このようにして、ステップＳ２で半導体基板ＳＵＢに受光素子（ここではフォトダイオードＰＤ）を含む半導体素子が形成された後、図１２に示されるように、半導体基板ＳＵＢの主面上に、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ１を形成する（図３のステップＳ３）。すなわち、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３、サイドウォールスペーサＳＷおよび保護膜ＣＰを覆うように、半導体基板ＳＵＢ上に絶縁膜ＩＬ１を形成する。
絶縁膜ＩＬ１は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。例えば、絶縁膜ＩＬ１は、酸化シリコン膜により形成することができる。この酸化シリコン膜は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料とした酸化シリコン膜とすることができ、例えばＣＶＤ法などにより形成することができる。
絶縁膜ＩＬ１の成膜後、絶縁膜ＩＬ１の表面（上面）をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ１の上面を平坦化する。絶縁膜ＩＬ１を成膜した段階で、下地段差に起因して絶縁膜ＩＬ１の表面に凹凸形状が形成されていても、成膜後に絶縁膜ＩＬ１の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜（絶縁膜ＩＬ１）を得ることができる。
次に、図１３に示されるように、絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ１をドライエッチングすることにより、絶縁膜ＩＬ１に開口部としてコンタクトホール（貫通孔、孔、開口部）ＣＴを形成する（図３のステップＳ４）。
コンタクトホールＣＴは、絶縁膜ＩＬ１を貫通するように形成される。コンタクトホールＣＴの底部では、半導体基板ＳＵＢの主面の一部、例えばｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の表面（金属シリサイド層が形成されている場合は金属シリサイド層の表面）の一部や、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の表面（金属シリサイド層が形成されている場合は金属シリサイド層の表面）の一部などが露出される。
次に、図１４に示されるように、プラグＰＧ形成用の導電膜（金属膜）ＣＤ１を、コンタクトホールＣＴ内を埋める（満たす）ように、絶縁膜ＩＬ１上に形成する（図３のステップＳ５）。
導電膜ＣＤ１は、バリア導体膜（バリア金属膜）ＢＲ１と、バリア導体膜ＢＲ１上の主導体膜ＭＣ１とからなり、主導体膜ＭＣ１は、バリア導体膜ＢＲ１よりも厚い。バリア導体膜ＢＲ１は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなり、例えばスパッタリング法またはプラズマＣＶＤ法などによって形成することができる。主導体膜ＭＣ１は、タングステン膜などからなり、例えばＣＶＤ法などによって形成することができる。
このため、ステップＳ５の導電膜ＣＤ１形成工程は、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜ＩＬ１上にバリア導体膜ＢＲ１を形成する工程と、該工程の後、主導体膜ＭＣ１をバリア導体膜ＢＲ１上にコンタクトホールＣＴを埋めるように形成する工程と、を有している。なお、導電膜ＣＤ１は、金属伝導を示す金属または金属化合物により形成されているため、金属膜とみなすことができる。また、窒化チタン膜や窒化タンタル膜などの金属伝導を示す金属化合物膜も、金属膜とみなすことができる。バリア膜ＢＲ１は、例えば、導電膜ＣＤ１と絶縁膜ＩＬ１との密着性を向上させる機能などを有している。
次に、図１５に示されるように、導電膜ＣＤ１上にフォトレジストパターン（レジストパターン）ＲＰ１を、フォトリソグラフィ法を用いて形成する（図３のステップＳ６）。フォトレジストパターンＲＰ１は、後述の開口部ＯＰ１ｂ形成予定領域に開口部ＯＰ１ａを有している。フォトレジストパターンＲＰ１の開口部ＯＰ１ａは、コンタクトホールＣＴとは平面視で重なっていない。
なお、「平面視」とは、半導体基板ＳＵＢの主面に平行な平面でみた場合を言う。また、「平面的に重なる」とは、平面視で重なる場合に対応し、「平面的に重ならない」とは、平面視で重ならない場合に対応する。
次に、図１６に示されるように、フォトレジストパターンＲＰ１をマスク（エッチングマスク）として用いて、導電膜ＣＤ１をエッチングする（図３のステップＳ７）。このエッチングは、ある程度、異方性のエッチングとすることが好ましいため、ドライエッチングを用いることが好ましい。
ステップＳ７では、フォトレジストパターンＲＰ１の開口部ＯＰ１ａから露出する導電膜ＣＤ１がエッチングされ、フォトレジストパターンＲＰ１で覆われる部分の導電膜ＣＤ１はエッチングが防止される。このため、ステップＳ７のエッチングを行うと、フォトレジストパターンＲＰ１の開口部ＯＰ１ａから露出する領域の導電膜ＣＤ１が選択的にエッチングされて、導電膜ＣＤ１に開口部ＯＰ１ｂが形成される。この導電膜ＣＤ１に形成された開口部ＯＰ１ｂの平面位置および平面形状は、フォトレジストパターンＲＰ１の開口部ＯＰ１ａの平面位置および平面形状にほぼ一致したものとなる。開口部ＯＰ１ｂは導電膜ＣＤ１を貫通するように形成され、導電膜ＣＤ１の開口部ＯＰ１ｂの底部では、絶縁膜ＩＬ１（の上面）が露出される。ステップＳ７では、絶縁膜ＩＬ１をエッチングストッパとして用いることができる。ステップＳ７のエッチングの後、フォトレジストパターンＲＰ１は除去される。
次に、図１７に示されるように、導電膜ＣＤ１をマスク（エッチングマスク）として用いて、絶縁膜ＩＬ１をエッチングする（図３のステップＳ８）。このエッチングは、ある程度、異方性のエッチングとすることが好ましいため、ドライエッチングを用いることが好ましい。
ステップＳ８では、導電膜ＣＤ１の開口部ＯＰ１ｂから露出する絶縁膜ＩＬ１がエッチングされ、導電膜ＣＤ１で覆われる部分の絶縁膜ＩＬ１はエッチングが防止される。このため、ステップＳ８のエッチングを行うと、導電膜ＣＤ１の開口部ＯＰ１ｂから露出する領域の絶縁膜ＩＬ１が選択的にエッチングされて、絶縁膜ＩＬ１に開口部（窪み部、凹部、穴部、溝部）ＯＰ２が形成される。この絶縁膜ＩＬ１に形成された開口部ＯＰ２の平面位置および平面形状は、導電膜ＣＤ１の開口部ＯＰ１ｂの平面位置および平面形状にほぼ一致している。
但し、絶縁膜ＩＬ１の開口部ＯＰ２は絶縁膜ＩＬ１を貫通しておらず、開口部ＯＰ２の底部では絶縁膜ＩＬ１の一部が残存している。つまり、開口部ＯＰ２における絶縁膜ＩＬ１の厚さは、開口部ＯＰ２以外の領域での絶縁膜ＩＬ１の厚さよりも薄くなっている。このため、ステップＳ８では、エッチング時間を調整するなどして、絶縁膜ＩＬ１のエッチング量（エッチング深さ）を制御し、開口部ＯＰ２の底部で所定の厚さの絶縁膜ＩＬ１が残存するようにすることが好ましい。開口部ＯＰ２は、窪み部または凹部とみなすこともできる。
なお、本実施の形態では、フォトレジストパターンＲＰ１を除去してから、ステップＳ８で導電膜ＣＤ１をエッチングマスクとして用いて絶縁膜ＩＬ１をエッチングして開口部ＯＰ２を形成している。他の形態として、フォトレジストパターンＲＰ１を除去せずに、ステップＳ８でこのフォトレジストパターンＲＰ１をエッチングマスクとして用いて絶縁膜ＩＬ１をエッチングして開口部ＯＰ２を形成し、その後にフォトレジストパターンＲＰ１を除去することもできる。
次に、図１８に示されるように、絶縁膜ＩＬ２を、絶縁膜ＩＬ１の開口部ＯＰ２と導電膜ＣＤ１の開口部ＯＰ１ｂとを埋める（満たす）ように、導電膜ＣＤ１上に形成する（図３のステップＳ９）。
絶縁膜ＩＬ２は、絶縁膜ＩＬ１の開口部ＯＰ２の埋め込み材として用いる絶縁膜であり、好ましくは、絶縁膜ＩＬ１よりも光（フォトダイオードＰＤに入射させる光）の屈折率および透光性が高い。
ここで、２つの膜の透光性の高低を比べる場合、その２つの膜の厚みが同じと仮定した場合に光の透過率が高い方を、透光性が高いと判断することができる。すなわち、光が２つの膜中を同じ距離だけ通過したときに（２つの膜への入射光の強度は同じとする）、光強度の減衰が小さい方の膜が、透光性が高いと言うことができる。
絶縁膜ＩＬ２としては、窒化シリコン膜を好適に用いることができる。絶縁膜ＩＬ２は、例えばＣＶＤ法などを用いて形成することができる。
次に、図１９に示されるように、ＣＭＰ法により絶縁膜ＩＬ２および導電膜ＣＤ１を研磨することにより、開口部ＯＰ２の外部の絶縁膜ＩＬ２と、コンタクトホールＣＴの外部の導電膜ＣＤ１とを除去する（図３のステップＳ１０）。
このステップＳ１０のＣＭＰ工程により、絶縁膜ＩＬ１の上面が露出され、絶縁膜ＩＬ１のコンタクトホールＣＴ内に導電膜ＣＤ１が埋め込まれて残存し、絶縁膜ＩＬ１の開口部ＯＰ２内に絶縁膜ＩＬ２が埋め込まれて残存し、それ以外の導電膜ＣＤ１および絶縁膜ＩＬ２が除去される。
絶縁膜ＩＬ１のコンタクトホールＣＴ内に埋め込まれて残存する導電膜ＣＤ１により、プラグＰＧが形成され、絶縁膜ＩＬ１の開口部ＯＰ２内に埋め込まれて残存する絶縁膜ＩＬ２により、埋込絶縁膜ＢＦ１が形成される。つまり、ステップＳ１０のＣＭＰ工程を行うと、絶縁膜ＩＬ１のコンタクトホールＣＴにプラグＰＧが埋め込まれ、絶縁膜ＩＬ１の開口部ＯＰ２に埋込絶縁膜ＢＦ１が埋め込まれた構造が得られる。
プラグＰＧは、コンタクトホールＣＴ内に埋め込まれた導電膜ＣＤ１により形成されるが、導電膜ＣＤ１はバリア導体膜ＢＲ１および主導体膜ＭＣ１により形成されているため、プラグＰＧは、側面および底面がバリア導体膜ＢＲ１により構成され、それよりも内側は主導体膜ＭＣ１により構成される。
埋込絶縁膜ＢＦ１は、受光素子であるフォトダイオードＰＤに入射させる光の導波路として機能するものである。このため、埋込絶縁膜ＢＦ１は、受光素子の上方に形成することが好ましい。また、光学的特性としては、埋込絶縁膜ＢＦ１は、埋込絶縁膜ＢＦ１が埋め込まれている層間絶縁膜（ここでは絶縁膜ＩＬ１）に比べて、屈折率が高く、かつ、光（フォトダイオードＰＤに入射させる光）を透過しやすい性質（高い透光性）を有していることが好ましい。
次に、図２０に示されるように、プラグＰＧおよび埋込絶縁膜ＢＦ１が埋め込まれた絶縁膜ＩＬ１上に、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ３を形成する（図４のステップＳ１１）。絶縁膜ＩＬ３は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。例えば、絶縁膜ＩＬ３は、酸化シリコン膜により形成することができるが、酸化シリコンよりも誘電率を低くするために、炭素（Ｃ）、窒素（Ｎ）およびフッ素（Ｆ）のうちの一種以上を含有する酸化シリコン膜とすることもできる。
次に、図２１に示されるように、絶縁膜ＩＬ３上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ３をドライエッチングすることにより、絶縁膜ＩＬ３に開口部として配線溝（配線開口部）ＷＴ１を形成する（図４のステップＳ１２）。
配線溝ＷＴ１は、後述の配線Ｍ１を埋め込むための溝であり、絶縁膜ＩＬ３を貫通するように形成される。配線溝ＷＴ１は、配線Ｍ１を埋め込むための開口部（配線開口部）とみなすこともできる。プラグＰＧは、平面視で配線溝ＷＴ１と重なっており、プラグＰＧの上面は、配線溝ＷＴ１から露出される。一方、埋込絶縁膜ＢＦ１の上方には配線溝ＷＴ１は形成されないため、埋込絶縁膜ＢＦ１は、配線溝ＷＴ１から露出されない。すなわち、配線溝ＷＴ１は、平面視で埋込絶縁膜ＢＦ１と重ならないように、形成される。
次に、図２２に示されるように、配線Ｍ１形成用の導電膜（金属膜）ＣＤ２を、配線溝ＷＴ１内を埋める（満たす）ように、絶縁膜ＩＬ３上に形成する（図４のステップＳ１３）。
導電膜ＣＤ２は、バリア導体膜（バリア金属膜）ＢＲ２と、バリア導体膜ＢＲ２上の主導体膜ＭＣ２とからなり、主導体膜ＭＣ２は、バリア導体膜ＢＲ２よりも厚い。バリア導体膜ＢＲ２は、例えば、タンタル膜、窒化タンタル膜、あるいはそれらの積層膜からなり、例えばスパッタリング法またはプラズマＣＶＤ法などによって形成することができる。主導体膜ＭＣ２は、銅を主成分とする銅（Ｃｕ）膜などからなり、メッキ法（例えば電解メッキ法）などにより形成することができる。
このため、ステップＳ１３の導電膜ＣＤ２形成工程は、配線溝ＷＴ１の内部（底部および側壁上）を含む絶縁膜ＩＬ３上にバリア導体膜ＢＲ２を形成する工程と、該工程の後、主導体膜ＭＣ２をバリア導体膜ＢＲ２上に配線溝ＷＴ１を埋めるように形成する工程と、を有している。なお、導電膜ＣＤ２は、金属伝導を示す金属または金属化合物により形成されているため、金属膜とみなすことができる。また、バリア膜ＢＲ２は、例えば、導電膜ＣＤ２と層間絶縁膜（絶縁膜ＩＬ３）との密着性の向上や、主導体膜ＣＤ２中の銅が層間絶縁膜（絶縁膜ＩＬ３）中へ拡散するのを防止する機能などを有している。これは、後述のバリア膜ＢＲ３，ＢＲ４も同様である。
また、ステップＳ１３では、まず、配線溝ＷＴ１の内部（底部および側壁上）を含む絶縁膜ＩＬ３上にバリア導体膜ＢＲ２を形成した後、バリア導体膜ＢＲ２上に銅のシード層をＣＶＤ法またはスパッタリング法などにより形成してから、電解メッキ法などを用いてシード層上に銅メッキ膜を形成して、配線溝ＷＴ１を埋め込むこともできる。この場合、銅のシード層と銅メッキ膜とを合わせたものが、主導体膜ＭＣ２となる。
次に、図２３に示されるように、導電膜ＣＤ２上にフォトレジストパターン（レジストパターン）ＲＰ２を、フォトリソグラフィ法を用いて形成する（図４のステップＳ１４）。フォトレジストパターンＲＰ２は開口部ＯＰ３ａを有している。フォトレジストパターンＲＰ２の開口部ＯＰ３ａは、配線溝ＷＴ１とは平面視で重なっていない。
フォトレジストパターンＲＰ２の開口部ＯＰ３ａは、上記フォトレジストパターンＲＰ１の上記開口部ＯＰ１ａとほぼ一致する平面位置および平面形状を有している。このため、フォトレジストパターンＲＰ２と上記フォトレジストパターンＲＰ１とは、塗布したフォトレジスト層を露光する露光工程の際に同じフォトマスクを用いることができ、これにより、半導体装置の製造コストを低減することができる。
次に、図２４に示されるように、フォトレジストパターンＲＰ２をマスク（エッチングマスク）として用いて、導電膜ＣＤ２をエッチングする（図４のステップＳ１５）。このエッチングは、ある程度、異方性のエッチングとすることが好ましいため、ドライエッチングを用いることが好ましい。
ステップＳ１５では、フォトレジストパターンＲＰ２の開口部ＯＰ３ａから露出する導電膜ＣＤ２がエッチングされ、フォトレジストパターンＲＰ２で覆われる部分の導電膜ＣＤ２はエッチングが防止される。このため、ステップＳ１５のエッチングを行うと、フォトレジストパターンＲＰ２の開口部ＯＰ３ａから露出する領域の導電膜ＣＤ２が選択的にエッチングされて、導電膜ＣＤ２に開口部ＯＰ３ｂが形成される。この導電膜ＣＤ２に形成された開口部ＯＰ３ｂの平面位置および平面形状は、フォトレジストパターンＲＰ２の開口部ＯＰ３ａの平面位置および平面形状にほぼ一致したものとなる。開口部ＯＰ３ｂは導電膜ＣＤ２を貫通するように形成され、導電膜ＣＤ２の開口部ＯＰ３ｂの底部では、絶縁膜ＩＬ３（の上面）が露出される。ステップＳ１５では、絶縁膜ＩＬ３をエッチングストッパとして用いることができる。ステップＳ１５のエッチングの後、フォトレジストパターンＲＰ２は除去される。
次に、図２５に示されるように、導電膜ＣＤ２をマスク（エッチングマスク）として用いて、絶縁膜ＩＬ３をエッチングする（図４のステップＳ１６）。このエッチングは、ある程度、異方性のエッチングとすることが好ましいため、ドライエッチングを用いることが好ましい。
ステップＳ１６では、導電膜ＣＤ２の開口部ＯＰ３ｂから露出する絶縁膜ＩＬ３がエッチングされ、導電膜ＣＤ２で覆われる部分の絶縁膜ＩＬ３はエッチングが防止される。このため、ステップＳ１６のエッチングを行うと、導電膜ＣＤ２の開口部ＯＰ３ｂから露出する領域の絶縁膜ＩＬ３が選択的にエッチングされて、絶縁膜ＩＬ３に開口部ＯＰ４が形成される。この絶縁膜ＩＬ３に形成された開口部ＯＰ４の平面位置および平面形状は、導電膜ＣＤ２の開口部ＯＰ３ｂの平面位置および平面形状にほぼ一致している。
絶縁膜ＩＬ３の開口部ＯＰ４は絶縁膜ＩＬ３を貫通しており、開口部ＯＰ４の底部では埋込絶縁膜ＢＦ１（の上面）が露出される。これは、絶縁膜ＩＬ３の開口部ＯＰ４の平面位置および平面形状が、埋込絶縁膜ＢＦ１が埋め込まれている開口部ＯＰ２の平面位置および平面形状とほぼ一致しているためである。すなわち、絶縁膜ＩＬ３の開口部ＯＰ４は、平面視で絶縁膜ＩＬ１の開口部ＯＰ２と重なるように形成される。つまり、絶縁膜ＩＬ３の開口部ＯＰ４は、絶縁膜ＩＬ１の開口部ＯＰ２（あるいは開口部ＯＰ２に埋め込まれた埋込絶縁膜ＢＦ１）の上部に形成される。これを実現するためには、上述のように、上記フォトレジストパターンＲＰ２の上記開口部ＯＰ３ａについて、上記フォトレジストパターンＲＰ１の上記開口部ＯＰ１ａとほぼ一致する平面位置および平面形状を有したものとすればよい。
なお、本実施の形態では、フォトレジストパターンＲＰ２を除去してから、ステップＳ１６で導電膜ＣＤ２をエッチングマスクとして用いて絶縁膜ＩＬ３をエッチングして開口部ＯＰ４を形成している。他の形態として、フォトレジストパターンＲＰ２を除去せずに、ステップＳ１６でこのフォトレジストパターンＲＰ２をエッチングマスクとして用いて絶縁膜ＩＬ３エッチングして開口部ＯＰ４を形成し、その後にフォトレジストパターンＲＰ２を除去することもできる。
次に、図２６に示されるように、絶縁膜ＩＬ４を、絶縁膜ＩＬ３の開口部ＯＰ４と導電膜ＣＤ２の開口部ＯＰ３ｂとを埋める（満たす）ように、導電膜ＣＤ２上に形成する（図４のステップＳ１７）。
絶縁膜ＩＬ４は、絶縁膜ＩＬ３の開口部ＯＰ４の埋め込み材として用いる絶縁膜であり、好ましくは、絶縁膜ＩＬ３よりも光（フォトダイオードＰＤに入射させる光）の屈折率および透光性が高い。絶縁膜ＩＬ４としては、窒化シリコン膜を好適に用いることができる。また、絶縁膜ＩＬ４は、上記絶縁膜ＩＬ２と同じ材料により形成することが好ましい。このため、絶縁膜ＩＬ４と上記絶縁膜ＩＬ２とは、どちらも窒化シリコン膜であれば、より好ましい。絶縁膜ＩＬ４は、例えばＣＶＤ法などを用いて形成することができる。
次に、図２７に示されるように、ＣＭＰ法により絶縁膜ＩＬ４および導電膜ＣＤ２を研磨することにより、開口部ＯＰ４の外部の絶縁膜ＩＬ４と、配線溝ＷＴ１の外部の導電膜ＣＤ２とを除去する（図４のステップＳ１８）。
このステップＳ１８のＣＭＰ工程により、絶縁膜ＩＬ３の上面が露出され、絶縁膜ＩＬ３の配線溝ＷＴ１内に導電膜ＣＤ２が埋め込まれて残存し、絶縁膜ＩＬ３の開口部ＯＰ４内に絶縁膜ＩＬ４が埋め込まれて残存し、それ以外の導電膜ＣＤ２および絶縁膜ＩＬ４が除去される。
絶縁膜ＩＬ３の配線溝ＷＴ１内に埋め込まれて残存する導電膜ＣＤ２により、配線（埋込配線）Ｍ１が形成され、絶縁膜ＩＬ３の開口部ＯＰ４内に埋め込まれて残存する絶縁膜ＩＬ４により、埋込絶縁膜ＢＦ２が形成される。つまり、ステップＳ１８のＣＭＰ工程を行うと、絶縁膜ＩＬ３の配線溝ＷＴ１に配線Ｍ１が埋め込まれ、絶縁膜ＩＬ３の開口部ＯＰ４に埋込絶縁膜ＢＦ２が埋め込まれた構造が得られる。
配線Ｍ１は、配線溝ＷＴ１内に埋め込まれた導電膜ＣＤ２により形成されるが、導電膜ＣＤ２はバリア導体膜ＢＲ２および主導体膜ＭＣ２により形成されているため、配線Ｍ１は、側面および底面がバリア導体膜ＢＲ２により構成され、それよりも内側は主導体膜ＭＣ２により構成される。
配線Ｍ１およびプラグＰＧの形成位置は、プラグＰＧが配線Ｍ１と平面視で重なるように設計されている。このため、プラグＰＧは、その上面が配線Ｍ１に接することで、配線Ｍ１に電気的に接続されている。配線Ｍ１は、プラグＰＧに接続され、プラグＰＧを介して、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３またはゲート電極ＧＥ１，ＧＥ２，ＧＥ３などと電気的に接続される。
埋込絶縁膜ＢＦ２は、埋込絶縁膜ＢＦ１上に形成され、埋込絶縁膜ＢＦ２の底面は、埋込絶縁膜ＢＦ１の上面に接している。埋込絶縁膜ＢＦ２の平面位置および平面形状は、埋込絶縁膜ＢＦ１の平面位置および平面形状とほぼ一致している。すなわち、開口部ＯＰ４は、開口部ＯＰ２と平面視で重なっており、埋込絶縁膜ＢＦ２は、埋込絶縁膜ＢＦ１と平面視で重なっている。
埋込絶縁膜ＢＦ２は、埋込絶縁膜ＢＦ１とともに、受光素子であるフォトダイオードＰＤに入射させる光の導波路として機能するものである。このため、埋込絶縁膜ＢＦ１は、フォトダイオードＰＤの受光素子の上方に配置されている埋込絶縁膜ＢＦ１上に形成することが好ましい。また、光学的特性としては、埋込絶縁膜ＢＦ２は、埋込絶縁膜ＢＦ２が埋め込まれている層間絶縁膜（ここでは絶縁膜ＩＬ３）に比べて、屈折率が高く、かつ、光（フォトダイオードＰＤに入射させる光）を透過しやすい性質（高い透光性）を有していることが好ましい。
次に、図２８に示されるように、配線Ｍ１および埋込絶縁膜ＢＦ２が埋め込まれた絶縁膜ＩＬ３上に、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ５を形成する（図４のステップＳ１９）。絶縁膜ＩＬ５は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。例えば、絶縁膜ＩＬ５は、酸化シリコン膜により形成することができるが、酸化シリコンよりも誘電率を低くするために、炭素（Ｃ）、窒素（Ｎ）およびフッ素（Ｆ）のうちの一種以上を含有する酸化シリコン膜とすることもできる。
次に、図２９に示されるように、フォトリソグラフィ技術およびドライエッチング技術などを用いることにより、絶縁膜ＩＬ５に開口部として配線開口部ＷＴ２を形成する（図４のステップＳ２０）。
配線開口部ＷＴ２は、配線溝ＷＴ２ａと孔部ＷＴ２ｂとを有している。このうち、配線溝ＷＴ２ａは、後述の配線Ｍ２を埋め込むための溝であり、孔部ＷＴ２ｂは、後述の配線Ｍ２と配線Ｍ１とを接続するためのビア部を埋め込むための孔である。配線溝ＷＴ２ａは絶縁膜ＩＬ５を貫通しておらず、配線溝ＷＴ２ａの底面は絶縁膜ＩＬ５の厚みの途中に位置する。孔部ＷＴ２ｂは、平面視で配線溝ＷＴ２ａに内包されるように形成され、配線溝ＷＴ２ａの底部から絶縁膜ＩＬ５を貫通するように形成される。孔部ＷＴ２ｂの底部では、配線Ｍ１の上面が露出される。一方、埋込絶縁膜ＢＦ２の上方には配線開口部ＷＴ２は形成されないため、埋込絶縁膜ＢＦ２は、配線開口部ＷＴ２から露出されない。すなわち、配線開口部ＷＴ２は、平面視で埋込絶縁膜ＢＦ２と重ならないように、形成される。
次に、図３０に示されるように、配線Ｍ２形成用の導電膜（金属膜）ＣＤ３を、配線開口部ＷＴ２内を埋める（満たす）ように、絶縁膜ＩＬ５上に形成する（図５のステップＳ２１）。すなわち、配線溝ＷＴ２ａと孔部ＷＴ２ｂとを埋める（満たす）ように、絶縁膜ＩＬ５上に導電膜ＣＤ３を形成する。
導電膜ＣＤ３は、上記導電膜ＣＤ２と同様の構成を有している。すなわち、導電膜ＣＤ３は、バリア導体膜（バリア金属膜）ＢＲ３と、バリア導体膜ＢＲ３上の主導体膜ＭＣ３とからなり、主導体膜ＭＣ３は、バリア導体膜ＢＲ３よりも厚い。上記バリア導体膜ＢＲ２と同様に、バリア導体膜ＢＲ３は、例えば、タンタル膜、窒化タンタル膜、あるいはそれらの積層膜からなり、例えばスパッタリング法またはプラズマＣＶＤ法などによって形成することができる。上記主導体膜ＭＣ２と同様に、主導体膜ＭＣ３は、銅を主成分とする銅（Ｃｕ）膜などからなり、メッキ法（例えば電解メッキ法）などにより形成することができる。このため、ステップＳ２１の導電膜ＣＤ３形成工程は、配線開口部ＷＴ２の内部（配線溝ＷＴ２ａの底部および側壁上と孔部ＷＴ２ｂの底部および側壁上）を含む絶縁膜ＩＬ５上にバリア導体膜ＢＲ３を形成する工程と、該工程の後、主導体膜ＭＣ３をバリア導体膜ＢＲ３上に配線開口部ＷＴ２を埋めるように形成する工程と、を有している。なお、導電膜ＣＤ３は、金属伝導を示す金属または金属化合物により形成されているため、金属膜とみなすことができる。
また、ステップＳ２１では、まず、配線開口部ＷＴ２の内部（配線溝ＷＴ２ａの底部および側壁上と孔部ＷＴ２ｂの底部および側壁上）を含む絶縁膜ＩＬ５上にバリア導体膜ＢＲ３を形成した後、バリア導体膜ＢＲ３上に銅のシード層をＣＶＤ法またはスパッタリング法などで形成してから、電解メッキ法などを用いてシード層上に銅メッキ膜を形成して、配線開口部ＷＴ２を埋め込むこともできる。この場合、銅のシード層と銅メッキ膜とを合わせたものが、主導体膜ＭＣ３となる。
次に、図３１に示されるように、導電膜ＣＤ３上にフォトレジストパターン（レジストパターン）ＲＰ３を、フォトリソグラフィ法を用いて形成する（図５のステップＳ２２）。フォトレジストパターンＲＰ３は開口部ＯＰ５ａを有している。フォトレジストパターンＲＰ３の開口部ＯＰ５ａは、配線開口部ＷＴ２とは平面視で重なっていない。
フォトレジストパターンＲＰ３の開口部ＯＰ５ａは、上記フォトレジストパターンＲＰ２の開口部ＯＰ３ａや上記フォトレジストパターンＲＰ１の上記開口部ＯＰ１ａとほぼ一致する平面位置および平面形状を有している。このため、フォトレジストパターンＲＰ３と上記フォトレジストパターンＲＰ２と上記フォトレジストパターンＲＰ１とは、塗布したフォトレジスト層を露光する露光工程の際に同じフォトマスクを用いることができ、これにより、半導体装置の製造コストを低減することができる。
次に、図３２に示されるように、フォトレジストパターンＲＰ３をマスク（エッチングマスク）として用いて、導電膜ＣＤ３をエッチングする（図５のステップＳ２３）。このエッチングは、ある程度、異方性のエッチングとすることが好ましいため、ドライエッチングを用いることが好ましい。
ステップＳ２３では、フォトレジストパターンＲＰ３の開口部ＯＰ５ａから露出する導電膜ＣＤ３がエッチングされ、フォトレジストパターンＲＰ３で覆われる部分の導電膜ＣＤ３はエッチングが防止される。このため、ステップＳ２３のエッチングを行うと、フォトレジストパターンＲＰ３の開口部ＯＰ５ａから露出する領域の導電膜ＣＤ３が選択的にエッチングされて、導電膜ＣＤ３に開口部ＯＰ５ｂが形成される。この導電膜ＣＤ３に形成された開口部ＯＰ５ｂの平面位置および平面形状は、フォトレジストパターンＲＰ３の開口部ＯＰ５ａの平面位置および平面形状にほぼ一致したものとなる。開口部ＯＰ５ｂは導電膜ＣＤ３を貫通するように形成され、導電膜ＣＤ３の開口部ＯＰ５ｂの底部では、絶縁膜ＩＬ５（の上面）が露出される。ステップＳ２３では、絶縁膜ＩＬ５をエッチングストッパとして用いることができる。ステップＳ２３のエッチングの後、フォトレジストパターンＲＰ３は除去される。
次に、図３３に示されるように、導電膜ＣＤ３をマスク（エッチングマスク）として用いて、絶縁膜ＩＬ５をエッチングする（図５のステップＳ２４）。このエッチングは、ある程度、異方性のエッチングとすることが好ましいため、ドライエッチングを用いることが好ましい。
ステップＳ２４では、導電膜ＣＤ３の開口部ＯＰ５ｂから露出する絶縁膜ＩＬ５がエッチングされ、導電膜ＣＤ３で覆われる部分の絶縁膜ＩＬ５はエッチングが防止される。このため、ステップＳ２４のエッチングを行うと、導電膜ＣＤ３の開口部ＯＰ５ｂから露出する領域の絶縁膜ＩＬ５が選択的にエッチングされて、絶縁膜ＩＬ５に開口部ＯＰ６が形成される。この絶縁膜ＩＬ５に形成された開口部ＯＰ６の平面位置および平面形状は、導電膜ＣＤ３の開口部ＯＰ５ｂの平面位置および平面形状にほぼ一致している。
絶縁膜ＩＬ５の開口部ＯＰ６は絶縁膜ＩＬ５を貫通しており、開口部ＯＰ６の底部では埋込絶縁膜ＢＦ２（の上面）が露出される。これは、絶縁膜ＩＬ５の開口部ＯＰ６の平面位置および平面形状が、埋込絶縁膜ＢＦ２が埋め込まれている開口部ＯＰ４の平面位置および平面形状とほぼ一致しているためである。すなわち、絶縁膜ＩＬ５の開口部ＯＰ６は、平面視で絶縁膜ＩＬ３の開口部ＯＰ４と重なるように形成される。つまり、絶縁膜ＩＬ５の開口部ＯＰ６は、絶縁膜ＩＬ３の開口部ＯＰ４（あるいは開口部ＯＰ４に埋め込まれた埋込絶縁膜ＢＦ２）の上部に形成される。これを実現するためには、上述のように、上記フォトレジストパターンＲＰ３の上記開口部ＯＰ５ａについて、上記フォトレジストパターンＲＰ２の上記開口部ＯＰ３ａとほぼ一致する平面位置および平面形状を有したものとすればよい。
なお、本実施の形態では、フォトレジストパターンＲＰ３を除去してから、ステップＳ２４で導電膜ＣＤ３をエッチングマスクとして用いて絶縁膜ＩＬ５をエッチングして開口部ＯＰ６を形成している。他の形態として、フォトレジストパターンＲＰ３を除去せずに、ステップＳ２４でこのフォトレジストパターンＲＰ３をエッチングマスクとして用いて絶縁膜ＩＬ５エッチングして開口部ＯＰ６を形成し、その後にフォトレジストパターンＲＰ３を除去することもできる。
次に、図３４に示されるように、絶縁膜ＩＬ６を、絶縁膜ＩＬ５の開口部ＯＰ６と導電膜ＣＤ３の開口部ＯＰ５ｂとを埋める（満たす）ように、導電膜ＣＤ３上に形成する（図５のステップＳ２５）。
絶縁膜ＩＬ６は、絶縁膜ＩＬ５の開口部ＯＰ６の埋め込み材として用いる絶縁膜であり、好ましくは、絶縁膜ＩＬ５よりも光（フォトダイオードＰＤに入射させる光）の屈折率および透光性が高い。絶縁膜ＩＬ６としては、窒化シリコン膜を好適に用いることができる。また、絶縁膜ＩＬ６は、上記絶縁膜ＩＬ２，ＩＬ４と同じ材料により形成することが好ましい。このため、絶縁膜ＩＬ６と上記絶縁膜ＩＬ４と上記絶縁膜ＩＬ２とは、いずれも窒化シリコン膜であれば、より好ましい。絶縁膜ＩＬ６は、例えばＣＶＤ法などを用いて形成することができる。
次に、図３５に示されるように、ＣＭＰ法により絶縁膜ＩＬ６および導電膜ＣＤ３を研磨することにより、開口部ＯＰ６の外部の絶縁膜ＩＬ６と、配線開口部ＷＴ２の外部の導電膜ＣＤ３とを除去する（図５のステップＳ２６）。このステップＳ２６のＣＭＰ工程により、絶縁膜ＩＬ５の上面が露出され、絶縁膜ＩＬ５の配線開口部ＷＴ２内に導電膜ＣＤ３が埋め込まれて残存し、絶縁膜ＩＬ５の開口部ＯＰ６内に絶縁膜ＩＬ６が埋め込まれて残存し、それ以外の導電膜ＣＤ３および絶縁膜ＩＬ６が除去される。
絶縁膜ＩＬ５の配線開口部ＷＴ２内に埋め込まれて残存する導電膜ＣＤ３により、配線（埋込配線）Ｍ２が形成される。配線Ｍ２は、配線開口部ＷＴ２のうちの配線溝ＷＴ２ａ内に埋め込まれた配線部と、配線開口部ＷＴ２のうちの孔部ＷＴ２ｂ内に埋め込まれたビア部とを一体的に有している。また、絶縁膜ＩＬ５の開口部ＯＰ６内に埋め込まれて残存する絶縁膜ＩＬ６により、埋込絶縁膜ＢＦ３が形成される。つまり、ステップＳ２６のＣＭＰ工程を行うと、絶縁膜ＩＬ５の配線開口部ＷＴ２に配線Ｍ２が埋め込まれ、絶縁膜ＩＬ５の開口部ＯＰ６に埋込絶縁膜ＢＦ３が埋め込まれた構造が得られる。
配線Ｍ２は、配線開口部ＷＴ２内に埋め込まれた導電膜ＣＤ３により形成されるが、導電膜ＣＤ３はバリア導体膜ＢＲ３および主導体膜ＭＣ３により形成されているため、配線Ｍ２は、側面および底面がバリア導体膜ＢＲ３により構成され、それよりも内側は主導体膜ＭＣ３により構成される。
配線Ｍ２の形成位置は、配線Ｍ２のビア部が配線Ｍ１と平面視で重なるように設計されている。このため、配線Ｍ２は、ビア部の底面が配線Ｍ１に接することで、配線Ｍ１に電気的に接続されている。このため、配線Ｍ２は、ビア部を介して配線Ｍ１に接続される。
埋込絶縁膜ＢＦ３は、埋込絶縁膜ＢＦ２上に形成され、埋込絶縁膜ＢＦ３の底面は、埋込絶縁膜ＢＦ２の上面に接している。埋込絶縁膜ＢＦ３の平面位置および平面形状は、埋込絶縁膜ＢＦ２の平面位置および平面形状とほぼ一致している。すなわち、開口部ＯＰ６は、開口部ＯＰ４と平面視で重なっており、埋込絶縁膜ＢＦ３は、埋込絶縁膜ＢＦ２と平面視で重なっている。
従って、埋込絶縁膜ＢＦ１と埋込絶縁膜ＢＦ２と埋込絶縁膜ＢＦ３とは、ほぼ同じ平面位置および平面形状を有しており、埋込絶縁膜ＢＦ１と埋込絶縁膜ＢＦ２と埋込絶縁膜ＢＦ３とは平面視で互いに重なっている。そして、埋込絶縁膜ＢＦ１上に埋込絶縁膜ＢＦ２が形成され、埋込絶縁膜ＢＦ２上に埋込絶縁膜ＢＦ３が形成され、埋込絶縁膜ＢＦ１（の上面）は埋込絶縁膜ＢＦ２（の底面）に接し、埋込絶縁膜ＢＦ２（の上面）は埋込絶縁膜ＢＦ３（の底面）に接している。
埋込絶縁膜ＢＦ３は、埋込絶縁膜ＢＦ２，ＢＦ１とともに、受光素子であるフォトダイオードＰＤに入射させる光の導波路として機能するものである。このため、埋込絶縁膜ＢＦ３は、フォトダイオードＰＤの受光素子の上方に配置されている埋込絶縁膜ＢＦ２上に形成することが好ましい。また、光学的特性としては、埋込絶縁膜ＢＦ３は、埋込絶縁膜ＢＦ３が埋め込まれている層間絶縁膜（ここでは絶縁膜ＩＬ５）に比べて、屈折率が高く、かつ、光（フォトダイオードＰＤに入射させる光）を透過しやすい性質（高い透光性）を有していることが好ましい。
次に、図３６に示されるように、配線Ｍ２および埋込絶縁膜ＢＦ３が埋め込まれた絶縁膜ＩＬ５上に、絶縁膜（層間絶縁膜）ＩＬ７を形成する（図５のステップＳ２７）。絶縁膜ＩＬ７は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。例えば、絶縁膜ＩＬ７は、酸化シリコン膜により形成することができるが、酸化シリコンよりも誘電率を低くするために、炭素（Ｃ）、窒素（Ｎ）およびフッ素（Ｆ）のうちの一種以上を含有する酸化シリコン膜とすることもできる。
次に、図３７に示されるように、フォトリソグラフィ技術およびドライエッチング技術などを用いることにより、絶縁膜ＩＬ７に配線開口部ＷＴ３を形成する（図５のステップＳ２８）。配線開口部ＷＴ３は、周辺回路形成領域１Ｅに形成するが、画素領域１Ａには形成しない。
配線開口部ＷＴ３は、配線溝ＷＴ３ａと孔部ＷＴ３ｂとを有している。このうち、配線溝ＷＴ３ａは、後述の配線Ｍ３を埋め込むための溝であり、孔部ＷＴ３ｂは、後述の配線Ｍ３と配線Ｍ２とを接続するためのビア部を埋め込むための孔である。配線溝ＷＴ３ａは絶縁膜ＩＬ７を貫通しておらず、配線溝ＷＴ３ａの底面は絶縁膜ＩＬ７の厚みの途中に位置する。孔部ＷＴ３ｂは、平面視で配線溝ＷＴ３ａに内包されるように形成され、配線溝ＷＴ３ａの底部から絶縁膜ＩＬ７を貫通するように形成される。孔部ＷＴ３ｂの底部では、配線Ｍ２の上面が露出される。一方、埋込絶縁膜ＢＦ３の上方には配線開口部ＷＴ３は形成されないため、埋込絶縁膜ＢＦ２は、配線開口部ＷＴ３から露出されない。すなわち、配線開口部ＷＴ３は、平面視で埋込絶縁膜ＢＦ３と重ならないように、形成される。
次に、図３８に示されるように、配線Ｍ３形成用の導電膜ＣＤ４を、配線開口部ＷＴ３内を埋める（満たす）ように、絶縁膜ＩＬ７上に形成する（図５のステップＳ２９）。すなわち、配線溝ＷＴ３ａと孔部ＷＴ３ｂとを埋める（満たす）ように、絶縁膜ＩＬ７上に導電膜ＣＤ４を形成する。
導電膜ＣＤ４は、上記導電膜ＣＤ３と同様の構成を有している。すなわち、導電膜ＣＤ４は、上記バリア導体膜ＢＲ３と同様のバリア導体膜（バリア金属膜）ＢＲ４と、上記主導体膜ＭＣ３と同様の主導体膜ＭＣ４とからなる。ステップＳ２９の導電膜ＣＤ４形成工程は、上記ステップＳ２１の導電膜ＣＤ３形成工程とほぼ同様に行うことができる。このため、ステップＳ２９の導電膜ＣＤ４形成工程は、配線開口部ＷＴ３の内部（配線溝ＷＴ３ａの底部および側壁上と孔部ＷＴ３ｂの底部および側壁上）を含む絶縁膜ＩＬ７上にバリア導体膜ＢＲ４を形成する工程と、該工程の後、主導体膜ＭＣ４をバリア導体膜ＢＲ４上に配線開口部ＷＴ３を埋めるように形成する工程と、を有している。
次に、図３９に示されるように、ＣＭＰ法により導電膜ＣＤ４を研磨することにより、配線開口部ＷＴ３の外部の導電膜ＣＤ４を除去する（図５のステップＳ３０）。このステップＳ３０のＣＭＰ工程により、絶縁膜ＩＬ７の上面が露出され、絶縁膜ＩＬ７の配線開口部ＷＴ３内に導電膜ＣＤ４が埋め込まれて残存し、それ以外の導電膜ＣＤ４が除去される。
絶縁膜ＩＬ７の配線開口部ＷＴ３内に埋め込まれて残存する導電膜ＣＤ４により、配線（埋込配線）Ｍ３が形成される。配線Ｍ３は、配線開口部ＷＴ３のうちの配線溝ＷＴ３ａ内に埋め込まれた配線部と、配線開口部ＷＴ３のうちの孔部ＷＴ３ｂ内に埋め込まれたビア部とを一体的に有している。つまり、ステップＳ３０のＣＭＰ工程を行うと、絶縁膜ＩＬ７の配線開口部ＷＴ３に配線Ｍ３が埋め込まれた構造が得られる。
配線Ｍ３は、配線開口部ＷＴ３内に埋め込まれた導電膜ＣＤ３により形成されるが、導電膜ＣＤ４はバリア導体膜ＢＲ４および主導体膜ＭＣ４により形成されているため、配線Ｍ３は、側面および底面がバリア導体膜ＢＲ４により構成され、それよりも内側は主導体膜ＭＣ４により構成される。
配線Ｍ３は、周辺回路形成領域１Ｅに形成されており、配線Ｍ３の形成位置は、配線Ｍ３のビア部が配線Ｍ２と平面視で重なるように設計されている。このため、配線Ｍ３は、ビア部の底面が配線Ｍ２に接することで、配線Ｍ２に電気的に接続されている。このため、配線Ｍ３は、ビア部を介して配線Ｍ２に接続される。
次に、図４０に示されるように、フォトリソグラフィ技術およびドライエッチング技術などを用いることにより、画素領域１Ａにおける絶縁膜ＩＬ７を除去する。この際、周辺回路形成領域１Ｅをフォトレジストパターン（図示せず）で覆った状態で、画素領域１Ａの絶縁膜ＩＬ７をエッチングすることで、画素領域１Ａの絶縁膜ＩＬ７を除去し、周辺回路形成領域１Ｅの絶縁膜ＩＬ７および配線Ｍ３を残存させる。実際には、画素領域１Ａはアレイ状に配列しているため、アレイ状に配列された複数の画素領域１Ａ全体にわたって絶縁膜ＩＬ７が除去される。画素領域１Ａでは、絶縁膜ＩＬ７を除去するため、配線Ｍ３は予め形成していない。
次に、図４１に示されるように、半導体基板ＳＵＢの主面上に、絶縁膜ＩＬ８を形成する。絶縁膜ＩＬ８は、例えば酸化シリコン膜により形成することができる。画素領域１Ａでは、絶縁膜ＩＬ８は絶縁膜ＩＬ５上に形成され、周辺回路形成領域１Ｅでは、絶縁膜ＩＬ８は絶縁膜ＩＬ７上に形成される。
次に、フォトリソグラフィ技術およびドライエッチング技術などを用いることにより、絶縁膜ＩＬ８に開口部ＯＰ７を形成する。開口部ＯＰ７は、画素領域１Ａには形成されず、周辺回路形成領域１Ｅに形成される。開口部ＯＰ７の底部では、配線Ｍ３（の上面）が露出される。
次に、開口部ＯＰ７内を含む絶縁膜ＩＬ８上に、導電膜（例えばアルミニウムを主体とする導電膜）を形成してから、この導電膜をフォトリソグラフィ技術およびドライエッチング技術などを用いてパターニングすることで、パッド電極ＰＡを形成する。パッド電極ＰＡは、画素領域１Ａには形成されず、周辺回路形成領域１Ｅに形成される。パッド電極ＰＡは、開口部ＯＰ７を平面的に内包しており、開口部ＯＰ７から露出する配線Ｍ３に接して電気的に接続される。
次に、図４２に示されるように、絶縁膜ＩＬ８上に、パッド電極ＰＡを覆うように、絶縁膜ＩＬ９を形成する。絶縁膜ＩＬ９は、例えば酸化シリコン膜により形成することができる。
次に、図４３に示されるように、フォトリソグラフィ技術およびドライエッチング技術などを用いて、絶縁膜ＩＬ９および絶縁膜ＩＬ８に、開口部ＯＰ８を形成する。開口部ＯＰ８は、画素領域１Ａごとにフォトダイオード形成領域１Ｂに形成される。すなわち、埋込絶縁膜ＢＦ３上に開口部ＯＰ８が形成され、開口部ＯＰ８の底部で埋込絶縁膜ＢＦ３が露出される。
その後、半導体基板ＳＵＢをダイシングにより各半導体装置領域（そこから個々の半導体チップが取得される領域）に個片化して、個々の半導体装置（半導体チップ）が取得される。
このようにして製造された半導体装置においては、埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３は、フォトダイオードＰＤに入射する光の導波路として機能する。すなわち、開口部ＯＰ８から入射された光は、埋込絶縁膜ＢＦ３，ＢＦ２，ＢＦ１を通り、更に埋込絶縁膜ＢＦ１の下に位置する部分の絶縁膜ＩＬ１および保護膜ＣＰを通って、受光素子であるフォトダイオードＰＤに入射する（照射される）。フォトダイオードＰＤでは、照射された光を光電変換して電荷（キャリア）を発生させる。フォトダイオードＰＤで発生した電荷は、上述のように転送トランジスタＴＸによって転送される。
このため、埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３は、受光素子であるフォトダイオードＰＤの上方に位置していることが好ましい。また、埋込絶縁膜ＢＦ２は埋込絶縁膜ＢＦ１上に位置していることが好ましく、埋込絶縁膜ＢＦ３は埋込絶縁膜ＢＦ２上に位置していることが好ましい。
光の導波路を設けることで、受光素子（フォトダイオードＰＤ）への光の収集効率を向上させることができる。このため、受光素子（フォトダイオードＰＤ）の感度を向上することができ、半導体装置の性能を向上させることができる。
また、本実施の形態の半導体装置は、固体撮像装置（固体撮像素子）とみなすこともできる。
図４４は、本実施の形態の半導体装置の要部平面図であり、２×２の合計４つの画素ＰＵが形成された領域が示されている。なお、図４４では、各画素ＰＵについて、フォトダイオードＰＤおよび転送トランジスタＴＸを示し、他のトランジスタ（上記トランジスタＲＳＴ，ＳＥＬ，ＡＭＩ）は図示を省略している。
図４４にも示されるように、半導体基板ＳＵＢの主面には複数の画素ＰＵ（画素領域１Ａ）がアレイ状に配列し、各画素ＰＵ（画素領域１Ａ）は受光素子であるフォトダイオードＰＤを含んでいる。このため、半導体基板ＳＵＢの主面には、複数のフォトダイオードＰＤもアレイ状に配列した状態になっている。
上記図３〜図４３を参照して説明したように、フォトダイオードＰＤの上方（上記ｎ型半導体領域ＮＲの上方）に、開口部ＯＰ２，ＯＰ４，ＯＰ６，ＯＰ８および埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３が形成される。図４４に示されるように、半導体基板ＳＵＢの主面には、複数のフォトダイオードＰＤがアレイ状に配列しているため、アレイ状に配列したそれぞれのフォトダイオードＰＤの上方に、開口部ＯＰ２，ＯＰ４，ＯＰ６，ＯＰ８および埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３が形成される。
また、開口部ＯＰ２，ＯＰ４，ＯＰ６，ＯＰ８および埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３は、平面視で、フォトダイオードＰＤに重なっている。但し、あるフォトダイオードＰＤの上方に形成されている開口部ＯＰ２，ＯＰ４，ＯＰ６，ＯＰ８および埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３は、他のフォトダイオードＰＤとは平面視で重なっていない。つまり、あるフォトダイオードＰＤ（これを第１のダイオードとする）の上方に形成されている開口部ＯＰ２，ＯＰ４，ＯＰ６，ＯＰ８および埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３は、そのフォトダイオードＰＤ（第１のダイオード）と平面視で重なっているが、それ以外のフォトダイオードＰＤ（第１のダイオード以外のフォトダイオードＰＤ）とは平面視で重なっていない。
上述のように、埋込絶縁膜ＢＦ１は開口部ＯＰ２に埋め込まれ、埋込絶縁膜ＢＦ２は開口部ＯＰ４に埋め込まれ、埋込絶縁膜ＢＦ３は開口部ＯＰ６に埋め込まれているため、埋込絶縁膜ＢＦ１と開口部ＯＰ２とは、平面視で一致しており、埋込絶縁膜ＢＦ２と開口部ＯＰ４とは、平面視で一致しており、埋込絶縁膜ＢＦ３と開口部ＯＰ６とは、平面視で一致している。各フォトダイオードＰＤの上方に形成されている開口部ＯＰ２，ＯＰ４，ＯＰ６，ＯＰ８同士は、平面視で重なっており、従って、各フォトダイオードＰＤの上方に形成されている埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３同士も、平面視で重なっている。
このため、開口部ＯＰ８から入射した光が、埋込絶縁膜ＢＦ３、埋込絶縁膜ＢＦ２、埋込絶縁膜ＢＦ１、絶縁膜ＩＬ１（埋込絶縁膜ＢＦ１の下の絶縁膜ＩＬ１）および保護膜ＣＰを通って、フォトダイオードＰＤに入射できるようになっている。
また、各フォトダイオードＰＤの上方に形成されている埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３同士は、平面視でほぼ一致するような位置および平面形状を有していることが好ましい。これにより、埋込絶縁膜ＢＦ３、埋込絶縁膜ＢＦ２および埋込絶縁膜ＢＦ１を通ってフォトダイオードＰＤにより効率的に光を入射することができるようになる。このため、開口部ＯＰ２，ＯＰ４，ＯＰ６同士は、平面視でほぼ一致するような位置および平面形状を有していることが好ましい。
＜第１検討例について＞
次に、本発明者が検討した第１検討例について説明する。図４５〜図４８は、第１検討例の半導体装置の製造工程を示す要部断面図である。なお、図４５〜図４８には、上記フォトダイオード形成領域１Ｂおよび転送トランジスタ形成領域１Ｃに相当する領域の断面図が示されている。
次に、本発明者が検討した第１検討例について説明する。図４５〜図４８は、第１検討例の半導体装置の製造工程を示す要部断面図である。なお、図４５〜図４８には、上記フォトダイオード形成領域１Ｂおよび転送トランジスタ形成領域１Ｃに相当する領域の断面図が示されている。
第１検討例の製造工程では、上記図１４の構造を得るまで（すなわち上記ステップＳ５で導電膜ＣＤ１を形成するまで）は、本実施の形態の製造工程とほぼ同様である。それから、第１検討例の製造工程では、本実施の形態とは異なり、上記ステップＳ６〜Ｓ９を行うことなく、導電膜ＣＤ１をＣＭＰ法により研磨することにより、コンタクトホールＣＴの外部の導電膜ＣＤ１を除去して、図４５に示されるように、コンタクトホールＣＴ内にプラグＰＧ１０１を形成する。このため、第１検討例の製造工程では、上記開口部ＯＰ２および上記埋込絶縁膜ＢＦ１に相当するものは形成されない。
それから、プラグＰＧ１０１が埋め込まれた絶縁膜ＩＬ１上に絶縁膜ＩＬ１０３を形成し、この絶縁膜ＩＬ１０３に配線溝ＷＴ１０１を形成する。絶縁膜ＩＬ１０３および配線溝ＷＴ１０１は、それぞれ上記絶縁膜ＩＬ３および配線溝ＷＴ１に相当するものである。それから、この配線溝ＷＴ１０１内を埋めるように上記導電膜ＣＤ２に相当する導電膜を絶縁膜ＩＬ１０３上に形成してから、上記ステップＳ１４〜Ｓ１７を行うことなく、その導電膜をＣＭＰ法により研磨して配線溝ＷＴ１０１の外部の導電膜を除去することで、図４５に示されるように、配線溝ＷＴ１０１内に配線Ｍ１０１を形成する。配線Ｍ１０１は上記配線Ｍ１に相当するものである。このため、第１検討例の製造工程では、上記開口部ＯＰ４および上記埋込絶縁膜ＢＦ２に相当するものは形成されない。
それから、配線Ｍ１０１が埋め込まれた絶縁膜ＩＬ１０３上に絶縁膜ＩＬ１０５を形成し、この絶縁膜ＩＬ１０５に配線開口部ＷＴ１０２を形成する。絶縁膜ＩＬ１０５および配線開口部ＷＴ１０２は、それぞれ上記絶縁膜ＩＬ５および配線開口部ＷＴ２に相当するものである。それから、この配線開口部ＷＴ１０２内を埋めるように上記導電膜ＣＤ３に相当する導電膜を絶縁膜ＩＬ１０５上に形成してから、上記ステップＳ２２〜Ｓ２５を行うことなく、その導電膜をＣＭＰ法により研磨して配線開口部ＷＴ１０２の外部の導電膜を除去することで、図４５に示されるように、配線開口部ＷＴ１０２内に配線Ｍ１０２を形成する。配線Ｍ１０２は上記配線Ｍ２に相当するものである。このため、第１検討例の製造工程では、上記開口部ＯＰ６および上記埋込絶縁膜ＢＦ３に相当するものは形成されない。
このようにして、図４５の構造が得られるが、この段階では、フォトダイオードＰＤの上方において、上記開口部ＯＰ２，ＯＰ４，ＯＰ６および上記埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３に相当するものは形成されていない。
それから、図４６に示されるように、絶縁膜ＩＬ１０５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ１０５，ＩＬ１０３，ＩＬ１をドライエッチングすることにより、絶縁膜ＩＬ１０５，ＩＬ１０３，ＩＬ１に開口部ＯＰ１０１を形成する。開口部ＯＰ１０１は絶縁膜ＩＬ１０５および絶縁膜ＩＬ１０３を貫通しているが、絶縁膜ＩＬ１は、その厚みの途中までエッチングされて開口部ＯＰ１０１の底部では、絶縁膜ＩＬ１の一部が残存している。
それから、図４７に示されるように、配線開口部ＷＴ１０２内を埋めるように絶縁膜ＩＬ１０６を絶縁膜ＩＬ１０５上に形成する。絶縁膜ＩＬ１０６は、窒化シリコン膜からなり、ＣＶＤ法などにより形成することができる。
それから、図４８に示されるように、絶縁膜ＩＬ１０６をＣＭＰ法により研磨することにより、開口部ＯＰ１０１の外部の絶縁膜ＩＬ１０６を除去して、開口部ＯＰ１０１内に埋込絶縁膜ＢＦ１０１を形成する。埋込絶縁膜ＢＦ１０１は、絶縁膜ＩＬ１０５，ＩＬ１０３，ＩＬ１の開口部ＯＰ１０１内に埋め込まれて残存する絶縁膜ＩＬ１０６からなる。この図４８の段階が、上記図３５の段階に相当し、埋込絶縁膜ＢＦ１０１は、上記埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３を合わせたものに相当している。上記図３６以降の工程（すなわち上記ステップＳ２７以降の工程）が行われて、第１検討例の半導体装置が製造される。
埋込絶縁膜ＢＦ１０１は、上記埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３と同様に、フォトダイオードＰＤに入射する光の導波路として機能するものである。このため、埋込絶縁膜ＢＦ１０１は、絶縁膜ＩＬ１０５，ＩＬ１０３，ＩＬ１よりも屈折率および透光性が高く、好ましくは窒化シリコンにより形成されている。
しかしながら、第１検討例の製造工程では、絶縁膜ＩＬ１０５，ＩＬ１０３，ＩＬ１にわたって形成された開口部ＯＰ１０１に絶縁膜ＩＬ１０６を形成してから、この絶縁膜ＩＬ１０６をＣＭＰ処理することで埋込絶縁膜ＢＦ１０１を形成している。開口部ＯＰ１０１は、絶縁膜ＩＬ１０５，ＩＬ１０３，ＩＬ１にわたって形成されているため、深さが深く、深さが深い分、開口部ＯＰ１０１のアスペクト比（深さを幅で割った値）が大きくなってしまう。このため、絶縁膜ＩＬ１０６を形成する際に、図４７に示されるように、開口部ＯＰ１０１内を絶縁膜ＩＬ１０６で完全には埋め込むことができずに、開口部ＯＰ１０１を埋める絶縁膜ＩＬ１０６中にボイド（空隙）ＶＤ１０１が発生する虞がある。
また、このようなボイドＶＤ１０１の発生は、絶縁膜ＩＬ１０６の成膜法によらず生じ得るが、絶縁膜ＩＬ１０６をＣＶＤ法で成膜する場合に特に生じやすい。
開口部ＯＰ１０１を埋める絶縁膜ＩＬ１０６中にボイドＶＤ１０１が発生することは、図４８に示されるように、埋込絶縁膜ＢＦ１０１中にボイドＶＤ１０１が存在することにつながる。埋込絶縁膜ＢＦ１０１中にボイドＶＤ１０１が存在すると、そのボイドＶＤ１０１が、埋込絶縁膜ＢＦ１０１を光が通過（透過）するのを妨げるように作用する。すなわち、埋込絶縁膜ＢＦ１０１中にボイドＶＤ１０１が有るか無いかで、その埋込絶縁膜ＢＦ１０１の透光性が変わってしまう。このため、フォトダイオードＰＤへの光の入射量が、ボイドＶＤ１０１の有無により変動してしまう。このため、埋込絶縁膜ＢＦ１０１中にボイドＶＤ１０１が存在すると、受光素子（ここではフォトダイオードＰＤ）を有する半導体装置の性能が低下したり、あるいは、製造歩留まりが低下することにつながってしまう。このため、埋込絶縁膜ＢＦ１０１中にボイドＶＤ１０１が発生するのをできるだけ抑制または防止することが望まれる。
開口部ＯＰ１０１のアスペクト比が大きくなるほど、開口部ＯＰ１０１を埋める絶縁膜ＩＬ１０６中にボイドＶＤ１０１が発生しやすくなるため、ボイドＶＤ１０１の発生を防止するには、開口部ＯＰ１０１のアスペクト比を小さくすることが有効である。しかしながら、開口部ＯＰ１０１の幅は、フォトダイオードＰＤの面積に応じて設定されており、開口部ＯＰ１０１の幅をフォトダイオードＰＤの面積に比べて小さくしすぎると、フォトダイオードＰＤに入射する光の量が少なくなるため、各画素の感度が低下してしまう。
また、開口部ＯＰ１０１の深さは、絶縁膜ＩＬ１０５，ＩＬ１０３，ＩＬ１の厚さに応じて設定されている。絶縁膜ＩＬ１０５，ＩＬ１０３の各厚さを薄くすることは、配線Ｍ１０１，Ｍ１０２の厚さを薄くすることにつながるため、配線Ｍ１０１，Ｍ１０２の抵抗の増大を招き、また、絶縁膜ＩＬ１の厚さを薄くしすぎることは、半導体装置の信頼性上、好ましくない。このため、絶縁膜ＩＬ１０５，ＩＬ１０３，ＩＬ１にわたって形成された開口部ＯＰ１０１のアスペクト比を小さくするのは、制限が多い。
このため、受光素子（ここではフォトダイオードＰＤ）に入射する光の導波路として機能する埋込絶縁膜中にボイドが形成されないようにして、受光素子（ここではフォトダイオードＰＤ）を有する半導体装置の性能を向上させることが望まれる。また、受光素子（ここではフォトダイオードＰＤ）を有する半導体装置の製造歩留まりを向上させることが望まれる。
＜本実施の形態の主要な特徴と効果について＞
本実施の形態の製造工程では、受光素子（ここではフォトダイオードＰＤ）に入射する光の導波路を、複数層の埋込絶縁膜（ここでは埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３）を積み重ねることで形成し、各埋込絶縁膜は、導電性プラグまたは埋込配線を形成する際に、そのプラグまたは埋込配線と一緒に形成することを主要な特徴の一つとしている。
本実施の形態の製造工程では、受光素子（ここではフォトダイオードＰＤ）に入射する光の導波路を、複数層の埋込絶縁膜（ここでは埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３）を積み重ねることで形成し、各埋込絶縁膜は、導電性プラグまたは埋込配線を形成する際に、そのプラグまたは埋込配線と一緒に形成することを主要な特徴の一つとしている。
具体的には、プラグＰＧを形成する際に一緒に埋込絶縁膜ＢＦ１も形成し、配線Ｍ１を形成する際に一緒に埋込絶縁膜ＢＦ２も形成し、配線Ｍ２を形成する際に一緒に埋込絶縁膜ＢＦ３も形成している。このため、埋込絶縁膜ＢＦ１を埋め込むための開口部ＯＰ２の深さと、埋込絶縁膜ＢＦ２を埋め込むための開口部ＯＰ４の深さと、埋込絶縁膜ＢＦ３を埋め込むための開口部ＯＰ６の深さとを、それぞれ浅く（上記開口部ＯＰ１０１の深さよりも浅く）することができる。これにより、開口部ＯＰ２のアスペクト比を小さく（上記開口部ＯＰ１０１のアスペクト比よりも小さく）することができ、開口部ＯＰ４のアスペクト比を小さく（上記開口部ＯＰ１０１のアスペクト比よりも小さく）することができ、開口部ＯＰ６のアスペクト比を小さく（上記開口部ＯＰ１０１のアスペクト比よりも小さく）することができる。アスペクト比が小さくなるほど、その開口部を絶縁膜で埋める際に、その絶縁膜中にボイドが形成されにくくなる。
このため、開口部を埋込絶縁膜形成用の絶縁膜で埋める際に、その絶縁膜中にボイドが発生するのを抑制または防止でき、それによって、埋込絶縁膜中にボイドが生じるのを抑制または防止できる。具体的には、開口部ＯＰ２を埋込絶縁膜ＢＦ１形成用の絶縁膜ＩＬ２で埋める際に、その絶縁膜ＩＬ２中にボイドが発生するのを抑制または防止できる。また、開口部ＯＰ４を埋込絶縁膜ＢＦ２形成用の絶縁膜ＩＬ４で埋める際に、その絶縁膜ＩＬ４中にボイドが発生するのを抑制または防止できる。また、開口部ＯＰ６を埋込絶縁膜ＢＦ３形成用の絶縁膜ＩＬ６で埋める際に、その絶縁膜ＩＬ６中にボイドが発生するのを抑制または防止することができる。従って、埋込絶縁膜ＢＦ１中にボイドが生じるのを抑制または防止でき、また、埋込絶縁膜ＢＦ２中にボイドが生じるのを抑制または防止することができ、また、埋込絶縁膜ＢＦ３中にボイドが生じるのを抑制または防止することができる。
このように、本実施の形態では、各埋込絶縁膜（ＢＦ１，ＢＦ２，ＢＦ３）を、プラグ（ＰＧ）または配線（Ｍ１，Ｍ２）を形成する際に一緒に形成しているが、具体的には次のような手法を採用している。
すなわち、上記ステップＳ３〜Ｓ１０により、プラグＰＧと埋込絶縁膜ＢＦ１とが形成され、上記ステップＳ１１〜Ｓ１８により、配線Ｍ１と埋込絶縁膜ＢＦ２とが形成され、上記ステップＳ１９〜Ｓ２６により、配線Ｍ１と埋込絶縁膜ＢＦ２とが形成される。上記ステップＳ３〜Ｓ１０の一連の工程と、上記ステップＳ１１〜Ｓ１８の一連の工程と、上記ステップＳ１９〜Ｓ２６の一連の工程とは、基本的には共通の流れ（フロー）であり、次の工程Ｐ１〜Ｐ７として集約して示すことができる。
工程Ｐ１：層間絶縁膜ＩＬ２１を形成する工程。
工程Ｐ２：層間絶縁膜ＩＬ２１に開口部ＯＰ２１を形成する工程。
工程Ｐ３：開口部ＯＰ２１を埋めるように、層間絶縁膜ＩＬ２１上に金属膜ＣＤ２１を形成する工程。
工程Ｐ４：金属膜ＣＤ２１に開口部ＯＰ２２を形成する工程。
工程Ｐ５：開口部ＯＰ２２から露出する層間絶縁膜ＩＬ２１をエッチングして、層間絶縁膜ＩＬ２１に開口部ＯＰ２３を形成する工程。
工程Ｐ６：開口部ＯＰ２３および開口部ＯＰ２２を埋めるように、金属膜ＣＤ２１上に絶縁膜ＩＬ２２を形成する工程。
工程Ｐ７：絶縁膜ＩＬ２２および金属膜ＣＤ２１を研磨することにより、開口部ＯＰ２１の外部の金属膜ＣＤ２１と開口部ＯＰ２３の外部の絶縁膜ＩＬ２２とを除去し、開口部ＯＰ２１内に金属膜ＣＤ２１を残し、開口部ＯＰ２３内に絶縁膜ＩＬ２２を残す工程。
ここで、工程Ｐ１は上記ステップＳ３，Ｓ１１，Ｓ１９に対応するものであり、工程Ｐ１で形成する層間絶縁膜ＩＬ２１は、ステップＳ３の場合は絶縁膜ＩＬ１に対応し、ステップＳ１１の場合は絶縁膜ＩＬ３に対応し、ステップＳ１９の場合は絶縁膜ＩＬ５に対応する。このため、層間絶縁膜ＩＬ２１自体は、図示されていない。
また、工程Ｐ２は上記ステップＳ４，Ｓ１２，Ｓ２０に対応するものであり、工程Ｐ２で形成する開口部ＯＰ２１は、ステップＳ４の場合はコンタクトホールＣＴに対応し、ステップＳ１２の場合は配線溝ＷＴ１に対応し、ステップＳ２０の場合は配線開口部ＷＴ２に対応する。このため、開口部ＯＰ２１自体は、図示されていない。
また、工程Ｐ３は上記ステップＳ５，Ｓ１３，Ｓ２１に対応するものであり、工程Ｐ３で形成する金属膜ＣＤ２１は、ステップＳ５の場合は導電膜ＣＤ１に対応し、ステップＳ１３の場合は導電膜ＣＤ２に対応し、ステップＳ２１の場合は導電膜ＣＤ３に対応する。このため、金属膜ＣＤ２１自体は、図示されていない。
また、工程Ｐ４は上記ステップＳ７，Ｓ１５，Ｓ２３に対応するものであり、工程Ｐ４で形成する開口部ＯＰ２２は、ステップＳ７の場合は開口部ＯＰ１ｂに対応し、ステップＳ１５の場合は開口部ＯＰ３ｂに対応し、ステップＳ２３の場合は開口部ＯＰ５ｂに対応する。このため、開口部ＯＰ２２自体は、図示されていない。
また、工程Ｐ５は上記ステップＳ８，Ｓ１６，Ｓ２４に対応するものであり、工程Ｐ５で形成する開口部ＯＰ２３は、ステップＳ８の場合は開口部ＯＰ２に対応し、ステップＳ１６の場合は開口部ＯＰ４に対応し、ステップＳ２４の場合は開口部ＯＰ６に対応する。このため、開口部ＯＰ２３自体は、図示されていない。
また、工程Ｐ６は上記ステップＳ９，Ｓ１７，Ｓ２５に対応するものであり、工程Ｐ６で形成する絶縁膜ＩＬ２２は、ステップＳ９の場合は絶縁膜ＩＬ２に対応し、ステップＳ１７の場合は絶縁膜ＩＬ４に対応し、ステップＳ２５の場合は絶縁膜ＩＬ６に対応する。このため、絶縁膜ＩＬ２２自体は、図示されていない。
また、工程Ｐ７は上記ステップＳ１０，Ｓ１８，Ｓ２６に対応するものである。工程Ｐ７では、開口部ＯＰ２１内に金属膜ＣＤ２１を残し、開口部ＯＰ２３内に絶縁膜ＩＬ２２を残すが、工程Ｐ７がステップＳ１０の場合は、開口部ＯＰ２１内に残存する金属膜ＣＤ２１によりプラグＰＧが形成され、開口部ＯＰ２３内に残存する絶縁膜ＩＬ２２により埋込絶縁膜ＢＦ１が形成される。また、工程Ｐ７がステップＳ１８の場合は、開口部ＯＰ２１内に残存する金属膜ＣＤ２１により配線Ｍ１が形成され、開口部ＯＰ２３内に残存する絶縁膜ＩＬ２２により埋込絶縁膜ＢＦ２が形成される。また、工程Ｐ７がステップＳ２６の場合は、開口部ＯＰ２１内に残存する金属膜ＣＤ２１により配線Ｍ２が形成され、開口部ＯＰ２３内に残存する絶縁膜ＩＬ２２により埋込絶縁膜ＢＦ３が形成される。
本実施の形態では、工程Ｐ１〜Ｐ７を行うことにより、プラグ（ＰＧ）または配線（Ｍ１，Ｍ２）を形成する際に、一緒に埋込絶縁膜（ＢＦ１，ＢＦ２，ＢＦ３）を形成することができる。そして、この工程Ｐ１〜Ｐ７を１サイクルとして、これを複数サイクル（すなわち２サイクル以上）行うことにより、受光素子（ここではフォトダイオードＰＤ）の上方において、複数層の埋込絶縁膜（ＢＦ１，ＢＦ２，ＢＦ３）を積み上げる（積み重ねる）ことができる。これにより、上記図４５〜図４８の第１検討例のように一度に埋込絶縁膜ＢＦ１０１を形成する場合に比べて、個々の埋込絶縁膜（ＢＦ１，ＢＦ２，ＢＦ３）の厚さを薄くすることができる。このため、埋込絶縁膜形成用の絶縁膜（ＩＬ２，ＩＬ４，ＩＬ６）の形成時にボイドが生じるのを抑制または防止でき、従って、埋込絶縁膜（ＢＦ１，ＢＦ２，ＢＦ３）中にボイドが発生するのを抑制または防止することができる。
なお、本実施の形態では、工程Ｐ１〜Ｐ７を１サイクルとして、これを３サイクル行うことにより、受光素子（ここではフォトダイオードＰＤ）の上方において、３層の埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３を積み上げている。これにより、３層の埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３を合わせたものを一度に形成する場合（上記図４５〜図４８の第１検討例に対応）に比べて、埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３中にボイドが形成されにくくなる。
他の形態として、工程Ｐ１〜Ｐ７を１サイクルとして、これを２サイクル行うことにより、受光素子（ここではフォトダイオードＰＤ）の上方において、２層の埋込絶縁膜を積み上げることもでき、また、更に他の形態として、４サイクル以上行うことにより、受光素子（ここではフォトダイオードＰＤ）の上方において、４層以上の埋込絶縁膜を積み上げることもできる。
工程Ｐ１〜Ｐ７を１サイクルとして、これを２サイクル行う場合は、上記ステップＳ３〜Ｓ１０を行ってプラグＰＧと埋込絶縁膜ＢＦ１とを形成してから、上記ステップＳ１１〜Ｓ１８を行って配線Ｍ１と埋込絶縁膜ＢＦ２とを形成することができ、それによって、受光素子（フォトダイオードＰＤ）の上方において、２層の埋込絶縁膜ＢＦ１，ＢＦ２を積み上げることができる。この場合も、２層の埋込絶縁膜ＢＦ１，ＢＦ２を合わせたものを一度に形成する場合に比べて、埋込絶縁膜ＢＦ１，ＢＦ２中にボイドが形成されにくくなる。
また、工程Ｐ１〜Ｐ７を１サイクルとして、これを２サイクル行う場合は、上記ステップＳ１１〜Ｓ１８を行って配線Ｍ１と埋込絶縁膜ＢＦ２とを形成してから、上記ステップＳ１９〜Ｓ２６を行って配線Ｍ２と埋込絶縁膜ＢＦ３とを形成することができ、それによって、受光素子（フォトダイオードＰＤ）の上方において、２層の埋込絶縁膜ＢＦ２，ＢＦ３を積み上げることができる。この場合も、２層の埋込絶縁膜ＢＦ２，ＢＦ３を合わせたものを一度に形成する場合に比べて、埋込絶縁膜ＢＦ２，ＢＦ３中にボイドが形成されにくくなる。
また、工程Ｐ１〜Ｐ７を１サイクルとして、これを４サイクル行う場合は、上記ステップＳ３〜Ｓ１０を行い、上記ステップＳ１１〜Ｓ１８を行い、上記ステップＳ１９〜Ｓ２６を行った後に、更に工程Ｐ１〜Ｐ７をもう１サイクル行えばよい。
また、工程Ｐ７で開口部ＯＰ２３内に埋め込まれた絶縁膜ＩＬ２２（埋込絶縁膜）は、受光素子（ここではフォトダイオードＰＤ）の上方に位置し、工程Ｐ１〜Ｐ７を複数サイクル行ったときの埋込絶縁膜（工程Ｐ７で開口部ＯＰ２３内に埋め込まれた絶縁膜ＩＬ２２）同士は、下層側の埋込絶縁膜上にそれよりも上層の埋込絶縁膜が位置するようにする。具体的には、埋込絶縁膜ＢＦ１は受光素子（ここではフォトダイオードＰＤ）の上方に位置し、埋込絶縁膜ＢＦ２は埋込絶縁膜ＢＦ１上に位置し、埋込絶縁膜ＢＦ３は埋込絶縁膜ＢＦ２上に位置するようにする。こうすることで、受光素子（フォトダイオードＰＤ）の上方に、埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３の積層構造が配置されることになる。これにより、受光素子（フォトダイオードＰＤ）の上方に積み重ねられた埋込絶縁膜（ＢＦ１，ＢＦ２，ＢＦ３）を通して、受光素子（フォトダイオードＰＤ）に光を入射することができる。
また、工程Ｐ４では、開口部ＯＰ２２は受光素子（ここではフォトダイオードＰＤ）の上方に形成することが好ましい。これにより、工程Ｐ５で、開口部ＯＰ２３も受光素子の上方に形成されることになり、従って、工程Ｐ７で開口部ＯＰ２３内に残存する絶縁膜ＩＬ２２（埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３）も受光素子の上方に形成されることになる。
また、工程Ｐ７で開口部ＯＰ２３内に埋め込まれた絶縁膜ＩＬ２２（埋込絶縁膜）、より特定的には埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３は、受光素子（ここではフォトダイオードＰＤ）に入射する光の導波路として機能する。このため、光導波路として的確に作用できるようにする必要がある。
このため、工程Ｐ６で形成する絶縁膜ＩＬ２２の屈折率は、工程Ｐ１で形成する層間絶縁膜ＩＬ２１の屈折率よりも高いことが好ましい。具体的には、ステップＳ９で形成する絶縁膜ＩＬ２の屈折率は、ステップＳ３で形成する絶縁膜ＩＬ１の屈折率よりも高く、ステップＳ１７で形成する絶縁膜ＩＬ４の屈折率は、ステップＳ１１で形成する絶縁膜ＩＬ３の屈折率よりも高く、ステップＳ２５で形成する絶縁膜ＩＬ６の屈折率は、ステップＳ１９で形成する絶縁膜ＩＬ５の屈折率よりも高いことが好ましい。つまり、埋込絶縁膜ＢＦ１の屈折率は、絶縁膜ＩＬ１の屈折率よりも高く、埋込絶縁膜ＢＦ２の屈折率は、絶縁膜ＩＬ３の屈折率よりも高く、埋込絶縁膜ＢＦ３の屈折率は、絶縁膜ＩＬ５の屈折率よりも高いことが好ましい。
絶縁膜ＩＬ５の開口部ＯＰ６に埋め込まれた埋込絶縁膜ＢＦ３の屈折率が絶縁膜ＩＬ５の屈折率よりも高いことにより、埋込絶縁膜ＢＦ３に入射された光が、開口部ＯＰ６の側壁を構成する絶縁膜ＩＬ５の側面に当たると、その絶縁膜ＩＬ５の側面で反射される。また、絶縁膜ＩＬ３の開口部ＯＰ４に埋め込まれた埋込絶縁膜ＢＦ２の屈折率が絶縁膜ＩＬ３の屈折率よりも高いことにより、埋込絶縁膜ＢＦ２に入射された光が、開口部ＯＰ４の側壁を構成する絶縁膜ＩＬ３の側面に当たると、その絶縁膜ＩＬ３の側面で反射される。また、絶縁膜ＩＬ１の開口部ＯＰ２に埋め込まれた埋込絶縁膜ＢＦ１の屈折率が絶縁膜ＩＬ１の屈折率よりも高いことにより、埋込絶縁膜ＢＦ１に入射された光が、開口部ＯＰ２の側壁を構成する絶縁膜ＩＬ２の側面に当たると、その絶縁膜ＩＬ２の側面で反射される。このため、埋込絶縁膜ＢＦ３に入射した光は、埋込絶縁膜ＢＦ３，ＢＦ２，ＢＦ１を通り、受光素子（フォトダイオードＰＤ）に効率的に入射されるようになる。つまり、埋込絶縁膜ＢＦ３，ＢＦ２，ＢＦ１と絶縁膜ＩＬ５，ＩＬ３，ＩＬ１との屈折率の関係を上述のようにすることで、埋込絶縁膜ＢＦ３に入射された光は、開口部ＯＰ６，ＯＰ４，ＯＰ２の側壁を構成する絶縁膜ＩＬ５，ＩＬ３，ＩＬ１の側面に向かったとしても、そこで反射して埋込絶縁膜ＢＦ３，ＢＦ２，ＢＦ１内を通過でき、受光素子に的確に入射させることができる。このため、受光素子（フォトダイオードＰＤ）への入射光の強度を確保しやすくなる。これは、受光素子の感度の向上につながり、半導体装置の性能を向上させることができる。
なお、屈折率や透光性を言うときは、受光素子（ここではフォトダイオードＰＤ）に入射させる光（受光素子で光電変換させる光）についての屈折率や透光性を指す。例えば、可視光を受光素子（ここではフォトダイオードＰＤ）に入射させる（受光素子で光電変換させる）場合であれば、ある特定の波長域にて（一般的には０．４μｍ〜１．１μｍ）、基準値以下の光の屈折率や透光性が必要とされる。
また、工程Ｐ６で形成する絶縁膜ＩＬ２２の透光性は、工程Ｐ１で形成する層間絶縁膜ＩＬ２１の透光性よりも高いことが好ましい。具体的には、ステップＳ９で形成する絶縁膜ＩＬ２の透光性は、ステップＳ３で形成する絶縁膜ＩＬ１の透光性よりも高く、ステップＳ１７で形成する絶縁膜ＩＬ４の透光性は、ステップＳ１１で形成する絶縁膜ＩＬ３の透光性よりも高く、ステップＳ２５で形成する絶縁膜ＩＬ６の透光性は、ステップＳ１９で形成する絶縁膜ＩＬ５の透光性よりも高いことが好ましい。つまり、埋込絶縁膜ＢＦ１の透光性は、埋込絶縁膜ＢＦ１が埋め込まれている絶縁膜ＩＬ１の透光性よりも高く、埋込絶縁膜ＢＦ２の透光性は、埋込絶縁膜ＢＦ２が埋め込まれている絶縁膜ＩＬ３の透光性よりも高く、埋込絶縁膜ＢＦ３の透光性は、埋込絶縁膜ＢＦ３が埋め込まれている絶縁膜ＩＬ５の透光性よりも高いことが好ましい。これにより、埋込絶縁膜ＢＦ３，ＢＦ２，ＢＦ１を通過する際の光の減衰（吸収）を抑制することができる。このため、受光素子（フォトダイオードＰＤ）への入射光の強度を確保しやすくなる。これは、受光素子の感度の向上につながり、半導体装置の性能を向上させることができる。
なお、上述したように、２つの膜の透光性の高低を比べる場合、その２つの膜の厚みが同じと仮定した場合に光の透過率が高い方を、透光性が高いと判断することができる。すなわち、光が２つの膜中を同じ距離だけ通過したときに（２つの膜への入射光の強度は同じとする）、光強度の減衰が小さい方の膜が、透光性が高いと言うことができる。このため、例えば、絶縁膜ＩＬ２２の透光性が層間絶縁膜ＩＬ２１の透光性よりも高いと言う場合は、絶縁膜ＩＬ２２の厚さを層間絶縁膜ＩＬ２１の厚さと同じにしたと仮定した場合に、その絶縁膜ＩＬ２２の光の透過率が層間絶縁膜ＩＬ２１の光の透過率よりも高くなることを意味する。また、埋込絶縁膜（ＢＦ１，ＢＦ２，ＢＦ３）の透光性が、その埋込絶縁膜が埋め込まれている層間絶縁膜（ＩＬ１，ＩＬ３，ＩＬ５）の透光性よりも高いと言う場合は、その埋込絶縁膜の厚さを層間絶縁膜の厚さと同じにしたと仮定した場合に、その埋込絶縁膜の光の透過率が層間絶縁膜の光の透過率よりも高くなることを意味する。
なお、埋込絶縁膜ＢＦ２は、絶縁膜ＩＬ３を貫通する開口部ＯＰ４に埋め込まれているため、埋込絶縁膜ＢＦ２の厚さは、絶縁膜ＩＬ３の厚さと概ね同じである。また、埋込絶縁膜ＢＦ３は、絶縁膜ＩＬ５を貫通する開口部ＯＰ６に埋め込まれているため、埋込絶縁膜ＢＦ３の厚さは、絶縁膜ＩＬ５の厚さと概ね同じである。このため、好ましくは、埋込絶縁膜ＢＦ２の光の透過率は、絶縁膜ＩＬ３の光の透過率よりも高く、また、埋込絶縁膜ＢＦ３の光の透過率は、絶縁膜ＩＬ５の光の透過率よりも高い。
ここで、ある膜に光を入射したときの入射光の強度をＩ０、透過光の強度をＩとすると、次式
Ｉ＝Ｉ０×ｅｘｐ（−α×ｚ） ・・・（１）
が成り立つ。ここで、式（１）中のαは吸収係数であり、ｚは経路長（ここでは光を透過させた膜の厚さに対応）である。
Ｉ＝Ｉ０×ｅｘｐ（−α×ｚ） ・・・（１）
が成り立つ。ここで、式（１）中のαは吸収係数であり、ｚは経路長（ここでは光を透過させた膜の厚さに対応）である。
透過光の強度Ｉを入射光の強度Ｉ０で割った値（すなわちＩ／Ｉ０）を百分率表示したものが、透過率に対応している。
吸収係数αは、次式
α＝４πｋ／λ ・・・（２）
で表される。ここで、式（２）中のｋは消衰係数（減衰係数）であり、λは光の波長である。
α＝４πｋ／λ ・・・（２）
で表される。ここで、式（２）中のｋは消衰係数（減衰係数）であり、λは光の波長である。
これらの式からも分かるように、消衰係数ｋが小さいほど、透光性が高いことになる。つまり、透光性が高いことは、消衰係数ｋが小さいことに対応している。このため、絶縁膜ＩＬ２，ＩＬ４，ＩＬ６や埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３と絶縁膜ＩＬ５，ＩＬ３，ＩＬ１との透光性の上述の関係を、消衰係数ｋで表現すると、次のようになる。
すなわち、工程Ｐ６で形成する絶縁膜ＩＬ２２の消衰係数ｋは、工程Ｐ１で形成する層間絶縁膜ＩＬ２１の消衰係数ｋよりも小さい（低い）ことが好ましい。具体的には、絶縁膜ＩＬ２の消衰係数ｋは、絶縁膜ＩＬ１の消衰係数ｋよりも小さく（低く）、絶縁膜ＩＬ４の消衰係数ｋは、絶縁膜ＩＬ３の消衰係数ｋよりも小さく（低く）、絶縁膜ＩＬ６の消衰係数ｋは、絶縁膜ＩＬ５の消衰係数ｋよりも小さい（低い）ことが好ましい。つまり、埋込絶縁膜ＢＦ１の消衰係数ｋは、絶縁膜ＩＬ１の消衰係数ｋよりも小さく（低く）、埋込絶縁膜ＢＦ２の消衰係数ｋは、絶縁膜ＩＬ３の消衰係数ｋよりも小さく（低く）、埋込絶縁膜ＢＦ３の消衰係数ｋは、絶縁膜ＩＬ５の消衰係数ｋよりも小さい（低い）ことが好ましい。これにより、埋込絶縁膜ＢＦ３，ＢＦ２，ＢＦ１を通過する際の光の減衰（吸収）を抑制することができ、受光素子（フォトダイオードＰＤ）への入射光の強度を確保しやすくなる。これは、受光素子の感度の向上につながり、半導体装置の性能を向上させることができる。
また、埋込絶縁膜ＢＦ２（の底面）は、埋込絶縁膜ＢＦ１（の上面）に接することが好ましい。また、埋込絶縁膜ＢＦ３（の底面）は、埋込絶縁膜ＢＦ２（の上面）に接することが好ましい。これにより、積み重ねられた埋込絶縁膜ＢＦ３，ＢＦ２，ＢＦ１により光の導波路を的確に形成できるようになる。つまり、埋込絶縁膜ＢＦ３，ＢＦ２，ＢＦ１の間に他の膜が介在しなくなるため、積み重ねられた埋込絶縁膜ＢＦ３，ＢＦ２，ＢＦ１中を光が的確に通過（透過）することができるようになる。このため、受光素子（フォトダイオードＰＤ）への入射光の強度を確保しやすくなる。
また、埋込絶縁膜ＢＦ１と埋込絶縁膜ＢＦ２とは、同じ絶縁材料からなることが好ましい。また、埋込絶縁膜ＢＦ２と埋込絶縁膜ＢＦ３とは、同じ絶縁材料からなることが好ましい。つまり、埋込絶縁膜ＢＦ１と埋込絶縁膜ＢＦ２と埋込絶縁膜ＢＦ３とは、同じ絶縁材料からなることが好ましい。これにより、埋込絶縁膜ＢＦ３と埋込絶縁膜ＢＦ２との間に異なる材料層による界面が形成されず、また、埋込絶縁膜ＢＦ２と埋込絶縁膜ＢＦ１との間に異なる材料層による界面が形成されなくなる。このため、埋込絶縁膜ＢＦ３と埋込絶縁膜ＢＦ２との間の界面や、埋込絶縁膜ＢＦ２と埋込絶縁膜ＢＦ１との間の界面で、光の反射が生じるのを防止しやすくなる。従って、受光素子（フォトダイオードＰＤ）への入射光の強度を確保しやすくなる。これを実現するため、絶縁膜ＩＬ２と絶縁膜ＩＬ４と絶縁膜ＩＬ６とは、同じ絶縁材料からなることが好ましい。
また、埋込絶縁膜ＢＦ１と埋込絶縁膜ＢＦ２と埋込絶縁膜ＢＦ３とは、屈折率が同じであることが好ましい。これにより、埋込絶縁膜ＢＦ３と埋込絶縁膜ＢＦ２との間の界面や、埋込絶縁膜ＢＦ２と埋込絶縁膜ＢＦ１との間の界面で、光の反射が生じるのを防止することができる。従って、受光素子（フォトダイオードＰＤ）への入射光の強度を確保しやすくなる。
また、埋込絶縁膜ＢＦ１と埋込絶縁膜ＢＦ２と埋込絶縁膜ＢＦ３とは、窒化シリコン（窒化シリコン膜）からなることが好ましい。すなわち、絶縁膜ＩＬ２と絶縁膜ＩＬ４と絶縁膜ＩＬ６とは、それぞれ窒化シリコン膜からなることが好ましい。窒化シリコン膜は、酸化シリコン系の絶縁膜に比べて、屈折率や透光性を高くしやすい。また、窒化シリコン膜は、膜質や組成を制御することで、屈折率や透光性を制御しやすい。このため、絶縁膜ＩＬ２，ＩＬ４，ＩＬ６にそれぞれ窒化シリコン膜を用いることで、窒化シリコンで構成される埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３の屈折率や透光性を高くし、また、屈折率や透光性を所望の値に制御しやすくなる。このため、埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３が光の導波路としての機能を、より的確に発揮できるようになる。
また、絶縁膜ＩＬ２，ＩＬ４，ＩＬ６を、それぞれ窒化シリコン膜とする場合、その窒化シリコン膜はＣＶＤ法で形成することが好ましい。ＣＶＤ法では、例えば、シランとアンモニアとを含む成膜用ガスを用いて窒化シリコン膜を成膜することができる。この際、シランガスとアンモニアガスとの流量を制御することなどにより、窒化シリコン膜の組成比（Ｓｉ（シリコン）とＮ（窒素）との組成比）を制御することができ、それによって、その窒化シリコン膜の屈折率や透光性を制御することができる。
また、工程Ｐ６で絶縁膜ＩＬ２２を形成する手法（すなわちステップＳ９，Ｓ１７，Ｓ２５で絶縁膜ＩＬ２，ＩＬ４，ＩＬ６を形成する手法）としては、塗布法やＣＶＤ法が考えられる。塗布法とＣＶＤ法とを比べた場合、上記図４５〜図４８の第１検討例で説明したようなボイドＶＤ１０１は、ＣＶＤ法の方が発生しやすい。しかしながら、本実施の形態では、上述のように、複数層の埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３を積み重ねることで光の導波路を形成することで、埋込絶縁膜中にボイドが生じるのを抑制または防止できる。このため、工程Ｐ６で絶縁膜ＩＬ２２を形成する際に（すなわちステップＳ９，Ｓ１７，Ｓ２５で絶縁膜ＩＬ２，ＩＬ４，ＩＬ６を形成する際に）たとえＣＶＤ法を用いたとしても、埋込絶縁膜（ＢＦ１，ＢＦ２，ＢＦ３）中にボイドが生じるのを抑制または防止できる。このため、本実施の形態は、工程Ｐ６で絶縁膜ＩＬ２２を形成する際に（すなわちステップＳ９，Ｓ１７，Ｓ２５で絶縁膜ＩＬ２，ＩＬ４，ＩＬ６を形成する際に）にＣＶＤ法を用いる場合に適用すれば、その効果は極めて大きい。
また、工程Ｐ６で絶縁膜ＩＬ２２を形成する手法（すなわちステップＳ９，Ｓ１７，Ｓ２５で絶縁膜ＩＬ２，ＩＬ４，ＩＬ６を形成する手法）として、塗布法を用いた場合よりも、ＣＶＤ法を用いた場合の方が、絶縁膜ＩＬ２２（絶縁膜ＩＬ２，ＩＬ４，ＩＬ６）の膜質を制御しやすく、光の導波路に相応しい特性（屈折率や透光性）に調整しやすくなる。このため、工程Ｐ６で絶縁膜ＩＬ２２を形成する手法（すなわちステップＳ９，Ｓ１７，Ｓ２５で絶縁膜ＩＬ２，ＩＬ４，ＩＬ６を形成する手法）としては、ＣＶＤ法を用いることが、より好ましい。
また、酸化シリコン系の絶縁膜は、層間絶縁膜として好適である。このため、工程Ｐ１で形成する層間絶縁膜ＩＬ２１（すなわちステップＳ３，Ｓ１１，Ｓ１９で形成する絶縁膜ＩＬ１，ＩＬ３，ＩＬ５）は、酸化シリコン系の絶縁膜を含むことが好ましい。ここで、酸化シリコン系の絶縁膜とは、シリコン（Ｓｉ）と酸素（Ｏ）とを主体とする絶縁膜であるが、シリコン（Ｓｉ）と酸素（Ｏ）以外にフッ素（Ｆ）、炭素（Ｃ）または窒素（Ｎ）のうちの一種以上を含むこともできる。工程Ｐ１で形成する層間絶縁膜ＩＬ２１（すなわちステップＳ３，Ｓ１１，Ｓ１９で形成する絶縁膜ＩＬ１，ＩＬ３，ＩＬ５）が酸化シリコン系の絶縁膜を含む場合、工程Ｐ７で形成される埋込絶縁膜（すなわちステップＳ１０，Ｓ１８，Ｓ２６で形成される埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３）を窒化シリコン膜とすることで、この埋込絶縁膜を光の導波路として的確に機能させることができる。
また、本実施の形態では、上記フォトレジストパターンＲＰ１，ＲＰ２，ＲＰ３を形成するための各露光工程で使用するフォトマスクとして、共通のフォトマスク（同じフォトマスク）を用いることができる。すなわち、ステップＳ６で上記フォトレジストパターンＲＰ１を形成する際の露光工程と、ステップＳ１４で上記フォトレジストパターンＲＰ２を形成する際の露光工程と、ステップＳ２２で上記フォトレジストパターンＲＰ３を形成する際の露光工程とで、共通の（同じ）フォトマスクを用いることができる。このため、複数層の埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３を積み重ねるのに、フォトマスクを増加させずに済む。これにより、半導体装置の製造コストを低減することができる。
また、上記図４５〜図４８の第１検討例の製造工程では、開口部ＯＰ１０１の深さが深いため、開口部ＯＰ１０１形成のために絶縁膜ＩＬ１０５，ＩＬ１０３，ＩＬ１をエッチングする際に、エッチング量（エッチング深さ）が多くなる。エッチング量（エッチング深さ）が大きくなるほど、エッチング量（エッチング深さ）のばらつき（変動）は大きくなる。このため、第１検討例における開口部ＯＰ１０１を形成するエッチング工程では、エッチング量（エッチング深さ）のばらつき（変動）が大きくなり、開口部ＯＰ１０１の底面の下に残存する絶縁膜ＩＬ１の厚さが、半導体ウエハ間でばらつく（変動する）虞がある。開口部ＯＰ１０１の底面の下に残存する絶縁膜ＩＬ１の厚さは、受光素子（フォトダイオードＰＤ）に入射する光の強度に影響を与えるため、これがばらつく（変動する）と、受光素子の感度のばらつき（変動）につながってしまう。これは、半導体装置の性能や信頼性を低下させる虞がある。また、半導体装置の製造歩留まりを低下させる虞がある。このため、開口部ＯＰ１０１の底面の下に残存する絶縁膜ＩＬ１の厚さがばらつく（変動する）ことは、できるだけ抑制することが望まれる。
それに対して、本実施の形態では、ステップＳ８で絶縁膜ＩＬ１をエッチングして開口部ＯＰ２を形成するため、この開口部ＯＰ２の深さは、上記開口部ＯＰ１０１の深さよりも浅くなる。このため、開口部ＯＰ２を形成するために絶縁膜ＩＬ１をエッチングする際のエッチング量（エッチング深さ）は、上記開口部ＯＰ１０１を形成するために絶縁膜ＩＬ１０５，ＩＬ１０３，ＩＬ１をエッチングする際のエッチング量（エッチング深さ）よりも小さくなる。エッチング量（エッチング深さ）が小さくなるほど、エッチング量（エッチング深さ）のばらつき（変動）は小さくなるため、本実施の形態では、開口部ＯＰ２を形成するエッチング工程において、エッチング量（エッチング深さ）のばらつき（変動）を小さくすることができる。このため、本実施の形態では、開口部ＯＰ２の底面の下に残存する絶縁膜ＩＬ１の厚さがばらつく（変動する）のを、抑制または防止することができる。これにより、半導体装置の性能や信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
開口部ＯＰ２の底面の下に残存する絶縁膜ＩＬ１の厚さがばらつく（変動する）のを、更に抑制できる手法として、次の変形例を適用することもできる。
＜変形例について＞
図４９〜図５２は、本実施の形態の変形例の製造工程中の要部断面図である。
図４９〜図５２は、本実施の形態の変形例の製造工程中の要部断面図である。
まず、上記ステップＳ８（開口部ＯＰ２形成工程）までの工程を行って上記図１７と同様の図４９の構造を得る。それから、開口部ＯＰ２の底面の下に残存する絶縁膜ＩＬ１の厚さＴ１を測定する。この厚さＴ１は、例えば光学的に測定することができる。
厚さＴ１の測定の結果、この厚さＴ１が許容範囲内と判断された場合（例えば厚さＴ１が所定の厚さ（予め設定していた基準厚さ）Ｔ２以上の場合）は、上記ステップＳ９（絶縁膜ＩＬ２形成工程）に移行して、上記図１８の構造を得る。以降は、上記ステップＳ１０とそれ以降の工程を上述の通り行えばよい。
一方、厚さＴ１の測定の結果、この厚さＴ１が薄すぎると判断された場合（例えば厚さＴ１が上記厚さＴ２未満であった場合）は、厚さＴ１の測定後、ステップＳ９（絶縁膜ＩＬ２形成工程）を行う前に、図５０に示されるように、絶縁膜ＩＬ１ａを形成する工程を追加する。
すなわち、図５０に示されるように、開口部ＯＰ２の底面および側壁（側面）上と開口部ＯＰ１ｂの側壁（側面）上とを含む導電膜ＣＤ１上に、絶縁膜ＩＬ１ａを形成する。この絶縁膜ＩＬ１ａは、絶縁膜ＩＬ１と同じ絶縁材料により形成することが好ましく、特に、開口部ＯＰ２の底面で露出する部分の絶縁膜ＩＬ１と同じ絶縁材料により形成することが好ましい。このため、絶縁膜ＩＬ１を酸化シリコン膜により形成した場合は、絶縁膜ＩＬ１ａも酸化シリコン膜により形成する。
厚さＴ１の測定の結果、この厚さＴ１が薄すぎると判断された場合は、開口部ＯＰ２の深さが深すぎた（絶縁膜ＩＬ１がエッチングされ過ぎた）ことを意味する。このため、開口部ＯＰ２の底部でエッチングされ過ぎた絶縁膜ＩＬ１を補うために、絶縁膜ＩＬ１ａを形成する。なお、絶縁膜ＩＬ１ａを形成しても、開口部ＯＰ２内は絶縁膜ＩＬ１ａでは完全には満たされず、絶縁膜ＩＬ１ａは、開口部ＯＰ２の底面の絶縁膜ＩＬ１上および開口部ＯＰ２の側壁の絶縁膜ＩＬ１上に厚さＴ３で形成された状態となる。
絶縁膜ＩＬ１ａは、厚さ（形成膜厚）Ｔ３で形成する。測定された厚さＴ１にこの厚さＴ３を加えた値が、開口部ＯＰ２の底部で残存する層間絶縁膜の厚さとして相応しい値になるように、絶縁膜ＩＬ１ａの厚さＴ３を設定すればよい。
例えば、絶縁膜ＩＬ１ａの厚さＴ３は、測定された厚さＴ１と上記厚さＴ２の差に設定することができる（すなわちＴ３＝Ｔ２−Ｔ１）。これにより、開口部ＯＰ２の底部において、絶縁膜ＩＬ１と絶縁膜ＩＬ１ａとの合計の厚さは、Ｔ１＋Ｔ３となるが、これは、上記厚さＴ２にほぼ等しいものとなる。すなわち、開口部ＯＰ２の底部において、絶縁膜ＩＬ１と絶縁膜ＩＬ１ａとの積層膜が、上記厚さＴ２にほぼ等しい厚さで形成された状態となる。
絶縁膜ＩＬ１ａの形成工程の後、上記ステップＳ９（絶縁膜ＩＬ２形成工程）に移行して、図５１に示されるように、絶縁膜ＩＬ１の開口部ＯＰ２と導電膜ＣＤ１の開口部ＯＰ１ｂとを埋める（満たす）ように、絶縁膜ＩＬ２を導電膜ＣＤ１上に形成する。その後、ステップＳ１０のＣＭＰ工程を行って、図５２の構造を得る。すなわち、図５２に示されるように、ＣＭＰ法により絶縁膜ＩＬ２，ＩＬ１ａおよび導電膜ＣＤ１を研磨することにより、開口部ＯＰ２の外部の絶縁膜ＩＬ２，ＩＬ１ａと、コンタクトホールＣＴの外部の導電膜ＣＤ１とを除去する。このステップＳ１０のＣＭＰ工程により、絶縁膜ＩＬ１の上面が露出され、絶縁膜ＩＬ１のコンタクトホールＣＴ内に導電膜ＣＤ１が埋め込まれて残存してプラグＰＧとなり、絶縁膜ＩＬ１の開口部ＯＰ２内に絶縁膜ＩＬ２，ＩＬ１ａが埋め込まれて残存し、それ以外の導電膜ＣＤ１および絶縁膜ＩＬ２，ＩＬ１ａが除去される。
開口部ＯＰ２内に残存する絶縁膜ＩＬ２により埋込絶縁膜ＢＦ１が形成されるが、絶縁膜ＩＬ１ａ形成工程を行っていた場合は、この埋込絶縁膜ＢＦ１は、絶縁膜ＩＬ１の開口部ＯＰ２内に絶縁膜ＩＬ１ａを介して埋め込まれた状態となる。絶縁膜ＩＬ１ａは、絶縁膜ＩＬ１と同じ絶縁膜材料により形成されているため、絶縁膜ＩＬ１の一部として機能することができる。以降は、上記ステップＳ１１とそれ以降の工程を上述の通り行えばよい。
このような変形例によれば、ステップＳ８で開口部ＯＰ２を形成した後に、開口部ＯＰ２の底面の下に残存する絶縁膜ＩＬ１の厚さＴ１を測定する工程を行い、この測定で厚さＴ１が薄すぎると判断された場合は、絶縁膜ＩＬ１ａを形成する工程を追加することで開口部ＯＰ２の底部での絶縁膜ＩＬ１の厚さを絶縁膜ＩＬ１ａで補ってから、次のステップＳ１０に移行する。これにより、開口部ＯＰ２の底面の下に残存する層間絶縁膜の厚さがばらつく（変動する）のを、的確に抑制または防止することができる。また、半導体ウエハ間で、開口部ＯＰ２の底面の下に残存する層間絶縁膜の厚さがばらつく（変動する）のを、的確に抑制または防止することができる。
また、更に他の変形例として、厚さＴ１の測定の結果、この厚さＴ１が厚すぎると判断された場合は、厚さＴ１の測定後、ステップＳ９（絶縁膜ＩＬ２形成工程）を行う前に、開口部ＯＰ２の底部の絶縁膜ＩＬ１を更にエッチングすることにより、開口部ＯＰ２の底面の下に残存する絶縁膜ＩＬ１の厚さＴ１を薄くする工程を追加することもできる。
なお、本実施の形態では、固体撮像装置としてＣＭＯＳイメージセンサに適用した場合について説明したが、受光素子を有する他の半導体装置、例えばＣＣＤイメージセンサなどに適用することもできる。これは、以下の実施の形態２についても、同様である。
（実施の形態２）
本実施の形態２は、上記実施の形態１における上記ステップＳ１０，Ｓ１８，Ｓ２６のＣＭＰ工程に関連して、更なる工夫を施した場合に対応している。
本実施の形態２は、上記実施の形態１における上記ステップＳ１０，Ｓ１８，Ｓ２６のＣＭＰ工程に関連して、更なる工夫を施した場合に対応している。
図５３〜図５６は、上記実施の形態１の上記ステップＳ１８のＣＭＰ工程の説明図である。なお、図５３〜図５６には、上記フォトダイオード形成領域１Ｂおよび転送トランジスタ形成領域１Ｃに相当する領域の要部断面図が示されている。
ステップＳ１８では、上述したように、ＣＭＰ法により絶縁膜ＩＬ４および導電膜ＣＤ２を研磨することにより、開口部ＯＰ４の外部の絶縁膜ＩＬ４と、配線溝ＷＴ１の外部の導電膜ＣＤ２とを除去する。このＣＭＰ工程は、導電膜ＣＤ２（の上面）が露出するまでは、絶縁膜ＩＬ４のみが研磨され、導電膜ＣＤ２（の上面）が露出されてからは、導電膜ＣＤ２と絶縁膜ＩＬ４の両方が研磨される。
すなわち、ステップＳ１８のＣＭＰ工程の前に、ステップＳ１７で、図５３に示されるように、絶縁膜ＩＬ４を、絶縁膜ＩＬ３の開口部ＯＰ４と導電膜ＣＤ２の開口部ＯＰ３ｂとを埋める（満たす）ように、導電膜ＣＤ２上に形成する。この図５３は、上記図２６の段階に対応している。それから、ステップＳ１８のＣＭＰ工程を行うが、このＣＭＰ工程では、まず、図５４に示されるように、導電膜ＣＤ２（の上面）が露出するまで、絶縁膜ＩＬ４を研磨（ＣＭＰ処理）する。導電膜ＣＤ２（の上面）が露出した後、更に、図５５に示されるように、絶縁膜ＩＬ３（の上面）が露出するまで、導電膜ＣＤ２と絶縁膜ＩＬ４とを研磨（ＣＭＰ処理）する。この２段階のＣＭＰ処理により、開口部ＯＰ４の外部の絶縁膜ＩＬ４と配線溝ＷＴ１の外部の導電膜ＣＤ２とを除去し、絶縁膜ＩＬ３の配線溝ＷＴ１内に導電膜ＣＤ２を残して配線Ｍ１とし、絶縁膜ＩＬ３の開口部ＯＰ４内に絶縁膜ＩＬ４を残して埋込絶縁膜ＢＦ２とすることができる。この図５５は、上記図２７の段階に対応している。
しかしながら、導電膜ＣＤ２のＣＭＰ処理と絶縁膜ＩＬ４のＣＭＰ処理との両方に適したスラリ（ＣＭＰ用の研磨液）を選択するのは容易ではない。このため、ステップＳ１８のＣＭＰ処理において、途中でスラリ（ＣＭＰ用の研磨液）を変えることが考えられる。
すなわち、導電膜ＣＤ２（の上面）が露出するまで（図５３の構造から図５４の構造になるまで）は、絶縁膜ＩＬ４のみを研磨すればよいため、絶縁膜ＩＬ４に適したスラリ（ＣＭＰ用の研磨液）を用いてＣＭＰ処理を行う。そして、導電膜ＣＤ２（の上面）が露出した後（図５４の構造になった後）は、導電膜ＣＤ２と絶縁膜ＩＬ４との両方を研磨するが、絶縁膜ＩＬ４に比べて導電膜ＣＤ２の方が面積が大きい（従って研磨量が多い）ため、導電膜ＣＤ２に適したスラリ（ＣＭＰ用の研磨液）を用いてＣＭＰ処理を行う。つまり、図５３から図５４までは、絶縁膜ＩＬ４に適したスラリを用いてＣＭＰ処理を行い、図５４から図５５までは、導電膜ＣＤ２に適したスラリを用いてＣＭＰ処理を行うことになる。また、絶縁膜ＩＬ３上に導電膜ＣＤ２の研磨残りが生じた場合は、この研磨残りが導電性を有しているため、ショートまたはリークの原因となる虞がある。この観点でも、ステップＳ１８のＣＭＰ工程で導電膜ＣＤ２を研磨している段階では、導電膜ＣＤ２に適したスラリを用いることが好ましい。
しかしながら、このようにスラリを使い分けた場合、ステップＳ１８のＣＭＰ処理を終了した段階で、図５６に示されるように、絶縁膜ＩＬ３の上面や配線Ｍ１の上面に比べて、埋込絶縁膜ＢＦ２の上面が凸状に盛り上がってしまう。このときの埋込絶縁膜ＢＦ２の上面は、ディッシングとは逆の状態であり、絶縁膜ＢＦ２の上面の中央側が外周部側よりも高くなった（盛り上がった）状態になっている。
これは、導電膜ＣＤ２（の上面）が露出した後（図５４の構造になった後）に、導電膜ＣＤ２に適したスラリ（ＣＭＰ用の研磨液）を用いてＣＭＰ処理を行うと、導電膜ＣＤ２の研磨速度に比べて絶縁膜ＩＬ４の研磨速度が小さく（遅く）なり、導電膜ＣＤ２が研磨されて絶縁膜ＩＬ３が露出した段階になっても、絶縁膜ＩＬ４の研磨があまり進行していないためである。
図５６に示されるように、絶縁膜ＩＬ３の上面や配線Ｍ１の上面に比べて埋込絶縁膜ＢＦ２の上面が凸状に盛り上がった場合には、その後の製造工程が行いにくくなるため、埋込絶縁膜ＢＦ２のそのような盛り上がりは、できるだけ抑制することが望ましい。
例えば、埋込絶縁膜ＢＦ２の上面が凸状に盛り上がっていると、その上に形成する絶縁膜ＩＬ５にも、埋込絶縁膜ＢＦ２の盛り上がりを反映した凹凸が生じてしまい、配線Ｍ２や埋込絶縁膜ＢＦ３などが形成しにくくなる。
そこで、本実施の形態２では、図５６のように埋込絶縁膜ＢＦ２の上面が凸状に盛り上がってしまう現象を抑制できるいくつかの手法（第１〜第３の手法）について説明する。
＜第１の手法＞
まず、第１の手法について、図５７〜図５９を参照して説明する。図５７〜図５９は、第１の手法の説明図である。上記図５３〜図５６と同様、図５７〜図５９も、上記フォトダイオード形成領域１Ｂおよび転送トランジスタ形成領域１Ｃに相当する領域の要部断面図が示されている。
まず、第１の手法について、図５７〜図５９を参照して説明する。図５７〜図５９は、第１の手法の説明図である。上記図５３〜図５６と同様、図５７〜図５９も、上記フォトダイオード形成領域１Ｂおよび転送トランジスタ形成領域１Ｃに相当する領域の要部断面図が示されている。
まず、ステップＳ１８のＣＭＰ工程の前に、ステップＳ１７で、図５７に示されるように、絶縁膜ＩＬ４を、絶縁膜ＩＬ３の開口部ＯＰ４と導電膜ＣＤ２の開口部ＯＰ３ｂとを埋める（満たす）ように、導電膜ＣＤ２上に形成する。この図５７は、上記図２６の段階に対応している。
第１の手法では、ステップＳ１８のＣＭＰ工程において、まず、第１ＣＭＰ処理として、絶縁膜ＩＬ４に適したスラリ（ＣＭＰ用の研磨液）を用いてＣＭＰ処理を行う。この第１ＣＭＰ処理では、絶縁膜ＩＬ４に適したスラリを用いるため、導電膜ＣＤ２の研磨速度よりも絶縁膜ＩＬ４の研磨速度が速くなる。特に、導電膜ＣＤ２の主導体膜ＭＣ２の研磨速度よりも、絶縁膜ＩＬ４の研磨速度が速くなる。このため、第１ＣＭＰ処理に要する時間を短縮することができる。図５８は、第１ＣＭＰ処理を終了した段階が示されている。第１ＣＭＰ処理は、導電膜ＣＤ２（の上面）が露出するまで行うが、第１の手法の場合、導電膜ＣＤ２（の上面）が露出した後も第１ＣＭＰ処理を継続して開口部ＯＰ３ｂ，ＯＰ４内の絶縁膜ＩＬ４にディッシングが生じるようにする。すなわち、第１ＣＭＰ処理では、導電膜ＣＤ２（の上面）が露出しかつ開口部ＯＰ３ｂ，ＯＰ４内の絶縁膜ＩＬ４にディッシングが生じるまで、絶縁膜ＩＬ４を研磨する。つまり、第１ＣＭＰ処理において、導電膜ＣＤ２が露出した後も絶縁膜ＩＬ４を過剰に研磨することで、開口部ＯＰ３ｂ，ＯＰ４内の絶縁膜ＩＬ４に、わざとディッシングを生じさせるのである。
ディッシングの程度は、第１ＣＭＰ処理で用いるスラリの組成や、第１ＣＭＰ処理をどの程度過剰に行うか（導電膜ＣＤ２が露出した後にどの程度第１ＣＭＰ処理を継続するか）などにより、制御することができる。
ここで、開口部ＯＰ３ｂ，ＯＰ４内の絶縁膜ＩＬ４にディッシングが生じていることは、開口部ＯＰ３ｂ，ＯＰ４内の絶縁膜ＩＬ４の上面に皿状の凹部（窪み）が生じていることに対応している。すなわち、開口部ＯＰ３ｂ，ＯＰ４内の絶縁膜ＩＬ４の上面において、外周部よりも中央部が窪んだ（低くなった）状態になる。
第１ＣＭＰ処理の後、研磨用のスラリを導電膜ＣＤ２に適したスラリ（ＣＭＰ用の研磨液）に変えて、ステップＳ１８のＣＭＰ工程における第２ＣＭＰ処理を行う。この第２ＣＭＰ処理では、導電膜ＣＤ２に適したスラリを用いるため、絶縁膜ＩＬ４の研磨速度よりも導電膜ＣＤ２の研磨速度が速くなる。特に、絶縁膜ＩＬ４の研磨速度よりも、導電膜ＣＤ２の主導体膜ＭＣ２の研磨速度が速くなる。このため、第２ＣＭＰ処理に要する時間を短縮することができる。図５９は、第２ＣＭＰ処理を終了した段階（すなわちステップＳ１８のＣＭＰ工程が終了した段階）が示されている。第２ＣＭＰ処理は、絶縁膜ＩＬ３（の上面）が露出するまで行う。第１ＣＭＰ処理を終了した段階では、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上に導電膜ＣＤ２が層状に残存していたが、第２ＣＭＰ処理を行うことにより、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上から導電膜ＣＤ２を除去し、配線溝ＷＴ１内に導電膜ＣＤ２を残して配線Ｍ１を形成することができる。そして、第２ＣＭＰ処理後に開口部ＯＰ４内に残存する絶縁膜ＩＬ４により、埋込絶縁膜ＢＦ２が形成される。以降の工程は、上記実施の形態１で説明した通りである。
第２ＣＭＰ処理では、導電膜ＣＤ２に比べて絶縁膜ＩＬ４が研磨されにくいため、上記図５６のように埋込絶縁膜ＢＦ２の上面が凸状に盛り上がることが懸念される。しかしながら、第１の手法では、第２ＣＭＰ処理を始める段階で、開口部ＯＰ３ｂ，ＯＰ４内の絶縁膜ＩＬ４にディッシングを生じさせており、このディッシングが生じている分、第２ＣＭＰ処理後の埋込絶縁膜ＢＦ２の上面が凸状に盛り上がるのを、抑制または防止することができる。つまり、第１ＣＭＰ処理により絶縁膜ＩＬ４にわざとディッシングを生じさせ、このディッシングで、埋込絶縁膜ＢＦ２の上面の凸状の盛り上がりを相殺させることで、埋込絶縁膜ＢＦ２の上面が凸状に盛り上がるのを抑制または防止することができる。従って、以降の製造工程を行いやすくなり、半導体装置の製造歩留まりを向上させることができる。
また、第１の手法の変形例として、第２ＣＭＰ処理を、導電膜ＣＤ２の主導体膜ＭＣ２のＣＭＰ処理とその後のバリア導体膜ＢＲ２のＣＭＰ処理とに分けることもでき、その場合、主導体膜ＭＣ２のＣＭＰ処理とバリア導体膜ＢＲ２のＣＭＰ処理とで研磨用のスラリを変えることもできる。
＜第２の手法＞
次に、第２の手法について、図６０〜図６５を参照して説明する。図６０〜図６５は、第２の手法の説明図である。上記図５３〜図５９と同様、図６０〜図６５も、上記フォトダイオード形成領域１Ｂおよび転送トランジスタ形成領域１Ｃに相当する領域の要部断面図が示されている。
次に、第２の手法について、図６０〜図６５を参照して説明する。図６０〜図６５は、第２の手法の説明図である。上記図５３〜図５９と同様、図６０〜図６５も、上記フォトダイオード形成領域１Ｂおよび転送トランジスタ形成領域１Ｃに相当する領域の要部断面図が示されている。
図６０は、上記図２２の段階に対応している。まず、上記ステップＳ１３（導電膜ＣＤ２形成工程）までの工程を行って、上記図２２に対応する図６０の構造を得る。
それから、第２の手法では、図６１に示されるように、導電膜ＣＤ２の厚みを薄くする工程を行う。すなわち、上記ステップＳ１３（導電膜ＣＤ２形成工程）の後で、かつ、上記ステップＳ１４（フォトレジストパターンＲＰ２形成工程）の前に、導電膜ＣＤ２の厚みを薄くする工程を追加する。具体的には、導電膜ＣＤ２の主導体膜ＭＣ２をＣＭＰ法で研磨することにより、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上での導電膜ＣＤ２の厚みを薄くする。図６０に示されるように、ステップＳ１３で導電膜ＣＤ２を形成した段階では、導電膜ＣＤ２は厚さＴ４を有していたが、その後、導電膜ＣＤ２の主導体膜ＭＣ２をＣＭＰ法で研磨することにより、導電膜ＣＤ２は、厚さＴ４よりも薄い厚さＴ５を有するものとなる（Ｔ５＜Ｔ４）。ここで、厚さＴ４，Ｔ５は、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上での導電膜ＣＤ２の厚さである。
それから、上記ステップＳ１４（フォトレジストパターンＲＰ２形成工程）、上記ステップＳ１５（導電膜ＣＤ２エッチング工程）、および上記ステップＳ１６（絶縁膜ＩＬ３エッチング工程）を上記実施の形態１と同様に行うことで、図６２に示されるように、導電膜ＣＤ２に開口部ＯＰ３ｂを形成し、絶縁膜ＩＬ３に開口部ＯＰ４を形成する。それから、上記ステップＳ１７（絶縁膜ＩＬ４形成工程）を上記実施の形態１と同様に行うことで、図６３に示されるように、絶縁膜ＩＬ４を、絶縁膜ＩＬ３の開口部ＯＰ４と導電膜ＣＤ２の開口部ＯＰ３ｂとを埋めるように、導電膜ＣＤ２上に形成する。
それから、ステップＳ１８のＣＭＰ工程を行う。
ステップＳ１８のＣＭＰ工程において、まず、第１ＣＭＰ処理として、絶縁膜ＩＬ４に適したスラリ（ＣＭＰ用の研磨液）を用いてＣＭＰ処理を行う。この第１ＣＭＰ処理では、絶縁膜ＩＬ４に適したスラリを用いるため、導電膜ＣＤ２の研磨速度よりも絶縁膜ＩＬ４の研磨速度が速くなる。特に、導電膜ＣＤ２の主導体膜ＭＣ２の研磨速度よりも、絶縁膜ＩＬ４の研磨速度が速くなる。このため、第１ＣＭＰ処理に要する時間を短縮することができる。図６４は、第１ＣＭＰ処理を終了した段階が示されている。第１ＣＭＰ処理は、導電膜ＣＤ２（の上面）が露出するまで行う。
第１ＣＭＰ処理の後、研磨用のスラリを導電膜ＣＤ２に適したスラリ（ＣＭＰ用の研磨液）に変えて、ステップＳ１８のＣＭＰ工程における第２ＣＭＰ処理を行う。この第２ＣＭＰ処理では、導電膜ＣＤ２に適したスラリを用いるため、絶縁膜ＩＬ４の研磨速度よりも導電膜ＣＤ２の研磨速度が速くなる。特に、絶縁膜ＩＬ４の研磨速度よりも、導電膜ＣＤ２の主導体膜ＭＣ２の研磨速度が速くなる。このため、第２ＣＭＰ処理に要する時間を短縮することができる。図６５は、第２ＣＭＰ処理を終了した段階（すなわちステップＳ１８のＣＭＰ工程が終了した段階）が示されている。第２ＣＭＰ処理は、絶縁膜ＩＬ３（の上面）が露出するまで行う。第１ＣＭＰ処理を終了した段階では、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上に導電膜ＣＤ２が層状に残存していたが、第２ＣＭＰ処理を行うことにより、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上から導電膜ＣＤ２を除去し、配線溝ＷＴ１内に導電膜ＣＤ２を残して配線Ｍ１を形成することができる。そして、第２ＣＭＰ処理後に開口部ＯＰ４内に残存する絶縁膜ＩＬ４により、埋込絶縁膜ＢＦ２が形成される。以降の工程は、上記実施の形態１で説明した通りである。
第２ＣＭＰ処理では、導電膜ＣＤ２に比べて絶縁膜ＩＬ４が研磨されにくいため、上記図５６のように埋込絶縁膜ＢＦ２の上面が凸状に盛り上がることが懸念される。しかしながら、第２の手法では、ステップＳ１３で配線溝ＷＴ１を埋めるように導電膜ＣＤ２を形成した後に、導電膜ＣＤ２の厚みを薄くする工程を行っている。このため、ステップＳ１８のＣＭＰ処理を始める段階で、絶縁膜ＩＬ３上での導電膜ＣＤ２の厚みが、既に薄くなっている（厚さＴ４よりも薄い厚さＴ５になっている）。従って、第２ＣＭＰ処理における導電膜ＣＤ２の研磨量（研磨厚さ）を少なく（薄く）することができる。すなわち、導電膜ＣＤ２の形成後に導電膜ＣＤ２を薄くする工程を行わなかった場合は、第２ＣＭＰ処理では厚さＴ４の分だけ導電膜ＣＤ２を研磨する必要があるが、導電膜ＣＤ２の形成後に導電膜ＣＤ２を薄くする工程を行った場合は、第２ＣＭＰ処理では厚さＴ４よりも薄い厚さＴ５の分だけ導電膜ＣＤ２を研磨すればよい。
上記図５６のように埋込絶縁膜ＢＦ２の上面が凸状に盛り上がる現象は、導電膜ＣＤ２に比べて絶縁膜ＩＬ４が研磨されにくいことに起因して発生する現象であり、導電膜ＣＤ２に比べて絶縁膜ＩＬ４が研磨されにくい第２ＣＭＰ処理において導電膜ＣＤ２の研磨量（研磨厚さ）が大きい（厚い）ほど、より顕著に発生する現象である。このため、第２の手法では、導電膜ＣＤ２の形成後に導電膜ＣＤ２を薄くする工程を行っていることで、第２ＣＭＰ処理での導電膜ＣＤ２の研磨量（研磨厚さ）を少なく（薄く）することができる分、第２ＣＭＰ処理後の埋込絶縁膜ＢＦ２の上面が凸状に盛り上がるのを、抑制または防止することができる。
つまり、ステップＳ１３では、配線溝ＷＴ１を確実に埋め込むことができるだけの厚さＴ４を有した導電膜ＣＤ２を形成するが、その後に導電膜ＣＤ２の主導体膜ＭＣ２をＣＭＰ法で研磨して導電膜ＣＤ２の厚みを薄くすることで、ステップＳ１８のＣＭＰ工程における導電膜ＣＤ２の研磨量（研磨厚さ）を少なく（薄く）する。これにより、埋込絶縁膜ＢＦ２の上面が凸状に盛り上がるのを抑制または防止することができる。従って、以降の製造工程を行いやすくなり、半導体装置の製造歩留まりを向上させることができる。
また、第２の手法の変形例として、第２ＣＭＰ処理を、導電膜ＣＤ２の主導体膜ＭＣ２のＣＭＰ処理とその後のバリア導体膜ＢＲ２のＣＭＰ処理とに分けることもでき、その場合、主導体膜ＭＣ２のＣＭＰ処理とバリア導体膜ＢＲ２のＣＭＰ処理とで研磨用のスラリを変えることもできる。
＜第３の手法＞
次に、第３の手法について、図６６〜図７１を参照して説明する。図６６〜図７１は、第３の手法の説明図である。上記図５３〜図６５と同様、図６６〜図７１も、上記フォトダイオード形成領域１Ｂおよび転送トランジスタ形成領域１Ｃに相当する領域の要部断面図が示されている。
次に、第３の手法について、図６６〜図７１を参照して説明する。図６６〜図７１は、第３の手法の説明図である。上記図５３〜図６５と同様、図６６〜図７１も、上記フォトダイオード形成領域１Ｂおよび転送トランジスタ形成領域１Ｃに相当する領域の要部断面図が示されている。
図６６は、上記図２２の段階に対応している。まず、上記ステップＳ１３（導電膜ＣＤ２形成工程）までの工程を行って、上記図２２に対応する図６６の構造を得る。
それから、第３の手法では、図６７に示されるように、導電膜ＣＤ２の厚みを薄くする工程を行う。すなわち、上記ステップＳ１３（導電膜ＣＤ２形成工程）の後で、かつ、上記ステップＳ１４（フォトレジストパターンＲＰ２形成工程）の前に、導電膜ＣＤ２の厚みを薄くする工程を追加する。しかしながら、この導電膜ＣＤ２の厚みを薄くする工程については、上記第２の手法と第３の手法とで、一部相違している。
すなわち、上記第２の手法の場合は、導電膜ＣＤ２の厚みを薄くする工程においては、導電膜ＣＤ２の主導体膜ＭＣ２をＣＭＰ法で研磨することにより、導電膜ＣＤ２の厚みを薄くする。このため、第２の手法の場合は、導電膜ＣＤ２の厚みを薄くする工程を行っても、上記図６１に示されるように、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上において、バリア導体膜ＢＲ２だけでなく、主導体膜ＭＣ２も層状に残存する（すなわちバリア導体膜ＢＲ２上に主導体膜ＭＣ２が層状に残存する）。つまり、第２の手法の場合の導電膜ＣＤ２の厚みを薄くする工程では、バリア導体膜ＢＲ２が露出する前に導電膜ＣＤ２の主導体膜ＭＣ２の研磨を終了する。このため、第２の手法の場合は、導電膜ＣＤ２の厚みを薄くする工程を行うと、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上において、導電膜ＣＤ２の主導体膜ＭＣ２は、ＣＭＰ処理により研磨されて厚みが薄くなるが、厚み全部が除去される訳ではなく、バリア導体膜ＢＲ２（の上面）は露出されない。
それに対して、第３の手法の場合は、導電膜ＣＤ２の厚みを薄くする工程においては、導電膜ＣＤ２の主導体膜ＭＣ２をＣＭＰ法で研磨することにより、図６７に示されるように、バリア導体膜ＢＲ２を露出させる。つまり、第３の手法の場合の導電膜ＣＤ２の厚みを薄くする工程では、バリア導体膜ＢＲ２が露出した段階で、導電膜ＣＤ２の研磨を終了させる。この際、バリア導体膜ＢＲ２をＣＭＰ処理のストッパ膜として機能させることができる。つまり、バリア膜ＢＲ２（の上面）が露出した後で、かつ絶縁膜ＩＬ３（の上面）が露出する前に、導電膜ＣＤ２の研磨を終了させ、配線溝ＷＴ１の外部の絶縁膜ＩＬ３が露出しないようにする。
このため、第３の手法の場合は、導電膜ＣＤ２の厚みを薄くする工程を行うと、図６７に示されるように、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上においては、バリア導体膜ＢＲ２だけが層状に残存し、主導体膜ＭＣ２は全厚みが除去されることで残存していない状態になる。つまり、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上において、バリア導体膜ＢＲ２の上面が露出された状態になり、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上における導電膜ＣＤ２の厚みは、バリア導体膜ＢＲ２だけの厚みになる。
導電膜ＣＤ２の厚みを薄くする工程を行った後、上記ステップＳ１４（フォトレジストパターンＲＰ２形成工程）、上記ステップＳ１５（導電膜ＣＤ２エッチング工程）、および上記ステップＳ１６（絶縁膜ＩＬ３エッチング工程）を上記実施の形態１とほぼ同様に行うことで、図６８に示されるように、導電膜ＣＤ２に開口部ＯＰ３ｂを形成し、絶縁膜ＩＬ３に開口部ＯＰ４を形成する。但し、導電膜ＣＤ２の厚みを薄くする工程で配線溝ＷＴ１の外部の絶縁膜ＩＬ３上の導電膜ＣＤ２のうち、主導体膜ＭＣ２は全厚みを除去していたため、上記ステップＳ１５（導電膜ＣＤ２エッチング工程）では、導電膜ＣＤ２のバリア導体膜ＢＲ２をエッチングしてバリア導体膜ＢＲ２に開口部ＯＰ３ｂを形成することになる。
それから、上記ステップＳ１７（絶縁膜ＩＬ４形成工程）を上記実施の形態１とほぼ同様に行うことで、図６９に示されるように、絶縁膜ＩＬ４を、絶縁膜ＩＬ３の開口部ＯＰ４と導電膜ＣＤ２の開口部ＯＰ３ｂとを埋めるように、導電膜ＣＤ２上に形成する。
それから、ステップＳ１８のＣＭＰ工程を行う。
ステップＳ１８のＣＭＰ工程において、まず、第１ＣＭＰ処理として、絶縁膜ＩＬ４に適したスラリ（ＣＭＰ用の研磨液）を用いてＣＭＰ処理を行う。この第１ＣＭＰ処理では、絶縁膜ＩＬ４に適したスラリを用いるため、導電膜ＣＤ２の研磨速度よりも絶縁膜ＩＬ４の研磨速度が速くなる。この場合、導電膜ＣＤ２の主導体膜ＭＣ２およびバリア導体膜ＢＲ２の研磨速度よりも、絶縁膜ＩＬ４の研磨速度が速くなる。このため、第１ＣＭＰ処理に要する時間を短縮することができる。図７０は、第１ＣＭＰ処理を終了した段階が示されている。第１ＣＭＰ処理は、導電膜ＣＤ２（の上面）が露出するまで行う。第１ＣＭＰ処理を終了した段階では、図７０に示されるように、配線溝ＷＴ１内では導電膜ＣＤ２のうちの主導体膜ＭＣ２が主として露出し、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上ではバリア導体膜ＢＲ２が露出し、開口部ＯＰ３ｂ，ＯＰ４内では絶縁膜ＩＬ４が露出した状態になる。
第１ＣＭＰ処理の後、研磨用のスラリを導電膜ＣＤ２に適したスラリ（ＣＭＰ用の研磨液）に変えて、ステップＳ１８のＣＭＰ工程における第２ＣＭＰ処理を行う。この第２ＣＭＰ処理では、導電膜ＣＤ２に適したスラリ（より特定的にはバリア膜ＢＲ２に適したスラリ）を用いるため、絶縁膜ＩＬ４の研磨速度よりも導電膜ＣＤ２の研磨速度が速くなる。特に、絶縁膜ＩＬ４の研磨速度よりも、導電膜ＣＤ２のバリア導体膜ＢＲ２の研磨速度が速くなる。このため、第２ＣＭＰ処理に要する時間を短縮することができる。図７１は、第２ＣＭＰ処理を終了した段階（すなわちステップＳ１８のＣＭＰ工程が終了した段階）が示されている。第２ＣＭＰ処理は、絶縁膜ＩＬ３（の上面）が露出するまで行う。第１ＣＭＰ処理を終了した段階では、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上に導電膜ＣＤ２のバリア導体膜ＢＲ２が層状に残存していたが、第２ＣＭＰ処理を行うことにより、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上から導電膜ＣＤ２（のバリア導体膜ＢＲ２）を除去し、配線溝ＷＴ１内に導電膜ＣＤ２を残して配線Ｍ１を形成することができる。そして、第２ＣＭＰ処理後に開口部ＯＰ４内に残存する絶縁膜ＩＬ４により、埋込絶縁膜ＢＦ２が形成される。以降の工程は、上記実施の形態１で説明した通りである。
第２ＣＭＰ処理では、導電膜ＣＤ２（特にバリア導体膜ＢＲ２）に比べて絶縁膜ＩＬ４が研磨されにくいため、上記図５６のように埋込絶縁膜ＢＦ２の上面が凸状に盛り上がることが懸念される。しかしながら、第３の手法では、ステップＳ１３で配線溝ＷＴ１を埋めるように導電膜ＣＤ２を形成した後に、導電膜ＣＤ２の厚みを薄くする工程を行っている。このため、ステップＳ１８のＣＭＰ処理を始める段階で、絶縁膜ＩＬ３上での導電膜ＣＤ２の厚みが、既に薄くなっている（バリア導体膜ＢＲ２の厚さとなっている）。従って、第２ＣＭＰ処理における導電膜ＣＤ２の研磨量（研磨厚さ）を少なく（薄く）することができ、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上から、バリア導体膜ＢＲ２を除去できるだけの研磨量ですむ。
上記図５６のように埋込絶縁膜ＢＦ２の上面が凸状に盛り上がる現象は、導電膜ＣＤ２に比べて絶縁膜ＩＬ４が研磨されにくいことに起因して発生する現象であり、導電膜ＣＤ２に比べて絶縁膜ＩＬ４が研磨されにくい第２ＣＭＰ処理において導電膜ＣＤ２の研磨量（研磨厚さ）が大きい（厚い）ほど、より顕著に発生する現象である。このため、第３の手法では、導電膜ＣＤ２の形成後に導電膜ＣＤ２を薄くする工程を行っていることで、第２ＣＭＰ処理での導電膜ＣＤ２の研磨量（研磨厚さ）を少なく（薄く）することができる分、第２ＣＭＰ処理後の埋込絶縁膜ＢＦ２の上面が凸状に盛り上がるのを、抑制または防止することができる。従って、以降の製造工程を行いやすくなり、半導体装置の製造歩留まりを向上させることができる。
また、上記第２の手法と第３の手法とを比べた場合、第２ＣＭＰ処理での導電膜ＣＤ２の研磨量（研磨厚さ）は第３の手法の方が少ない（薄い）。このため、第２ＣＭＰ処理後の埋込絶縁膜ＢＦ２の上面が凸状に盛り上がるのを抑制または防止できる効果は、第３の手法の方が有利である。
一方、上記第２の手法では、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上に残存する主導体膜ＭＣ２を第２ＣＭＰ処理で研磨して除去することに伴い、配線溝ＷＴ１内の主導体膜ＭＣ２の上部も、第２ＣＭＰ処理である程度の厚さの分だけ研磨して除去される。このため、配線溝ＷＴ１内の主導体膜ＭＣ２の上面が第１ＣＭＰ処理によりダメージを受けたとしても、このダメージを受けた部分は、第２ＣＭＰ処理で十分に除去されるため、配線Ｍ１の上面は、第１ＣＭＰ処理でダメージを受けていない主導体膜ＭＣ２の表面により構成することができる。このため、配線Ｍ１の信頼性を、より向上させることができる。この観点では、第２ＣＭＰ処理における主導体膜ＭＣ２の研磨量が大きな第２の手法の方が、第３の手法よりも有利である。
また、第２の手法および第３の手法は、上記第１の手法に比べて、制御がしやすい。一方、第２の手法および第３の手法に比べて、上記第１の手法は、導電膜ＣＤ２の厚みを薄くする工程が不要なので、製造工程数を抑制することができる。
また、上記第１の手法、上記第２の手法および第３の手法では、埋込絶縁膜ＢＦ２の上面が凸状に盛り上がるのを防止する手法について説明したが、これらの手法は、埋込絶縁膜ＢＦ１や埋込絶縁膜ＢＦ３にも適用することができる。すなわち、埋込絶縁膜ＢＦ１，ＢＦ２，ＢＦ３のうちの１つ以上に適用することができる。
上記第１〜３の手法は、埋込絶縁膜ＢＦ３に適用する場合も、埋込絶縁膜ＢＦ２に適用する場合と基本的には同じである。但し、上記第１〜３の手法について上述した説明は、導電膜ＣＤ２が導電膜ＣＤ３となり、バリア導体膜ＢＲ２がバリア導体膜ＢＲ３となり、主導体膜ＭＣ２が主導体膜ＭＣ３となり、絶縁膜ＩＬ４が絶縁膜ＩＬ６となり、絶縁膜ＩＬ３が絶縁膜ＩＬ５となり、配線Ｍ１が配線Ｍ２となり、埋込絶縁膜ＢＦ２が埋込絶縁膜ＢＦ３となる。また、開口部ＯＰ３ｂが開口部ＯＰ５ｂとなり、開口部ＯＰ４が開口部ＯＰ６となり、配線溝ＷＴ１が配線開口部ＷＴ２となる。
また、上記第１〜３の手法は、埋込絶縁膜ＢＦ１に適用する場合も、埋込絶縁膜ＢＦ２に適用する場合と基本的には同じである。但し、上記第１〜３の手法について上述した説明は、導電膜ＣＤ２が導電膜ＣＤ１となり、バリア導体膜ＢＲ２がバリア導体膜ＢＲ１となり、主導体膜ＭＣ２が主導体膜ＭＣ１となり、絶縁膜ＩＬ４が絶縁膜ＩＬ２となり、絶縁膜ＩＬ３が絶縁膜ＩＬ１となり、配線Ｍ１がプラグＰＧとなり、埋込絶縁膜ＢＦ２が埋込絶縁膜ＢＦ１となる。また、開口部ＯＰ３ｂが開口部ＯＰ１ｂとなり、開口部ＯＰ４が開口部ＯＰ２となり、配線溝ＷＴ１がコンタクトホールＣＴとなる。
また、第２の手法は、第１の手法と組み合わせることもできる。また、第３の手法は、第１の手法と組み合わせることもできる。
また、図５６のように埋込絶縁膜の上面が凸状に盛り上がってしまう現象は、銅配線と一緒に埋込絶縁膜を形成する場合に特に生じやすい。このため、埋込銅配線である配線Ｍ１や配線Ｍ２と一緒に形成する埋込絶縁膜ＢＦ２や埋込絶縁膜ＢＦ３に上記第１〜３の手法を適用すれば、その効果は特に大きい。
＜第２検討例について＞
次に、本発明者が検討した第２検討例について、図７２〜図７６を参照して説明し、あわせて、上記第２の手法および第３の手法の有用性について更に説明する。図７２〜図７６は、第２検討例の半導体装置の製造工程を示す要部断面図である。上記図５３〜図７１と同様、図７２〜図７６も、上記フォトダイオード形成領域１Ｂおよび転送トランジスタ形成領域１Ｃに相当する領域の断面図が示されている。
次に、本発明者が検討した第２検討例について、図７２〜図７６を参照して説明し、あわせて、上記第２の手法および第３の手法の有用性について更に説明する。図７２〜図７６は、第２検討例の半導体装置の製造工程を示す要部断面図である。上記図５３〜図７１と同様、図７２〜図７６も、上記フォトダイオード形成領域１Ｂおよび転送トランジスタ形成領域１Ｃに相当する領域の断面図が示されている。
図７２は、上記図２２の段階に対応している。まず、上記ステップＳ１３（導電膜ＣＤ２形成工程）までの工程を行って、上記図２２に対応する図７２の構造を得る。
それから、第２検討例では、図７３に示されるように、ＣＭＰ法により導電膜ＣＤ２を研磨することにより、配線溝ＷＴ１の外部の導電膜ＣＤ２を除去する。この際、絶縁膜ＩＬ３の上面が露出されるまで、導電膜ＣＤ２を研磨し、絶縁膜ＩＬ３の配線溝ＷＴ１内に残存する導電膜ＣＤ２により配線Ｍ２０１を形成し、それ以外の導電膜ＣＤ２は除去する。
上記第２の手法、上記第３の手法、および第２検討例のいずれにおいても、導電膜ＣＤ２の形成後にこの導電膜ＣＤ２をＣＭＰ処理する点は共通である。しかしながら、上記第２の手法および上記第３の手法では、導電膜ＣＤ２のＣＭＰ処理後に、上記図６１や図６７に示されるように、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上に導電膜ＣＤ２が層状に残存していた（第２の手法ではバリア導体膜ＢＲ２と主導体膜ＭＣ２の積層膜が残存し、第３の手法ではバリア導体膜ＢＲ２のみが残存していた）。それに対して、第２検討例では、導電膜ＣＤ２のＣＭＰ処理後に、上記図７３に示されるように、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上に導電膜ＣＤ２は残存させない。このため、図７３の時点（導電膜ＣＤ２のＣＭＰ処理を終了した時点）で、配線溝ＷＴ１に埋め込まれた配線Ｍ２０１は、ほぼ完成している。
次に、図７４に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜ＩＬ３に開口部ＯＰ１０４を形成する。この開口部ＯＰ１０４は、上記開口部ＯＰ４に相当するものであり、上記開口部ＯＰ４とほぼ同じ位置にほぼ同じ平面形状で形成される。
次に、図７５に示されるように、絶縁膜ＩＬ１０４を、絶縁膜ＩＬ３の開口部ＯＰ１０４を埋める（満たす）ように、絶縁膜ＩＬ３および配線Ｍ２０１上に形成する。この絶縁膜ＩＬ１０４は、上記絶縁膜ＩＬ４に相当するものである。
次に、図７６に示されるように、ＣＭＰ法により絶縁膜ＩＬ１０４を研磨することにより、開口部ＯＰ１０４の外部の絶縁膜ＩＬ１０４を除去し、開口部ＯＰ１０４内に絶縁膜ＩＬ１０４を残して埋込絶縁膜ＢＦ１０２を形成する。埋込絶縁膜ＢＦ１０２は、上記埋込絶縁膜ＢＦ２に相当するものである。
このような第２検討例の製造工程では、図７３の導電膜ＣＤ２のＣＭＰ工程により配線Ｍ２０１を形成し、図７６の絶縁膜ＩＬ１０４のＣＭＰ工程により、埋込絶縁膜ＢＦ１０２を形成している。しかしながら、このような第２検討例の場合、図７６の絶縁膜ＩＬ１０４のＣＭＰ工程において、配線Ｍ２０１の上面にダメージが入る虞がある。
すなわち、図７６の絶縁膜ＩＬ１０４のＣＭＰ工程を行う直前の段階で、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上には導電膜ＣＤ２が存在せず、配線溝ＷＴ１内に埋め込まれた配線Ｍ２０１はほぼ完成した状態となっている。このため、図７６の絶縁膜ＩＬ１０４のＣＭＰ工程では、絶縁膜ＩＬ１０４をＣＭＰ処理して研磨すればよい。しかしながら、図７６の絶縁膜ＩＬ１０４のＣＭＰ工程では、絶縁膜ＩＬ３（の上面）が露出するまで絶縁膜ＩＬ１０４のＣＭＰ処理を継続し、しかも、絶縁膜ＩＬ１０４に適したスラリを用いていることになるため、配線Ｍ２０１の上面にダメージが入りやすい。配線Ｍ２０１にダメージが入ると、配線Ｍ１の信頼性の低下につながり、ひいては、半導体装置の信頼性の低下につながる虞がある。
それに対して、上記第２の手法および第３の手法では、ステップＳ１３で、配線溝ＷＴ１を埋め込むことができるだけの厚みを有した導電膜ＣＤ２を形成してから、その後に導電膜ＣＤ２をＣＭＰ法で研磨するが、この際、第２検討例とは異なり、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上に、導電膜ＣＤ２の一部が層状に残存するようにしている。つまり、上記第２の手法および第３の手法では、導電膜ＣＤ２の形成後に、導電膜ＣＤ２を薄くする工程を行うのであり、配線溝ＷＴ１の外部の絶縁膜ＩＬ３上で導電膜ＣＤ２の厚みをゼロにする（すなわち導電膜ＣＤ２が存在しなくなる）のではない。
このため、配線Ｍ１が完成するのは、ステップＳ１８のＣＭＰ工程であり、しかも、第２ＣＭＰ処理である。すなわち、ステップＳ１８のＣＭＰ工程では、第１ＣＭＰ処理で絶縁膜ＩＬ４を研磨し、導電膜ＣＤ２は第２ＣＭＰ処理で研磨される。このため、絶縁膜ＩＬ４を研磨するための第１ＣＭＰ処理で導電膜ＣＤ２の上面にダメージが入ったとしても、その後の第２ＣＭＰ処理で導電膜ＣＤ２を研磨するため、ダメージが入った部分は第２ＣＭＰ処理で除去される。そして、配線Ｍ１の上面は、絶縁膜ＩＬ４を研磨するための第１ＣＭＰ処理ではなく、導電膜ＣＤ２を研磨するための第２ＣＭＰ処理により形成された研磨表面で構成されることになる。このため、配線Ｍ１の上面にダメージが入るのを防止しやすい。これにより、配線Ｍ１の信頼性を向上させることができ、ひいては、半導体装置の信頼性を向上させることができる。
また、上記第１の手法や、上記実施の形態１においても、同様の理由により、配線Ｍ１の上面にダメージが入るのを防止しやすい。このため、配線Ｍ１の信頼性を向上させることができ、ひいては、半導体装置の信頼性を向上させることができる。
つまり、第２検討例における図７３の段階での配線Ｍ２０１の上面のダメージは、ステップＳ１８のＣＭＰ工程を終了した段階での配線Ｍ１の上面のダメージとほぼ同程度と考えられるが、第２検討例では、図７６の絶縁膜ＩＬ４のＣＭＰ工程が配線Ｍ２０１の上面にも加わるため、その分、図７６の段階での配線Ｍ２０１の上面のダメージは大きくなってしまう。このため、本実施の形態２および上記実施の形態１では、配線Ｍ１と埋込絶縁膜ＢＦ２とを形成するのに、配線Ｍ１を略完成させてから埋込絶縁膜ＢＦ２を形成するのではなく、ステップＳ１８のＣＭＰ工程で配線Ｍ１と埋込絶縁膜ＢＦ２との両方を形成する。しかも、このステップＳ１８のＣＭＰ工程の直前の段階で、開口部ＯＰ４および配線溝ＷＴ１の外部の絶縁膜ＩＬ３上には、下層側に配線Ｍ１用の導電膜ＣＤ２があり、上層側に埋込絶縁膜ＢＦ２用の絶縁膜ＩＬ４が存在している。このため、ステップＳ１８のＣＭＰ工程では、絶縁膜ＩＬ上において、先に絶縁膜ＩＬ４の研磨が行われ、その後に導電膜ＣＤ２の研磨が行われることになる。このため、導電膜ＣＤ２を研磨するためのＣＭＰ処理による研磨面で、配線Ｍ１の上面が形成され、配線Ｍ１の上面のダメージを抑制または防止することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ 画素領域
１Ｂ フォトダイオード形成領域
１Ｃ 転送トランジスタ形成領域
１Ｄ 画素トランジスタ形成領域
１Ｅ 周辺回路形成領域
ＡＭＩ 増幅トランジスタ
ＡＰ 出力アンプ
ＢＦ１，ＢＦ２，ＢＦ３，ＢＦ１０１，ＢＦ１０２ 埋込絶縁膜
ＢＲ１，ＢＲ２，ＢＲ３，ＢＲ４ バリア導体膜
ＣＤ１，ＣＤ２，ＣＤ３，ＣＤ４ 導電膜
ＣＬＣ 列回路
ＣＰ 保護膜
ＣＴ コンタクトホール
ＥＸ１，ＥＸ２，ＥＸ３ エクステンション領域
ＧＥ１，ＧＥ２，ＧＥ３ ゲート電極
ＨＳＣ 水平走査回路
ＩＬ１，ＩＬ１ａ，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７ 絶縁膜
ＩＬ８，ＩＬ９，ＩＬ１０３，ＩＬ１０４，ＩＬ１０５，ＩＬ１０６ 絶縁膜
ＬＲＳＴ リセット線
ＬＴＸ 転送線
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ１０１，Ｍ１０２，Ｍ２０１ 配線
ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４ 主導体膜
Ｎ１ ノード
ＮＲ ｎ＋型半導体領域
ＯＬ 出力線
ＯＰ１ａ，ＯＰ１ｂ，ＯＰ２，ＯＰ３ａ，ＯＰ３ｂ，ＯＰ４ 開口部
ＯＰ５ａ，ＯＰ５ｂ，ＯＰ６，ＯＰ７，ＯＰ８，ＯＰ１０１，ＯＰ１０４ 開口部
ＰＡ パッド電極
ＰＤ フォトダイオード
ＰＧ，ＰＧ１０１ プラグ
ＰＲ ｐ＋型半導体領域
ＰＵ 画素
ＰＷ１，ＰＷ２，ＰＷ３ ｐ型ウエル
Ｑ１ 画素トランジスタ
Ｑ２ 周辺トランジスタ
ＲＰ１，ＲＰ２，ＲＰ３ フォトレジストパターン
ＲＳＴ リセットトランジスタ
ＳＤ１，ＳＤ２，ＳＤ３ ｎ＋型半導体領域
ＳＥＬ 選択トランジスタ
ＳＬ 選択線
ＳＴ 素子分離領域
ＳＴａ 素子分離溝
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ
ＳＷＴ スイッチ
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５ 厚さ
ＴＸ 転送トランジスタ
ＶＤ１０１ ボイド
ＶＤＤ 電源電位
ＶＳＣ 垂直走査回路
ＷＴ１，ＷＴ２ａ，ＷＴ３ａ，ＷＴ１０１ 配線溝
ＷＴ２，ＷＴ３，ＷＴ１０２ 配線開口部
ＷＴ２ｂ，ＷＴ３ｂ 孔部
１Ｂ フォトダイオード形成領域
１Ｃ 転送トランジスタ形成領域
１Ｄ 画素トランジスタ形成領域
１Ｅ 周辺回路形成領域
ＡＭＩ 増幅トランジスタ
ＡＰ 出力アンプ
ＢＦ１，ＢＦ２，ＢＦ３，ＢＦ１０１，ＢＦ１０２ 埋込絶縁膜
ＢＲ１，ＢＲ２，ＢＲ３，ＢＲ４ バリア導体膜
ＣＤ１，ＣＤ２，ＣＤ３，ＣＤ４ 導電膜
ＣＬＣ 列回路
ＣＰ 保護膜
ＣＴ コンタクトホール
ＥＸ１，ＥＸ２，ＥＸ３ エクステンション領域
ＧＥ１，ＧＥ２，ＧＥ３ ゲート電極
ＨＳＣ 水平走査回路
ＩＬ１，ＩＬ１ａ，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７ 絶縁膜
ＩＬ８，ＩＬ９，ＩＬ１０３，ＩＬ１０４，ＩＬ１０５，ＩＬ１０６ 絶縁膜
ＬＲＳＴ リセット線
ＬＴＸ 転送線
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ１０１，Ｍ１０２，Ｍ２０１ 配線
ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４ 主導体膜
Ｎ１ ノード
ＮＲ ｎ＋型半導体領域
ＯＬ 出力線
ＯＰ１ａ，ＯＰ１ｂ，ＯＰ２，ＯＰ３ａ，ＯＰ３ｂ，ＯＰ４ 開口部
ＯＰ５ａ，ＯＰ５ｂ，ＯＰ６，ＯＰ７，ＯＰ８，ＯＰ１０１，ＯＰ１０４ 開口部
ＰＡ パッド電極
ＰＤ フォトダイオード
ＰＧ，ＰＧ１０１ プラグ
ＰＲ ｐ＋型半導体領域
ＰＵ 画素
ＰＷ１，ＰＷ２，ＰＷ３ ｐ型ウエル
Ｑ１ 画素トランジスタ
Ｑ２ 周辺トランジスタ
ＲＰ１，ＲＰ２，ＲＰ３ フォトレジストパターン
ＲＳＴ リセットトランジスタ
ＳＤ１，ＳＤ２，ＳＤ３ ｎ＋型半導体領域
ＳＥＬ 選択トランジスタ
ＳＬ 選択線
ＳＴ 素子分離領域
ＳＴａ 素子分離溝
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ
ＳＷＴ スイッチ
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５ 厚さ
ＴＸ 転送トランジスタ
ＶＤ１０１ ボイド
ＶＤＤ 電源電位
ＶＳＣ 垂直走査回路
ＷＴ１，ＷＴ２ａ，ＷＴ３ａ，ＷＴ１０１ 配線溝
ＷＴ２，ＷＴ３，ＷＴ１０２ 配線開口部
ＷＴ２ｂ，ＷＴ３ｂ 孔部
Claims (16)
- （ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板に受光素子を形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板上に第１層間絶縁膜を形成する工程、
（ｄ）前記第１層間絶縁膜に第１開口部を形成する工程、
（ｅ）前記第１開口部を埋めるように、前記第１層間絶縁膜上に第１金属膜を形成する工程、
（ｆ）前記第１金属膜に第２開口部を形成する工程、
（ｇ）前記第２開口部から露出する前記第１層間絶縁膜をエッチングして、前記第１層間絶縁膜に第３開口部を形成する工程、
（ｈ）前記第３開口部および前記第２開口部を埋めるように、前記第１金属膜上に第１絶縁膜を形成する工程、
（ｉ）前記第１絶縁膜および前記第１金属膜を研磨することにより、前記第１開口部の外部の前記第１金属膜と前記第３開口部の外部の前記第１絶縁膜とを除去し、前記第１開口部内に前記第１金属膜を残し、前記第３開口部内に前記第１絶縁膜を残す工程、
（ｊ）前記（ｉ）工程後、前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程、
（ｋ）前記第２層間絶縁膜に第４開口部を形成する工程、
（ｌ）前記第４開口部を埋めるように、前記第２層間絶縁膜上に第２金属膜を形成する工程、
（ｍ）前記第２金属膜に第５開口部を形成する工程、
（ｎ）前記第５開口部から露出する前記第２層間絶縁膜をエッチングして、前記第２層間絶縁膜に第６開口部を形成する工程、
（ｏ）前記第６開口部および前記第５開口部を埋めるように、前記第２金属膜上に第２絶縁膜を形成する工程、
（ｐ）前記第２絶縁膜および前記第２金属膜を研磨することにより、前記第４開口部の外部の前記第２金属膜と前記第６開口部の外部の前記第２絶縁膜とを除去し、前記第４開口部内に前記第２金属膜を残し、前記第６開口部内に前記第２絶縁膜を残す工程、
を有する半導体装置の製造方法であって、
前記（ｌ）工程後で、前記（ｍ）工程前に、
（ｌ１）前記第２金属膜の厚みを薄くする工程、
を更に有し、
前記（ｐ）工程は、
（ｐ１）前記第２金属膜の研磨速度よりも前記第２絶縁膜の研磨速度が速くなる条件で、前記第２絶縁膜をＣＭＰ法により研磨して前記第２金属膜を露出させる工程、
（ｐ２）前記（ｐ１）工程後、前記第２絶縁膜の研磨速度よりも前記第２金属膜の研磨速度が速くなる条件で、前記第２金属膜および前記第２絶縁膜をＣＭＰ法により研磨して前記第２層間絶縁膜を露出させる工程、
を有し、
前記（ｉ）工程で前記第３開口部に埋め込まれた前記第１絶縁膜は、前記受光素子の上方に位置し、
前記（ｐ）工程で前記第６開口部に埋め込まれた前記第２絶縁膜は、前記（ｉ）工程で前記第３開口部に埋め込まれた前記第１絶縁膜上に位置し、
前記（ｐ）工程で前記第６開口部に埋め込まれた前記第２絶縁膜と、前記（ｉ）工程で前記第３開口部に埋め込まれた前記第１絶縁膜とは、前記受光素子に入射する光の導波路として機能する、半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法であって、
前記（ｐ）工程で前記第６開口部に埋め込まれた前記第２絶縁膜は、前記（ｉ）工程で前記第３開口部に埋め込まれた前記第１絶縁膜に接する、半導体装置の製造方法。 - 請求項２に記載の半導体装置の製造方法であって、
前記第１絶縁膜と前記第２絶縁膜とは、同じ絶縁材料からなる、半導体装置の製造方法。 - 請求項３に記載の半導体装置の製造方法であって、
前記第１絶縁膜および前記第２絶縁膜は、それぞれ窒化シリコン膜からなる、半導体装置の製造方法。 - 請求項４に記載の半導体装置の製造方法であって、
前記第１絶縁膜および前記第２絶縁膜は、それぞれＣＶＤ法により形成される、半導体装置の製造方法。 - 請求項５に記載の半導体装置の製造方法であって、
前記第１層間絶縁膜および前記第２層間絶縁膜は、それぞれ酸化シリコン系の絶縁膜を含む、半導体装置の製造方法。 - 請求項６に記載の半導体装置の製造方法であって、
前記第１絶縁膜は、前記第１層間絶縁膜よりも屈折率および透光性が高く、
前記第２絶縁膜は、前記第２層間絶縁膜よりも屈折率および透光性が高い、半導体装置の製造方法。 - 請求項７に記載の半導体装置の製造方法であって、
前記（ｉ）工程で前記第１開口部に埋め込まれた前記第１金属膜により、導電性のプラグが形成され、
前記（ｐ）工程で前記第４開口部に埋め込まれた前記第２金属膜により、配線が形成される、半導体装置の製造方法。 - 請求項７に記載の半導体装置の製造方法であって、
前記（ｉ）工程で前記第１開口部に埋め込まれた前記第１金属膜により、第１配線が形成され、
前記（ｐ）工程で前記第４開口部に埋め込まれた前記第２金属膜により、前記第１配線よりも上層の第２配線が形成される、半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法であって、
前記（ｌ）工程で形成された前記第２金属膜は、バリア導体膜と、前記バリア導体膜上の主導体膜とを有し、
前記（ｌ１）工程では、前記主導体膜を研磨することにより、前記主導体膜の厚みを薄くする、半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法であって、
前記（ｌ）工程で形成された前記第２金属膜は、バリア導体膜と、前記バリア導体膜上の主導体膜とを有し、
前記（ｌ１）工程では、前記主導体膜を研磨して、前記第２層間絶縁膜上の前記バリア導体膜を露出させる、半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法であって、
前記（ｐ１）工程では、前記第２金属膜が露出しかつ前記第６開口部および前記第５開口部内の前記第２絶縁膜にディッシングが生じるまで、前記第２絶縁膜を研磨する、半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法であって、
前記（ｐ）工程後、
（ｑ）前記第２層間絶縁膜上に第３層間絶縁膜を形成する工程、
（ｒ）前記第３層間絶縁膜に第７開口部を形成する工程、
（ｓ）前記第７開口部を埋めるように、前記第３層間絶縁膜上に第３金属膜を形成する工程、
（ｔ）前記第２金属膜に第８開口部を形成する工程、
（ｕ）前記第８開口部から露出する前記第３層間絶縁膜をエッチングして、前記第３層間絶縁膜に第９開口部を形成する工程、
（ｖ）前記第９開口部および前記第８開口部を埋めるように、前記第３金属膜上に第３絶縁膜を形成する工程、
（ｗ）前記第３絶縁膜および前記第３金属膜を研磨することにより、前記第７開口部の外部の前記第３金属膜と前記第９開口部の外部の前記第３絶縁膜とを除去し、前記第７開口部内に前記第３金属膜を残し、前記第９開口部内に前記第３絶縁膜を残す工程、
を更に有し、
前記第３絶縁膜は、前記第３層間絶縁膜よりも屈折率および透光性が高く、
前記（ｗ）工程で前記第９開口部に埋め込まれた前記第３絶縁膜は、前記（ｐ）工程で前記第６開口部に埋め込まれた前記第２絶縁膜上に位置し、
前記（ｉ）工程で前記第１開口部に埋め込まれた前記第１金属膜により、導電性のプラグが形成され、
前記（ｐ）工程で前記第４開口部に埋め込まれた前記第２金属膜により、第１配線が形成され、
前記（ｗ）工程で前記第７開口部に埋め込まれた前記第３金属膜により、前記第１配線よりも上層の第２配線が形成される、半導体装置の製造方法。 - 請求項１３に記載の半導体装置の製造方法であって、
前記第１絶縁膜と前記第２絶縁膜と前記第３絶縁膜とは、同じ絶縁材料からなる、半導体装置の製造方法。 - （ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板に受光素子を形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板上に第１層間絶縁膜を形成する工程、
（ｄ）前記第１層間絶縁膜に第１開口部を形成する工程、
（ｅ）前記第１開口部を埋めるように、前記第１層間絶縁膜上に第１金属膜を形成する工程、
（ｆ）前記第１金属膜に第２開口部を形成する工程、
（ｇ）前記第２開口部から露出する前記第１層間絶縁膜をエッチングして、前記第１層間絶縁膜に第３開口部を形成する工程、
（ｈ）前記第３開口部および前記第２開口部を埋めるように、前記第１金属膜上に第１絶縁膜を形成する工程、
（ｉ）前記第１絶縁膜および前記第１金属膜を研磨することにより、前記第１開口部の外部の前記第１金属膜と前記第３開口部の外部の前記第１絶縁膜とを除去し、前記第１開口部内に前記第１金属膜を残し、前記第３開口部内に前記第１絶縁膜を残す工程、
（ｊ）前記（ｉ）工程後、前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程、
（ｋ）前記第２層間絶縁膜に第４開口部を形成する工程、
（ｌ）前記第４開口部を埋めるように、前記第２層間絶縁膜上に第２金属膜を形成する工程、
（ｍ）前記第２金属膜に第５開口部を形成する工程、
（ｎ）前記第５開口部から露出する前記第２層間絶縁膜をエッチングして、前記第２層間絶縁膜に第６開口部を形成する工程、
（ｏ）前記第６開口部および前記第５開口部を埋めるように、前記第２金属膜上に第２絶縁膜を形成する工程、
（ｐ）前記第２絶縁膜および前記第２金属膜を研磨することにより、前記第４開口部の外部の前記第２金属膜と前記第６開口部の外部の前記第２絶縁膜とを除去し、前記第４開口部内に前記第２金属膜を残し、前記第６開口部内に前記第２絶縁膜を残す工程、
を有する半導体装置の製造方法であって、
前記（ｌ）工程後で、前記（ｍ）工程前に、
（ｌ１）前記第２金属膜の厚みを薄くする工程、
を更に有し、
前記（ｐ）工程は、
（ｐ１）前記第２金属膜の研磨速度よりも前記第２絶縁膜の研磨速度が速くなる条件で、前記第２絶縁膜をＣＭＰ法により研磨して前記第２金属膜を露出させる工程、
（ｐ２）前記（ｐ１）工程後、前記第２絶縁膜の研磨速度よりも前記第２金属膜の研磨速度が速くなる条件で、前記第２金属膜および前記第２絶縁膜をＣＭＰ法により研磨して前記第２層間絶縁膜を露出させる工程、
を有し、
前記第１絶縁膜は、前記第１層間絶縁膜よりも屈折率および透光性が高く、
前記第２絶縁膜は、前記第２層間絶縁膜よりも屈折率および透光性が高く、
前記（ｉ）工程で前記第３開口部に埋め込まれた前記第１絶縁膜は、前記受光素子の上方に位置し、
前記（ｐ）工程で前記第６開口部に埋め込まれた前記第２絶縁膜は、前記（ｉ）工程で前記第３開口部に埋め込まれた前記第１絶縁膜上に位置する、半導体装置の製造方法。 - （ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板に受光素子を形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板上に第１層間絶縁膜を形成する工程、
（ｄ）前記第１層間絶縁膜に第１開口部を形成する工程、
（ｅ）前記第１開口部を埋めるように、前記第１層間絶縁膜上に第１金属膜を形成する工程、
（ｆ）前記第１金属膜に第２開口部を形成する工程、
（ｇ）前記第２開口部から露出する前記第１層間絶縁膜をエッチングして、前記第１層間絶縁膜に第３開口部を形成する工程、
（ｈ）前記第３開口部および前記第２開口部を埋めるように、前記第１金属膜上に第１絶縁膜を形成する工程、
（ｉ）前記第１絶縁膜および前記第１金属膜を研磨することにより、前記第１開口部の外部の前記第１金属膜と前記第３開口部の外部の前記第１絶縁膜とを除去し、前記第１開口部内に前記第１金属膜を残し、前記第３開口部内に前記第１絶縁膜を残す工程、
（ｊ）前記（ｉ）工程後、前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程、
（ｋ）前記第２層間絶縁膜に第４開口部を形成する工程、
（ｌ）前記第４開口部を埋めるように、前記第２層間絶縁膜上に第２金属膜を形成する工程、
（ｍ）前記第２金属膜に第５開口部を形成する工程、
（ｎ）前記第５開口部から露出する前記第２層間絶縁膜をエッチングして、前記第２層間絶縁膜に第６開口部を形成する工程、
（ｏ）前記第６開口部および前記第５開口部を埋めるように、前記第２金属膜上に第２絶縁膜を形成する工程、
（ｐ）前記第２絶縁膜および前記第２金属膜を研磨することにより、前記第４開口部の外部の前記第２金属膜と前記第６開口部の外部の前記第２絶縁膜とを除去し、前記第４開口部内に前記第２金属膜を残し、前記第６開口部内に前記第２絶縁膜を残す工程、
を有する半導体装置の製造方法であって、
前記（ｌ）工程後で、前記（ｍ）工程前に、
（ｌ１）前記第２金属膜の厚みを薄くする工程、
を更に有し、
前記（ｐ）工程は、
（ｐ１）前記第２金属膜の研磨速度よりも前記第２絶縁膜の研磨速度が速くなる条件で、前記第２絶縁膜をＣＭＰ法により研磨して前記第２金属膜を露出させる工程、
（ｐ２）前記（ｐ１）工程後、前記第２絶縁膜の研磨速度よりも前記第２金属膜の研磨速度が速くなる条件で、前記第２金属膜および前記第２絶縁膜をＣＭＰ法により研磨して前記第２層間絶縁膜を露出させる工程、
を有し、
前記第１絶縁膜および前記第２絶縁膜は、それぞれ窒化シリコン膜からなり、
前記（ｉ）工程で前記第３開口部に埋め込まれた前記第１絶縁膜は、前記受光素子の上方に位置し、
前記（ｐ）工程で前記第６開口部に埋め込まれた前記第２絶縁膜は、前記（ｉ）工程で前記第３開口部に埋め込まれた前記第１絶縁膜上に位置する、半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012238069A JP6087107B2 (ja) | 2012-10-29 | 2012-10-29 | 半導体装置の製造方法 |
| US14/065,215 US9165976B2 (en) | 2012-10-29 | 2013-10-28 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012238069A JP6087107B2 (ja) | 2012-10-29 | 2012-10-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014090021A JP2014090021A (ja) | 2014-05-15 |
| JP6087107B2 true JP6087107B2 (ja) | 2017-03-01 |
Family
ID=50547613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012238069A Expired - Fee Related JP6087107B2 (ja) | 2012-10-29 | 2012-10-29 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9165976B2 (ja) |
| JP (1) | JP6087107B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016058635A (ja) * | 2014-09-11 | 2016-04-21 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP6600476B2 (ja) * | 2015-03-30 | 2019-10-30 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3160545B2 (ja) * | 1997-01-28 | 2001-04-25 | 松下電器産業株式会社 | 埋め込み配線の形成方法 |
| JP3450247B2 (ja) * | 1999-12-28 | 2003-09-22 | Ｎｅｃエレクトロニクス株式会社 | 金属配線形成方法 |
| JP2002184734A (ja) * | 2000-12-19 | 2002-06-28 | Tokuyama Corp | 半導体装置の製造方法 |
| US6861686B2 (en) * | 2003-01-16 | 2005-03-01 | Samsung Electronics Co., Ltd. | Structure of a CMOS image sensor and method for fabricating the same |
| US7215361B2 (en) * | 2003-09-17 | 2007-05-08 | Micron Technology, Inc. | Method for automated testing of the modulation transfer function in image sensors |
| JP4720089B2 (ja) * | 2004-02-18 | 2011-07-13 | パナソニック株式会社 | 半導体装置の配線の形成方法 |
| KR100687102B1 (ko) * | 2005-03-30 | 2007-02-26 | 삼성전자주식회사 | 이미지 센서 및 그 제조 방법. |
| JP2007317682A (ja) * | 2006-05-23 | 2007-12-06 | Renesas Technology Corp | 半導体装置の製造方法 |
| KR100791336B1 (ko) * | 2006-08-10 | 2008-01-07 | 삼성전자주식회사 | 이미지 센서 제조 방법 |
| JP5092379B2 (ja) | 2006-12-07 | 2012-12-05 | ソニー株式会社 | 固体撮像装置及びその製造方法並びに撮像装置 |
| JP2009124053A (ja) * | 2007-11-16 | 2009-06-04 | Canon Inc | 光電変換装置及びその製造方法 |
| JP4743296B2 (ja) | 2008-11-17 | 2011-08-10 | ソニー株式会社 | 固体撮像装置、および、その製造方法、カメラ |
| JP2010153414A (ja) | 2008-12-24 | 2010-07-08 | Sony Corp | 固体撮像装置、固体撮像装置の製造方法および電子機器 |
| JP5428400B2 (ja) | 2009-03-04 | 2014-02-26 | ソニー株式会社 | 固体撮像装置、および、その製造方法、電子機器 |
-
2012
- 2012-10-29 JP JP2012238069A patent/JP6087107B2/ja not_active Expired - Fee Related
-
2013
- 2013-10-28 US US14/065,215 patent/US9165976B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014090021A (ja) | 2014-05-15 |
| US9165976B2 (en) | 2015-10-20 |
| US20140120652A1 (en) | 2014-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104425531B (zh) | 半导体器件及其制造方法 | |
| US8987852B2 (en) | Solid-state image pickup apparatus, image pickup system including solid-state image pickup apparatus, and method for manufacturing solid-state image pickup apparatus | |
| JP6083930B2 (ja) | 光電変換装置および撮像システム、光電変換装置の製造方法 | |
| US20170365631A1 (en) | Semiconductor device and method of manufacturing same | |
| JP5241902B2 (ja) | 半導体装置の製造方法 | |
| CN102637712B (zh) | 半导体装置及其制造方法 | |
| US20080036024A1 (en) | Image sensors and methods of manufacturing the same | |
| JP2011527829A (ja) | 裏面トレンチを有する裏面照射型イメージセンサ | |
| TW201201368A (en) | Semiconductor apparatus, method of manufacturing semiconductor apparatus, method of designing semiconductor apparatus, and electronic machine | |
| TW201322434A (zh) | 裝置及半導體影像感測元件與其形成方法 | |
| JP2011198966A (ja) | 固体撮像装置及びその製造方法 | |
| JP6246664B2 (ja) | 半導体装置の製造方法 | |
| KR20070069833A (ko) | 씨모스 이미지 센서 및 그 제조방법 | |
| JP2010212536A (ja) | 固体撮像装置の製造方法 | |
| US20200035740A1 (en) | Method of manufacturing solid-state image sensor, solid-state image sensor, and camera | |
| KR20150139772A (ko) | 반도체장치 | |
| JP2019021660A (ja) | 光電変換装置、光電変換装置を備えた機器、光電変換装置の製造方法 | |
| US20190096946A1 (en) | Imaging apparatus, method of manufacturing the same, and device | |
| JP6087107B2 (ja) | 半導体装置の製造方法 | |
| JP2017216480A (ja) | 半導体装置およびその製造方法 | |
| JP2016111202A (ja) | 半導体装置の製造方法および半導体装置 | |
| US20170084658A1 (en) | Semiconductor device and manufacturing method thereof | |
| US9490294B2 (en) | Method of manufacturing semiconductor device | |
| JP2015023150A (ja) | 半導体装置の製造方法 | |
| JP2013162077A (ja) | 固体撮像装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150811 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160628 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160826 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170117 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170201 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6087107 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |