KR102513483B1 - 이미지 센서 및 그 제조방법 - Google Patents
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Abstract
본 기술은 이미지 센서에 관한 것으로, 실시예에 따른 이미지 센서는 기판상에 형성되고 제1돌출부를 포함하는 제1전송게이트; 상기 기판상에 형성되어 상기 제1전송게이트와 이웃하고, 제2돌출부를 포함하는 제2전송게이트; 및 상기 기판에 형성되어 일부가 상기 제1전송게이트 및 상기 제2전송게이트와 중첩되는 플로팅디퓨전을 포함할 수 있고, 상기 제1돌출부와 상기 제2돌출부는 서로 마주볼 수 있다.
Description
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 이미지 센서 및 그 제조방법에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 집적도 및 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
본 발명의 실시예는 성능이 향상된 이미지 센서 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 실시예에 따른 이미지 센서는 기판상에 형성되고 제1돌출부를 포함하는 제1전송게이트; 상기 기판상에 형성되어 상기 제1전송게이트와 이웃하고, 제2돌출부를 포함하는 제2전송게이트; 및 상기 기판에 형성되어 일부가 상기 제1전송게이트 및 상기 제2전송게이트와 중첩되는 플로팅디퓨전을 포함하고, 상기 제1돌출부와 상기 제2돌출부는 서로 마주볼 수 있다.
또한, 실시예에 따른 이미지 센서는 상기 제1전송게이트 측벽 및 상기 제2전송게이트 측벽에 형성된 스페이서를 더 포함할 수 있다. 상기 스페이서는 상기 제1돌출부와 상기 제2돌출부 사이를 매립하는 형태를 가질 수 있다.
상기 제1돌출부 및 상기 제2돌출부는 상기 플로팅디퓨전과 중첩될 수 있다. 상기 제1전송게이트는 갭을 갖고 상기 제2전송게이트와 이웃하고, 상기 갭은 상기 제1돌출부가 형성되지 않은 제1전송게이트와 상기 제2돌출부가 형성되지 않은 제2전송게이트 사이의 간격으로 상기 스페이서 두께의 2배보다 더 클 수 있다. 상기 플로팅디퓨전은, 상기 기판에 형성된 제1확산영역; 및 상기 제1확산영역과 동일한 도전형을 갖되, 상기 제1확산영역보다 큰 불순물 도핑농도를 갖도록 상기 제1확산영역 내에 형성된 제2확산영역을 포함할 수 있다. 상기 제1확산영역은 상기 제2확산영역의 측면 및 저면을 둘러싸는 형태를 가질 수 있다. 상기 제1돌출부 및 상기 제2돌출부는 상기 제1확산영역과 중첩될 수 있다. 상기 제1확산영역과 상기 제2확산영역이 접하는 경계면은 실질적으로 상기 스페이서의 측벽에 정렬될 수 있다.
본 발명의 실시예에 따른 이미지 센서는 기판상에 형성되고 제1돌출부 및 제3돌출부를 포함하는 제1전송게이트; 상기 기판상에 형성되어 상기 제1전송게이트와 이웃하고, 제2돌출부 및 제4돌출부를 포함하는 제2전송게이트; 및 상기 기판에 형성되어 일부가 상기 제1전송게이트 및 상기 제2전송게이트와 중첩되는 플로팅디퓨전을 포함하고, 상기 제1돌출부 및 상기 제2돌출부는 상기 플로팅디퓨전과 중첩될 수 있다.
또한, 실시예에 따른 이미지 센서는 상기 제1전송게이트 측벽 및 상기 제2전송게이트 측벽에 형성된 스페이서를 더 포함할 수 있다. 상기 스페이서는 상기 제1돌출부 내지 상기 제4돌출부 사이를 매립하는 형태를 가질 수 있다.
또한, 실시예에 따른 이미지 센서는 상기 기판에 형성되고 각각 상기 제1전송게이트 및 상기 제2전송게이트에 중첩되는 제1영역을 포함하는 제1광전변환소자 및 제2광전변환소자; 및 상기 제1영역을 제외한 나머지 제2영역에 대응하도록 상기 제1광전변환소자 및 상기 제2광전변환소자 내에 각각 형성된 피닝층을 더 포함할 수 있다. 상기 기판은 제1면 및 상기 제1면에 대향하는 제2면을 갖고, 상기 제1전송게이트 및 상기 제2전송게이트는 상기 기판의 제1면 상에 형성되며, 상기 피닝층은 상기 기판의 제1면에 접할 수 있다. 상기 제1전송게이트는 제1측벽을 포함하고, 상기 제1돌출부 및 상기 제3돌출부는 각각 상기 제1측벽의 일측 끝단 및 타측 끝단에 위치할 수 있고, 상기 제2전송게이트는 상기 제1전송게이트의 제1측벽과 마주보는 제2측벽을 포함하고, 상기 제2돌출부 및 상기 제4돌출부는 상기 제2측벽의 일측 끝단 및 타측 끝단에 위치할 수 있다.
상기 제1돌출부와 상기 제2돌출부가 서로 마주보고, 상기 제3돌출부와 상기 제4돌출부가 서로 마주볼 수 있다. 상기 제1전송게이트는 갭을 갖고 상기 제2전송게이트와 이웃하고, 상기 갭은 상기 제1돌출부 및 상기 제3돌출부가 형성되지 않은 제1전송게이트와 상기 제2돌출부 및 상기 제4돌출부가 형성되지 않은 제2전송게이트 사이의 간격으로 상기 스페이서 두께의 2배보다 더 클 수 있다. 상기 플로팅디퓨전은, 상기 기판에 형성된 제1확산영역; 및 상기 제1확산영역과 동일한 도전형을 갖되, 상기 제1확산영역보다 큰 불순물 도핑농도를 갖도록 상기 제1확산영역 내에 형성된 제2확산영역을 포함할 수 있다. 상기 제1확산영역은 상기 제2확산영역의 측면 및 저면을 둘러싸는 형태를 가질 수 있다. 상기 제1돌출부 및 상기 제2돌출부는 상기 제1확산영역과 중첩될 수 있다. 상기 제1확산영역과 상기 제2확산영역이 접하는 경계면은 실질적으로 상기 스페이서의 측벽에 정렬될 수 있다.
본 발명의 실시예에 따른 이미지 센서는 기판에 형성된 플로팅디퓨전; 일부가 상기 플로팅디퓨전과 중첩되도록 상기 기판상에 형성된 제1전송게이트 및 제2전송게이트; 및 상기 플로팅디퓨전과 중첩되도록 상기 기판상에 형성되고 상기 제1전송게이트와 상기 제2전송게이트 사이에 위치하는 제1더미패턴를 포함할 수 있다.
또한, 실시예에 따른 이미지 센서는 상기 제1전송게이트 측벽, 상기 제2전송게이트 측벽 및 상기 제1더미패턴 측벽에 형성된 스페이서를 더 포함할 수 있다. 상기 스페이서는 상기 제1전송게이트와 상기 제1더미패턴 사이 및 상기 제2전송게이트와 상기 제1더미패턴 사이를 매립하는 형태를 가질 수 있다.
또한, 실시예에 따른 이미지 센서는 상기 기판상에 형성되고 상기 제1전송게이트와 상기 제2전송게이트 사이에 위치하는 제2더미패턴; 상기 제1전송게이트 측벽, 상기 제2전송게이트 측벽, 상기 제1더미패턴 측벽 및 상기 제2더미패턴의 측벽에 형성된 스페이서; 상기 기판에 형성되고 각각 상기 제1전송게이트 및 상기 제2전송게이트에 중첩되는 제1영역을 포함하는 제1광전변환소자 및 제2광전변환소자; 및 상기 제1영역을 제외한 나머지 제2영역에 대응하도록 상기 제1광전변환소자 및 상기 제2광전변환소자 내에 각각 형성된 피닝층을 더 포함할 수 있다. 상기 기판은 제1면 및 상기 제1면에 대향하는 제2면을 갖고, 상기 제1전송게이트 및 상기 제2전송게이트는 상기 기판의 제1면 상에 형성되며, 상기 피닝층은 상기 기판의 제1면에 접할 수 있다. 상기 제1전송게이트 및 상기 제2전송게이트는 각각 마주보는 제1측벽 및 제2측벽을 포함하고, 상기 제1더미패턴은 상기 제1측벽 및 상기 제2측벽의 일측 끝단에 위치하고, 상기 제2더미패턴은 상기 제1측벽 및 상기 제2측벽의 타측 끝단에 위치할 수 있다. 상기 스페이서는 상기 제1전송게이트와 상기 제1더미패턴 사이, 상기 제2전송게이트와 상기 제1더미패턴 사이, 상기 제1전송게이트와 상기 제2더미패턴 사이 및 상기 제2전송게이트와 상기 제2더미패턴 사이를 매립하는 형태를 가질 수 있다. 상기 제1전송게이트, 상기 제2전송게이트, 상기 제1더미패턴 및 상기 제2더미패턴은 게이트절연막과 게이트전극이 적층된 적층구조물을 포함할 수 있다.
상기 제1전송게이트는 갭을 갖고 상기 제2전송게이트와 이웃하고, 상기 갭은 상기 스페이서 두께의 2배보다 더 클 수 있다. 상기 플로팅디퓨전은, 상기 기판에 형성된 제1확산영역; 및 상기 제1확산영역과 동일한 도전형을 갖되, 상기 제1확산영역보다 큰 불순물 도핑농도를 갖도록 상기 제1확산영역 내에 형성된 제2확산영역을 포함할 수 있다. 상기 제1확산영역은 상기 제2확산영역의 측면 및 저면을 둘러싸는 형태를 가질 수 있다. 상기 제1더미패턴은 상기 제1확산영역과 중첩될 수 있다. 상기 제1확산영역과 상기 제2확산영역이 접하는 경계면은 실질적으로 상기 스페이서의 측벽에 정렬될 수 있다.
본 발명의 실시예에 따른 이미지 센서 제조방법은 기판상에 제1돌출부 및 제3돌출부를 포함하는 제1전송게이트 및 상기 제1전송게이트와 이웃하고 제2돌출부 및 제4돌출부를 갖는 제2전송게이트를 형성하는 단계; 제1오픈부를 갖는 제1마스크패턴을 이용한 1차 이온주입을 진행하여 일부가 상기 제1전송게이트 및 상기 제2전송게이트와 중첩되는 제1확산영역을 형성하는 단계; 상기 제1전송게이트 측벽 및 상기 제2전송게이트 측벽에 스페이서를 형성하는 단계; 및 상기 제1오픈부를 갖는 제1마스크패턴을 이용한 2차 이온주입을 진행하여 상기 제1확산영역 내에 제2확산영역을 형성하는 단계를 포함하고, 상기 제1돌출부는 상기 제2돌출부와 서로 마주보도록 형성하고, 상기 제3돌출부는 상기 제4돌출부와 서로 마주보도록 형성할 수 있다.
상기 제1전송게이트 및 상기 제2전송게이트를 형성하기 이전에, 상기 기판에 각각 상기 제1전송게이트 및 상기 제2전송게이트에 중첩되는 제1영역을 포함하는 제1광전변환소자 및 제2광전변환소자를 형성하는 단계를 더 포함할 수 있다. 상기 제2확산영역을 형성한 이후에, 제2오픈부를 갖는 제2마스크패턴을 이용한 이온주입을 진행하여 상기 제1영역을 제외한 나머지 제2영역에 대응하도록 상기 제1광전변환소자 및 상기 제2광전변환소자 내에 각각 피닝층을 형성하는 단계를 더 포함할 수 있다. 상기 제2오픈부는 상기 제1광전변환소자, 상기 제2광전변환소자, 상기 제1전송게이트 일부, 상기 제2전송게이트 일부, 상기 제3돌출부, 상기 제4돌출부 및 상기 스페이서를 노출시킬 수 있다.
상기 제1전송게이트는 제1측벽을 포함하고, 상기 제1돌출부 및 상기 제3돌출부는 각각 상기 제1측벽의 일측 끝단 및 타측 끝단에 위치할 수 있고, 상기 제2전송게이트는 상기 제1전송게이트의 제1측벽과 마주보는 제2측벽을 포함하고, 상기 제2돌출부 및 상기 제4돌출부는 상기 제2측벽의 일측 끝단 및 타측 끝단에 위치할 수 있다. 상기 1차 이온주입시 상기 제1오픈부는 상기 기판, 상기 제1전송게이트 일부, 상기 제2전송게이트 일부, 상기 제1돌출부 및 상기 제2돌출부를 노출시킬 수 있고, 상기 2차 이온주입시 상기 제1오픈부는 상기 제1확산영역, 상기 제1전송게이트 일부, 상기 제2전송게이트 일부, 상기 제1돌출부, 상기 제2돌출부 및 상기 스페이서를 노출시킬 수 있다. 상기 스페이서는 상기 제1돌출부와 상기 제2돌출부 사이 및 상기 제3돌출부와 상기 제4돌출부 사이를 매립하도록 형성할 수 있다. 상기 제1전송게이트는 갭을 갖고 상기 제2전송게이트와 이웃하고, 상기 갭은 상기 제1돌출부 및 상기 제3돌출부가 형성되지 않은 제1전송게이트와 상기 제2돌출부 및 상기 제4돌출부가 형성되지 않은 제2전송게이트 사이의 간격으로 상기 스페이서 두께의 2배보다 더 클 수 있다. 상기 제1확산영역은 상기 제2확산영역의 측면 및 저면을 둘러싸는 형태를 갖도록 형성할 수 있다. 상기 제1돌출부 및 상기 제2돌출부는 상기 제1확산영역과 중첩되도록 형성할 수 있다. 상기 제1확산영역과 상기 제2확산영역이 접하는 경계면은 실질적으로 상기 스페이서의 측벽에 정렬될 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 플로팅디퓨전이 서로 다른 불순물 도핑농도를 갖는 제1확산영역 및 제2확산영역을 포함하고, 제1확산영역이 제2확산영역의 측면 및 저면을 둘러싸는 형태를 가짐으로써, 플로팅디퓨전은 내부에서 접합누설이 발생하는 것을 방지할 수 있고, 플로팅디퓨전의 캐패시턴스 변동에 기인한 전환이득 감소를 방지할 수 있으며, 블루밍을 방지할 수 있다.
또한, 복수의 전송 게이트들 각각이 하나 이상의 돌출부를 구비함으로써, 자기정렬공정을 통해 형성된 플로팅디퓨전 및 피닝층을 제공할 수 있다. 자기정렬공정을 통해 형성된 플로팅디퓨전 및 피닝층은 이들의 형성공정시 광전변환소자 사이에 불필요한 불순물이 주입되는 것을 방지하여 각 단위픽셀들 간의 균일성을 향상시킬 수 있다.
또한, 기형성된 구조물을 자기정렬 마스크패턴으로 플로팅디퓨전 및 피닝층을 형성함으로써, 이들의 특성을 향상시킴과 동시에 마스크 오정렬에 기인한 특성 열화를 근본적으로 방지할 수 있다. 아울러, 마스크 재활용이 가능하기 때문에 생산비용을 절감할 수 있다.
도 1 내지 도 3은 본 발명의 제1실시예에 따른 이미지 센서를 도시한 도면.
도 4 내지 도 6은 본 발명의 제2실시예에 따른 이미지 센서를 도시한 도면.
도 7 내지 도 9는 본 발명의 제3실시예에 따른 이미지 센서를 도시한 도면.
도 10 내지 도 12는 본 발명의 제4실시예에 따른 이미지 센서를 도시한 도면.
도 13a 내지 도 13f, 도 14a 내지 도 14f 및 도 15a 내지 도 15f는 본 발명의 실시예에 따른 이미지 센서의 제조방법을 도시한 도면.
도 16은 본 발명의 실시예에 따른 이미지 센서를 개략적으로 도시한 블럭도.
도 17은 본 발명의 실시예에 따른 이미지 센서를 구비한 전자장치를 간략히 도시한 도면이다.
도 4 내지 도 6은 본 발명의 제2실시예에 따른 이미지 센서를 도시한 도면.
도 7 내지 도 9는 본 발명의 제3실시예에 따른 이미지 센서를 도시한 도면.
도 10 내지 도 12는 본 발명의 제4실시예에 따른 이미지 센서를 도시한 도면.
도 13a 내지 도 13f, 도 14a 내지 도 14f 및 도 15a 내지 도 15f는 본 발명의 실시예에 따른 이미지 센서의 제조방법을 도시한 도면.
도 16은 본 발명의 실시예에 따른 이미지 센서를 개략적으로 도시한 블럭도.
도 17은 본 발명의 실시예에 따른 이미지 센서를 구비한 전자장치를 간략히 도시한 도면이다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 도면을 참조하여 설명하기로 한다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1층이 제2층 상에 있거나 또는 기판상에 있는 경우, 제1층이 제2층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1층과 제2층 사이 또는 제1층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
후술하는 본 발명의 실시예는 성능이 향상된 이미지 센서 및 그 제조방법을 제공하기 위한 것이다. 여기서, 성능이 향상된 이미지 센서는 인접한 전송 게이트 사이에서 간섭(interference)이 발생하는 것을 방지함과 동시에 전환이득(Conversion gain)을 증가시킬 수 있는 이미지 센서를 의미할 수 있다. 이를 위해, 후술하는 실시예는 하나 이상의 돌출부를 갖는 전송 게이트를 구비하는 이미지 센서 및 그 제조방법을 제공할 수 있다. 또한, 후술하는 실시예는 돌출부를 갖는 전송 게이트 및 이들의 측벽에 형성된 스페이서를 이용한 자기정렬공정(Self-alignment process)을 통해 형성된 플로팅디퓨전을 포함하는 이미지 센서 및 그 제조방법을 제공할 수도 있다.
도 1 내지 도 3은 본 발명의 제1실시예에 따른 이미지 센서를 도시한 도면이다. 도 1은 픽셀블럭을 도시한 평면도이고, 도 2는 도 1에 도시된 Ⅰ-Ⅰ'절취선을 따라 도시한 단면도이다. 그리고, 도 3은 도 1에 도시된 Ⅱ-Ⅱ'절취선 및 Ⅲ-Ⅲ'절취선을 따라 도시한 단면도이다.
도 1 내지 도 3에 도시된 바와 같이, 제1실시예에 따른 이미지 센서는 픽셀 어레이(도 16의 도면부호 '100' 참조)를 포함할 수 있고, 픽셀 어레이는 매트릭스 구조로 배열된 복수의 픽셀블럭(110)들을 포함할 수 있다. 복수의 픽셀블럭(110)들 각각은 공유 픽셀 구조를 갖는 복수의 단위픽셀들(211~214)을 포함할 수 있다. 예를 들어, 복수의 픽셀블럭(110)들 각각은 4-공유 픽셀 구조(4-shared pixel structure)를 가질 수 있다. 구체적으로, 복수의 픽셀블럭(110)들 각각은 2×2 매트릭스 구조로 배열된 4개의 단위픽셀들(211~214)이 하나의 플로팅디퓨전(FD)을 공유하는 형태를 가질 수 있다. 따라서, 픽셀블럭(110)은 플로팅디퓨전(FD)을 공유하는 제1단위픽셀(211) 내지 제4단위픽셀(214)을 포함할 수 있다.
제1실시예에 따른 이미지 센서의 픽셀블럭(110)에서 복수의 단위픽셀들(211~214) 각각은 입사광에 응답하여 광전하를 생성하는 광전변환소자(PD, photoelectric conversion element), 광전변환소자(PD)에서 생성된 광전하를 임시로 저장하는 플로팅디퓨전(FD) 및 로우 드라이버(도 10의 도면부호 '150' 참조)로부터 전달된 전송신호에 응답하여 광전변환소자(PD)에서 생성된 광전하를 플로팅디퓨전(FD)으로 전달하는 전송 트랜지스터(transfer transistor)를 포함할 수 있다. 전송 트랜지스터는 기판(200)상에 형성되고, 양끝단이 각각 광전변환소자(PD)의 일부 및 플로팅디퓨전(FD) 일부와 중첩되는 전송 게이트(transfer gate)를 포함할 수 있다. 전송신호는 전송 게이트에 인가될 수 있고, 광전변환소자(PD) 및 플로팅디퓨전(FD)은 전송 트랜지스터의 소스 및 드레인으로 작용할 수 있다.
제1실시예에 따른 이미지 센서에서 픽셀블럭(110)은 제1면(S1) 및 제1면(S1)에 대향하는 제2면(S2)을 갖는 기판(200), 복수의 단위픽셀들(211~214) 각각에 대응하도록 기판(200)에 형성된 광전변환소자(PD), 광전변환소자(PD) 내에 형성된 피닝층(210), 기판(200)에 형성되어 인접한 광전변환소자(PD) 사이를 분리하는 소자분리구조물(202), 기판(200)에 형성된 웰(204) 및 웰(204)에 형성된 플로팅디퓨전(FD)을 포함할 수 있다.
기판(200)은 반도체 기판을 포함할 수 있다. 반도체 기판(200)은 단결정 상태(Single crystal state)일 수 있으며, 실리콘 함유 재료를 포함할 수 있다. 즉, 기판(200)은 단결정의 실리콘 함유 재료를 포함할 수 있다. 기판(200)은 씨닝공정(thinning process)을 통해 박막화된 기판이거나, 또는 에피텍셜 성장을 통해 형성된 에피층(Epi layer)을 포함하는 기판일 수도 있다. 예를 들어, 기판(200)은 씨닝공정을 통해 박막화된 벌크 실리콘 기판일 수 있다. 기판(200)에서 제1면(S1)은 전면(front-side)일 수 있고, 제2면(S2)은 후면(back-side)일 수 있다.
광전변환소자(PD)는 포토다이오드(photodiode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 광전변환소자(PD)로 포토다이오드(photodiode)를 사용할 수 있다. 구체적으로, 광전변환소자(PD)는 기판(200)에 형성되고 서로 상보적인 도전형을 갖는 제1불순물영역(216)과 제2불순물영역(218)이 수직방향으로 적층된 형태를 가질 수 있다. 제1불순물영역(216)은 P형 불순물영역일 수 있고, 제2불순물영역(218)은 N형 불순물영역일 수 있다. 여기서, 제1불순물영역(216)은 기판(200)의 제1면(S1)에 접할 수 있다. 제2불순물영역(218)이 제1불순물영역(216)보다 더 큰 두께를 가질 수 있다. 수직방향으로 제2불순물영역(218)은 균일한 도핑 프로파일을 갖거나, 전송 게이트에서 멀어질수록 불순물 도핑농도가 감소하는 프로파일을 가질 수 있다. 후자의 경우, 전송 게이트 방향으로 제2불순물영역(218) 내 전하의 이동이 용이하도록 하기 위함이다. 한편, 변형예로서, 광전변환소자(PD)는 복수의 제1불순물영역(216)들과 복수의 제2불순물영역(218)들 수직방향 또는 수평방향으로 번갈아 적층된 형태를 가질 수도 있다. 참고로, 수직방향은 기판(200)의 표면(S1, S2)과 직교하는 방향을 지칭할 수 있고, 수평방향은 기판(200)의 표면(S1, S2)과 평행한 방향을 지칭할 수 있다.
소자분리구조물(202)은 인접한 픽셀블럭(110)들 사이 및 인접한 단위픽셀들(211~214) 사이를 전기적으로 분리시키는 역할을 수행할 수 있다. 소자분리구조물(202)은 STI(Shallow Trench Isolation), DTI(Deep Trench Isolation), 전위장벽 또는 이들의 조합을 포함할 수 있다. 전위장벽은 기판(200)에 불순물을 주입하여 형성된 불순물영역을 포함할 수 있다. 예를 들어, 전위장벽은 기판(200)에 P형 불순물인 보론(Boron)을 주입하여 형성된 P형 불순물영역일 수 있다. 제1실시예에서는 소자분리구조물(202)이 전위장벽 즉, P형 불순물영역인 경우를 예시하였다.
광전변환소자(PD) 내에 형성된 피닝층(210)은 암전류(dark current) 발생을 방지하기 위한 것으로 P형 불순물영역을 포함할 수 있다. 피닝층(210)은 광전변환소자(PD)의 제1불순물영역(216) 내에 형성될 수 있으며, 기판(200)의 제1면(S1)에 접할 수 있다. 피닝층(210)의 두께는 광전변환소자(PD)의 제1불순물영역(216) 두께보다 작을 수 있다. 광전변환소자(PD)의 제1불순물영역(216)과 피닝층(210)은 서로 동일한 도전형을 갖되, 피닝층(210)의 불순물 도핑농도가 제1불순물영역(216)의 불순물 도핑농도보다 클 수 있다. 이는, 암전류 발생을 보다 효과적으로 방지하기 위함이다. 한편, 도면에 도시하지는 않았지만, 소자분리구조물(202)이 전위장벽 즉, P형 불순물영역인 경우에 피닝층(210)은 광전변환소자(PD)와 인접한 소자분리구조물(202)으로도 확장될 수 있다.
웰(204)은 플로팅디퓨전(FD)이 형성될 공간 및 전송 트랜지스터의 채널을 제공하기 위한 것으로, 도전형이 P형일 수 있다. 여기서, 소자분리구조물(202)이 전위장벽 즉, P형 불순물영역인 경우에, 웰(204)은 소자분리구조물(202)과 동일한 도전형을 갖되, 소자분리구조물(202)의 불순물 도핑농도보다 더 큰 불순물 도핑농도를 가질 수 있다. 웰(204)은 픽셀블럭(110) 내 센터에 위치할 수 있으며, 광전변환소자(PD)와 일부 중첩될 수 있다.
플로팅디퓨전(FD)은 픽셀블럭(110)의 센터에 위치할 수 있고, 웰(204) 내에 형성될 수 있다. 플로팅디퓨전(FD)은 웰(204)과 상보적인 도전형을 가질 수 있고, 서로 다른 불순물 도핑농도를 갖는 복수의 확산영역들(206, 208)을 포함할 수 있다. 예를 들어, 플로팅디퓨전(FD)의 도전형은 N형일 수 있고, 플로팅디퓨전(FD)은 웰(204) 내에 형성된 제1확산영역(206) 및 제1확산영역(206) 내에 형성된 제2확산영역(208)을 포함할 수 있다. 제1확산영역(206)은 제2확산영역(208)의 전기적 특성을 개선 및 보완하는 역할을 수행할 수 있다. 제1확산영역(206) 및 제2확산영역(208)은 서로 동일한 도전형을 갖되, 제2확산영역(208)의 불순물 도핑농도가 제1확산영역(206)의 불순물 도핑농도보다 더 클 수 있다. 제1확산영역(206)은 제2확산영역(208)의 측면 및 저면을 둘러싸는 형태를 가질 수 있다. 제1확산영역(206)의 면적은 제2확산영역(208)의 면적보다 더 클 수 있다. 수평방향으로 제1확산영역(206)의 끝단과 제2확산영역(208)의 끝단 사이의 간격은 일정할 수 있다. 그리고, 제2확산영역(208)의 측벽 즉, 제1확산영역(206)과 제2확산영역(208)이 접하는 경계면은 복수의 전송 게이트들(TG1~TG4) 측벽에 형성된 스페이서(220)와 정렬될 수 있다.
상술한 구조를 갖는 플로팅디퓨전(FD)은 내부에서 접합누설(junction leakage)이 발생하는 것을 방지할 수 있고, 플로팅디퓨전(FD)의 캐패시턴스 변동(variance)에 기인한 전환이득 감소를 방지할 수 있다. 또한, 플로팅디퓨전(FD)은 제2확산영역(208)을 둘러싸는 제1확산영역(206)을 구비함으로써, 인접한 단위픽셀들(211~214) 사이의 블루밍(blooming)을 방지할 수 있다. 참고로, 광전변환소자(PD)의 캐패시턴스를 초과하는 잉여 광전하가 생성되었을 때, 광전변환소자(PD)와 플로팅디퓨전(FD) 사이의 전위장벽이 인접한 광전변환소자(PD) 사이의 전위장벽 보다 낮을 경우, 잉여 광전하는 플로팅디퓨전(FD)으로 흐르기 때문에 블루밍이 발생하지 않는다. 그러나, 광전변환소자(PD)와 플로팅디퓨전(FD) 사이의 전위장벽이 인접한 광전변환소자(PD) 사이의 전위장벽 보다 높을 경우, 잉여 광전하가 인접한 광전변환소자(PD)로 넘어가서 블루밍이 발생하는 문제점이 있다. 이를 방지하고자, 광전변환소자(PD)와 플로팅디퓨전(FD) 사이의 전위장벽을 낮추게되면 광전변환소자(PD)의 리니어 웰 캐패시턴스(Linear Well Capacitance; LWC)가 감소하는 문제점이 발생한다. 그러나, 제1실시예에 따른 플로팅디퓨전(FD)은 제1확산영역(206)이 광전변환소자(PD)와 제2확산영역(208) 사이에 아주 작은 누설경로(leakage path)를 제공하기 때문에 광전변환소자(PD)의 리니어 웰(204) 캐패시턴스가 감소하는 것을 방지함과 동시에 잉여 광전하를 플로팅디퓨전(FD)으로 흐르게하여 블루밍을 방지할 수 있다.
제1실시예에 따른 이미지 센서에서 픽셀블럭(110)은 복수의 단위픽셀들(211~214) 각각에 대응하도록 기판(200)의 제2면(S2)상에 형성된 색분리소자(230, color seperation element) 및 색분리소자(230) 상에 형성된 집광소자(240, light focusing elements)을 포함할 수 있다. 색분리소자(230)는 컬러필터를 포함할 수 있다. 집광소자(240)는 디지털 렌즈(digital lens) 또는 반구형 렌즈(hemispherical lens)를 포함할 수 있다.
제1실시예에 따른 이미지 센서에서 픽셀블럭(110)은 복수의 단위픽셀들(211~214) 각각에 대응하도록 기판(200)상에 형성되고, 각각 하나 이상의 돌출부를 포함하는 복수의 전송 게이트들(TG1~TG4) 및 이들의 측벽에 형성된 스페이서(220)를 포함할 수 있다.
스페이서(220)는 복수의 전송 게이트들(TG1~TG4) 측벽 및 복수의 전송 게이트들(TG1~TG4) 각각에 형성된 하나 이상의 돌출부 측벽에 형성될 수 있다. 스페이서(220)는 균일한 두께(또는 선폭, W4)을 가질 수 있다. 스페이서(220)는 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 스페이서(220)는 플로팅디퓨전(FD) 형성공정시 자기정렬 마스크패턴으로 이용될 수 있다.
복수의 전송 게이트들(TG1~TG4)은 제1전송게이트(TG1) 내지 제4전송게이트(TG4)를 포함할 수 있다. 제1전송게이트(TG1) 내지 제4전송게이트(TG4)는 픽셀블럭(110)에서 플로팅디퓨전(FD)을 시계방향으로 둘러싸는 형태를 가질 수 있다. 즉, 픽셀블럭(110)에서 제1전송게이트(TG1), 제2전송게이트(TG2), 제3전송게이트(TG3) 및 제4전송게이트(TG4)는 각각 좌측 상단, 우측 상단, 우측 하단 및 좌측 하단에 위치할 수 있다. 복수의 전송 게이트들(TG1~TG4) 각각은 게이트절연막(222) 및 게이트전극(224)이 순차적으로 적층된 적층구조물일 수 있다. 게이트절연막(222)은 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 게이트전극(224)은 도전성 반도체물질, 금속을 포함하는 도전물질 또는 이들의 조합을 포함할 수 있다.
복수의 전송 게이트들(TG1~TG4) 각각은 복수의 측벽들(SW1, SW2)을 가질 수 있다. 그리고, 복수의 전송 게이트들(TG1~TG4) 각각은 복수의 측벽들(SW1, SW2) 중 어느 하나의 측벽에 접하는 하나 이상의 돌출부를 포함할 수 있다. 여기서, 어느 하나의 측벽에 접하는 돌출부가 둘 이상일 때, 적어도 어느 하나의 돌출부는 플로팅디퓨전(FD)과 중첩될 수 있다. 이는, 돌출부를 이용한 자기정렬공정을 통해 플로팅디퓨전(FD)을 형성하기 위함이다. 자기정렬공정을 통해 형성된 플로팅디퓨전(FD)은 복수의 단위픽셀들(211~214) 각각에서 제2확산영역(208)과 광전변환소자(PD) 사이의 균일한 거리를 제공할 수 있다. 즉, 균일한 전송 트랜지스터의 채널길이를 제공할 수 있다. 또한, 플로팅디퓨전(FD) 형성공정시 인접한 광전변환소자(PD) 사이에 불필요한 불순물 이온주입을 차단할 수 있다. 이를 통해, 이미지 센서의 동작특성을 향상시킬 수 있다. 특히, 각 단위픽셀들(211~214) 간의 균일성을 향상시킬 수 있다.
구체적으로, 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각은 제1측벽(SW1) 및 제2측벽(SW2)을 가질 수 있다. 또한, 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각은 제1측벽(SW1)에 접하는 제1돌출부(P1)를 포함할 수 있고, 제2측벽(SW2)에 접하는 제2돌출부(P2)를 포함할 수 있다. 제1돌출부(P1) 및 제2돌출부(P2)는 플로팅디퓨전(FD)과 중첩될 수 있다. 구체적으로, 제1돌출부(P1) 및 제2돌출부(P2)는 플로팅디퓨전(FD)의 제1확산영역(206)과 중첩될 수 있다. 따라서, 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각에서 제1돌출부(P1) 및 제2돌출부(P2)는 플로팅디퓨전(FD)의 제2확산영역(208) 형성공정을 위한 것일 수 있다. 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각에서 제1돌출부(P1) 및 제2돌출부(P2)는 전송 게이트 형성공정시 함께 형성된 것일 수 있다. 따라서, 제1돌출부(P1) 및 제2돌출부(P2)도 게이트절연막(222)과 게이트전극(224)이 순차적으로 적층된 적층구조물일 수 있다. 제1돌출부(P1) 및 제4돌출부(P2)의 평면형상은 사각형일 수 있으며, 디자인 룰(Design rule)에서 정의할 수 있는 최소선폭을 가질 수 있다. 이는, 제1돌출부(P1) 및 제2돌출부(P2) 기인하여 인접한 복수의 전송 게이트들(TG1~TG4) 사이에서 간섭이 발생하는 것을 방지하기 위함이다.
복수의 전송 게이트들(TG1~TG4) 각각은 제1갭(W1)을 갖고 서로 이웃할 수 있다. 즉, 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각은 제1갭(W1)을 갖고 서로 마주보는 제1측벽(SW1) 및 제2측벽(SW2)을 가질 수 있다. 예를 들어, 제1전송게이트(TG1)의 제1측벽(SW1)과 제2전송게이트(TG2)의 제2측벽(SW2)은 제1갭(W1)을 가지고 서로 마주볼 수 있다. 제2전송게이트(TG2)의 제1측벽(SW1)과 제3전송게이트(TG3)의 제2측벽(SW2)은 제1갭(W1)을 가지고 서로 마주볼 수 있다. 제3전송게이트(TG3)의 제1측벽(SW1)과 제4전송게이트(TG4)의 제2측벽(SW2)은 제1갭(W1)을 가지고 서로 마주볼 수 있다. 그리고, 제4전송게이트(TG4)의 제1측벽(SW1)과 제1전송게이트(TG1)의 제2측벽(SW2)은 제1갭(W1)을 가지고 서로 마주볼 수 있다. 제1갭(W1)은 제1돌출부(P1) 및 제2돌출부(P2)가 형성되지 않은 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 사이의 간격으로서, 이들 사이에서 간섭이 발생하는 것을 방지할 수 있는 크기를 가질 수 있다. 예를 들어, 제1갭(W1)은 스페이서(220) 두께(W4)의 두 배 보다 더 클 수 있다(W1 > 2×W4).
복수의 전송 게이트들(TG1~TG4) 각각에서 제1돌출부(P1)와 제2돌출부(P2)는 제2갭(W2)을 갖고 서로 마주볼 수 있다. 즉, 인접한 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각에서 제1돌출부(P1) 및 제2돌출부(P2)는 제2갭(W2)을 갖고 서로 마주볼 수 있다. 예를 들어, 제1전송게이트(TG1)의 제1돌출부(P1)는 제2전송게이트(TG2)의 제2돌출부(P2)와 제2갭(W2)을 갖고 서로 마주볼 수 있다. 제2전송게이트(TG2)의 제1돌출부(P1)는 제3전송게이트(TG3)의 제2돌출부(P2)와 제2갭(W2)을 갖고 서로 마주볼 수 있다. 제3전송게이트(TG3)의 제1돌출부(P1)는 제4전송게이트(TG4)의 제2돌출부(P2)와 제2갭(W2)을 갖고 서로 마주볼 수 있다. 그리고, 제4전송게이트(TG4)의 제1돌출부(P1)는 제1전송게이트(TG1)의 제2돌출부(P2)와 제2갭(W2)을 갖고 서로 마주볼 수 있다. 제2갭(W2)은 제1갭(W1)보다 작을 수 있다(W2 < W1). 제1돌출부(P1) 측벽 및 제2돌출부(P2)의 측벽에 형성된 스페이서(220)는 제2갭(W2)을 매립하는 형태를 가질 수 있다. 제1돌출부(P1), 제2돌출부(P2) 및 제2갭(W2)을 매립하는 스페이서(220)는 플로팅디퓨전(FD) 형성공정시 자기정렬 마스크패턴으로 사용될 수 있다.
한편, 변형예로서, 제2갭(W2)에서 제1돌출부(P1)의 측벽에 형성된 스페이서(220)는 제2돌출부(P2)의 측벽에 형성된 스페이서(220)와 매우 인접할 수 있다. 즉, 이들 사이의 간격이 매우 협소한 형태로서 제1돌출부(P1)의 측벽에 형성된 스페이서(220) 및 제2돌출부(P2)의 측벽에 형성된 스페이서(220)는 제2갭(W2)을 매립하지 않을 수도 있다. 이 경우에도, 제1돌출부(P1)의 측벽에 형성된 스페이서(220)와 제2돌출부(P2)의 측벽에 형성된 스페이서(220) 사이의 간격이 매우 협소하기 때문에 제1실시예와 마찬가지로 플로팅디퓨전(FD) 형성공정시 자기정렬 마스크패턴으로 사용될 수 있다.
상술한 바와 같이, 제1실시예에 따른 이미지 센서는 플로팅디퓨전(FD)이 서로 다른 불순물 도핑농도를 갖는 제1확산영역(206) 및 제2확산영역(208)을 포함하고, 제1확산영역(206)이 제2확산영역(208)의 측면 및 저면을 둘러싸는 형태를 가짐으로써, 플로팅디퓨전(FD)은 내부에서 접합누설이 발생하는 것을 방지할 수 있고, 플로팅디퓨전(FD)의 캐패시턴스 변동에 기인한 전환이득 감소를 방지할 수 있으며, 블루밍을 방지할 수 있다.
또한, 복수의 전송 게이트들(TG1~TG4) 각각이 하나 이상의 돌출부를 구비함으로써, 자기정렬공정을 통해 형성된 플로팅디퓨전(FD)을 제공할 수 있다. 자기정렬공정을 통해 형성된 플로팅디퓨전(FD)은 이들의 형성공정시 광전변환소자(PD) 사이에 불필요한 불순물이 주입되는 것을 방지하여 각 단위픽셀들(211~214) 간의 균일성을 향상시킬 수 있다.
도 4 내지 도 6은 본 발명의 제2실시예에 따른 이미지 센서를 도시한 도면이다. 도 4는 픽셀블럭을 도시한 평면도이고, 도 5는 도 4에 도시된 Ⅰ-Ⅰ'절취선을 따라 도시한 단면도이다. 그리고, 도 6은 도 4에 도시된 Ⅱ-Ⅱ'절취선 및 Ⅲ-Ⅲ'절취선을 따라 도시한 단면도이다. 이하, 설명의 편의를 위해 제1실시예와 동일한 구성에 대해서는 동일한 도면부호를 사용하고, 상세한 설명은 생략하기로 한다.
도 4 내지 도 6에 도시된 바와 같이, 제2실시예에 따른 이미지 센서는 제1실시예에 따른 이미지 센서 대비 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각에서 제1측벽(SW1)에 접하는 제3돌출부(P3) 및 제2측벽(SW2)에 접하는 제4돌출부(P4)를 더 포함할 수 있다.
구체적으로, 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각은 제1측벽(SW1) 및 제2측벽(SW2)을 가질 수 있다. 또한, 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각은 제1측벽(SW1)에 접하는 제1돌출부(P1) 및 제3돌출부(P3)를 포함할 수 있고, 제2측벽(SW2)에 접하는 제2돌출부(P2) 및 제4돌출부(P4)를 포함할 수 있다. 제1돌출부(P1) 및 제3돌출부(P3)는 각각 제1측벽(SW1)에서 일측 끝단 및 타측 끝단에 위치할 수 있고, 제1돌출부(P1)가 플로팅디퓨전(FD)과 중첩될 수 있다. 제2돌출부(P2) 및 제4돌출부(P4)는 각각 제2측벽(SW2)에서 일측 끝단 및 타측 끝단에 위치할 수 있고, 제2돌출부(P2)가 플로팅디퓨전(FD)과 중첩될 수 있다. 구체적으로, 제1돌출부(P1) 및 제2돌출부(P2)는 플로팅디퓨전(FD)의 제1확산영역(206)과 중첩될 수 있다. 따라서, 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각에서 제1돌출부(P1) 및 제2돌출부(P2)는 플로팅디퓨전(FD)의 제2확산영역(208) 형성공정을 위한 것일 수 있다. 그리고, 제3돌출부(P3) 및 제4돌출부(P4)는 광전변환소자(PD) 사이 소자분리구조물(202)과 중첩될 수 있다. 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각에서 제3돌출부(P3) 및 제4돌출부(P4)는 피닝층(210) 형성공정을 위한 것일 수 있다.
제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각에서 제1돌출부(P1) 내지 제4돌출부(P4)는 전송 게이트 형성공정시 함께 형성된 것일 수 있다. 따라서, 제1돌출부(P1) 내지 제4돌출부(P4)도 게이트절연막(222)과 게이트전극(224)이 순차적으로 적층된 적층구조물일 수 있다. 제1돌출부(P1) 내지 제4돌출부(P4)의 평면형상은 사각형일 수 있으며, 디자인 룰(Design rule)에서 정의할 수 있는 최소선폭을 가질 수 있다. 이는, 제1돌출부(P1) 내지 제4돌출부(P4) 기인하여 인접한 복수의 전송 게이트들(TG1~TG4) 사이에서 간섭이 발생하는 것을 방지하기 위함이다.
복수의 전송 게이트들(TG1~TG4) 각각은 제1갭(W1)을 갖고 서로 이웃할 수 있다. 즉, 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각은 제1갭(W1)을 갖고 서로 마주보는 제1측벽(SW1) 및 제2측벽(SW2)을 가질 수 있다. 예를 들어, 제1전송게이트(TG1)의 제1측벽(SW1)과 제2전송게이트(TG2)의 제2측벽(SW2)은 제1갭(W1)을 가지고 서로 마주볼 수 있다. 제2전송게이트(TG2)의 제1측벽(SW1)과 제3전송게이트(TG3)의 제2측벽(SW2)은 제1갭(W1)을 가지고 서로 마주볼 수 있다. 제3전송게이트(TG3)의 제1측벽(SW1)과 제4전송게이트(TG4)의 제2측벽(SW2)은 제1갭(W1)을 가지고 서로 마주볼 수 있다. 그리고, 제4전송게이트(TG4)의 제1측벽(SW1)과 제1전송게이트(TG1)의 제2측벽(SW2)은 제1갭(W1)을 가지고 서로 마주볼 수 있다. 제1갭(W1)은 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 사이의 간격으로서, 이들 사이에서 간섭이 발생하는 것을 방지할 수 있는 크기를 가질 수 있다. 예를 들어, 제1갭(W1)은 스페이서(220) 두께(W4)의 두 배 보다 더 클 수 있다(W1 > 2×W4).
복수의 전송 게이트들(TG1~TG4) 각각에서 제3돌출부(P3)와 제4돌출부(P4)는 제3갭(W3)을 갖고 서로 마주볼 수 있다. 즉, 인접한 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각에서 제3돌출부(P3) 및 제4돌출부(P4)는 제3갭(W3)을 갖고 서로 마주볼 수 있다. 예를 들어, 제1전송게이트(TG1)의 제3돌출부(P3)는 제2전송게이트(TG2)의 제4돌출부(P4)와 제3갭(W3)을 갖고 서로 마주볼 수 있다. 제2전송게이트(TG2)의 제3돌출부(P3)는 제3전송게이트(TG3)의 제4돌출부(P4)와 제3갭(W3)을 갖고 서로 마주볼 수 있다. 제3전송게이트(TG3)의 제3돌출부(P3)는 제4전송게이트(TG4)의 제4돌출부(P4)와 제3갭(W3)을 갖고 서로 마주볼 수 있다. 그리고, 제4전송게이트(TG4)의 제3돌출부(P3)는 제1전송게이트(TG1)의 제4돌출부(P4)와 제3갭(W3)을 갖고 서로 마주볼 수 있다. 제3갭(W3)은 제1갭(W1)보다 작을 수 있다(W2 < W1). 그리고, 제3갭(W3)은 실질적으로 제2갭(W2)과 동일한 크기를 가질 수 있다(W3 = W2). 제3돌출부(P3) 측벽 및 제4돌출부(P4)의 측벽에 형성된 스페이서(220)는 제3갭(W3)을 매립하는 형태를 가질 수 있다. 제3돌출부(P3), 제4돌출부(P4) 및 제3갭(W3)을 매립하는 스페이서(220)는 피닝층(210) 형성공정시 자기정렬 마스크패턴으로 사용될 수 있다.
한편, 변형예로서, 제3갭(W3)에서 제3돌출부(P3)의 측벽에 형성된 스페이서(220)는 제4돌출부(P4)의 측벽에 형성된 스페이서(220)와 매우 인접할 수 있다. 즉, 이들 사이의 간격이 매우 협소한 형태로서 제3돌출부(P3)의 측벽에 형성된 스페이서(220) 및 제4돌출부(P4)의 측벽에 형성된 스페이서(220)는 제3갭(W3)을 매립하지 않을 수도 있다. 이 경우에도, 제3돌출부(P3)의 측벽에 형성된 스페이서(220)와 제4돌출부(P4)의 측벽에 형성된 스페이서(220) 사이의 간격이 매우 협소하기 때문에 제1실시예와 마찬가지로 피닝층(210) 형성공정시 자기정렬 마스크패턴으로 사용될 수 있다.
제2실시예에 따른 이미지 센서는 플로팅디퓨전(FD)이 서로 다른 불순물 도핑농도를 갖는 제1확산영역(206) 및 제2확산영역(208)을 포함하고, 제1확산영역(206)이 제2확산영역(208)의 측면 및 저면을 둘러싸는 형태를 가짐으로써, 플로팅디퓨전(FD)은 내부에서 접합누설이 발생하는 것을 방지할 수 있고, 플로팅디퓨전(FD)의 캐패시턴스 변동에 기인한 전환이득 감소를 방지할 수 있으며, 블루밍을 방지할 수 있다.
또한, 복수의 전송 게이트들(TG1~TG4) 각각이 하나 이상의 돌출부를 구비함으로써, 자기정렬공정을 통해 형성된 플로팅디퓨전(FD) 및 피닝층(210)을 제공할 수 있다. 자기정렬공정을 통해 형성된 플로팅디퓨전(FD) 및 피닝층(210)은 이들의 형성공정시 광전변환소자(PD) 사이에 불필요한 불순물이 주입되는 것을 방지하여 각 단위픽셀들(211~214) 간의 균일성을 향상시킬 수 있다.
도 7 내지 도 9는 본 발명의 제3실시예에 따른 이미지 센서를 도시한 도면이다. 도 7은 픽셀블럭을 도시한 평면도이고, 도 8은 도 7에 도시된 Ⅰ-Ⅰ'절취선을 따라 도시한 단면도이다. 그리고, 도 9는 도 7에 도시된 Ⅱ-Ⅱ'절취선 및 Ⅲ-Ⅲ'절취선을 따라 도시한 단면도이다.
도 7 내지 도 9에 도시된 바와 같이, 제3실시예에 따른 이미지 센서는 픽셀 어레이(도 16의 도면부호 '100' 참조)를 포함할 수 있고, 픽셀 어레이는 매트릭스 구조로 배열된 복수의 픽셀블럭(110)들을 포함할 수 있다. 복수의 픽셀블럭(110)들 각각은 공유 픽셀 구조를 갖는 복수의 단위픽셀들(211~214)을 포함할 수 있다. 예를 들어, 복수의 픽셀블럭(110)들 각각은 4-공유 픽셀 구조(4-shared pixel structure)를 가질 수 있다. 구체적으로, 복수의 픽셀블럭(110)들 각각은 2×2 매트릭스 구조로 배열된 4개의 단위픽셀들(211~214)이 하나의 플로팅디퓨전(FD)을 공유하는 형태를 가질 수 있다. 따라서, 픽셀블럭(110)은 플로팅디퓨전(FD)을 공유하는 제1단위픽셀(211) 내지 제4단위픽셀(214)을 포함할 수 있다.
제3실시예에 따른 이미지 센서의 픽셀블럭(110)에서 복수의 단위픽셀들(211~214) 각각은 입사광에 응답하여 광전하를 생성하는 광전변환소자(PD, photoelectric conversion element), 광전변환소자(PD)에서 생성된 광전하를 임시로 저장하는 플로팅디퓨전(FD) 및 로우 드라이버(도 10의 도면부호 '150' 참조)로부터 전달된 전송신호에 응답하여 광전변환소자(PD)에서 생성된 광전하를 플로팅디퓨전(FD)으로 전달하는 전송 트랜지스터(transfer transistor)를 포함할 수 있다. 전송 트랜지스터는 기판(200)상에 형성되고, 양끝단이 각각 광전변환소자(PD)의 일부 및 플로팅디퓨전(FD) 일부와 중첩되는 전송 게이트(transfer gate)를 포함할 수 있다. 전송신호는 전송 게이트에 인가될 수 있고, 광전변환소자(PD) 및 플로팅디퓨전(FD)은 전송 트랜지스터의 소스 및 드레인으로 작용할 수 있다.
제3실시예에 따른 이미지 센서에서 픽셀블럭(110)은 제1면(S1) 및 제1면(S1)에 대향하는 제2면(S2)을 갖는 기판(200), 복수의 단위픽셀들(211~214) 각각에 대응하도록 기판(200)에 형성된 광전변환소자(PD), 광전변환소자(PD) 내에 형성된 피닝층(210), 기판(200)에 형성되어 인접한 광전변환소자(PD) 사이를 분리하는 소자분리구조물(202), 기판(200)에 형성된 웰(204) 및 웰(204)에 형성된 플로팅디퓨전(FD)을 포함할 수 있다.
기판(200)은 반도체 기판을 포함할 수 있다. 반도체 기판(200)은 단결정 상태(Single crystal state)일 수 있으며, 실리콘 함유 재료를 포함할 수 있다. 즉, 기판(200)은 단결정의 실리콘 함유 재료를 포함할 수 있다. 기판(200)은 씨닝공정(thinning process)을 통해 박막화된 기판이거나, 또는 에피텍셜 성장을 통해 형성된 에피층(Epi layer)을 포함하는 기판일 수도 있다. 예를 들어, 기판(200)은 씨닝공정을 통해 박막화된 벌크 실리콘 기판일 수 있다. 기판(200)에서 제1면(S1)은 전면(front-side)일 수 있고, 제2면(S2)은 후면(back-side)일 수 있다.
광전변환소자(PD)는 포토다이오드(photodiode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 광전변환소자(PD)로 포토다이오드(photodiode)를 사용할 수 있다. 구체적으로, 광전변환소자(PD)는 기판(200)에 형성되고 서로 상보적인 도전형을 갖는 제1불순물영역(216)과 제2불순물영역(218)이 수직방향으로 적층된 형태를 가질 수 있다. 제1불순물영역(216)은 P형 불순물영역일 수 있고, 제2불순물영역(218)은 N형 불순물영역일 수 있다. 여기서, 제1불순물영역(216)은 기판(200)의 제1면(S1)에 접할 수 있다. 제2불순물영역(218)이 제1불순물영역(216)보다 더 큰 두께를 가질 수 있다. 수직방향으로 제2불순물영역(218)은 균일한 도핑 프로파일을 갖거나, 전송 게이트에서 멀어질수록 불순물 도핑농도가 감소하는 프로파일을 가질 수 있다. 후자의 경우, 전송 게이트 방향으로 제2불순물영역(218) 내 전하의 이동이 용이하도록 하기 위함이다. 한편, 변형예로서, 광전변환소자(PD)는 복수의 제1불순물영역(216)들과 복수의 제2불순물영역(218)들 수직방향 또는 수평방향으로 번갈아 적층된 형태를 가질 수도 있다. 참고로, 수직방향은 기판(200)의 표면(S1, S2)과 직교하는 방향을 지칭할 수 있고, 수평방향은 기판(200)의 표면(S1, S2)과 평행한 방향을 지칭할 수 있다.
소자분리구조물(202)은 인접한 픽셀블럭(110)들 사이 및 인접한 단위픽셀들(211~214) 사이를 전기적으로 분리시키는 역할을 수행할 수 있다. 소자분리구조물(202)은 STI(Shallow Trench Isolation), DTI(Deep Trench Isolation), 전위장벽 또는 이들의 조합을 포함할 수 있다. 전위장벽은 기판(200)에 불순물을 주입하여 형성된 불순물영역을 포함할 수 있다. 예를 들어, 전위장벽은 기판(200)에 P형 불순물인 보론(Boron)을 주입하여 형성된 P형 불순물영역일 수 있다. 제1실시예에서는 소자분리구조물(202)이 전위장벽 즉, P형 불순물영역인 경우를 예시하였다.
광전변환소자(PD) 내에 형성된 피닝층(210)은 암전류(dark current) 발생을 방지하기 위한 것으로 P형 불순물영역을 포함할 수 있다. 피닝층(210)은 광전변환소자(PD)의 제1불순물영역(216) 내에 형성될 수 있으며, 기판(200)의 제1면(S1)에 접할 수 있다. 피닝층(210)의 두께는 광전변환소자(PD)의 제1불순물영역(216) 두께보다 작을 수 있다. 광전변환소자(PD)의 제1불순물영역(216)과 피닝층(210)은 서로 동일한 도전형을 갖되, 피닝층(210)의 불순물 도핑농도가 제1불순물영역(216)의 불순물 도핑농도보다 클 수 있다. 이는, 암전류 발생을 보다 효과적으로 방지하기 위함이다. 한편, 도면에 도시하지는 않았지만, 소자분리구조물(202)이 전위장벽 즉, P형 불순물영역인 경우에 피닝층(210)은 광전변환소자(PD)와 인접한 소자분리구조물(202)으로도 확장될 수 있다.
웰(204)은 플로팅디퓨전(FD)이 형성될 공간 및 전송 트랜지스터의 채널을 제공하기 위한 것으로, 도전형이 P형일 수 있다. 여기서, 소자분리구조물(202)이 전위장벽 즉, P형 불순물영역인 경우에, 웰(204)은 소자분리구조물(202)과 동일한 도전형을 갖되, 소자분리구조물(202)의 불순물 도핑농도보다 더 큰 불순물 도핑농도를 가질 수 있다. 웰(204)은 픽셀블럭(110) 내 센터에 위치할 수 있으며, 광전변환소자(PD)와 일부 중첩될 수 있다.
플로팅디퓨전(FD)은 픽셀블럭(110)의 센터에 위치할 수 있고, 웰(204) 내에 형성될 수 있다. 플로팅디퓨전(FD)은 웰(204)과 상보적인 도전형을 가질 수 있고, 서로 다른 불순물 도핑농도를 갖는 복수의 확산영역들(206, 208)을 포함할 수 있다. 예를 들어, 플로팅디퓨전(FD)의 도전형은 N형일 수 있고, 플로팅디퓨전(FD)은 웰(204) 내에 형성된 제1확산영역(206) 및 제1확산영역(206) 내에 형성된 제2확산영역(208)을 포함할 수 있다. 제1확산영역(206)은 제2확산영역(208)의 전기적 특성을 개선 및 보완하는 역할을 수행할 수 있다. 제1확산영역(206) 및 제2확산영역(208)은 서로 동일한 도전형을 갖되, 제2확산영역(208)의 불순물 도핑농도가 제1확산영역(206)의 불순물 도핑농도보다 더 클 수 있다. 제1확산영역(206)은 제2확산영역(208)의 측면 및 저면을 둘러싸는 형태를 가질 수 있다. 제1확산영역(206)의 면적은 제2확산영역(208)의 면적보다 더 클 수 있다. 수평방향으로 제1확산영역(206)의 끝단과 제2확산영역(208)의 끝단 사이의 간격은 일정할 수 있다. 그리고, 제2확산영역(208)의 측벽 즉, 제1확산영역(206)과 제2확산영역(208)이 접하는 경계면은 복수의 전송 게이트들(TG1~TG4) 측벽에 형성된 스페이서(220)와 정렬될 수 있다.
상술한 구조를 갖는 플로팅디퓨전(FD)은 내부에서 접합누설(junction leakage)이 발생하는 것을 방지할 수 있고, 플로팅디퓨전(FD)의 캐패시턴스 변동(variance)에 기인한 전환이득 감소를 방지할 수 있다. 또한, 플로팅디퓨전(FD)은 제2확산영역(208)을 둘러싸는 제1확산영역(206)을 구비함으로써, 인접한 단위픽셀들(211~214) 사이의 블루밍(blooming)을 방지할 수 있다. 참고로, 광전변환소자(PD)의 캐패시턴스를 초과하는 잉여 광전하가 생성되었을 때, 광전변환소자(PD)와 플로팅디퓨전(FD) 사이의 전위장벽이 인접한 광전변환소자(PD) 사이의 전위장벽 보다 낮을 경우, 잉여 광전하는 플로팅디퓨전(FD)으로 흐르기 때문에 블루밍이 발생하지 않는다. 그러나, 광전변환소자(PD)와 플로팅디퓨전(FD) 사이의 전위장벽이 인접한 광전변환소자(PD) 사이의 전위장벽 보다 높을 경우, 잉여 광전하가 인접한 광전변환소자(PD)로 넘어가서 블루밍이 발생하는 문제점이 있다. 이를 방지하고자, 광전변환소자(PD)와 플로팅디퓨전(FD) 사이의 전위장벽을 낮추게되면 광전변환소자(PD)의 리니어 웰 캐패시턴스(Linear Well Capacitance; LWC)가 감소하는 문제점이 발생한다. 그러나, 제2실시예에 따른 플로팅디퓨전(FD)은 제1확산영역(206)이 광전변환소자(PD)와 제2확산영역(208) 사이에 아주 작은 누설경로(leakage path)를 제공하기 때문에 광전변환소자(PD)의 리니어 웰(204) 캐패시턴스가 감소하는 것을 방지함과 동시에 잉여 광전하를 플로팅디퓨전(FD)으로 흐르게하여 블루밍을 방지할 수 있다.
제3실시예에 따른 이미지 센서에서 픽셀블럭(110)은 복수의 단위픽셀들(211~214) 각각에 대응하도록 기판(200)의 제2면(S2)상에 형성된 색분리소자(230, color seperation element) 및 색분리소자(230) 상에 형성된 집광소자(240, light focusing elements)을 포함할 수 있다. 색분리소자(230)는 컬러필터를 포함할 수 있다. 집광소자(240)는 디지털 렌즈(digital lens) 또는 반구형 렌즈(hemispherical lens)를 포함할 수 있다.
제3실시예에 따른 이미지 센서에서 픽셀블럭(110)은 복수의 단위픽셀들(211~214) 각각에 대응하도록 기판(200)상에 형성된 복수의 전송 게이트들(TG1~TG4), 복수의 전송 게이트들(TG1~TG4) 사이에 형성된 복수의 더미패턴들(D1, D2) 및 이들의 측벽에 형성된 스페이서(220)를 포함할 수 있다.
스페이서(220)는 복수의 전송 게이트들(TG1~TG4) 측벽 및 복수의 더미패턴들(D1, D2) 측벽에 형성될 수 있다. 스페이서(220)는 균일한 두께(또는 선폭, W4)을 가질 수 있다. 스페이서(220)는 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 스페이서(220)는 플로팅디퓨전(FD) 형성공정시 자기정렬 마스크패턴으로 이용될 수 있다.
복수의 전송 게이트들(TG1~TG4)은 제1전송게이트(TG1) 내지 제4전송게이트(TG4)를 포함할 수 있다. 제1전송게이트(TG1) 내지 제4전송게이트(TG4)는 픽셀블럭(110)에서 플로팅디퓨전(FD)을 시계방향으로 둘러싸는 형태를 가질 수 있다. 즉, 픽셀블럭(110)에서 제1전송게이트(TG1), 제2전송게이트(TG2), 제3전송게이트(TG3) 및 제4전송게이트(TG4)는 각각 좌측 상단, 우측 상단, 우측 하단 및 좌측 하단에 위치할 수 있다. 복수의 전송 게이트들(TG1~TG4) 각각은 게이트절연막(222) 및 게이트전극(224)이 순차적으로 적층된 적층구조물일 수 있다. 게이트절연막(222)은 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 게이트전극(224)은 도전성 반도체물질, 금속을 포함하는 도전물질 또는 이들의 조합을 포함할 수 있다.
복수의 전송 게이트들(TG1~TG4) 각각은 복수의 측벽들(SW1, SW2)을 가질 수 있다. 그리고, 복수의 전송 게이트들(TG1~TG4) 사이에는 하나 이상의 더미패턴이 위치할 수 있다. 여기서, 복수의 전송 게이트들(TG1~TG4) 사이에 위치하는 더미패턴이 둘 이상일 때, 적어도 어느 하나의 더미패턴은 플로팅디퓨전(FD)과 중첩될 수 있다. 이는, 더미패턴을 이용한 자기정렬공정을 통해 플로팅디퓨전(FD)을 형성하기 위함이다. 자기정렬공정을 통해 형성된 플로팅디퓨전(FD)은 복수의 단위픽셀들(211~214) 각각에서 제2확산영역(208)과 광전변환소자(PD) 사이의 균일한 거리를 제공할 수 있다. 즉, 균일한 전송 트랜지스터의 채널길이를 제공할 수 있다. 또한, 플로팅디퓨전(FD) 형성공정시 인접한 광전변환소자(PD) 사이에 불필요한 불순물 이온주입을 차단할 수 있다. 이를 통해, 이미지 센서의 동작특성을 향상시킬 수 있다. 특히, 각 단위픽셀들(211~214) 간의 균일성을 향상시킬 수 있다.
구체적으로, 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각은 제1측벽(SW1) 및 제2측벽(SW2)을 가질 수 있다. 또한, 제1전송게이트(TG1)의 제1측벽(SW1)과 제2전송게이트(TG2)의 제2측벽(SW2) 사이, 제2전송게이트(TG2)의 제1측벽(SW1)과 제3전송게이트(TG3)의 제2측벽(SW2) 사이, 제3전송게이트(TG3)의 제1측벽(SW1)과 제4전송게이트(TG4)의 제2측벽(SW2) 사이 및 제4전송게이트(TG4)의 제1측벽(SW1)과 제1전송게이트(TG1)의 제2측벽(SW2) 사이에는 각각 제1더미패턴(D1)이 위치할 수 있다. 제1더미패턴(D1)은 플로팅디퓨전(FD)과 중첩될 수 있다. 구체적으로, 제1더미패턴(D1)은 플로팅디퓨전(FD)의 제1확산영역(206)과 중첩될 수 있다. 따라서, 제1전송게이트(TG1) 내지 제4전송게이트(TG4)와 제1더미패턴(D1)은 플로팅디퓨전(FD)의 제2확산영역(208) 형성공정을 위한 것일 수 있다.
제1더미패턴(D1)은 전송 게이트 형성공정시 함께 형성된 것일 수 있다. 따라서, 제1더미패턴(D1)은 게이트절연막(222)과 게이트전극(224)이 순차적으로 적층된 적층구조물일 수 있다. 제1더미패턴(D1)의 평면형상은 사각형일 수 있으며, 디자인 룰(Design rule)에서 정의할 수 있는 최소선폭을 가질 수 있다. 이는, 복수의 전송 게이트들(TG1~TG4) 사이에 제1더미패턴(D1) 및 제2더미패턴(D2)을 형성하기 위함이다.
복수의 전송 게이트들(TG1~TG4) 각각은 제1갭(W1)을 갖고 갖고 서로 이웃할 수 있다. 즉, 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각은 제1갭(W1)을 갖고 서로 마주보는 제1측벽(SW1) 및 제2측벽(SW2)을 가질 수 있다. 예를 들어, 제1전송게이트(TG1)의 제1측벽(SW1)과 제2전송게이트(TG2)의 제2측벽(SW2)은 제1갭(W1)을 가지고 서로 마주볼 수 있다. 제2전송게이트(TG2)의 제1측벽(SW1)과 제3전송게이트(TG3)의 제2측벽(SW2)은 제1갭(W1)을 가지고 서로 마주볼 수 있다. 제3전송게이트(TG3)의 제1측벽(SW1)과 제4전송게이트(TG4)의 제2측벽(SW2)은 제1갭(W1)을 가지고 서로 마주볼 수 있다. 그리고, 제4전송게이트(TG4)의 제1측벽(SW1)과 제1전송게이트(TG1)의 제2측벽(SW2)은 제1갭(W1)을 가지고 서로 마주볼 수 있다. 제1갭(W1)은 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 사이의 간격으로서, 이들 사이에서 간섭이 발생하는 것을 방지할 수 있는 크기를 가질 수 있다. 예를 들어, 제1갭(W1)은 스페이서(220) 두께(W4)의 두 배 보다 더 클 수 있다(W1 > 2×W4).
복수의 전송 게이트들(TG1~TG4) 각각에서 제1더미패턴(D1)은 제2갭(W5) 및 제3갭(W6)을 갖고 인접한 전송 게이트들(TG1~TG4)과 마주볼 수 있다. 예를 들어, 제1더미패턴(D1)은 제1전송게이트(TG1) 및 제2전송게이트(TG2)와 각각 제2갭(W5) 및 제3갭(W6)을 갖고 이웃할 수 있다. 제2갭(W5) 및 제3갭(W6)은 제1갭(W1)보다 작고, 실질적으로 서로 동일한 크기를 가질 수 있다. 제1전송게이트(TG1)의 제1측벽(SW1), 제2전송게이트(TG2)의 제2측벽(SW2) 및 제1더미패턴(D1)의 측벽에 형성된 스페이서(220)는 제2갭(W5) 및 제3갭(W6)을 매립하는 형태를 가질 수 있다. 따라서, 제2갭(W5) 및 제3갭(W6)을 매립하는 스페이서(220) 및 제1더미패턴(D1)은 플로팅디퓨전(FD) 형성공정시 자기정렬 마스크패턴으로 사용될 수 있다.
제3실시예에 따른 이미지 센서는 플로팅디퓨전(FD)이 서로 다른 불순물 도핑농도를 갖는 제1확산영역(206) 및 제2확산영역(208)을 포함하고, 제1확산영역(206)이 제2확산영역(208)의 측면 및 저면을 둘러싸는 형태를 가짐으로써, 플로팅디퓨전(FD)은 내부에서 접합누설이 발생하는 것을 방지할 수 있고, 플로팅디퓨전(FD)의 캐패시턴스 변동에 기인한 전환이득 감소를 방지할 수 있으며, 블루밍을 방지할 수 있다.
또한, 복수의 전송 게이트들(TG1~TG4) 사이에 위치하는 제1더미패턴(D1)을 구비함으로써, 자기정렬공정을 통해 형성된 플로팅디퓨전(FD)을 제공할 수 있다. 자기정렬공정을 통해 형성된 플로팅디퓨전(FD)은 이들의 형성공정시 광전변환소자(PD) 사이에 불필요한 불순물이 주입되는 것을 방지하여 각 단위픽셀들(211~214) 간의 균일성을 향상시킬 수 있다.
도 10 내지 도 12는 본 발명의 제4실시예에 따른 이미지 센서를 도시한 도면이다. 도 10은 픽셀블럭을 도시한 평면도이고, 도 11은 도 10에 도시된 Ⅰ-Ⅰ'절취선을 따라 도시한 단면도이다. 그리고, 도 12는 도 10에 도시된 Ⅱ-Ⅱ'절취선 및 Ⅲ-Ⅲ'절취선을 따라 도시한 단면도이다. 이하, 설명의 편의를 위해 제3실시예와 동일한 구성에 대해서는 동일한 도면부호를 사용하고, 상세한 설명은 생략하기로 한다.
도 10 내지 도 12에 도시된 바와 같이, 제4실시예에 따른 이미지 센서는 제3실시예에 따른 이미지 센서 대비 복수의 전송 게이트들(TG1~TG4) 사이에 위치하는 제2더미패턴(D2)을 더 포함할 수 있다.
구체적으로, 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각은 제1측벽(SW1) 및 제2측벽(SW2)을 가질 수 있다. 또한, 제1전송게이트(TG1)의 제1측벽(SW1)과 제2전송게이트(TG2)의 제2측벽(SW2) 사이, 제2전송게이트(TG2)의 제1측벽(SW1)과 제3전송게이트(TG3)의 제2측벽(SW2) 사이, 제3전송게이트(TG3)의 제1측벽(SW1)과 제4전송게이트(TG4)의 제2측벽(SW2) 사이 및 제4전송게이트(TG4)의 제1측벽(SW1)과 제1전송게이트(TG1)의 제2측벽(SW2) 사이에는 각각 제1더미패턴(D1) 및 제2더미패턴(D2)이 위치할 수 있다. 제1측벽(SW1) 및 제2측벽(SW2) 사이에서 제1더미패턴(D1) 및 제2더미패턴(D2)은 각각 일측 끝단 및 타측 끝단에 위치할 수 있다. 제1더미패턴(D1)은 플로팅디퓨전(FD)과 중첩될 수 있다. 구체적으로, 제1더미패턴(D1)은 플로팅디퓨전(FD)의 제1확산영역(206)과 중첩될 수 있다. 따라서, 제1전송게이트(TG1) 내지 제4전송게이트(TG4)와 제1더미패턴(D1)은 플로팅디퓨전(FD)의 제2확산영역(208) 형성공정을 위한 것일 수 있다. 그리고, 제2더미패턴(D2)은 광전변환소자(PD) 사이 소자분리구조물(202)과 중첩될 수 있다. 제1전송게이트(TG1) 내지 제4전송게이트(TG4)와 제2더미패턴(D2)은 피닝층(210) 형성공정을 위한 것일 수 있다.
제1더미패턴(D1) 및 제2더미패턴(D2)은 전송 게이트 형성공정시 함께 형성된 것일 수 있다. 따라서, 제1더미패턴(D1) 및 제2더미패턴(D2)도 게이트절연막(222)과 게이트전극(224)이 순차적으로 적층된 적층구조물일 수 있다. 제1더미패턴(D1) 및 제2더미패턴(D2)의 평면형상은 사각형일 수 있으며, 디자인 룰(Design rule)에서 정의할 수 있는 최소선폭을 가질 수 있다. 이는, 복수의 전송 게이트들(TG1~TG4) 사이에 제1더미패턴(D1) 및 제2더미패턴(D2)을 형성하기 위함이다.
복수의 전송 게이트들(TG1~TG4) 각각에서 제2더미패턴(D2)은 제4갭(W7) 및 제5갭(W8)을 갖고 인접한 전송 게이트들(TG1~TG4)과 마주볼 수 있다. 예를 들어, 제2더미패턴(D2)은 제1전송게이트(TG1) 및 제2전송게이트(TG2)와 각각 제4갭(W7) 및 제5갭(W8)을 갖고 이웃할 수 있다. 제4갭(W7) 및 제5갭(W8)은 제1갭(W1)보다 작고, 실질적으로 서로 동일한 크기를 가질 수 있다. 제1전송게이트(TG1)의 측벽, 제2전송게이트(TG2)의 측벽 및 제2더미패턴(D2)의 측벽에 형성된 스페이서(220)는 제4갭(W7) 및 제5갭(W8)을 매립하는 형태를 가질 수 있다. 따라서, 제4갭(W7) 및 제5갭(W8)을 매립하는 스페이서(220) 및 제2더미패턴(D2)은 피닝층(210) 형성공정시 자기정렬 마스크패턴으로 사용될 수 있다.
제4실시예에 따른 이미지 센서는 플로팅디퓨전(FD)이 서로 다른 불순물 도핑농도를 갖는 제1확산영역(206) 및 제2확산영역(208)을 포함하고, 제1확산영역(206)이 제2확산영역(208)의 측면 및 저면을 둘러싸는 형태를 가짐으로써, 플로팅디퓨전(FD)은 내부에서 접합누설이 발생하는 것을 방지할 수 있고, 플로팅디퓨전(FD)의 캐패시턴스 변동에 기인한 전환이득 감소를 방지할 수 있으며, 블루밍을 방지할 수 있다.
또한, 복수의 전송 게이트들(TG1~TG4) 사이에 위치하는 하나 이상의 더미패턴들(D1, D2)을 구비함으로써, 자기정렬공정을 통해 형성된 플로팅디퓨전(FD) 및 피닝층(210)을 제공할 수 있다. 자기정렬공정을 통해 형성된 플로팅디퓨전(FD) 및 피닝층(210)은 이들의 형성공정시 광전변환소자(PD) 사이에 불필요한 불순물이 주입되는 것을 방지하여 각 단위픽셀들(211~214) 간의 균일성을 향상시킬 수 있다.
이하에서는, 도 4 내지 도 6에 도시된 제2실시예에 따른 이미지 센서의 제조방법에 대한 일례를 도면을 참조하여 상세히 설명하기로 한다. 설명의 편의를 위해 일부 구성에 대해서는 도 4 내지 도 6에 도시된 것과 동일한 도면부호를 사용하기로 한다.
도 13a 내지 도 13f, 도 14a 내지 도 14f 및 도 15a 내지 도 15f는 본 발명의 실시예에 따른 이미지 센서의 제조방법을 도시한 도면이다. 도 13a 내지 도 13f는 픽셀블럭을 도시한 평면도이고, 도 14a 내지 도 14f는 도 13a 내지 도 13f에 도시된 Ⅰ-Ⅰ'절취선을 따라 도시한 단면도이다. 그리고, 도 15a 내지 도 15f는 도 13a 내지 도 13f에 도시된 Ⅱ-Ⅱ'절취선 및 Ⅲ-Ⅲ'절취선을 따라 도시한 단면도이다.
도 13a, 도 14a 및 도 15a에 도시된 바와 같이, 제1면(S1) 및 제1면(S1)에 대향하는 제2면(S2)을 갖는 기판(10)에 각각의 단위픽셀들(211~214)에 대응하도록 광전변환소자(PD) 및 인접한 광전변환소자(PD) 사이를 전기적으로 분리하는 소자분리구조물(12)을 형성한다. 이어서, 플로팅디퓨전(FD)이 형성될 공간 및 전송 트랜지스터의 채널을 제공하기 위한 웰(18)을 형성한다.
기판(10)은 단결정의 실리콘 함유 재료를 포함할 수 있다. 소자분리구조물(12)은 전위장벽으로 형성할 수 있다. 전위장벽은 기판(10)에 P형 불순물 예컨대, 보론을 주입하여 형성된 P형 불순물영역을 포함할 수 있다. 광전변환소자(PD)는 서로 다른 도전형을 갖는 제1불순물영역(14)과 제2불순물영역(16)이 수직방향으로 적층된 형태를 갖도록 형성할 수 있다. 제1불순물영역(14)은 P형 불순물영역일 수 있고, 제2불순물영역(16)은 N형 불순물영역일 수 있다. 제1불순물영역(14)은 기판(10)의 제1면(S1)에 접할 수 있고, 제2불순물영역(16)보다 얇은 두께를 가질 수 있다. 웰(18)은 소자분리구조물(12)과 동일한 도전형을 갖되, 소자분리구조물(12)의 불순물 도핑농도보다 더 큰 불순물 도핑농도를 갖도록 형성할 수 있다. 웰(18)은 픽셀블럭(110) 내 센터에 위치할 수 있고, 광전변환소자(PD)와 일부 중첩될 수 있다.
다음으로, 기판(10)상에 복수의 전송 게이트들(TG1~TG4)을 형성함과 동시에 복수의 돌출부들(P1~P4)을 형성한다. 복수의 전송 게이트들(TG1~TG4) 및 복수의 돌출부들(P1~P4)은 절연막 및 도전막이 순차적으로 적층된 적층막을 형성한 후, 적층막을 선택적으로 식각하는 일련의 공정을 통해 형성할 수 있다. 따라서, 복수의 전송 게이트들(TG1~TG4) 및 복수의 돌출부들(P1~P4)은 게이트절연막(20)과 게이트전극(22)이 적층된 적층구조물로 형성할 수 있다.
복수의 전송 게이트들(TG1~TG4)은 제1전송게이트(TG1) 내지 제4전송게이트(TG4)를 포함할 수 있다. 그리고, 복수의 돌출부들(P1~P4)은 복수의 전송 게이트들(TG1~TG4) 각각에 형성된 제1돌출부(P1) 내지 제4돌출부(P4)를 포함할 수 있다. 제1돌출부(P1) 내지 제4돌출부(P4)의 평면형상은 사각형일 수 있으며, 디자인 룰(Design rule)에서 정의하는 최소선폭을 가질 수 있다. 이는, 제1돌출부(P1) 내지 제4돌출부(P4) 기인하여 인접한 복수의 전송 게이트들(TG1~TG4) 사이에서 간섭이 발생하는 것을 방지하기 위함이다.
제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각은 제1측벽(SW1) 및 제2측벽(SW2)을 가질 수 있다. 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각은 제1측벽(SW1)에 접하는 제1돌출부(P1) 및 제3돌출부(P3)를 포함할 수 있고, 제2측벽(SW2)에 접하는 제2돌출부(P2) 및 제4돌출부(P4)를 포함할 수 있다. 제1돌출부(P1) 및 제3돌출부(P3)는 각각 제1측벽(SW1)에서 일측 끝단 및 타측 끝단에 위치할 수 있고, 제2돌출부(P2) 및 제4돌출부(P4)는 각각 제2측벽(SW2)에서 일측 끝단 및 타측 끝단에 위치할 수 있다. 제1돌출부(P1) 및 제2돌출부(P2)는 후속 플로팅디퓨전(FD) 형성공정을 위한 것으로, 웰(18)과 중첩될 수 있다. 제3돌출부(P3) 및 제4돌출부(P4)는 후속 피닝층(34) 형성공정을 위한 것으로, 광전변환소자(PD) 사이 소자분리구조물(12)과 중첩될 수 있다. 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각은 제1갭(W1)을 갖고 서로 마주보는 제1측벽(SW1) 및 제2측벽(SW2)을 가질 수 있다. 제1갭(W1)은 인접한 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 사이에서 간섭이 발생하는 것을 방지할 수 있는 간격을 의미할 수 있다. 인접한 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각에서 제1돌출부(P1) 및 제2돌출부(P2)는 제2갭(W2)을 갖고 서로 마주볼 수 있다. 제2갭(W2)은 제1갭(W1)보다 작을 수 있다. 인접한 제1전송게이트(TG1) 내지 제4전송게이트(TG4) 각각에서 제3돌출부(P3) 및 제4돌출부(P4)는 제3갭(W3)을 갖고 서로 마주볼 수 있다. 제3갭(W3)은 제1갭(W1)보다 작을 수 있고, 제2갭(W2)과 실질적으로 동일한 크기를 가질 수 있다.
도 13b, 도 14b 및 도 15b에 도시된 바와 같이, 복수의 전송 게이트들(TG1~TG4)이 형성된 기판(10)상에 제1오픈부(24A)를 갖는 제1마스크패턴(24)을 형성한다. 제1마스크패턴(24)은 플로팅디퓨전(FD)의 제1확산영역(26)을 형성하기 위한 것으로, 감광막(photo-resist layer)으로 형성할 수 있다. 제1오픈부(24A)를 통해 복수의 전송 게이트들(TG1~TG4) 사이의 기판(10), 복수의 전송 게이트들(TG1~TG4) 일부 및 복수의 전송 게이트들(TG1~TG4) 각각의 제1돌출부(P1) 및 제2돌출부(P2)가 노출될 수 있다.
다음으로, 제1마스크패턴(24)을 이온주입장벽으로 불순물 이온주입공정 및 어닐공정을 순차적으로 진행하여 제1확산영역(26)을 형성한다. 제1확산영역(26)은 플로팅디퓨전(FD)으로 작용할 수 있다. 불순물 이온주입공정은 N형 불순물을 예컨대, 아세닉(As), 포스포러스(P) 등을 이용할 수 있다. 어닐공정시 주입된 불순물이 확산됨에 따라 제1확산영역(26)은 복수의 전송 게이트들(TG1~TG4) 일부, 제1돌출부(P1) 및 제2돌출부(P2)와 중첩될 수 있다.
다음으로, 제1마스크패턴(24)을 제거한다.
도 13c, 도 14c 및 도 15c에 도시된 바와 같이, 복수의 전송 게이트들(TG1~TG4) 측벽 및 복수의 돌출부들(P1~P4) 측벽에 스페이서(28)를 형성한다. 스페이서(28)는 균일한 두께(또는 선폭, W4)을 갖도록 형성할 수 있다. 스페이서(28)를 산화물, 질화물, 산화질화물 및 이들의 조합을 포함할 수 있다. 스페이서(28)는 복수의 전송 게이트들(TG1~TG4) 및 복수의 돌출부들(P1~P4)가 형성된 기판(10) 전면에 균일한 두께를 갖도록 절연막을 형성한 후, 절연막에 대한 전면식각공정 예컨대, 에치백을 진행하여 형성할 수 있다.
스페이서(28)는 복수의 전송 게이트들(TG1~TG4) 각각에서 제1돌출부(P1)와 제2돌출부(P2) 사이 즉, 제2갭(W2)을 매립하도록 형성할 수 있다. 이는, 후속 플로팅디퓨전(FD) 형성공정시 복수의 전송 게이트들(TG1~TG4), 제1돌출부(P1), 제2돌출부(P2) 및 스페이서(28)를 이용하여 플로팅디퓨전(FD)의 제2확산영역이 형성될 공간을 정의하기 위함이다. 즉, 자기정렬공정을 통해 플로팅디퓨전(FD)의 제2확산영역을 형성하기 위함이다.
또한, 스페이서(28)는 복수의 전송 게이트들(TG1~TG4) 각각에서 제3돌출부(P3)와 제4돌출부(P4) 사이 즉, 제3갭(W3)을 매립하도록 형성할 수 있다. 이는, 후속 피닝층 형성공정시 복수의 전송 게이트들(TG1~TG4), 제3돌출부(P3), 제4돌출부(P4) 및 스페이서(28)를 이용하여 피닝층이 형성될 공간을 정의하기 위함이다. 즉, 자기정렬공정을 통해 피닝층을 형성하기 위함이다.
한편, 스페이서(28)는 제1갭(W1)을 매립하지는 못한다. 이는, 제1갭(W1)이 인접한 전송 게이트 사이에서 간섭이 발생하는 것을 방지할 수 있는 크기를 갖기 때문이다. 예를 들어, 제1갭(W1)은 스페이서(28) 두께(W4)의 두 배보다 더 클 수 있다.
도 13d, 도 14d 및 도 15d에 도시된 바와 같이, 스페이서(28)가 형성된 기판(10)상에 제1오픈부(24A)를 갖는 제1마스크패턴(24)을 형성한다. 제1마스크패턴(24)은 플로팅디퓨전(FD)의 제2확산영역(30)을 형성하기 위한 것으로, 감광막으로 형성할 수 있다. 제1오픈부(24A)를 통해 제1확산영역(26), 복수의 전송 게이트들(TG1~TG4)의 일부 및 복수의 전송 게이트들(TG1~TG4) 각각의 제1돌출부(P1) 및 제2돌출부(P2)가 노출될 수 있다. 아울러, 제1돌출부(P1)와 제2돌출부(P2) 사이 즉, 제2갭(W2)을 매립하는 형태를 갖는 스페이서(28)도 노출될 수 있다.
다음으로, 제1마스크패턴(24) 및 기형성된 구조물을 이온주입장벽으로 불순물 이온주입공정 및 어닐공정을 순차적으로 진행하여 제2확산영역(30)을 형성한다. 여기서, 기형성된 구조물은 복수의 전송 게이트들(TG1~TG4), 제1돌출부(P1), 제2돌출부(P2) 및 스페이서(28)를 지칭하며, 이들을 통해 자기정렬된 제2확산영역(30)을 형성할 수 있다. 따라서, 제2확산영역(30)의 측벽은 실질적으로 스페이서(28)와 정렬될 수 있다. 제2확산영역(30)은 플로팅디퓨전(FD)으로 작용할 수 있다. 불순물 이온주입공정은 N형 불순물을 이용할 수 있다.
이로써, 제1확산영역(26) 및 제2확산영역(30)을 포함하는 플로팅디퓨전(FD)을 형성할 수 있다. 제1확산영역(26) 및 제2확산영역(30)은 서로 동일한 도전형을 갖되, 제2확산영역(30)의 불순물 도핑농도가 제1확산영역(26)의 불순물 도핑농도보다 더 클 수 있다. 제1확산영역(26)은 제2확산영역(30)의 측면 및 저면을 둘러싸는 형태를 가질 수 있다. 제1확산영역(26)의 면적은 제2확산영역(30)의 면적보다 더 클 수 있다. 그리고, 기판(10)의 표면(S1, S2)과 평행한 수평방향으로 제1확산영역(26)의 끝단과 제2확산영역(30)의 끝단 사이의 간격은 일정할 수 있다. 제1확산영역(26)은 제2확산영역(30)의 전기적 특성을 개선 및 보완하는 역할을 수행할 수 있다.
실시예에서는 복수의 전송 게이트들(TG1~TG4), 제1돌출부(P1), 제2돌출부(P2) 및 스페이서(28)로 인해 제2확산영역(30)이 형성될 공간을 정의함으로써, 제2확산영역(30)을 정의하기 위한 별도의 마스크패턴을 필요로하지 않는다. 즉, 제1확산영역(26)을 정의하는 제1마스크패턴(24)을 제2확산영역(30) 형성공정시 재활용할 수 있고, 마스크 오정렬에 기인한 특성 열화를 방지할 수 있다. 이를 통해, 플로팅디퓨전(FD)은 내부에서 접합누설(junction leakage)이 발생하는 것을 방지할 수 있고, 플로팅디퓨전(FD)의 캐패시턴스 변동(variance)에 기인한 전환이득 감소를 방지할 수 있다. 또한, 블루밍(blooming)을 방지할 수 있다. 참고로, 플로팅디퓨전(FD)의 캐패시턴스 변동은 플로팅디퓨전(FD)의 크기 특히, 제2확산영역(30)의 크기 또는 면적 변동에 기인한 것으로, 실시예에서는 기형성된 구조물을 이용한 자기정렬공정을 통해 제2확산영역(30)을 형성하기 때문에 이를 근본적으로 방지할 수 있다.
다음으로, 제1마스크패턴(24)을 제거한다.
도 13e, 도 14e, 도 15e에 도시된 바와 같이, 플로팅디퓨전(FD)이 형성된 기판(10)상에 제2오픈부(32A)를 갖는 제2마스크패턴(32)을 형성한다. 제2마스크패턴(32)은 피닝층(34)을 형성하기 위한 것으로, 감광막을 형성할 수 있다. 제2오픈부(32A)를 통해 전송 게이트들(TG1~TG4)과 중첩되지 않는 광전변환소자(PD)가 노출될 수 있다.
다음으로, 제2마스크패턴(32)을 이온주입장벽으로 불순물 이온주입공정 및 어닐공정을 순차적으로 진행하여 피닝층(34)을 형성한다. 불순물 이온주입공정은 P형 불순물 예컨대, 보론을 이용할 수 있다. 광전변환소자(PD) 내에 형성된 피닝층(34)은 암전류 발생을 방지하기 위한 것이다. 피닝층(34)은 광전변환소자(PD)의 제1불순물영역(14) 내에 형성될 수 있으며, 기판(10)의 제1면(S1)에 접할 수 있다. 피닝층(34)의 두께는 광전변환소자(PD)의 제1불순물영역(14) 두께보다 작을 수 있다. 암전류 발생을 보다 효과적으로 방지하기 위해 광전변환소자(PD)의 제1불순물영역(14)과 피닝층(34)은 서로 동일한 도전형을 갖되, 피닝층(34)의 불순물 도핑농도가 제1불순물영역(14)의 불순물 도핑농도보다 클 수 있다.
실시예에서는 제2마스크패턴(32)과 더불어서 복수의 전송 게이트들(TG1~TG4), 제3돌출부(P3), 제4돌출부(P4) 및 스페이서(28)를 통해 피닝층(34)이 형성될 공간을 정의함으로써, 마스크 오정렬에 기인한 특성 열화를 방지할 수 있다. 특히, 피닝층(34) 형성공정시 인접한 광전변환소자(PD) 사이 또는 인접한 전송 게이트 사이의 기판(10)에 불필요한 불순물이 주입되는 것을 효과적으로 방지할 수 있다.
다음으로, 제2마스크패턴(32)을 제거한다.
도 13f, 도 14f 및 도 15f에 도시된 바와 같이, 기판(10)의 제2면(S2) 상에 각각의 단위픽셀들(211~214)에 대응하도록 색분리소자(36) 및 집광소자(38)를 순차적으로 형성한다. 색분리소자(36)는 컬러필터를 포함할 수 있고, 집광소자(38)는 반구형 렌즈를 포함할 수 있다.
이후, 공지된 제조방법을 통해 이미지 센서를 완성할 수 있다.
상술한 바와 같이, 실시예에 따른 이미지 센서는 기형성된 구조물을 이용하여 플로팅디퓨전(FD) 및 피닝층(34)을 형성함으로써, 이들의 특성을 향상시킴과 동시에 마스크 오정렬에 기인한 특성 열화를 근본적으로 방지할 수 있다. 아울러, 마스크 재활용이 가능하기 때문에 생산비용을 절감할 수 있다.
도 16은 본 발명의 실시예에 따른 이미지 센서를 개략적으로 도시한 블럭도이다.
도 16에 도시된 바와 같이, 이미지 센서는 복수의 픽셀블럭(110)들이 매트릭스 구조로 배열된 픽셀 어레이(pixel array, 100), 상관 이중 샘플링(correlated double sampling, CDS, 120), 아날로그-디지털 컨버터(analog digital converter, ADC, 130), 버퍼(Buffer, 140), 로우 드라이버(row driver, 150), 타이밍 제너레이터(timing generator, 160), 제어 레지스터(control register, 170) 및 램프 신호 제너레이터(ramp signal generator, 180)를 포함할 수 있다.
타이밍 제너레이터(160)는 로우 드라이버(150), 상관 이중 샘플링(120), 아날로그-디지털 컨버터(130) 및 램프 신호 제너레이터(180) 각각의 동작을 제어하기 위한 하나 이상의 제어 신호를 생성한다. 제어 레지스터(170)는 램프 신호 제너레이터(180), 타이밍 제너레이터(160) 및 버퍼(140) 각각의 동작을 제어하기 위한 하나 이상의 제어 신호를 생성한다.
로우 드라이버(150)는 픽셀 어레이(100)를 로우라인(row line) 단위로 구동한다. 예컨대, 로우 드라이버(150)는 복수의 로우라인(row line)들 중에서 어느 하나의 로우라인(row line)을 선택할 수 있는 선택 신호를 생성할 수 있다. 복수의 로우라인(row line)들 각각에는 복수의 픽셀블럭(110)들과 연결된다. 그리고, 복수의 픽셀블럭(110)들 각각에는 하나의 로우라인(row line)이 연결된다.
복수의 픽셀블럭(110)들 각각은 입사광을 감지하여 이미지 리셋 신호와 이미지 신호를 컬럼라인(column line)을 통해 상관 이중 샘플링(120)으로 출력한다. 상관 이중 샘플링(120)은 수신된 이미지 리셋 신호와 이미지 신호 각각에 대하여 샘플링을 수행한다. 복수의 컬럼라인(column line)들 각각에는 복수의 픽셀블럭(110)들이 연결된다. 복수의 픽셀블럭(110)들 각각에는 하나의 컬럼라인(column line)이 연결된다. 아날로그-디지털 컨버터(130)는 램프 신호 제너레이터(180)로부터 출력된 램프 신호와 상관 이중 샘플링(120)으로부터 출력되는 샘플링 신호를 서로 비교하여 비교 신호를 출력한다. 타이밍 제너레이터(160)로부터 제공되는 클럭 신호에 따라 비교 신호의 레벨 전이(transition) 시간을 카운트하고, 카운트 값을 버퍼(140)로 출력한다. 램프 신호 제너레이터(180)는 타이밍 제너레이터(160)의 제어 하에 동작할 수 있다.
버퍼(140)는 아날로그-디지털 컨버터(130)로부터 출력된 복수의 디지털 신호 각각을 저장한 후 이들 각각을 감지 증폭하여 출력한다. 따라서, 버퍼(140)는 메모리(미도시)와 감지증폭기(미도시)를 포함할 수 있다. 메모리는 카운트 값을 저장하기 위한 것이며, 카운트 값은 복수의 픽셀블럭(110)들로부터 출력된 신호에 연관된 카운트 값을 의미한다. 감지증폭기는 메모리로부터 출력되는 각각의 카운트 값을 감지하여 증폭한다.
상술한 실시예에 따른 이미지 센서는 다양한 전자장치 또는 시스템에 이용될 수 있다. 이하에서는, 도 17을 참조하여 카메라에 본 발명의 실시예에 따른 이미지 센서를 적용한 경우를 예시하여 설명하기로 한다.
도 17은 본 발명의 실시예들에 따른 이미지 센서를 구비한 전자장치를 간략히 도시한 도면이다.
도 17을 참조하여, 실시예들에 따른 이미지 센서를 구비한 전자장치는 정지영상 또는 동영상을 촬영할 수 있는 카메라일 수 있다. 전자장치는 광학 시스템(910, 또는, 광학 렌즈), 셔터 유닛(911), 이미지 센서(900) 및 셔터 유닛(911)을 제어/구동하는 구동부(913) 및 신호 처리부(912)를 포함할 수 있다.
광학 시스템(910)은 피사체로부터의 이미지 광(입사광)을 이미지 센서(900)의 픽셀 어레이로 안내한다. 광학 시스템(910)은 복수의 광학 렌즈로 구성될 수 있다. 셔터 유닛(911)은 이미지 센서(900)에 대한 광 조사 기간 및 차폐 기간을 제어한다. 구동부(913)는 이미지 센서(900)의 전송 동작과 셔터 유닛(911)의 셔터 동작을 제어한다. 신호 처리부(912)는 이미지 센서(900)로부터 출력된 신호에 관해 다양한 종류의 신호 처리를 수행한다. 신호 처리 후의 이미지 신호(Dout)는 메모리 등의 저장 매체에 저장되거나, 모니터 등에 출력된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
110 : 픽셀블럭 200 : 기판
S1 : 제1면 S2 : 제2면
202 : 소자분리구조물 204 : 웰
FD : 플로팅디퓨전 206 : 제1확산영역
208 : 제2확산영역 210 : 피닝층
PD : 광전변환소자 216 : 제1불순물영역
218 : 제2불순물영역 220 : 스페이서
222 : 게이트절연막 224 : 게이트전극
TG1 : 제1전송게이트 TG2 : 제2전송게이트
TG3 : 제3전송게이트 TG4 : 제4전송게이트
SW1 : 제1측벽 SW2 : 제2측벽
P1 : 제1돌출부 P2 : 제2돌출부
P3 : 제3돌출부 P4 : 제4돌출부
D1 : 제1더미패턴 D2 : 제2더미패턴
W1 : 제1갭 W2 : 제2갭
W3 : 제3갭 230 : 색분리소자
240 : 집광소자
S1 : 제1면 S2 : 제2면
202 : 소자분리구조물 204 : 웰
FD : 플로팅디퓨전 206 : 제1확산영역
208 : 제2확산영역 210 : 피닝층
PD : 광전변환소자 216 : 제1불순물영역
218 : 제2불순물영역 220 : 스페이서
222 : 게이트절연막 224 : 게이트전극
TG1 : 제1전송게이트 TG2 : 제2전송게이트
TG3 : 제3전송게이트 TG4 : 제4전송게이트
SW1 : 제1측벽 SW2 : 제2측벽
P1 : 제1돌출부 P2 : 제2돌출부
P3 : 제3돌출부 P4 : 제4돌출부
D1 : 제1더미패턴 D2 : 제2더미패턴
W1 : 제1갭 W2 : 제2갭
W3 : 제3갭 230 : 색분리소자
240 : 집광소자
Claims (44)
- 기판상에 형성되고 제1돌출부를 포함하는 제1 내지 제4 전송게이트; 및
상기 기판에 형성되어 일부가 상기 제1 내지 제4 전송게이트와 중첩되는 플로팅디퓨전을 포함하고,
상기 제1 내지 제4 전송게이트 각각은 제1 돌출부가 구비된 제1 측벽과, 제2 돌출부가 구비된 제2 측벽을 포함하며,
상기 제1 내지 제4 전송게이트의 상기 제1 측벽과 상기 제1 내지 제4 전송게이트의 상기 제2 측벽은 서로 마주보고,
상기 제1 측벽의 상기 제1돌출부와 상기 제2 측벽의 상기 제2돌출부는 서로 마주보는 이미지 센서.
- 제1항에 있어서,
상기 제1 내지 제4 전송게이트의 상기 제1 측벽 및 제2 측벽에 형성된 스페이서를 더 포함하는 이미지 센서.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제2항에 있어서,
상기 스페이서는 상기 제1돌출부와 상기 제2돌출부 사이를 매립하는 형태를 갖는 이미지 센서.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제1돌출부 및 상기 제2돌출부는 상기 플로팅디퓨전과 중첩되는 이미지 센서.
- 제2항에 있어서,
상기 제1 내지 제4 전송게이트는 상기 스페이서 두께의 2배보다 더 큰 갭을 각각 갖는 이미지 센서.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 플로팅디퓨전은,
상기 기판에 형성된 제1확산영역; 및
상기 제1확산영역과 동일한 도전형을 갖되, 상기 제1확산영역보다 큰 불순물 도핑농도를 갖도록 상기 제1확산영역 내에 형성된 제2확산영역
을 포함하는 이미지 센서.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제6항에 있어서,
상기 제1확산영역은 상기 제2확산영역의 측면 및 저면을 둘러싸는 형태를 갖는 이미지 센서.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제6항에 있어서,
상기 제1돌출부 및 상기 제2돌출부는 상기 제1확산영역과 중첩되는 이미지 센서.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제6항에 있어서,
상기 제1 내지 제4 전송게이트의 상기 제1 측벽 및 제2 측벽에 형성된 스페이서를 더 포함하고,
상기 제1확산영역과 상기 제2확산영역이 접하는 경계면은 실질적으로 상기 스페이서의 측벽에 정렬되는 이미지 센서.
- 기판상에 형성되고 제1돌출부 및 제3돌출부를 포함하는 제1전송게이트;
상기 기판상에 형성되어 상기 제1전송게이트와 이웃하고, 제2돌출부 및 제4돌출부를 포함하는 제2전송게이트; 및
상기 기판에 형성되어 일부가 상기 제1전송게이트 및 상기 제2전송게이트와 중첩되는 플로팅디퓨전을 포함하고,
상기 제1돌출부 및 상기 제2돌출부는 상기 플로팅디퓨전과 중첩되는 이미지 센서.
- 제10항에 있어서,
상기 제1전송게이트 측벽 및 상기 제2전송게이트 측벽에 형성된 스페이서를 더 포함하는 이미지 센서.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제11항에 있어서,
상기 스페이서는 상기 제1돌출부 내지 상기 제4돌출부 사이를 매립하는 형태를 갖는 이미지 센서.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 기판에 형성되고 각각 상기 제1전송게이트 및 상기 제2전송게이트에 중첩되는 제1영역을 포함하는 제1광전변환소자 및 제2광전변환소자; 및
상기 제1영역을 제외한 나머지 제2영역에 대응하도록 상기 제1광전변환소자 및 상기 제2광전변환소자 내에 각각 형성된 피닝층
을 더 포함하는 이미지 센서.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제13항에 있어서,
상기 기판은 제1면 및 상기 제1면에 대향하는 제2면을 갖고, 상기 제1전송게이트 및 상기 제2전송게이트는 상기 기판의 제1면 상에 형성되며, 상기 피닝층은 상기 기판의 제1면에 접하는 이미지 센서.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 제1전송게이트는 제1측벽을 포함하고, 상기 제1돌출부 및 상기 제3돌출부는 각각 상기 제1측벽의 일측 끝단 및 타측 끝단에 위치하고,
상기 제2전송게이트는 상기 제1전송게이트의 제1측벽과 마주보는 제2측벽을 포함하고, 상기 제2돌출부 및 상기 제4돌출부는 상기 제2측벽의 일측 끝단 및 타측 끝단에 위치하는 이미지 센서.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제15항에 있어서,
상기 제1돌출부와 상기 제2돌출부가 서로 마주보고, 상기 제3돌출부와 상기 제4돌출부가 서로 마주보는 이미지 센서.
- 제11항에 있어서,
상기 제1전송게이트는 갭을 갖고 상기 제2전송게이트와 이웃하고, 상기 갭은 상기 제1돌출부 및 상기 제3돌출부가 형성되지 않은 제1전송게이트와 상기 제2돌출부 및 상기 제4돌출부가 형성되지 않은 제2전송게이트 사이의 간격으로 상기 스페이서 두께의 2배보다 더 큰 이미지 센서.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 플로팅디퓨전은,
상기 기판에 형성된 제1확산영역; 및
상기 제1확산영역과 동일한 도전형을 갖되, 상기 제1확산영역보다 큰 불순물 도핑농도를 갖도록 상기 제1확산영역 내에 형성된 제2확산영역
을 포함하는 이미지 센서.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제18항에 있어서,
상기 제1확산영역은 상기 제2확산영역의 측면 및 저면을 둘러싸는 형태를 갖는 이미지 센서.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제18항에 있어서,
상기 제1돌출부 및 상기 제2돌출부는 상기 제1확산영역과 중첩되는 이미지 센서.
- ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제18항에 있어서,
상기 제1전송게이트 측벽 및 제2전송게이트 측벽에 형성된 스페이서를 더 포함하고,
상기 제1확산영역과 상기 제2확산영역이 접하는 경계면은 실질적으로 상기 스페이서의 측벽에 정렬되는 이미지 센서.
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