JP2015023150A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体基板ＳＢ内に、フォトダイオードＰＤ用のｐ型ウエルＰＷ１を形成し、半導体基板ＳＢ内にｐ型ウエルＰＷ１に内包されるように、フォトダイオードＰＤ用のｎ型半導体領域ＮＷを形成し、ｎ型半導体領域ＮＷの表層部分に、ｐ＋型半導体領域ＰＲを形成する。ｐ＋型半導体領域ＰＲは、複数のホウ素原子と複数の水素原子とからなるクラスタをイオン注入することにより形成される。【選択図】図２０

Description

本発明は、半導体装置の製造方法に関し、例えば、固体撮像素子を含む半導体装置の製造方法に好適に利用できるものである。
固体撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いた固体撮像素子（ＣＭＯＳイメージセンサ）の開発が進められている。このＣＭＯＳイメージセンサは、フォトダイオードと転送用トランジスタとを有する複数の画素を含んで構成される。
特開２００８−２２６９２５号公報（特許文献１）には、ボロンを少なくともその一部が６個のボロンからなる８面体構造のクラスタの形態で含有する不純物領域が半導体層または半導体基板の所定領域に設けられている半導体装置に関する技術が記載されている。
特開２００８−２２６９２５号公報
フォトダイオードを有する半導体装置があるが、そのような半導体装置においても、できるだけ性能を向上させることが望まれる。または、製造歩留まりを向上させることが望まれる。あるいは、性能を向上させ、かつ、製造歩留まりを向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体基板内にフォトダイオード用のｐ型の第１半導体領域を形成する工程と、前記半導体基板内に前記フォトダイオード用のｎ型の第２半導体領域を形成する工程と、前記半導体基板内にｐ型の第３半導体領域を形成する工程とを有している。前記第２半導体領域は前記第１半導体領域に内包され、前記第３半導体領域は前記第２半導体領域の表層部分に形成される。前記第３半導体領域は、複数のホウ素原子と複数の水素原子とからなるクラスタをイオン注入することにより形成される。
一実施の形態によれば、半導体装置の性能を向上させることができる。
または、半導体装置の製造歩留まりを向上させることができる。
あるいは、半導体装置の性能を向上させ、かつ、半導体装置の製造歩留まりを向上させることができる。
一実施の形態の半導体装置の構成例を示す回路ブロック図である。 画素の構成例を示す回路図である。 一実施の形態の半導体装置の画素を示す平面図である。 各プラグの結線例を示す平面図である。 一実施の形態の半導体装置が形成される半導体ウエハおよびチップ領域を示す平面図である。 一実施の形態の半導体装置の周辺回路領域に形成されるトランジスタを示す平面図である。 一実施の形態の半導体装置の画素領域に形成される複数の画素を示す平面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の製造工程を示す工程フロー図である。 一実施の形態の半導体装置の製造工程を示す工程フロー図である。 一実施の形態である半導体装置の製造工程中の要部断面図である。 図１２と同じ半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１４と同じ半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１６と同じ半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１８と同じ半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図２０と同じ半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２２と同じ半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２４と同じ半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 図２６と同じ半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２８と同じ半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 図３０と同じ半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 図３２と同じ半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 図３４と同じ半導体装置の製造工程中の要部断面図である。 ｐ＋型半導体領域の結晶構造を模式的に示す説明図である。 シート抵抗を比較した結果を示すグラフである。 シート抵抗を比較した結果を示すグラフである。 暗電流を比較した結果を示すグラフである。 白点の発生率を比較した結果を示すグラフである。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態である半導体装置の製造工程中の要部断面図である。 図４２に続く半導体装置の製造工程中の要部断面図である。 図４３に続く半導体装置の製造工程中の要部断面図である。 図４４に続く半導体装置の製造工程中の要部断面図である。 図４５に続く半導体装置の製造工程中の要部断面図である。 図４６に続く半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
以下、図面を参照しながら本実施の形態１の半導体装置の構造および製造工程について詳細に説明する。本実施の形態１では、半導体装置が、半導体基板の表面側から光を入射する表面照射型のイメージセンサとしてのＣＭＯＳイメージセンサである例について説明する。
＜半導体装置の構成＞
図１は、本実施の形態の半導体装置の構成例を示す回路ブロック図である。図２は、画素の構成例を示す回路図である。なお、図１では、アレイ状（行列状）に配置された４行４列（４×４）の１６個の画素を示すが、画素の配列数はこれに限定されず、種々変更可能であり、例えば、実際にカメラなどの電子機器に使用される画素数は数百万のものがある。
図１に示す画素領域１Ａには、複数の画素ＰＵがアレイ状に配置され、その周囲には、垂直走査回路ＶＳＣや水平走査回路ＨＳＣなどの駆動回路が配置されている。各画素（セル、画素ユニット）ＰＵは、選択線ＳＬおよび出力線ＯＬの交点に配置されている。選択線ＳＬは垂直走査回路ＶＳＣと接続され、出力線ＯＬはそれぞれ列回路ＣＬＣと接続されている。列回路ＣＬＣはスイッチＳＷＴを介して出力アンプＡＰと接続されている。各スイッチＳＷＴは水平走査回路ＨＳＣと接続され、水平走査回路ＨＳＣにより制御される。
例えば、垂直走査回路ＶＳＣおよび水平走査回路ＨＳＣにより選択された画素ＰＵから読み出された電気信号は、出力線ＯＬおよび出力アンプＡＰを介して出力される。
画素ＰＵの構成は、例えば、図２に示されるように、フォトダイオードＰＤと、４つのトランジスタＲＳＴ，ＴＸ，ＳＥＬ，ＡＭＩとで構成される。これらのトランジスタＲＳＴ，ＴＸ，ＳＥＬ，ＡＭＩは、それぞれｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）により形成される。このうち、トランジスタＲＳＴはリセットトランジスタ（リセット用トランジスタ）であり、トランジスタＴＸは転送トランジスタ（転送用トランジスタ）であり、トランジスタＳＥＬは選択トランジスタ（選択用トランジスタ）であり、トランジスタＡＭＩは増幅トランジスタ（増幅用トランジスタ）である。なお、転送トランジスタＴＸは、フォトダイオードＰＤにより生成された電荷を転送する転送用トランジスタである。また、これらのトランジスタの他に、他のトランジスタや容量素子などの素子が組み込まれることもある。また、これらのトランジスタの接続形態には種々の変形・応用形態がある。
図２に示す回路例においては、接地電位（ＧＮＤ）とノードＮ１との間にフォトダイオードＰＤと転送トランジスタＴＸとが直列に接続されている。ノードＮ１と電源電位（電源電位線）ＶＤＤとの間にはリセットトランジスタＲＳＴが接続されている。電源電位ＶＤＤは、電源電位線ＬＶＤＤ（後述する図４参照）の電位である。電源電位ＶＤＤと出力線ＯＬとの間には、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが直列に接続されている。この増幅トランジスタＡＭＩのゲート電極はノードＮ１に接続されている。また、リセットトランジスタＲＳＴのゲート電極はリセット線ＬＲＳＴに接続されている。また、選択トランジスタＳＥＬのゲート電極は選択線ＳＬと接続され、転送トランジスタＴＸのゲート電極は転送線（第２選択線）ＬＴＸと接続されている。
例えば、転送線ＬＴＸおよびリセット線ＬＲＳＴを立ち上げ（Ｈレベルとし）、転送トランジスタＴＸおよびリセットトランジスタＲＳＴをオン状態とする。この結果、フォトダイオードＰＤの電荷が抜かれて空乏化される。その後、転送トランジスタＴＸをオフ状態とする。
この後、例えば、カメラなどの電子機器のメカニカルシャッターを開くと、シャッターが開いている間、フォトダイオードＰＤにおいて、入射光によって電荷が発生し、蓄積される。つまり、フォトダイオードＰＤは、入射光を受光して電荷を生成する。
次いで、シャッターを閉じた後、リセット線ＬＲＳＴを立ち下げ（Ｌレベルとし）、リセットトランジスタＲＳＴをオフ状態とする。さらに、選択線ＳＬおよび転送線ＬＴＸを立ち上げ（Ｈレベルとし）、選択トランジスタＳＥＬおよび転送トランジスタＴＸをオン状態とする。これにより、フォトダイオードＰＤにより生成された電荷が転送トランジスタＴＸのノードＮ１側の端部（後述の図３および図４のフローティングディフュージョンＦＤに対応）に転送される。このとき、フローティングディフュージョンＦＤの電位は、フォトダイオードＰＤから転送された電荷に応じた値に変化し、この値が、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに表れる。この出力線ＯＬの電位が、電気信号（受光信号）となり、列回路ＣＬＣおよびスイッチＳＷＴを介して出力アンプＡＰから出力信号として読み出される。
図３は、本実施の形態の半導体装置の画素を示す平面図である。また、図４は、各プラグの結線例を示す平面図であり、図３に結線状態を追加して示したものである。
図３および図４に示されるように、本実施の形態の半導体装置の画素ＰＵ（図１参照）は、フォトダイオードＰＤと転送トランジスタＴＸとが配置されている活性領域ＡｃＴＰと、リセットトランジスタＲＳＴが配置されている活性領域ＡｃＲとを有している。さらに、画素ＰＵは、選択トランジスタＳＥＬと増幅トランジスタＡＭＩとが配置されている活性領域ＡｃＡＳと、接地電位線ＬＧＮＤと接続されているプラグＰｇが配置されている活性領域ＡｃＧとを有している。
活性領域ＡｃＲには、ゲート電極Ｇｒが配置され、その両側のソース・ドレイン領域上にはプラグＰｒ１，Ｐｒ２が配置されている。このゲート電極Ｇｒとソース・ドレイン領域とによりリセットトランジスタＲＳＴが構成される。
活性領域ＡｃＴＰには、ゲート電極Ｇｔが配置され、平面視において、ゲート電極Ｇｔの両側のうちの一方には、フォトダイオードＰＤが配置され、他方には、フローティングディフュージョンＦＤが配置されている。フォトダイオードＰＤは、ＰＮ接合ダイオードであり、例えば、複数のｎ型またはｐ型の不純物拡散領域（半導体領域）により構成される。また、フローティングディフュージョンＦＤは、電荷蓄積部または浮遊拡散層としての機能を有しており、例えば、ｎ型の不純物拡散領域（半導体領域）で構成される。このフローティングディフュージョンＦＤ上には、プラグＰｆｄが配置されている。
活性領域ＡｃＡＳには、ゲート電極Ｇａおよびゲート電極Ｇｓが配置され、活性領域ＡｃＡＳのゲート電極Ｇａ側の端部にはプラグＰａが配置され、活性領域ＡｃＡＳのゲート電極Ｇｓ側の端部にはプラグＰｓが配置されている。ゲート電極Ｇａおよびゲート電極Ｇｓの両側は、ソース・ドレイン領域であり、このゲート電極Ｇａおよびゲート電極Ｇｓとソース・ドレイン領域とにより、直列に接続された選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが構成されている。
活性領域ＡｃＧの上部にはプラグＰｇが配置されている。このプラグＰｇは、接地電位線ＬＧＮＤと接続される。よって、活性領域ＡｃＧは、半導体基板のウエル領域に、接地電位ＧＮＤを印加するための給電領域である。
また、ゲート電極Ｇｒ、ゲート電極Ｇｔ、ゲート電極Ｇａおよびゲート電極Ｇｓ上には、プラグＰｒｇ、プラグＰｔｇ、プラグＰａｇおよびプラグＰｓｇがそれぞれ配置されている。
上記プラグＰｒ１，Ｐｒ２，Ｐｇ，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇを、複数の配線層（例えば後述する図８に示される配線Ｍ１〜Ｍ３）により必要に応じて接続する。これにより、上記図１および図２に示される回路を形成することができる。図４には、プラグの結線例の一例が示されている。
図５は、本実施の形態の半導体装置が形成される半導体ウエハおよびチップ領域を示す平面図である。図５に示すように、半導体ウエハＷＦ（後述の半導体基板ＳＢに相当する半導体ウエハ）は、複数のチップ領域ＣＨＰを有し、図１に示す画素領域１Ａは、周辺回路領域２Ａとともに１つのチップ領域ＣＨＰに形成される。この周辺回路領域２Ａには、論理回路（ロジック回路）が配置されている。この論理回路は、例えば、画素領域１Ａから出力される出力信号を演算し、この演算結果に基づき画像データが出力される。チップ領域ＣＨＰは、そこから１つの半導体チップが取得される領域であり、半導体ウエハＷＦにおける各チップ領域ＣＨＰは、それぞれ同じ構成（画素領域１Ａおよび周辺回路領域２Ａ）が形成される。半導体ウエハＷＦは、後でダイシングにより切断され、個片化された個々のチップ領域ＣＨＰが、半導体チップとなる。
図６は、本実施の形態の半導体装置の周辺回路領域に形成されるトランジスタを示す平面図である。
図６に示されるように、周辺回路領域２Ａには、ロジックトランジスタとしての周辺トランジスタＬＴが配置されている。実際には、周辺回路領域２Ａには、論理回路を構成するトランジスタとして、複数のｎチャネル型ＭＩＳＦＥＴと複数のｐチャネル型ＭＩＳＦＥＴとが形成されているが、図６には、論理回路を構成するトランジスタのうちの一つのｎチャネル型ＭＩＳＦＥＴが、周辺トランジスタＬＴとして示されている。
図６に示されるように、周辺回路領域２Ａには、活性領域ＡｃＬが形成され、この活性領域ＡｃＬには、周辺トランジスタＬＴのゲート電極Ｇｌｔが配置され、ゲート電極Ｇｌｔの両側であって、活性領域ＡｃＬの内部には、後述するｎ＋型半導体領域ＳＤを含む周辺トランジスタＬＴのソース・ドレイン領域が形成されている。また、周辺トランジスタＬＴのソース・ドレイン領域上には、プラグＰｔ１、Ｐｔ２が配置されている。
図６においては、１つの周辺トランジスタＬＴのみを示しているが、実際には、周辺回路領域２Ａには、複数のトランジスタが配置されている。これらの複数のトランジスタのソース・ドレイン領域上のプラグまたはゲート電極上のプラグを複数の配線層（後述の配線Ｍ１〜Ｍ３）により接続することで、論理回路を構成することができる。また、ＭＩＳＦＥＴ以外の素子、例えば、容量素子や他の構成のトランジスタなどが論理回路に組み込まれる場合もある。
なお、以下では、周辺トランジスタＬＴがｎチャネル型ＭＩＳＦＥＴである例を説明するが、周辺トランジスタＬＴはｐチャネル型ＭＩＳＦＥＴであってもよい。
図７は、本実施の形態の半導体装置の画素領域に形成される複数の画素を示す平面図である。
図７に示されるように、画素領域１Ａには、図３に示す画素ＰＵがＸ方向およびＹ方向に複数並んで配置され、画素アレイを構成している。図７では、例として２×２の合計４つの画素ＰＵを示しているが、画素の配列数は種々変更可能である。
＜画素領域および周辺回路領域の素子構造＞
次に、本実施の形態の半導体装置の断面図（図８および図９）を参照しながら、本実施の形態の半導体装置の構造を説明する。図８および図９は、本実施の形態の半導体装置の要部断面図であり、図８は、上記図３のＡ−Ａ線での断面図にほぼ対応し、図９は、上記図６のＢ−Ｂ線での断面図にほぼ対応している。
図８に示されるように、半導体基板ＳＢの画素領域１Ａの活性領域ＡｃＴＰには、フォトダイオードＰＤと転送トランジスタＴＸとが形成されている。フォトダイオードＰＤは、半導体基板ＳＢに形成されたｐ型ウエルＰＷ１、ｎ型半導体領域（ｎ型ウエル）ＮＷおよびｐ＋型半導体領域ＰＲからなる。また、図９に示されるように、半導体基板ＳＢの周辺回路領域２Ａの活性領域ＡｃＬには、周辺トランジスタＬＴが形成されている。
半導体基板ＳＢは、例えば、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物（ドナー）が導入されたｎ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）である。他の形態として、半導体基板ＳＢを、いわゆるエピタキシャルウエハとすることもできる。半導体基板ＳＢをエピタキシャルウエハとする場合、例えば、ｎ型不純物（例えばヒ素（Ａｓ））が導入されたｎ＋型の単結晶シリコン基板の主面上に、ｎ型不純物（例えばリン（Ｐ））が導入されたｎ−型単結晶シリコンからなるエピタキシャル層を成長させることにより、半導体基板ＳＢを形成することができる。
活性領域ＡｃＴＰの外周には、絶縁体からなる素子分離領域ＬＣＳが配置されている。このように、素子分離領域ＬＣＳで囲まれた半導体基板ＳＢの露出領域が、活性領域ＡｃＴＰおよび活性領域ＡｃＬなどの活性領域となる。
半導体基板ＳＢの主面から所定の深さにわたって、ｐ型ウエル（ｐ型半導体領域）ＰＷ１，ＰＷ２が形成されている。ｐ型ウエルＰＷ１は、活性領域ＡｃＴＰ全体にわたって形成されている。すなわち、ｐ型ウエルＰＷ１は、フォトダイオードＰＤが形成されている領域と、転送トランジスタＴＸが形成されている領域とにわたって形成されている。また、ｐ型ウエルＰＷ２は、活性領域ＡｃＬ全体にわたって形成されている。すなわち、ｐ型ウエルＰＷ２は、周辺トランジスタＬＴが形成される領域に形成されている。ｐ型ウエルＰＷ１およびｐ型ウエルＰＷ２は、いずれも、ホウ素（Ｂ）などのｐ型不純物が導入されたｐ型の半導体領域である。
図８に示されるように、活性領域ＡｃＴＰの半導体基板ＳＢにおいて、ｐ型ウエルＰＷ１に内包されるように、ｎ型半導体領域（ｎ型ウエル）ＮＷが形成されている。ｎ型半導体領域ＮＷは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型の半導体領域である。
ｎ型半導体領域ＮＷは、フォトダイオードＰＤを形成するためのｎ型半導体領域であるが、転送トランジスタＴＸのソース領域もｎ型半導体領域ＮＷにより形成される。すなわち、ｎ型半導体領域ＮＷは、主として、フォトダイオードＰＤが形成されている領域に形成されているが、ｎ型半導体領域ＮＷの一部は、転送トランジスタＴＸのゲート電極Ｇｔと平面的に（平面視で）重なるような位置に、形成されている。ｎ型半導体領域ＮＷ（の底面）の深さは、ｐ型ウエルＰＷ１（の底面）の深さよりも浅く、ｎ型半導体領域ＮＷは、ｐ型ウエルＰＷ１に内包されるように形成されている。
ｎ型半導体領域ＮＷの表面の一部には、ｐ＋型半導体領域ＰＲが形成されている。ｐ＋型半導体領域ＰＲは、ホウ素（Ｂ）などのｐ型不純物が高濃度で導入（ドープ）されたｐ＋型の半導体領域であり、ｐ＋型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高い。このため、ｐ＋型半導体領域ＰＲの導電率（電気伝導率）は、ｐ型ウエルＰＷ１の導電率（電気伝導率）よりも高い。
ｐ＋型半導体領域ＰＲ（の底面）の深さは、ｎ型半導体領域ＮＷ（の底面）の深さよりも浅い。ｐ＋型半導体領域ＰＲは、主として、ｎ型半導体領域ＮＷの表層部分（表面部分）に形成される。このため、半導体基板ＳＢの厚さ方向に見ると、最上層のｐ＋型半導体領域ＰＲの下にｎ型半導体領域ＮＷが存在し、ｎ型半導体領域ＮＷの下にｐ型ウエルＰＷ１が存在する状態となる。
また、ｎ型半導体領域ＮＷが形成されていない領域において、ｐ＋型半導体領域ＰＲの一部はｐ型ウエルＰＷ１に接している。すなわち、ｐ＋型半導体領域ＰＲは、直下にｎ型半導体領域ＮＷが存在してそのｎ型半導体領域ＮＷに接する部分と、直下にｐ型ウエルＰＷ１が存在してそのｐ型ウエルＰＷ１に接する部分とを有している。
ｐ型ウエルＰＷ１とｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。また、ｐ＋型半導体領域ＰＲとｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。ｐ型ウエルＰＷ１（ｐ型半導体領域）とｎ型半導体領域ＮＷとｐ＋型半導体領域ＰＲとによって、フォトダイオード（ＰＮ接合ダイオード）ＰＤが形成される。
ｐ＋型半導体領域ＰＲは、半導体基板ＳＢの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成される領域である。すなわち、半導体基板ＳＢの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こす場合がある。このため、電子を多数キャリアとするｎ型半導体領域ＮＷの表面に、正孔（ホール）を多数キャリアとするｐ＋型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制し、暗電流の増加を抑制することができる。従って、ｐ＋型半導体領域ＰＲは、フォトダイオード最表面から湧き出る電子をそのｐ＋型半導体領域ＰＲのホールと再結合させて、暗電流を低下させる役割がある。
フォトダイオードＰＤは、受光素子である。また、フォトダイオードＰＤは、光電変換素子とみなすこともできる。フォトダイオードＰＤは、入力された光を光電変換して電荷を生成し、生成した電荷を蓄積する機能を有し、転送トランジスタＴＸは、フォトダイオードＰＤで蓄積された電荷をフォトダイオードＰＤから転送する際のスイッチとしての役割を有している。
また、ｎ型半導体領域ＮＷの一部と平面的に重なるように、ゲート電極Ｇｔが形成されている。このゲート電極Ｇｔは、転送トランジスタＴＸのゲート電極であり、半導体基板ＳＢ上にゲート絶縁膜ＧＯＸを介して形成（配置）されている。ゲート電極Ｇｔの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。
活性領域ＡｃＴＰの半導体基板ＳＢ（ｐ型ウエルＰＷ１）において、ゲート電極Ｇｔの両側のうちの一方の側には、上記ｎ型半導体領域ＮＷが形成されており、他方の側には、ｎ型半導体領域ＮＲが形成されている。ｎ型半導体領域ＮＲは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が高濃度で導入（ドープ）されたｎ＋型半導体領域であり、ｐ型ウエルＰＷ１内に形成されている。ｎ型半導体領域ＮＲは、フローティングディフュージョン（浮遊拡散層）ＦＤとしての半導体領域であり、転送トランジスタＴＸのドレイン領域でもある。
ｎ型半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域として機能するが、フローティングディフュージョン（浮遊拡散層）ＦＤとみなすこともできる。また、ｎ型半導体領域ＮＷは、フォトダイオードＰＤの構成要素であるが、転送トランジスタＴＸのソース用の半導体領域としても機能することができる。すなわち、転送トランジスタＴＸのソース領域は、ｎ型半導体領域ＮＷにより形成される。このため、ｎ型半導体領域ＮＷとゲート電極Ｇｔとは、ゲート電極Ｇｔの一部（ソース側）が、ｎ型半導体領域ＮＷの一部と平面的に（平面視で）重なるような位置関係となっていることが好ましい。ｎ型半導体領域ＮＷとｎ型半導体領域ＮＲとは、転送トランジスタＴＸのチャネル形成領域（ゲート電極Ｇｔの直下の基板領域に対応）を挟んで互いに離間するように形成されている。
フォトダイオードＰＤ（図３参照）の表面、すなわちｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲの表面には、キャップ絶縁膜ＣＰが形成されている。このキャップ絶縁膜ＣＰは、半導体基板ＳＢの表面特性、すなわち界面特性を良好に保つために形成される。このキャップ絶縁膜ＣＰ上には、反射防止膜ＡＲＦが形成されている。すなわち、反射防止膜ＡＲＦは、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲ上に、キャップ絶縁膜ＣＰを介して形成されている。反射防止膜ＡＲＦの一部（端部）は、ゲート電極Ｇｔ上に乗り上げることもできる。
一方、図９に示されるように、活性領域ＡｃＬのｐ型ウエルＰＷ２上には、ゲート絶縁膜ＧＯＸを介して、周辺トランジスタＬＴのゲート電極Ｇｌｔが形成されており、ゲート電極Ｇｌｔの両側の側壁上には、サイドウォールスペーサＳＷが形成されている。また、ゲート電極Ｇｌｔの両側のｐ型ウエルＰＷ２中には、周辺トランジスタＬＴのソース・ドレイン領域が形成されている。周辺トランジスタＬＴのソース・ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有しており、ｎ型の低濃度半導体領域であるｎ−型半導体領域ＮＭと、ｎ型の高濃度半導体領域であるｎ＋型半導体領域ＳＤとからなる。
半導体基板ＳＢ上には、ゲート電極Ｇｔ、反射防止膜ＡＲＦおよびゲート電極Ｇｌｔを覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、画素領域１Ａおよび周辺回路領域２Ａを含む半導体基板ＳＢの主面全体上に形成されている。
層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした酸化シリコン膜により形成されている。層間絶縁膜ＩＬ１には、上記プラグＰｒ１，Ｐｒ２，Ｐｇ，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇ，Ｐｔ１，Ｐｔ２などの導電性のプラグＰＧが埋め込まれている。例えば、図８に示されるように、フローティングディフュージョンＦＤとしてのｎ型半導体領域ＮＲ上にプラグＰＧとしてプラグＰｆｄが形成されており、このプラグＰｆｄは、層間絶縁膜ＩＬ１を貫通してｎ型半導体領域ＮＲに達しており、ｎ型半導体領域ＮＲと電気的に接続されている。
上記プラグＰｒ１，Ｐｒ２，Ｐｇ，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇ，Ｐｔ１，Ｐｔ２などの導電性のプラグＰＧは、層間絶縁膜ＩＬ１に形成されたコンタクトホールに、例えば、バリア導体膜とバリア導体膜上に形成されたタングステン膜とを埋め込むことにより形成されている。そのバリア導体膜は、例えば、チタン膜と該チタン膜上に形成された窒化チタン膜との積層膜（すなわちチタン／窒化チタン膜）からなる。
また、図８および図９には表れないが、上記リセットトランジスタＲＳＴ、上記選択トランジスタＳＥＬおよび上記増幅トランジスタＡＭＩも、半導体基板ＳＢに形成されたｐ型ウエル上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の両側のｐ型ウエル中に形成されたソース・ドレイン領域とを有している（上記図３参照）。選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩは直列に接続されているため、一方のソース・ドレイン領域を共有している（図３参照）。
プラグＰＧ（Ｐｒ１，Ｐｒ２，Ｐｇ，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇ）が埋め込まれた層間絶縁膜ＩＬ１上には、例えば、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２に配線Ｍ１が形成されている。
層間絶縁膜ＩＬ２は、例えば酸化シリコン膜により形成されるが、これに限定されるものではなく、酸化シリコン膜よりも誘電率の低い低誘電率膜により形成することもできる。低誘電率膜としては、例えば、ＳｉＯＣ膜を挙げることができる。
配線Ｍ１は、例えば、銅配線により形成されており、ダマシン法を用いて形成することができる。なお、配線Ｍ１は、銅配線に限定されるものではなく、アルミニウム配線により形成することもできる。配線Ｍ１が埋込銅配線（ダマシン銅配線）の場合（図８および図９はこの場合に対応）は、その埋込銅配線は、層間絶縁膜ＩＬ１に形成された配線溝内に埋め込まれているが、配線Ｍ１がアルミニウム配線の場合は、そのアルミニウム配線は、層間絶縁膜上に形成された導電膜をパターニングすることにより形成される。
配線Ｍ１を形成した層間絶縁膜ＩＬ２上には、例えば、酸化シリコン膜や低誘電率膜からなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３に配線Ｍ２が形成されている。また、配線Ｍ２を形成した層間絶縁膜ＩＬ３上には、層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４に配線Ｍ３が形成されている。配線Ｍ１〜Ｍ３は、配線層を形成している。配線Ｍ１〜Ｍ３は、フォトダイオードと平面的に重ならないように形成されている。これは、フォトダイオードに入射する光が配線Ｍ１〜Ｍ３によって遮られないようにするためである。
さらに、配線Ｍ３を形成した層間絶縁膜ＩＬ４上には、マイクロレンズＭＬが搭載されている。なお、マイクロレンズＭＬと層間絶縁膜ＩＬ４との間にカラーフィルタが設けられていてもよい。
図８において、光が画素ＰＵ（図１参照）に照射されると、まず、入射光は、マイクロレンズＭＬを通過する。その後、可視光に対して透明な層間絶縁膜ＩＬ４〜ＩＬ１を通過した後、反射防止膜ＡＲＦに入射する。反射防止膜ＡＲＦでは、入射光の反射が抑制されて充分な光量の入射光がフォトダイオードＰＤに入射する。フォトダイオードＰＤでは、入射光のエネルギーがシリコンのバンドギャップよりも大きいため、光電変換により入射光が吸収されて正孔電子対が生成される。このとき生成された電子は、ｎ型半導体領域ＮＷに蓄積される。そして、適切なタイミングで、転送トランジスタＴＸをオンする。具体的には、転送トランジスタＴＸのゲート電極Ｇｔにしきい値電圧以上の電圧を印加する。すると、転送トランジスタＴＸのゲート絶縁膜ＧＯＸ直下のチャネル形成領域にチャネル領域が形成され、転送トランジスタＴＸのソース領域としてのｎ型半導体領域ＮＷと、転送トランジスタＴＸのドレイン領域としてのｎ型半導体領域ＮＲとが、電気的に導通することになる。この結果、ｎ型半導体領域ＮＷに蓄積された電子は、チャネル領域を通ってドレイン領域（ｎ型半導体領域ＮＲ）に達し、ドレイン領域（ｎ型半導体領域ＮＲ）からプラグＰｆｄおよび配線層を伝わって外部回路に取り出される。
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について、図１０〜図３５を参照して説明する。
図１０および図１１は、本実施の形態の半導体装置の製造工程の一部を示す工程フロー図である。図１２〜図３５は、本実施の形態の半導体装置の製造工程中の要部断面図である。図１２〜図３５のうち、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３２および図３４は、上記図８に相当する断面図、すなわち、上記図３のＡ−Ａ線に相当する位置での断面図である。図１２〜図３５のうち、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１、図３３および図３５は、上記図９に相当する断面図、すなわち、上記図６のＢ−Ｂ線に相当する位置での断面図である。
本実施の形態の半導体装置を製造するには、まず、図１２および図１３に示されるように、半導体基板（半導体ウエハ）ＳＢを用意（準備）する（図１０のステップＳ１）。
半導体基板ＳＢは、例えば、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）である。他の形態として、半導体基板ＳＢを、いわゆるエピタキシャルウエハとすることもできる。半導体基板ＳＢをエピタキシャルウエハとする場合、例えば、ｎ型不純物（例えばヒ素（Ａｓ））が導入されたｎ＋型の単結晶シリコン基板の主面上に、ｎ型不純物（例えばリン（Ｐ））が導入されたｎ−型単結晶シリコンからなるエピタキシャル層を成長させることにより、半導体基板ＳＢを形成することができる。
次に、半導体基板ＳＢに素子分離領域ＬＣＳを形成する（図１０のステップＳ２）。
素子分離領域ＬＣＳは、酸化膜などの絶縁膜からなる。例えば、半導体基板ＳＢのうち、活性領域ＡｃＴＰおよび活性領域ＡｃＬ等の活性領域となる領域を窒化シリコン膜で覆った状態で、半導体基板ＳＢを熱酸化することにより、窒化シリコン膜で覆われていない領域の半導体基板ＳＢの主面に、熱酸化膜からなる素子分離領域ＬＣＳを形成することができる。このような素子分離領域の形成法をＬＯＣＯＳ（Local oxidation of silicon）法という。素子分離領域ＬＣＳにより、活性領域ＡｃＴＰおよび活性領域ＡｃＬ等の活性領域が区画（規定）される。
ＬＯＣＯＳ法に代えてＳＴＩ（Shallow Trench Isolation）法を用いて素子分離領域ＬＣＳを形成してもよい。ＳＴＩ法を用いた場合、素子分離領域ＬＣＳは、半導体基板ＳＢの溝内に埋め込まれた絶縁膜（例えば酸化シリコン膜）からなる。例えば、半導体基板ＳＢのうち、活性領域ＡｃＴＰおよび活性領域ＡｃＬ等の活性領域となる領域を窒化シリコン膜で覆ってから、その窒化シリコン膜をエッチングマスクとして半導体基板ＳＢをエッチングすることにより、半導体基板ＳＢに素子分離用の溝を形成し、その後、その素子分離用の溝内に酸化シリコン膜などの絶縁膜を埋め込むことにより、素子分離領域ＬＣＳを形成することができる。
なお、活性領域ＡｃＴＰは、画素領域１Ａに形成され、活性領域ＡｃＬは、周辺回路領域２Ａに形成される。
次に、図１４および図１５に示されるように、画素領域１Ａの半導体基板ＳＢにｐ型ウエル（ｐ型半導体領域）ＰＷ１を形成し、周辺回路領域２Ａの半導体基板ＳＢにｐ型ウエル（ｐ型半導体領域）ＰＷ２を形成する（図１０のステップＳ３）。
ｐ型ウエルＰＷ１は、フォトダイオードＰＤを形成するためのｐ型半導体領域であり、また、ｎチャネル型の転送トランジスタＴＸを形成するためのｐ型ウエル領域でもある。ｐ型ウエルＰＷ２は、ｎチャネル型の周辺トランジスタＬＴを形成するためのｐ型ウエル領域である。
ｐ型ウエルＰＷ１，ＰＷ２は、それぞれ、半導体基板ＳＢの主面から所定の深さにわたって形成される。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板ＳＢに、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。
ｐ型ウエルＰＷ１は、画素領域１Ａにおいて、フォトダイオードＰＤが形成される予定領域と、転送トランジスタＴＸが形成される予定領域とにわたって形成される。すなわち、画素領域１Ａにおいて、活性領域ＡｃＴＰ全体にｐ型ウエルＰＷ１が形成される。ｐ型ウエルＰＷ２は、周辺回路領域２Ａに形成される。ｐ型ウエルＰＷ１を形成するためのイオン注入と、ｐ型ウエルＰＷ２を形成するためのイオン注入とは、異なるイオン注入工程で行うか、あるいは、同じイオン注入工程で行う。
ｐ型ウエルＰＷ１，ＰＷ２の導電型はｐ型であり、半導体基板ＳＢの導電型であるｎ型とは反対の導電型である。
なお、本実施の形態では、周辺回路領域２Ａに形成される周辺トランジスタＬＴが、ｎチャネル型のＭＩＳＦＥＴの場合について説明しているが、導電型を逆にして、周辺トランジスタＬＴをｐチャネル型のＭＩＳＦＥＴとすることもでき、あるいは、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を周辺回路領域２Ａに形成することもできる。
次に、図１６および図１７に示されるように、画素領域１Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜ＧＯＸを介して転送トランジスタＴＸ用のゲート電極Ｇｔを形成し、周辺回路領域２Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上にゲート絶縁膜ＧＯＸを介して周辺トランジスタＬＴ用のゲート電極Ｇｌｔを形成する（図１０のステップＳ４）。
具体的には、ステップＳ４は、次のように行うことができる。
すなわち、まず、半導体基板ＳＢの主面を洗浄処理などにより清浄化してから、半導体基板ＳＢの主面にゲート絶縁膜ＧＯＸ用の絶縁膜を形成する。このゲート絶縁膜ＧＯＸ用の絶縁膜は、例えば酸化シリコン膜からなり、熱酸化法などを用いて形成することができる。他の形態として、ゲート絶縁膜ＧＯＸ用の絶縁膜として、酸窒化シリコン膜や、あるいは、金属酸化物膜（例えばハフニウム酸化物膜）などの高誘電率絶縁膜を用いることもできる。それから、半導体基板ＳＢ上、すなわちゲート絶縁膜ＧＯＸ用の絶縁膜上に、ゲート電極用の導電膜（例えば多結晶シリコン膜）をＣＶＤ（Chemical Vapor Deposition）法などを用いて形成した後、このゲート電極用の導電膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングする。これにより、パターニングされた導電膜（例えば多結晶シリコン膜）からなるゲート電極Ｇｔ，Ｇｌｔを形成することができる。ゲート電極Ｇｔ，Ｇｌｔの下に残存するゲート絶縁膜ＧＯＸ用の絶縁膜が、ゲート絶縁膜ＧＯＸとなる。また、このゲート電極用の導電膜をパターニングするためのドライエッチング、あるいはそのドライエッチングの後のウェットエッチングにより、ゲート電極Ｇｔ，Ｇｌｔで覆われていない領域のゲート絶縁膜ＧＯＸ用の絶縁膜は除去され得る。ゲート電極用の導電膜をパターニングしてゲート電極Ｇｔ，Ｇｌｔを形成する際に、例えば上記図３に示される他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩのゲート電極Ｇｒ、ゲート電極Ｇｓおよびゲート電極Ｇａを一緒に形成することもできる。
ゲート電極Ｇｔは、転送トランジスタＴＸのゲート電極として機能し、画素領域１Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜ＧＯＸを介して形成される。ゲート電極Ｇｔの下のゲート絶縁膜ＧＯＸが、転送トランジスタＴＸのゲート絶縁膜として機能する。ゲート電極Ｇｌｔは、周辺トランジスタＬＴのゲート電極として機能し、周辺回路領域２Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上にゲート絶縁膜ＧＯＸを介して形成される。ゲート電極Ｇｌｔの下のゲート絶縁膜ＧＯＸが、周辺トランジスタＬＴのゲート絶縁膜として機能する。
なお、ステップＳ４の工程（ゲート電極形成工程）については、ステップＳ３を行ってｐ型ウエルＰＷ１，ＰＷ２を形成した後、後述するステップＳ１０（ｎ型半導体領域ＮＲ形成工程）を行う前の、いずれかの時点で行うことができる。
次に、図１８および図１９に示されるように、画素領域１Ａの活性領域ＡｃＴＰにおける半導体基板ＳＢに、ｎ型半導体領域ＮＷをイオン注入により形成する（図１０のステップＳ５）。ｎ型半導体領域ＮＷは、画素領域１Ａの活性領域ＡｃＴＰの半導体基板ＳＢにリン（Ｐ）またヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、形成することができる。
ｎ型半導体領域ＮＷは、フォトダイオードＰＤを形成するためのｎ型半導体領域であり、ｎ型半導体領域ＮＷ（の底面）の深さは、ｐ型ウエルＰＷ１（の底面）の深さよりも浅く、ｎ型半導体領域ＮＷは、ｐ型ウエルＰＷ１に内包されるように形成される。ｎ型半導体領域ＮＷは、ｐ型ウエルＰＷ１に内包されるように形成されるため、ｎ型半導体領域ＮＷの底面と側面とは、ｐ型ウエルＰＷ１に接している。
ｎ型半導体領域ＮＷは、画素領域１Ａの活性領域ＡｃＴＰ全体に形成されるのではなく、活性領域ＡｃＴＰの半導体基板ＳＢにおけるゲート電極Ｇｔの両側の領域のうち、一方の側（ソース側）に形成され、他方側（ドレイン側）には形成されない。
ｎ型半導体領域ＮＷは、具体的には、例えば次のようにして形成することができる。すなわち、図１８および図１９に示されるように、まず、半導体基板ＳＢ上にレジスト層としてフォトレジストパターン（フォトレジスト層）ＲＳ１を、フォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＳ１は、画素領域１Ａの活性領域ＡｃＴＰにおけるゲート電極Ｇｔの両側のうちの一方の側（ソース側）を開口（露出）する開口部ＯＰ１を有しており、画素領域１Ａの活性領域ＡｃＴＰにおけるゲート電極Ｇｔの両側のうちの他方の側（ドレイン側）は、フォトレジストパターンＲＳ１で覆われている。それから、このフォトレジストパターンＲＳ１をマスク（イオン注入阻止マスク）として用いて、半導体基板ＳＢにｎ型の不純物イオンをイオン注入する。これにより、画素領域１Ａにおいて、開口部ＯＰ１に平面視で重なる位置の半導体基板ＳＢにｎ型不純物がイオン注入され、それによって、画素領域１Ａの活性領域ＡｃＴＰの半導体基板ＳＢに、ｐ型ウエルＰＷ１に内包されるように、ｎ型半導体領域ＮＷが形成される。その後、フォトレジストパターンＲＳ１は除去される。
なお、ｎ型半導体領域ＮＷを形成するためのイオン注入工程においては、図１９に示されるように、周辺回路領域２Ａ全体にフォトレジストパターンＲＳ１が形成されている、すなわち、周辺回路領域２Ａ全体において、ゲート電極Ｇｌｔを覆うように半導体基板ＳＢ上にフォトレジストパターンＲＳ１が形成されている。このため、ｎ型半導体領域ＮＷを形成するためのイオン注入工程においては、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）では、フォトレジストパターンＲＳ１がマスク（イオン注入阻止マスク）として機能するため、イオン注入されない。つまり、ｎ型半導体領域ＮＷを形成するためのイオン注入の際には、ｎ型半導体領域ＮＷ形成予定領域以外の半導体基板ＳＢは、フォトレジストパターンＲＳ１で覆っておき、ｎ型半導体領域ＮＷ形成予定領域に選択的にｎ型不純物をイオン注入するのである。
次に、図２０および図２１に示されるように、画素領域１Ａの活性領域ＡｃＴＰにおける半導体基板ＳＢに、ｐ＋型半導体領域ＰＲをイオン注入により形成する（図１０のステップＳ６）。
ステップＳ６において、ｐ＋型半導体領域ＰＲは、複数のホウ素原子と複数の水素原子とからなるクラスタ（ＢｘＨｙ、ここでｘ，ｙはそれぞれ２以上の整数）を半導体基板ＳＢにイオン注入することによって形成する。
ｐ＋型半導体領域ＰＲは、ｐ型不純物が高濃度で導入（ドープ）されたｐ＋型の半導体領域であり、ｐ＋型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高い。ｐ＋型半導体領域ＰＲは、複数のホウ素原子と複数の水素原子とからなるクラスタ（ＢｘＨｙ）を半導体基板ＳＢにイオン注入することによって形成されるため、ｐ＋型半導体領域ＰＲに導入されたｐ型不純物は、主としてホウ素（Ｂ：ボロン）である。
ｐ＋型半導体領域ＰＲ（の底面）の深さは、ｎ型半導体領域ＮＷ（の底面）の深さよりも浅い。ｐ＋型半導体領域ＰＲは、主として、ｎ型半導体領域ＮＷの表層部分（表面領域）に形成される。このため、半導体基板ＳＢの厚さ方向に見ると、最上層のｐ＋型半導体領域ＰＲの下にｎ型半導体領域ＮＷが存在し、ｎ型半導体領域ＮＷの下にｐ型ウエルＰＷ１が存在する状態となる。
また、ステップＳ６で複数のホウ素原子と複数の水素原子とからなるクラスタ（ＢｘＨｙ）が半導体基板ＳＢにイオン注入されると、クラスタ（ＢｘＨｙ）を構成していた複数のホウ素（Ｂ）原子および複数の水素（Ｈ）原子は、半導体基板ＳＢ（ｐ＋型半導体領域ＰＲ）内で分散する。このため、ｐ＋型半導体領域ＰＲとなる半導体基板ＳＢ内では、ホウ素（Ｂ）はクラスタの状態で存在しているのではなく、個々のホウ素（Ｂ）原子が分散して存在している。
ｐ＋型半導体領域ＰＲは、具体的には、例えば次のようにして形成することができる。すなわち、図２０および図２１に示されるように、まず、半導体基板ＳＢ上にレジスト層としてフォトレジストパターン（フォトレジスト層）ＲＳ２を、フォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＳ２は、画素領域１Ａの活性領域ＡｃＴＰにおけるｐ＋型半導体領域ＰＲ形成予定領域を開口（露出）する開口部ＯＰ２を有している。それから、このフォトレジストパターンＲＳ２をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢに、複数のホウ素原子と複数の水素原子とからなるクラスタ（ＢｘＨｙ、ここでｘ，ｙはそれぞれ２以上の整数）をイオン注入する。これにより、画素領域１Ａにおいて、開口部ＯＰ２に平面視で重なる位置の半導体基板ＳＢ（具体的にはｎ型半導体領域ＮＲの表層部分）に前記クラスタ（ＢｘＨｙ）がイオン注入され、それによって、画素領域１Ａの活性領域ＡｃＴＰの半導体基板ＳＢ（具体的にはｎ型半導体領域ＮＷの表層部分）にｐ＋型半導体領域ＰＲが形成される。その後、フォトレジストパターンＲＳ２は除去される。
なお、ｐ＋型半導体領域ＰＲを形成するためのイオン注入工程においては、図２１に示されるように、周辺回路領域２Ａ全体にフォトレジストパターンＲＳ２が形成されている、すなわち、周辺回路領域２Ａ全体において、ゲート電極Ｇｌｔを覆うように半導体基板ＳＢ上にフォトレジストパターンＲＳ２が形成されている。このため、ｐ＋型半導体領域ＰＲを形成するためのイオン注入工程においては、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）では、フォトレジストパターンＲＳ２がマスク（イオン注入阻止マスク）として機能するため、イオン注入されない。つまり、ｐ＋型半導体領域ＰＲを形成するためのイオン注入の際には、ｐ＋型半導体領域ＰＲ形成予定領域以外の半導体基板ＳＢは、フォトレジストパターンＲＳ２で覆っておき、ｐ＋型半導体領域ＰＲ形成予定領域に選択的に、複数のホウ素原子と複数の水素原子とからなるクラスタ（ＢｘＨｙ）をイオン注入するのである。
また、ｎ型半導体領域ＮＷが形成されていない領域において、ｐ＋型半導体領域ＰＲの一部はｐ型ウエルＰＷ１に接している。すなわち、ｐ＋型半導体領域ＰＲは、直下にｎ型半導体領域ＮＷが存在してそのｎ型半導体領域ＮＷに接する部分と、直下にｐ型ウエルＰＷ１が存在してそのｐ型ウエルＰＷ１に接する部分とを有している。
ｐ型ウエルＰＷ１は、フォトダイオードＰＤを形成するためのｐ型半導体領域であり、ｎ型半導体領域ＮＷは、フォトダイオードＰＤを形成するためのｎ型半導体領域であり、ｐ＋型半導体領域ＰＲは、フォトダイオードＰＤを形成するためのｐ型半導体領域である。ｐ型ウエルＰＷ１（ｐ型半導体領域）とｎ型半導体領域ＮＷとｐ＋型半導体領域ＰＲとによって、フォトダイオード（ＰＮ接合ダイオード）ＰＤが形成される。ｐ型ウエルＰＷ１とｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成され、また、ｐ＋型半導体領域ＰＲとｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。
フォトダイオード（ＰＮ接合ダイオード）ＰＤは、主として、ｎ型半導体領域ＮＷとｐ型ウエルＰＷ１とによって（すなわちｎ型半導体領域ＮＷとｐ型ウエルＰＷ１とのＰＮ接合によって）、形成される。また、ｎ型半導体領域ＮＷは、転送トランジスタＴＸのソース領域としても機能するものであるため、ｎ型半導体領域ＮＷの一部は、転送トランジスタＴＸのゲート電極Ｇｔと平面視において重なることが好ましい。なお、転送トランジスタＴＸは、フォトダイオードＰＤにより生成された電荷を転送する転送用トランジスタである。フォトダイオードＰＤは、受光素子である。また、フォトダイオードＰＤは、光電変換素子とみなすこともできる。
ｎ型半導体領域ＮＷの表面の一部にｐ＋型半導体領域ＰＲが形成されるが、このｐ＋型半導体領域ＰＲは、主として、半導体基板ＳＢの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成される領域である。すなわち、半導体基板ＳＢの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こすことになる。このため、電子を多数キャリアとするｎ型半導体領域ＮＷの表面に、正孔（ホール）を多数キャリアとするｐ＋型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制し、暗電流の増加を抑制することができる。
また、ステップＳ６でｐ＋型半導体領域ＰＲをイオン注入によって形成した後、結晶欠陥（主としてイオン注入に起因した結晶欠陥）を回復させるためのアニール処理、すなわち熱処理を行うことが好ましい。このアニール処理により、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲの結晶欠陥を回復させることができる。
このステップＳ６のイオン注入後に行うアニール処理（熱処理）は、例えば、レーザアニール、マイクロ波アニール、ＲＴＡ（Rapid thermal anneal）、またはファーネスアニール、あるいは、それらの組み合わせにより、行うことができる。このステップＳ６のイオン注入後に行うアニール処理（熱処理）の温度は、例えば３００〜１２００℃程度とすることができる。ここで、レーザアニールは、レーザを照射することによるアニール（熱処理）であり、マイクロ波アニールは、マイクロ波を照射することによるアニール（熱処理）であり、ＲＴＡは、ランプ加熱などを用いた短時間アニールであり、ファーネスアニールは、アニール炉で加熱することによるアニール（熱処理）である。
本実施の形態では、ステップＳ６のイオン注入の後にアニール処理（熱処理）を行うが、そのアニール処理（熱処理）を行った後は、ステップＳ６で注入されたホウ素（Ｂ）原子は、ｐ＋型半導体領域ＰＲにおいて、半導体基板ＳＢを構成するシリコン結晶のシリコンサイト（Ｓｉの格子点）に位置している（後述の図３６参照）。このため、ｐ＋型半導体領域ＰＲでは、ホウ素（Ｂ）はクラスタの状態で存在しているのではなく、シリコン結晶のＳｉサイト（Ｓｉの格子点）の一部がホウ素（Ｂ）原子に置換された状態になる。
また、このステップＳ６のイオン注入後に行うアニール処理（熱処理）によって、イオン注入された領域（例えばｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲ）の結晶欠陥が回復するとともに、注入された不純物を活性化させることもできる。
また、ステップＳ６でｐ＋型半導体領域ＰＲをイオン注入によって形成した後、ｐ＋型半導体領域ＰＲなどの結晶欠陥を回復させるためのアニール処理（熱処理）を行うことが好ましいが、この時点でアニール処理を行わなかった場合は、以降の工程のいずれかの段階でアニール処理（熱処理）を行う。また、ステップＳ６のイオン注入によって形成した後、後述のステップＳ１１までアニール処理を行わなかった場合は、後述のステップＳ１１のアニール処理（熱処理）が、ｐ＋型半導体領域ＰＲなどの結晶欠陥を回復させるためのアニール処理を兼ねることになる。
次に、図２２および図２３に示されるように、周辺回路領域２Ａにおいて、ゲート電極Ｇｌｔの両側の半導体基板ＳＢ（ｐ型ウエルＰＷ２）中に、ｎ−型半導体領域（ソース・ドレインエクステンション領域）ＮＭをイオン注入により形成する（図１０のステップＳ７）。
ｎ−型半導体領域ＮＭは、具体的には、例えば次のようにして形成することができる。すなわち、図２２および図２３に示されるように、まず、半導体基板ＳＢ上にレジスト層として周辺回路領域２Ａを開口（露出）するフォトレジストパターン（フォトレジスト層）ＲＳ３を、フォトリソグラフィ技術を用いて形成する。それから、そのフォトレジストパターンＲＳ３をマスク（イオン注入阻止マスク）として用いて、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入する。この際、周辺回路領域２Ａでは、ゲート電極Ｇｌｔがマスク（イオン注入阻止マスク）として機能するため、半導体基板ＳＢにおけるゲート電極Ｇｌｔの直下の領域では、不純物の注入が防止される。このため、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）におけるゲート電極Ｇｌｔの両側の領域に、ｎ型の不純物がイオン注入されることにより、ｎ−型半導体領域ＮＭが形成される。その後、フォトレジストパターンＲＳ３は除去される。
なお、ｎ−型半導体領域ＮＭを形成するためのイオン注入工程では、図２２に示されるように、画素領域１Ａにおいて、ゲート電極Ｇｔの表面を含めて半導体基板ＳＢ上に、フォトレジストパターンＲＳ３が形成されている。すなわち、画素領域１Ａにおける活性領域ＡｃＴＰはフォトレジストパターンＲＳ３で覆われている。このため、ｎ−型半導体領域ＮＭを形成するためのイオン注入工程においては、活性領域ＡｃＴＰの半導体基板ＳＢでは、フォトレジストパターンＲＳ３がマスク（イオン注入阻止マスク）として機能するため、イオン注入されない。このため、ｎ−型半導体領域ＮＭを形成するためのイオン注入工程では、活性領域ＡｃＴＰのｐ型ウエルＰＷ１、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲにはイオン注入されない。
次に、図２４および図２５に示されるように、画素領域１Ａの半導体基板ＳＢ上に、キャップ絶縁膜ＣＰを形成する（図１１のステップＳ８）。
キャップ絶縁膜ＣＰは、例えば、半導体基板ＳＢの主面上に絶縁膜を形成してから、この絶縁膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、形成することができる。キャップ絶縁膜ＣＰは、例えば、酸化シリコン膜または窒化シリコン膜により形成することができる。キャップ絶縁膜ＣＰは、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲの表面（露出面）上に形成される。このキャップ絶縁膜ＣＰは、半導体基板ＳＢの表面特性、すなわち界面特性を良好に保つために形成される。
次に、反射防止膜ＡＲＦとサイドウォールスペーサＳＷを形成する（図１１のステップＳ９）。反射防止膜ＡＲＦは、キャップ絶縁膜ＣＰ上に形成され、サイドウォールスペーサＳＷは、ゲート電極Ｇｔ，Ｇｌｔの側壁上に形成される。
反射防止膜ＡＲＦおよびサイドウォールスペーサＳＷは、例えば次のようにして形成することができる。すなわち、まず、半導体基板ＳＢの主面上に、ゲート電極Ｇｔ，Ｇｌｔを覆うように、絶縁膜ＺＭを形成する。この絶縁膜ＺＭは、反射防止膜ＡＲＦ形成用の絶縁膜とサイドウォールスペーサＳＷ形成用の絶縁膜とを兼ねている。それから、反射防止膜ＡＲＦを形成する予定領域の絶縁膜ＺＭ上に、フォトレジストパターン（図示せず）を、フォトリソグラフィ技術を用いて形成する。それから、そのフォトレジストパターンをマスク（エッチングマスク）として用いて、絶縁膜ＺＭを異方性エッチングによりエッチバックする。これにより、ゲート電極Ｇｔ，Ｇｌｔの側壁上に絶縁膜ＺＭを局所的に残すことにより、サイドウォールスペーサＳＷを形成するとともに、フォトレジストパターンの下に絶縁膜ＺＭを残すことにより、反射防止膜ＡＲＦを形成する。その後、フォトレジストパターンは除去され、図２４および図２５には、この段階が示されている。
反射防止膜ＡＲＦは、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲ上にキャップ絶縁膜ＣＰを介して形成され、反射防止膜ＡＲＦの一部（端部）は、ゲート電極Ｇｔ上に乗り上げることもできる。
ゲート電極Ｇｌｔの両側壁上にサイドウォールスペーサＳＷが形成されるが、ゲート電極Ｇｔについては、ゲート電極Ｇｔの両側壁上のうち、ドレイン側（フローティングディフュージョンＦＤ側）の側壁上にサイドウォールスペーサＳＷが形成される。ゲート電極Ｇｔのソース側の側壁は、反射防止膜ＡＲＦで覆われる。
ここでは、反射防止膜ＡＲＦとサイドウォールスペーサＳＷとを、同じ絶縁膜ＺＭを用いて同工程で形成する場合について説明し、図２４および図２５もその場合に対応している。
他の形態として、反射防止膜ＡＲＦとサイドウォールスペーサＳＷとを別々の工程で形成することもできる。その場合、まず、半導体基板ＳＢ上にゲート電極Ｇｔ，Ｇｌｔを覆うように、サイドウォールスペーサＳＷ形成用の絶縁膜を形成してから、その絶縁膜を異方性エッチングによりエッチバックすることにより、ゲート電極Ｇｔ，Ｇｌｔの両側壁上にサイドウォールスペーサＳＷを形成する。それから、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲの表面上に上記キャップ絶縁膜ＣＰを形成してから、半導体基板ＳＢ上に反射防止膜ＡＲＦ用の絶縁膜を形成し、その絶縁膜をパターニングすることにより、反射防止膜ＡＲＦを形成することができる。この場合は、ゲート電極Ｇｔの両側壁上にサイドウォールスペーサＳＷが形成され、反射防止膜ＡＲＦは、ゲート電極Ｇｔのソース側の側壁上のサイドウォールスペーサＳＷを覆い、反射防止膜ＡＲＦの一部（端部）が、ゲート電極Ｇｔ上に乗り上げることになる。
次に、図２６および図２７に示されるように、画素領域１Ａの活性領域ＡｃＴＰにおいて、ゲート電極Ｇｔの両側のうちの他方の側（ドレイン側）の半導体基板ＳＢ（ｐ型ウエルＰＷ１）中に、ｎ型半導体領域ＮＲをイオン注入により形成する（図１１のステップＳ１０）。なお、ドレイン側は、ｎ型半導体領域ＮＷが形成されている側とは反対側に対応している。
ｎ型半導体領域ＮＲを形成するイオン注入工程では、反射防止膜ＡＲＦおよびゲート電極Ｇｔがマスク（イオン注入阻止マスク）として機能することができるため、半導体基板ＳＢにおける反射防止膜ＡＲＦおよびゲート電極Ｇｔの直下の領域では、不純物の注入が防止される。これにより、図２６に示されるように、転送トランジスタＴＸのゲート電極Ｇｔの両側のうちの他方の側（ドレイン側、すなわちｎ型半導体領域ＮＷが形成されている側とは反対側）の半導体基板ＳＢ（ｐ型ウエルＰＷ１）中に、ｎ型半導体領域ＮＲを形成することができる。また、反射防止膜ＡＲＦをフォトレジスト層（図示せず）で覆った状態で、ｎ型半導体領域ＮＲを形成するためのイオン注入を行うこともでき、その場合は、ｎ型半導体領域ＮＲ形成予定領域は、そのフォトレジスト層から露出させておく。
従って、活性領域ＡｃＴＰの半導体基板におけるゲート電極Ｇｔの両側の領域のうち、一方の側（ソース側）にステップＳ５でｎ型半導体領域ＮＷが形成され、他方の側（ドレイン側）にステップＳ１０でｎ型半導体領域ＮＲが形成される。
ｎ型半導体領域ＮＷとｎ型半導体領域ＮＲとは、転送トランジスタＴＸのチャネル形成領域（ゲート電極Ｇｔの直下の基板領域に対応）を挟んで互いに離間するように形成される。ｎ型半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域として機能するｎ型の高濃度半導体領域である。ｎ型半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域として機能するが、フローティングディフュージョン（浮遊拡散層）ＦＤとみなすこともできる。
また、このステップＳ１０では、周辺回路領域２Ａにおいて、ゲート電極ＧｌｔおよびサイドウォールスペーサＳＷの合成体の両側の半導体基板ＳＢ（ｐ型ウエルＰＷ２）中に、イオン注入によりｎ＋型半導体領域ＳＤを形成する。ｎ＋型半導体領域ＳＤを形成するイオン注入の際には、ゲート電極Ｇｌｔとその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することができる。このため、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）におけるゲート電極ＧｌｔおよびサイドウォールスペーサＳＷの合成体の両側の領域に、ｎ型の不純物がイオン注入されることにより、ｎ＋型半導体領域ＳＤが形成される。
ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＮＭと同じ導電型（ここではｎ型）の半導体領域であるが、ｎ−型半導体領域ＮＭよりも、不純物濃度（ｎ型不純物濃度）が高く、かつ、深さ（接合深さ）が深い。これにより、周辺回路領域２Ａにおいて、周辺トランジスタＬＴのソースまたはドレインとして機能する半導体領域（ソース・ドレイン領域）が、ｎ＋型半導体領域ＳＤおよびｎ−型半導体領域ＮＭにより形成される。従って、周辺トランジスタＬＴのソース・ドレイン領域は、ＬＤＤ構造を有している。
なお、ｎ型半導体領域ＮＲとｎ＋型半導体領域ＳＤとは、同じイオン注入工程により形成することができるが、別々のイオン注入により形成することも可能である。
また、このステップＳ１０を利用して、例えば図３に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩのソース・ドレイン領域を形成することもできる。リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩのソース・ドレイン領域は、ｎ型半導体領域ＮＲおよびｎ＋型半導体領域ＳＤの一方または両方と同じイオン注入工程により形成することができるが、ｎ型半導体領域ＮＲおよびｎ＋型半導体領域ＳＤとは別のイオン注入により形成することも可能である。
また、周辺回路領域２Ａにｐチャネル型ＭＩＳＦＥＴが形成される場合には、周辺回路領域２Ａにおいて、ｐ型ＭＩＳＦＥＴのソース・ドレイン領域となるｐ＋型半導体領域を形成すればよい。例えば、周辺回路領域２Ａの図示しないｐチャネル型ＭＩＳＦＥＴのゲート電極の両側のｎ型ウエル中にｐ型不純物をイオン注入することで、ｐ型ＭＩＳＦＥＴのソース・ドレイン領域となるｐ＋型半導体領域を形成することができる。この際、上記活性領域ＡｃＧにｐ型不純物をイオン注入してもよい。
次に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う（図１１のステップＳ１１）。
以上の工程により、半導体基板ＳＢの各画素領域１Ａに、フォトダイオードＰＤ、転送トランジスタＴＸ、ならびに、図２６および図２７の断面図に表れない他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが形成される（上記図３参照）。また、半導体基板ＳＢの周辺回路領域２Ａに、ＭＩＳＦＥＴとしての周辺トランジスタＬＴが形成される。
次に、図２８および図２９に示されるように、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎ型半導体領域ＮＲおよびｎ＋型半導体領域ＳＤの上部（表層部）や、ゲート電極Ｇｌｔの上部（表層部）などに、低抵抗の金属シリサイド層ＳＩＬを形成する（図１１のステップＳ１２）。
この金属シリサイド層ＳＩＬを形成するには、例えば、金属シリサイド層形成用の金属膜を半導体基板ＳＢ上に形成してから、熱処理を行うことにより、その金属膜をｎ型半導体領域ＮＲ、ｎ＋型半導体領域ＳＤおよびゲート電極Ｇｌｔの表層部分と反応させてから、金属膜の未反応部分を除去する。これにより、ｎ型半導体領域ＮＲおよびｎ＋型半導体領域ＳＤの上部（表層部）や、ゲート電極Ｇｌｔの上部（表層部）などに、それぞれ金属シリサイド層ＳＩＬを形成することができる。なお、この際、例えば図３に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの、ゲート電極Ｇｒ、ゲート電極Ｇｓおよびゲート電極Ｇａ、ならびに、ソース・ドレイン領域の各上部（表層部）にも、金属シリサイド層ＳＩＬを形成することができる。金属シリサイド層ＳＩＬを形成することにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
また、金属シリサイド層形成用の金属膜を形成する前に、シリサイド化が不要なシリコン基板領域やゲート電極を覆うような絶縁膜（シリサイドブロック膜）を形成してもよく、そうすれば、その絶縁膜で覆われたシリコン基板領域やゲート電極には、金属シリサイド層形成用の金属膜が接しないため、金属シリサイド層ＳＩＬは形成されなくなる。例えば、ゲート電極Ｇｔおよび反射防止膜ＡＲＦを覆い、かつｎ型半導体領域ＮＲ、ｎ＋型半導体領域ＳＤおよびゲート電極Ｇｌｔを露出するような絶縁膜（シリサイドブロック膜）を形成してから、金属シリサイド層形成用の金属膜を形成し、熱処理を行う。これにより、金属シリサイド層ＳＩＬは、ｎ型半導体領域ＮＲ、ｎ＋型半導体領域ＳＤおよびゲート電極Ｇｌｔの上部に形成されるが、ゲート電極Ｇｔ上には形成されない。
また、この金属シリサイド層ＳＩＬは形成しなくともよく、あるいは、ｎ型半導体領域ＮＲ、ｎ＋型半導体領域ＳＤおよびゲート電極Ｇｌｔのうち、金属シリサイド層ＳＩＬを形成するものと、形成しないものとを設けることもできる。以降の図３０〜図３５は、金属シリサイド層ＳＩＬを形成しない場合、すなわち、ステップＳ１２の金属シリサイド層ＳＩＬ形成工程を省略した場合について図示してあるが、以降の図３０〜図３５において、金属シリサイド層ＳＩＬが形成されていてもよい。
次に、図３０および図３１に示されるように、半導体基板ＳＢの主面（主面全面）上に、絶縁膜として層間絶縁膜ＩＬ１を形成する（図１１のステップＳ１３）。すなわち、ゲート電極Ｇｔ，Ｇｌｔ、サイドウォールスペーサＳＷおよび反射防止膜ＡＲＦを覆うように、半導体基板ＳＢ上に層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１として、例えば、ＴＥＯＳ（tetra ethyl ortho silicate）ガスを原料ガスとしたＣＶＤ法により酸化シリコン膜を半導体基板ＳＢ上に堆積することができる。
層間絶縁膜ＩＬ１の成膜後、層間絶縁膜ＩＬ１の表面（上面）をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨するなどして、層間絶縁膜ＩＬ１の上面を平坦化することもできる。層間絶縁膜ＩＬ１を成膜した段階で、下地段差に起因して層間絶縁膜ＩＬ１の表面に凹凸形状が形成されていても、成膜後に層間絶縁膜ＩＬ１の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜ＩＬ１を得ることができる。
次に、図３２および図３３に示されるように、層間絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホール（貫通孔、孔、開口部）ＣＴを形成する（図１１のステップＳ１４）。
コンタクトホールＣＴは、層間絶縁膜ＩＬ１を貫通するように形成される。コンタクトホールＣＴは、例えば、ｎ型半導体領域ＮＲ上や、ｎ＋型半導体領域ＳＤ上などに形成される。ｎ型半導体領域ＮＲ上に形成されたコンタクトホールＣＴの底部では、ｎ型半導体領域ＮＲの表面（ｎ型半導体領域ＮＲの上部に金属シリサイド層ＳＩＬが形成されている場合はその金属シリサイド層ＳＩＬの表面）の一部が露出される。また、ｎ＋型半導体領域ＳＤ上に形成されたコンタクトホールＣＴの底部では、ｎ＋型半導体領域ＳＤの表面（ｎ＋型半導体領域ＳＤの上部に金属シリサイド層ＳＩＬが形成されている場合はその金属シリサイド層ＳＩＬの表面）の一部が露出される。また、図示はしないけれども、ゲート電極Ｇｔ，Ｇｌｔ上にもコンタクトホールＣＴが形成され、また、上記図３に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの各ゲート電極（Ｇｒ，Ｇｓ，Ｇａ）およびソース・ドレイン領域上にも、コンタクトホールＣＴが形成される。
次に、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（図１１のステップＳ１５）。プラグＰＧは、例えば次のようにして形成することができる。
プラグＰＧを形成するには、まず、コンタクトホールＣＴの内部（底面および内壁上）を含む層間絶縁膜ＩＬ１上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜と該チタン膜上に形成された窒化チタン膜との積層膜（すなわちチタン／窒化チタン膜）からなり、スパッタリング法などを用いて形成することができる。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによってバリア導体膜上にコンタクトホールＣＴを埋めるように形成する。その後、コンタクトホールＣＴの外部（層間絶縁膜ＩＬ１上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、層間絶縁膜ＩＬ１の上面が露出し、層間絶縁膜ＩＬ１のコンタクトホールＣＴ内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰＧが形成される。なお、図面の簡略化のために、図３２および図３３では、プラグＰＧを構成するバリア導体膜と主導体膜とを一体化して示してある。
プラグＰＧには、上記プラグＰｒ１，Ｐｒ２，Ｐｇ，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇ，Ｐｔ１，Ｐｔ２がある。このうち、プラグＰｆｄは、ｎ型半導体領域ＮＲ上に形成されたコンタクトホールＣＴに埋め込まれており、層間絶縁膜ＩＬ１を貫通してｎ型半導体領域ＮＲに達して、ｎ型半導体領域ＮＲと電気的に接続されている。また、プラグＰｔ１，Ｐｔ２のそれぞれは、ｎ＋型半導体領域ＳＤ上に形成されたコンタクトホールＣＴに埋め込まれており、層間絶縁膜ＩＬ１を貫通してｎ＋型半導体領域ＳＤに達して、ｎ＋型半導体領域ＳＤと電気的に接続されている。
次に、図３４および図３５に示されるように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２〜ＩＬ４および配線Ｍ１〜Ｍ３を形成する。
例えば、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２として窒化シリコン膜と該窒化シリコン膜上の酸化シリコン膜との積層膜をＣＶＤ法などを用いて形成してから、その積層膜に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝を形成する。それから、配線溝の内部（底面および内壁上）を含む層間絶縁膜ＩＬ２上に、バリア導体膜を形成する。このバリア導体膜は、例えば、タンタル（Ｔａ）膜と該タンタル膜上の窒化タンタル（ＴａＮ）膜との積層膜からなり、スパッタリング法などを用いて形成することができる。それから、バリア導体膜上にシード膜として薄い銅膜をスパッタリング法などで堆積してから、電解めっき法によりシード膜上に主導体膜として銅めっき膜を堆積し、この銅めっき膜により配線溝の内部を埋め込む。それから、配線溝の外部（層間絶縁膜ＩＬ２上）の不要な銅めっき膜、シード膜およびバリア導体膜をＣＭＰ法などにより除去することにより、配線溝内に、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図３４および図３５では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。このように、配線溝の内部にバリア膜、シード膜および銅めっき膜を埋め込むことにより、配線Ｍ１を形成することができる。
更に、同様にして、図３４および図３５に示されるように、配線Ｍ１を形成した層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成し、層間絶縁膜ＩＬ３中に配線Ｍ２を形成し、配線Ｍ２を形成した層間絶縁膜ＩＬ３上に層間絶縁膜ＩＬ４を形成し、層間絶縁膜ＩＬ４中に配線Ｍ３を形成する。配線Ｍ１は、シングルダマシン法により形成したが、配線Ｍ２および配線Ｍ３は、シングルダマシン法またはデュアルダマシン法により形成することができる。
なお、層間絶縁膜ＩＬ３中には、配線Ｍ２と配線Ｍ１との間に配置されて配線Ｍ２と配線Ｍ１とを接続するビア部も形成され、層間絶縁膜ＩＬ４中には、配線Ｍ３と配線Ｍ２との間に配置されて配線Ｍ３と配線Ｍ２とを接続するビア部も形成される。配線Ｍ２をデュアルダマシン法により形成した場合は、配線Ｍ２と配線Ｍ１とを接続するビア部は、配線Ｍ２と一緒に配線Ｍ２と一体的に形成されるが、配線Ｍ２をシングルダマシン法により形成した場合は、配線Ｍ２と配線Ｍ１とを接続するビア部は、配線Ｍ２とは別々に形成される。同様に、配線Ｍ３をデュアルダマシン法により形成した場合は、配線Ｍ３と配線Ｍ２とを接続するビア部は、配線Ｍ３と一緒に配線Ｍ３と一体的に形成されるが、配線Ｍ３をシングルダマシン法により形成した場合は、配線Ｍ３と配線Ｍ２とを接続するビア部は、配線Ｍ３とは別々に形成される。
次に、図３４に示されるように、最上層の層間絶縁膜ＩＬ４上に、フォトダイオードＰＤを構成するｎ型半導体領域ＮＷと平面視において重なるように、オンチップレンズとしてのマイクロレンズＭＬを取り付ける。なお、マイクロレンズＭＬと層間絶縁膜ＩＬ４との間にカラーフィルタを設けてもよい。また、不要であれば、マイクロレンズＭＬの取り付けは、省略することもできる。
以上の工程により、本実施の形態の半導体装置を製造することができる。
＜本実施の形態の課題について＞
固体撮像素子として、ＣＭＯＳを用いた固体撮像素子（ＣＭＯＳイメージセンサ）の開発が進められている。このＣＭＯＳイメージセンサは、フォトダイオードと転送トランジスタとを有する複数の画素を含んで構成される。ＣＭＯＳイメージセンサデバイスにおいては、センサの処理性能の向上を図るために、周辺回路を微細化し、動作速度を向上させることが望まれる。一方、ＣＭＯＳイメージセンサデバイスにおいて、撮像感度はフォトダイオードの容量に比例するため、微細化によりフォトダイオードの容量面積（接合面積）を小さくすると、撮像感度が低下してしまう。撮像感度の低下は、半導体装置の性能の低下につながる。このため、撮像感度は、できるだけ高くすることが望ましく、撮像感度を高めるためには、フォトダイオードの容量面積（接合面積）をできるだけ大きくすることが望まれる。一方、ＣＭＯＳイメージセンサデバイスにおいて、電源電圧は、微細化に伴い小さくする必要があるが、電源電圧を小さくすることは、フォトダイオードに蓄積した電荷を転送トランジスタを介して転送しにくくなることにつながる。従って、フォトダイオードに蓄積した電荷の転送特性を低下させずに、かつ、撮像感度を保つためには、フォトダイオードの構造設計が重要となる。
一般的に使用されているフォトダイオードは、ｐｎｐ型の埋め込みフォトダイオードであり、ｎ型層（本実施の形態のｎ型半導体領域ＮＷに相当するｎ型層）に電子を蓄積する構造である。フォトダイオードの平面寸法は、チップサイズや画素数などにより制約されてしまう。このため、フォトダイオードの容量を大きくするためには、ｎ型層（本実施の形態のｎ型半導体領域ＮＷに相当するｎ型層）の深さを深くすることが有効である。ｎ型層の深さを深くすれば、フォトダイオードを構成するｐｎ接合の面積が増えるため、フォトダイオードの容量を大きくすることができ、撮像感度を向上させることができる。しかしながら、単純にｎ型層の深さを深くすると、フォトダイオードに蓄積した電荷を転送トランジスタを介して転送しにくくなることにつながってしまう。これは、フォトダイオードに蓄積した電荷の転送特性を低下させ、また、電源電圧を低下させたときに、フォトダイオードに蓄積した電荷の転送不良を引き起こすことにつながってしまう。これは、半導体装置の性能の低下につながる。
そこで、本発明者は、フォトダイオードに蓄積した電荷を転送トランジスタを介して的確に転送できるようにするとともに、撮像感度を向上させるためには、ｐｎｐ型のフォトダイオードにおける最上層のｐ型層（本実施の形態のｐ＋型半導体領域ＰＲに相当するｐ型層）を浅く形成することが有効であることを見出した。ｐｎｐ型のフォトダイオードにおいて、ｎ型層の深さを変えずに最上層のｐ型層を浅くすれば、フォトダイオードを構成するｐｎ接合の面積が増えるため、フォトダイオードの容量を大きくすることができ、撮像感度を向上させることができる。また、ｐｎｐ型のフォトダイオードにおける最上層のｐ型層を浅くしても、フォトダイオードに蓄積した電荷の転送特性は低下しない。このため、半導体装置の性能を向上させることができる。
しかしながら、ｐｎｐ型のフォトダイオードにおける最上層のｐ型層（本実施の形態のｐ＋型半導体領域ＰＲに相当するｐ型層）をＢ（ホウ素）のイオン注入で形成すると、注入するイオンの原子量が小さいため、チャネリング現象が生じやすい。ここで、チャネリング現象とは、注入されたイオンが、原子配列の隙間を通して半導体基板の深い位置まで達する現象である。ｐｎｐ型のフォトダイオードにおける最上層のｐ型層（ｐ＋型半導体領域ＰＲに相当するｐ型層）を形成するイオン注入でチャネリング現象が生じてしまうと、そのｐ型層（ｐ＋型半導体領域ＰＲに対応するｐ型層）を浅く均一に形成することが難しくなる。また、ｐｎｐ型のフォトダイオードにおける最上層のｐ型層（ｐ＋型半導体領域ＰＲに相当するｐ型層）を浅く形成しようとすると、そのｐ型層（ｐ＋型半導体領域ＰＲに相当するｐ型層）を形成するためのイオン注入の注入エネルギーを小さくする必要があるが、注入エネルギーが小さいと、イオン注入時のイオンビームを安定して生成しにくいため、イオン注入を上手く行えなくなる虞がある。このため、ｐｎｐ型のフォトダイオードにおける最上層のｐ型層（ｐ＋型半導体領域ＰＲに相当するｐ型層）を浅くすることは難しく、無理にそのｐ型層（ｐ＋型半導体領域ＰＲに相当するｐ型層）を浅くしようとすると、かえって半導体装置の性能の低下や、半導体装置の製造歩留まりの低下を引き起こしてしまう。
＜本実施の形態の主要な特徴と効果について＞
そこで、本実施の形態では、ｐ＋型半導体領域ＰＲを形成するためのイオン注入として、複数のホウ素（Ｂ）原子と複数の水素（Ｈ）原子とからなるクラスタをイオン注入する手法を採用しており、これを、本実施の形態の主張な特徴のうちの一つとしている。すなわち、ステップＳ６では、複数のホウ素（Ｂ）原子と複数の水素（Ｈ）原子とからなるクラスタをイオン注入することにより、ｐ＋型半導体領域ＰＲを形成している。
ここで、複数のホウ素（Ｂ）原子と複数の水素（Ｈ）原子とからなるクラスタは、複数のホウ素（Ｂ）原子と複数の水素（Ｈ）原子とからなる分子とみなすこともできる。また、複数のホウ素（Ｂ）原子と複数の水素（Ｈ）原子とからなるクラスタは、水素化ボロンのクラスタとみなすこともできる。
複数のホウ素（Ｂ）原子と複数の水素（Ｈ）原子とからなるクラスタは、ＢｘＨｙ（ここでｘ，ｙはそれぞれ２以上の整数）と表記することができる。すなわち、上記ステップＳ６では、ｘ個のホウ素（Ｂ）原子とｙ個の水素（Ｈ）原子とからなる分子であるＢｘＨｙ（ここでｘ，ｙはそれぞれ２以上の整数）をイオン注入することにより、ｐ＋型半導体領域ＰＲを形成する。
ステップＳ６でイオン注入するクラスタ（分子）が含むホウ素（Ｂ）原子の数は２以上（すなわちＢｘＨｙと表記したときにｘは２以上の整数）であるが、ステップＳ６でイオン注入するクラスタ（分子）が含むホウ素（Ｂ）原子の数が５以上（すなわちＢｘＨｙと表記したときにｘが５以上の整数）であれば、より好ましい。
ステップＳ６でイオン注入するクラスタ（分子）の例を挙げれば、Ｂ１０Ｈ１４（デカボラン）またはＢ１８Ｈ２２（オクタデカボラン）などがある。ここで、Ｂ１０Ｈ１４（デカボラン）は、１０個のホウ素（Ｂ）原子と１４個の水素（Ｈ）原子とからなる分子であり、Ｂ１８Ｈ２２（オクタデカボラン）は、１８個のホウ素（Ｂ）原子と２２個の水素（Ｈ）原子とからなる分子である。
本実施の形態では、複数のホウ素原子と複数の水素原子とからなるクラスタ（ＢｘＨｙ）をイオン注入することによりｐ＋型半導体領域ＰＲを形成しているが、これにより、次のような効果を得られる。
すなわち、クラスタをイオン注入する場合、１個のクラスタ当たりの質量が大きくなることを反映して、注入エネルギーを大きくすることになる。注入エネルギーが大きいと、イオン注入時のイオンビームを安定して生成することができるため、イオン注入を安定して行うことができる。本実施の形態では、複数のホウ素原子と複数の水素原子とからなるクラスタ（ＢｘＨｙ）をイオン注入することによりｐ＋型半導体領域ＰＲを形成するため、ｐ＋型半導体領域ＰＲを浅くしても、イオン注入の注入エネルギーを大きくすることができるので、イオンビームを安定して生成することができ、ｐ＋型半導体領域ＰＲを形成するためのイオン注入を安定して行うことができる。これにより、ｐ＋型半導体領域ＰＲを浅くしても、ｐ＋型半導体領域ＰＲを安定して的確に形成することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
また、クラスタをイオン注入する場合、１個のクラスタ当たりの質量が大きくなることを反映して、衝突エネルギーが大きくなるが、これは、チャネリング現象が生じにくくなることにつながる。これは、衝突エネルギーが大きいと、イオン注入された半導体基板の表層部分にアモルファス層が形成されやすく、アモルファス層が形成されるとチャネリング現象が起きにくくなるためである。本実施の形態では、複数のホウ素原子と複数の水素原子とからなるクラスタ（ＢｘＨｙ）をイオン注入することによりｐ＋型半導体領域ＰＲを形成することで、ｐ＋型半導体領域ＰＲを形成するためのイオン注入時にチャネリング現象が生じるのを抑制または防止することができる。これにより、ｐ＋型半導体領域ＰＲを浅く均一に形成することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
また、ｐ＋型半導体領域ＰＲ内において、もしもクラスタの形態でホウ素（Ｂ）が存在していると、結晶が歪んでしまい、それが暗電流の増加につながってしまう。また、ｐ＋型半導体領域ＰＲ内において、もしもクラスタの形態でホウ素（Ｂ）が存在していると、欠陥（転移）が生じやすく、それも暗電流の増加につながってしまう。これは、半導体装置の性能の低下や、半導体装置の製造歩留まりの低下につながる虞がある。
本実施の形態では、複数のホウ素原子と複数の水素原子とからなるクラスタ（ＢｘＨｙ）をイオン注入することによりｐ＋型半導体領域ＰＲを形成する。複数のホウ素原子と複数の水素原子とからなるクラスタ（ＢｘＨｙ）が半導体基板ＳＢにイオン注入されると、そのクラスタ（ＢｘＨｙ）を構成していた複数のホウ素（Ｂ）原子および複数の水素（Ｈ）原子は、半導体基板ＳＢ内でばらばらになって分散する。すなわち、クラスタ（ＢｘＨｙ）が半導体基板ＳＢに衝突するまでは、複数のホウ素（Ｂ）原子と複数の水素（Ｈ）原子とからなるクラスタ（ＢｘＨｙ）の状態が維持されているが、クラスタ（ＢｘＨｙ）が半導体基板ＳＢに衝突すると、そのクラスタ（ＢｘＨｙ）を構成していた複数のホウ素（Ｂ）原子および複数の水素（Ｈ）原子は、ばらばらになって半導体基板ＳＢ内に侵入し拡散する。すなわち、ｐ＋型半導体領域ＰＲとなる半導体基板ＳＢ内では、ホウ素はクラスタの状態で存在しているのではなく、個々のホウ素原子が分散して存在している。
ステップＳ６のイオン注入（すなわちｐ＋型半導体領域ＰＲを形成するためのイオン注入）の後に、結晶欠陥を回復させるためのアニール処理（熱処理）を行うと、図３６に模式的に示されるように、ステップＳ６で注入されたホウ素（Ｂ）原子は、ｐ＋型半導体領域ＰＲにおいて、半導体基板ＳＢ（ｐ＋型半導体領域ＰＲ）を構成するシリコン結晶のシリコン（Ｓｉ）サイト（シリコンの格子点）に位置した状態になる。すなわち、ｐ＋型半導体領域ＰＲは、シリコン結晶のＳｉサイト（シリコンの格子点）の一部が、ホウ素（Ｂ）原子に置換された状態になる。ここで、図３６は、ｐ＋型半導体領域ＰＲの結晶構造を模式的に示す説明図である。このとき、ｐ＋型半導体領域ＰＲにおいて、ホウ素（Ｂ）原子はある程度均一に分散しており、各ホウ素（Ｂ）原子に隣接する原子は、シリコン（Ｓｉ）原子である。ｐ＋型半導体領域ＰＲにおいて、ホウ素（Ｂ）はクラスタの形態で存在しているのではなく、個々のホウ素（Ｂ）原子が分散して存在しているため、結晶の歪みや欠陥を防ぎやすく、暗電流を抑制または防止することができる。
本実施の形態においては、ステップＳ６でクラスタイオン注入によってｐ＋型半導体領域ＰＲを形成するが、注入するクラスタとして、複数のホウ素（Ｂ）原子と複数の水素（Ｈ）原子とからなるクラスタ（ＢｘＨｙ）を用いることが重要である。複数のホウ素（Ｂ）原子と複数の水素（Ｈ）原子とが互いに結合したクラスタ（ＢｘＨｙ）は、結合力が弱いため、半導体基板ＳＢに注入されたときに結合が切れてばらばらになりやすい。本実施の形態では、ステップＳ６で、複数のホウ素（Ｂ）原子と複数の水素（Ｈ）原子とからなるクラスタ（ＢｘＨｙ）、すなわち複数のホウ素（Ｂ）原子と複数の水素（Ｈ）原子とが互いに結合したクラスタ（ＢｘＨｙ）をイオン注入するで、ｐ＋型半導体領域ＰＲ内で、ホウ素（Ｂ）がクラスタの状態で存在するのではなく、個々のホウ素（Ｂ）原子が分散して存在するようにしている。すなわち、ステップＳ６で複数のホウ素（Ｂ）原子と複数の水素（Ｈ）原子とからなるクラスタ（ＢｘＨｙ）が半導体基板ＳＢにイオン注入されると、クラスタ（ＢｘＨｙ）を構成していた複数のホウ素（Ｂ）原子および複数の水素（Ｈ）原子は、半導体基板ＳＢ（ｐ＋型半導体領域ＰＲ）内で分散する。これにより、ｐ＋型半導体領域ＰＲにおいて、結晶の歪みや欠陥（転移）を防ぐことができ、暗電流をより的確に抑制または防止することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
また、ステップＳ６でｐ＋型半導体領域ＰＲを形成するためのイオン注入を行うが、そのイオン注入として、複数のホウ素（Ｂ）原子と複数の水素（Ｈ）原子とからなるクラスタ（ＢｘＨｙ）のイオン注入を用いた場合、クラスタイオン注入を用いなかった場合に比べて、注入されたホウ素（Ｂ）原子の活性化率を高めることができる。このため、ｐ＋型半導体領域ＰＲによる暗電流の抑制効果を高めることができる。また、白点（暗時白点）の発生を抑制することができる。また、活性化率が高くなる分、イオン注入時のドーズ量を少なくすることができ、ドーズ量を少なくすることができる分、イオン注入時のダメージ（イオン注入された基板領域のダメージ）を小さくすることができるため、ｐ＋型半導体領域ＰＲを、より的確に形成することができ、ｐ＋型半導体領域ＰＲによる暗電流の抑制効果を高めることができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
図３７は、ｐ＋型半導体領域ＰＲに相当するｐ型半導体領域のシート抵抗を比較した結果を示すグラフである。ここで、図３７のグラフには、ＢｘＨｙ（ｘ，ｙはそれぞれ２以上の整数）のイオン注入を用いてｐ＋型半導体領域ＰＲに相当するｐ型半導体領域を形成した場合のそのｐ型半導体領域のシート抵抗と、Ｂ（ホウ素）のイオン注入を用いてｐ＋型半導体領域ＰＲに相当するｐ型半導体領域を形成した場合のそのｐ型半導体領域のシート抵抗とを示してある。図３７のグラフにも示されるように、複数のホウ素（Ｂ）原子と複数の水素（Ｈ）原子とからなるクラスタ（ＢｘＨｙ）のイオン注入を用いた場合、クラスタイオン注入を用いなかった場合に比べて、イオン注入で形成されたｐ型半導体領域（ｐ＋型半導体領域ＰＲに相当）のシート抵抗を低くすることができる。これは、複数のホウ素（Ｂ）原子と複数の水素（Ｈ）原子とからなるクラスタ（ＢｘＨｙ）のイオン注入を用いた場合、クラスタイオン注入を用いなかった場合に比べて、注入されたホウ素（Ｂ）原子の活性化率が高くなることを示唆している。
図３８は、ｎ型半導体領域ＮＷに相当するｎ型半導体領域のシート抵抗を比較した結果を示すグラフである。ここで、図３８のグラフには、注入エネルギーは同じにして、ＢｘＨｙ（ｘ，ｙはそれぞれ２以上の整数）のイオン注入を用いてｐ＋型半導体領域ＰＲに相当するｐ型半導体領域を形成した場合と、Ｂ（ホウ素）のイオン注入を用いてｐ＋型半導体領域ＰＲに相当するｐ型半導体領域を形成した場合についての、ｎ型半導体領域ＮＷに相当するｎ型半導体領域のシート抵抗を示してある。注入エネルギーが同じであれば、図３８のグラフにも示されるように、ｐ＋型半導体領域ＰＲに相当するｐ型半導体領域を形成するのにＢｘＨｙのクラスタイオン注入を用いた場合は、クラスタイオン注入を用いなかった場合に比べて、ｎ型半導体領域ＮＷに相当するｎ型半導体領域のシート抵抗を低くすることができる。これは、ｐ＋型半導体領域ＰＲに相当するｐ型半導体領域を形成するのに、ＢｘＨｙのクラスタイオン注入を用いた場合は、クラスタイオン注入を用いなかった場合に比べて、ｎ型半導体領域ＮＷに相当するｎ型半導体領域の実効的な厚さが厚くなり、それによってそのｎ型半導体領域のシート抵抗が低くなることを示唆している。すなわち、ｐ＋型半導体領域ＰＲを形成するのにＢｘＨｙのクラスタイオン注入を用いた場合は、クラスタイオン注入を用いなかった場合に比べて、ｐ＋型半導体領域ＰＲを浅くかつ高い活性化率で形成できるため、そのｐ＋型半導体領域ＰＲの下のｎ型半導体領域ＮＷの実効的な厚さを厚くすることができることを示唆している。ｎ型半導体領域ＮＷの実効的な厚さが厚くなることは、フォトダイオードＰＤを構成するｐｎ接合（ｐ型ウエルＰＷ１とｎ型半導体領域ＮＷとの間のｐｎ接合）の実効的な面積が増加することにつながり、ひいては、撮像感度の向上につながる。
図３９は、暗電流を比較した結果を示すグラフであり、図４０は、白点の発生率を比較した結果を示すグラフである。ここで、図３９および図４０に示される「比較例」は、本実施の形態とは異なり、ＢｘＨｙ（ｘ，ｙはそれぞれ２以上の整数）のイオン注入を用いずにホウ素のイオン注入によりｐ＋型半導体領域ＰＲを形成した場合に対応している。また、図３９および図４０に示される「実施形態１」は、ＢｘＨｙ（ｘ，ｙはそれぞれ２以上の整数）のイオン注入を用いてｐ＋型半導体領域ＰＲを形成した場合に対応している。図３９および図４０のグラフにも示されるように、ＢｘＨｙ（ｘ，ｙはそれぞれ２以上の整数）のイオン注入を用いてｐ＋型半導体領域ＰＲを形成することにより、暗電流を抑制することができ、また、白点の発生を抑制することができる。ＢｘＨｙ（ｘ，ｙはそれぞれ２以上の整数）のイオン注入によりｐ＋型半導体領域ＰＲを形成したことで得られる暗電流の抑制効果や、白点の発生を抑制する効果は、ｐ＋型半導体領域ＰＲの深さによらず、得られる効果である。
また、ｐ＋型半導体領域ＰＲを形成するためのイオン注入において、ドーズ量が大きすぎると、イオン注入時のダメージが大きく、暗電流や白点の増加につながる懸念がある。このため、ステップＳ６で複数のホウ素（Ｂ）原子と複数の水素（Ｈ）原子とからなるクラスタ（ＢｘＨｙ）をイオン注入することによってｐ＋型半導体領域ＰＲを形成するが、その際のドーズ量は、１×１０１４／ｃｍ２以下、例えば１×１０１３〜１×１０１４／ｃｍ２程度が好ましい。ここで言うドーズ量は、１ｃｍ２の面積当たりに注入されるホウ素（Ｂ）原子の数に対応している。これにより、ステップＳ６のイオン注入時のダメージを小さくすることができるため、ｐ＋型半導体領域ＰＲによる暗電流の抑制効果を的確に高めることができる。また、白点の発生を的確に抑制することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
本実施の形態では、ステップＳ６で複数のホウ素（Ｂ）原子と複数の水素（Ｈ）原子とからなるクラスタ（ＢｘＨｙ）をイオン注入することによってｐ＋型半導体領域ＰＲを形成することで、ｐ＋型半導体領域ＰＲの深さを浅くしたときの不具合を防止することができる。例えば、上述のように、イオン注入時のチャネリング現象を防止でき、また、イオン注入時のイオンビームを安定して生成することができる。このため、本実施の形態では、浅いｐ＋型半導体領域ＰＲを的確に形成することができる。
従って、本実施の形態は、ｐ＋型半導体領域ＰＲの深さを浅くした場合に適用すれば効果が大きい。そして、ｐ＋型半導体領域ＰＲの深さを浅くすることで、フォトダイオードＰＤを構成するｐｎ接合（ｐ型ウエルＰＷ１とｎ型半導体領域ＮＷとの間のｐｎ接合）の実効的な面積を増加させることができるため、フォトダイオードＰＤの容量を大きくすることができる。また、フォトダイオードＰＤの飽和電荷量を大きくすることができる。これにより、撮像感度を向上させることができる。また、ｐ＋型半導体領域ＰＲの深さを浅くしても、フォトダイオードＰＤに蓄積した電荷の転送特性は低下しない。従って、半導体装置の性能を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
このため、本実施の形態は、ｐ＋型半導体領域ＰＲの深さを浅くした場合に適用すれば効果が大きく、特に、ステップＳ６で形成されたｐ＋型半導体領域ＰＲの、半導体基板ＳＢの表面からの深さＴ１が、３０ｎｍ以下（Ｔ１≦３０ｎｍ）の場合に適用すれば、特に効果が大きい。なお、ｐ＋型半導体領域ＰＲの深さＴ１は、図２０に示されており、ステップＳ６でｐ＋型半導体領域ＰＲを形成したときの、半導体基板ＳＢの表面からｐ＋型半導体領域ＰＲの底面までの距離（深さ）に対応している。従って、別の言い方をすると、本実施の形態は、ステップＳ６でｐ＋型半導体領域ＰＲを形成したときに、半導体基板ＳＢの表面からｐ＋型半導体領域ＰＲの底面までの距離（すなわち深さＴ１）が３０ｎｍ以下（Ｔ１≦３０ｎｍ）である場合に、特に効果が大きい。なお、ｐ＋型半導体領域ＰＲを形成した領域では、半導体基板ＳＢの表面は、ｐ＋型半導体領域ＰＲの上面となっているため、ｐ＋型半導体領域ＰＲの深さＴ１は、ステップＳ６で形成されたｐ＋型半導体領域ＰＲの厚さとみなすこともできる。
ｐ＋型半導体領域ＰＲの深さＴ１を３０ｎｍ以下（Ｔ１≦３０ｎｍ）にしようとすると、クラスタイオン注入を用いなければ、チャネリング現象が発生することや、イオン注入時のイオンビームを安定して生成できないことなどにより、ｐ＋型半導体領域ＰＲを上手く形成できなくなってしまう。それに対して、本実施の形態では、ステップＳ６で複数のホウ素（Ｂ）原子と複数の水素（Ｈ）原子とからなるクラスタ（ＢｘＨｙ）をイオン注入することによってｐ＋型半導体領域ＰＲを形成することにより、ｐ＋型半導体領域ＰＲの深さＴ１が３０ｎｍ以下（Ｔ１≦３０ｎｍ）であっても、ｐ＋型半導体領域ＰＲを的確に形成することができる。従って、本実施の形態では、深さが３０ｎｍ以下のｐ＋型半導体領域ＰＲを的確に形成することができるため、ｐ＋型半導体領域ＰＲの深さを浅くしたことによる効果、例えば、フォトダイオードＰＤを構成するｐｎ接合の実効的な面積を増加させることによってフォトダイオードＰＤの容量を増大させ、撮像感度を向上させることができるという効果を、不具合を生じずに享受することができる。
また、ステップＳ６で形成されたｐ＋型半導体領域ＰＲの、半導体基板ＳＢの表面からの深さＴ１は、５ｎｍ以上（Ｔ１≧５ｎｍ）であれば、更に好ましい。すなわち、本実施の形態は、ステップＳ６でｐ＋型半導体領域ＰＲを形成したときに、半導体基板ＳＢの表面からｐ＋型半導体領域ＰＲの底面までの距離（すなわち深さＴ１）が５ｎｍ以上（Ｔ１≧５ｎｍ）であれば、更に好ましい。これにより、ｐ＋型半導体領域ＰＲを設けたことによる暗電流の抑制効果を的確に得ることができる。
従って、ステップＳ６で形成されたｐ＋型半導体領域ＰＲの、半導体基板ＳＢの表面からの深さＴ１は、５ｎｍ以上で３０ｎｍ以下（５ｎｍ≦Ｔ１≦３０ｎｍ）であれば、最も好ましい。
また、ステップＳ５で形成されたｎ型半導体領域ＮＷの、半導体基板ＳＢの表面からの深さＴ２は、例えば０．２〜１μｍ程度とすることができる（すなわち０．２μｍ≦Ｔ２≦１μｍ）。なお、ｎ型半導体領域ＮＷの深さＴ２は、図１８に示されており、ステップＳ５でｎ型半導体領域ＮＷを形成したときの、半導体基板ＳＢの表面からｎ型半導体領域ＮＷの底面までの距離（深さ）に対応している。
本実施の形態では、ＢｘＨｙ（ｘ，ｙはそれぞれ２以上の整数）のイオン注入によってｐ＋型半導体領域ＰＲを形成することにより、イオン注入時のチャネリング現象を防止できる効果や、イオン注入時のイオンビームを安定して生成できる効果を得られるが、これは、浅いｐ＋型半導体領域ＰＲを形成する場合に特に有益な効果である。更に、ＢｘＨｙ（ｘ，ｙはそれぞれ２以上の整数）のイオン注入によってｐ＋型半導体領域ＰＲを形成することにより、暗電流の抑制効果や、白点の発生の抑制効果も得られるが、これは、ｐ＋型半導体領域ＰＲが浅い場合はもちろんのこと、ｐ＋型半導体領域ＰＲが浅くない場合であっても、得られる効果である。従って、本実施の形態は、浅いｐ＋型半導体領域ＰＲを形成する場合に適用すれば特に効果が大きいが、ｐ＋型半導体領域ＰＲが浅くない場合であっても有効である。
（実施の形態２）
上記実施の形態１では、半導体装置が、半導体基板の表面側から光を入射する表面照射型のイメージセンサである例について説明した。一方、本実施の形態２では、半導体装置が、半導体基板の裏面側から光を入射する裏面照射型のイメージセンサである例について説明する。
例えば、表面照射型のイメージセンサ（上記実施の形態１の半導体装置に対応）では、マイクロレンズ（ＭＬ）に入射した光は、層間絶縁膜（ＩＬ１〜ＩＬ４）を透過してフォトダイオード（ＰＤ）に照射される。層間絶縁膜（ＩＬ１〜ＩＬ４）のうちフォトダイオード（ＰＤ）の上方に位置する部分には、配線（Ｍ１〜Ｍ３）は形成されておらず、光の透過領域となっているが、イメージセンサの画素数の増加や小型化に伴って、この光の透過領域の面積が小さくなり、表面照射型のイメージセンサでは、フォトダイオードに入射する光量が減少するおそれがある。
そこで、半導体基板の裏面側から光を入射させて、この入射光を効率よくフォトダイオードに到達させる裏面照射型のイメージセンサが提案されている。本実施の形態２では、この裏面照射型のイメージセンサへの適用例について説明する。
本実施の形態２の半導体装置の構成、および、周辺回路領域の素子構造については、上記図１〜図７および図９を用いて説明した上記実施の形態１の半導体装置の構成、および、周辺回路領域の素子構造と同様であり、その説明を省略する。
＜画素領域の素子構造＞
次いで、本実施の形態２の半導体装置の画素領域の素子構造を説明する。図４１は、実施の形態２の半導体装置の構成を示す断面図である。図４１は、本実施の形態２の半導体装置の要部断面図であり、上記図３のＡ−Ａ線での断面図にほぼ対応しており、上記実施の形態１の上記図８に相当するものである。
図４１に示されるように、半導体基板ＳＢにフォトダイオードＰＤと転送トランジスタＴＸとが形成され、かつ、半導体基板ＳＢの表面側（図４１では下側に対応）に層間絶縁膜（ＩＬ１〜ＩＬ４）および配線層（Ｍ１〜Ｍ３）が形成されている点は、本実施の形態２も上記実施の形態１と同様である。そして、さらに、本実施の形態２では、図４１に示されるように、層間絶縁膜（ＩＬ４）の下層に、密着膜ＯＸＦが形成されており、この密着膜ＯＸＦの下層に支持基板ＳＳが配置されている。
また、本実施の形態２では、半導体基板ＳＢの厚さが、上記実施の形態１における半導体基板ＳＢの厚さに比べて薄くなっており、かつ、半導体基板ＳＢの裏面（図４１では上側の面に対応）に、例えば、酸窒化シリコン膜から形成された反射防止膜ＡＲＦが形成されており、この反射防止膜ＡＲＦ上にマイクロレンズＭＬが搭載されている。なお、半導体基板ＳＢと反射防止膜ＡＲＦとの間にｐ＋型半導体領域が形成されていてもよい。
このように構成されている画素領域１Ａにおいて、マイクロレンズＭＬに光が入射されると、マイクロレンズＭＬに入射された光は、反射防止膜ＡＲＦを介して半導体基板ＳＢの裏面に到達する。そして、半導体基板ＳＢの裏面に到達した光は、半導体基板ＳＢの内部に入り込み、フォトダイオードＰＤに照射される。
＜半導体装置の製造方法＞
次いで、本実施の形態２の半導体装置の製造方法について説明する。なお、以下では、画素領域における製造工程について説明する。図４２〜図４７は、実施の形態２の半導体装置の製造工程中の要部断面図である。なお、図４２〜図４７は、上記図４１に相当する断面図、すなわち、上記図３のＡ−Ａ線に相当する位置での断面図である。
本実施の形態２では、反射防止膜ＡＲＦを形成しないこと以外は、上記実施の形態１と同様の工程（上記ステップＳ１〜Ｓ９）を行って、上記図２６に相当する図４２の構造を得る。図４２に示されるように、本実施の形態２では、ゲート電極Ｇｔの両方の側壁上にサイドウォールスペーサＳＷが形成されるが、半導体基板ＳＢ上に反射防止膜ＡＲＦは、まだ形成されていない。本実施の形態２では、反射防止膜ＡＲＦは、後述の図４７の工程で形成される。
次に、図４３に示されるように、本実施の形態２においても、上記ステップＳ１０を行ってｎ型半導体領域ＮＲを形成する。ｎ型半導体領域ＮＲの形成位置や機能については、本実施の形態２も上記実施の形態１と基本的には同じであるので、ここではその繰り返しの説明は省略する。なお、上記ステップＳ１０は、本実施の形態２も上記実施の形態１とほぼ同様に行うことができるが、本実施の形態２では、反射防止膜ＡＲＦを形成していないため、転送トランジスタＴＸのゲート電極Ｇｔの両側のうち、ソース側をフォトレジスト層（図示せず）で覆い、ドレイン側をフォトレジスト層から露出させた状態で、イオン注入を行ってｎ型半導体領域ＮＲを形成する。
次に、本実施の形態２においても、上記実施の形態１と同様に、上記ステップＳ１１〜Ｓ１５と、上記層間絶縁膜ＩＬ２〜ＩＬ４および配線Ｍ１〜Ｍ３の形成工程とを行って、図４４の構造を得る。なお、上記ステップＳ１１〜Ｓ１５と、上記層間絶縁膜ＩＬ２〜ＩＬ４および配線Ｍ１〜Ｍ３の形成工程とについては、本実施の形態２も上記実施の形態１と基本的には同じであるので、ここではその繰り返しの説明は省略する。但し、本実施の形態２では、反射防止膜ＡＲＦは、まだ形成されていない。
また、図４４には、ｎ型半導体領域ＮＲの上部に上記金属シリサイド層ＳＩＬを形成していない場合が示されているが、ｎ型半導体領域ＮＲの上部に上記金属シリサイド層ＳＩＬを形成することもできる。
次に、図４５に示されるように、配線Ｍ３を形成した層間絶縁膜ＩＬ４の表面を下側に向け、この層間絶縁膜ＩＬ４の表面に、例えば、酸化シリコン膜からなる密着膜ＯＸＦを介して支持基板ＳＳを配置する。これにより、半導体基板ＳＢの裏面が上を向いた状態で、半導体基板ＳＢおよび絶縁膜ＩＬ１〜１Ｌ４からなる積層構造体が支持基板ＳＳに固定される。それから、図４６に示されるように、上を向いた半導体基板ＳＢの裏面を研削する。これにより、半導体基板ＳＢの厚さを薄くすることができる。
次に、図４７に示されるように、半導体基板ＳＢの裏面上に、例えば、酸窒化シリコン膜からなる反射防止膜ＡＲＦを形成する。なお、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板ＳＢの上面側を向いている裏面に、ホウ素（Ｂ）などのｐ型不純物を導入し、半導体基板ＳＢと反射防止膜ＡＲＦとの間にｐ＋型半導体領域を形成してもよい。
次に、図４７に示されるように、反射防止膜ＡＲＦ上に、フォトダイオードＰＤを構成するｎ型半導体領域ＮＷと平面視において重なるように、マイクロレンズＭＬを取り付ける。以上のようにして、本実施の形態２におけるイメージセンサとしての半導体装置を製造することができる。
本実施の形態２も、フォトダイオードＰＤやトランジスタの形成法は、上記実施の形態１と同様である。このため、本実施の形態２においても、上記実施の形態１で説明したのとほぼ同様の効果を得ることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ 画素領域
２Ａ 周辺回路領域
ＡｃＡＳ、ＡｃＧ、ＡｃＬ、ＡｃＲ、ＡｃＴＰ 活性領域
ＡＭＩ 増幅トランジスタ
ＡＲＦ 反射防止膜
ＡＰ 出力アンプ
ＣＨＰ チップ領域
ＣＬＣ 列回路
ＣＰ キャップ絶縁膜
ＣＴ コンタクトホール
ＦＤ フローティングディフュージョン
Ｇａ、Ｇｌｔ、Ｇｒ、Ｇｓ、Ｇｔ ゲート電極
ＧＮＤ 接地電位
ＧＯＸ ゲート絶縁膜
ＨＳＣ 水平走査回路
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４ 層間絶縁膜
ＬＣＳ 素子分離領域
ＬＧＮＤ 接地電位線
ＬＲＳＴ リセット線
ＬＴ 周辺トランジスタ
ＬＴＸ 転送線
ＬＶＤＤ 電源電位線
Ｍ１，Ｍ２，Ｍ３ 配線
ＭＬ マイクロレンズ
Ｎ１ ノード
ＮＭ ｎ−型半導体領域
ＮＲ，ＮＷ ｎ型半導体領域
ＯＬ 出力線
ＯＰ１，ＯＰ２ 開口部
ＯＸＦ 密着膜
Ｐａ，Ｐａｇ，Ｐｆｄ，Ｐｇ，Ｐｒ１，Ｐｒ２，Ｐｒｇ プラグ
ＰＤ フォトダイオード
ＰＧ プラグ
ＰＲ ｐ＋型半導体領域
Ｐｓ、Ｐｓｇ、Ｐｔ１、Ｐｔ２、Ｐｔｇ プラグ
ＰＵ 画素
ＰＷ１，ＰＷ２ ｐ型ウエル
ＲＳ１，ＲＳ２，ＲＳ３ フォトレジストパターン
ＲＳＴ リセットトランジスタ
ＳＢ 半導体基板
ＳＤ ｎ＋型半導体領域
ＳＥＬ 選択トランジスタ
ＳＩＬ 金属シリサイド層
ＳＬ 選択線
ＳＳ 支持基板
ＳＷＴ スイッチ
ＳＷ サイドウォールスペーサ
ＴＸ 転送トランジスタ
ＶＤＤ 電源電位
ＶＳＣ 垂直走査回路
ＷＦ 半導体ウエハ

Claims (7)

  1. （ａ）半導体基板を用意する工程、
    （ｂ）前記半導体基板内に、フォトダイオード用のｐ型の第１半導体領域を形成する工程、
    （ｃ）前記半導体基板内に、前記フォトダイオード用のｎ型の第２半導体領域を形成する工程、
    （ｄ）前記半導体基板内に、ｐ型の第３半導体領域を形成する工程、
    を有し、
    前記第２半導体領域は、前記第１半導体領域に内包され、
    前記第３半導体領域は、前記第２半導体領域の表層部分に形成され、
    前記（ｄ）工程では、複数のホウ素原子と複数の水素原子とからなるクラスタをイオン注入することにより、前記第３半導体領域が形成される、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    （ｅ）前記半導体基板上に、前記フォトダイオードにより生成された電荷を転送する転送用トランジスタのゲート電極を、ゲート絶縁膜を介して形成する工程、
    （ｆ）前記半導体基板内に、前記転送用トランジスタのドレイン領域を形成する工程、
    を更に有し、
    前記第２半導体領域は、前記転送用トランジスタのソース領域としても機能する、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ｄ）工程で前記クラスタが前記半導体基板にイオン注入されると、前記クラスタを構成していた複数のホウ素原子および複数の水素原子は、前記半導体基板内で分散する、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    （ｇ）前記（ｄ）工程の後、熱処理を行う工程、
    を更に有し、
    前記（ｇ）工程を行った後は、前記（ｄ）工程で注入されたホウ素原子は、前記第３半導体領域において、前記半導体基板を構成するシリコン結晶のシリコンサイトに位置している、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程で形成された前記第３半導体領域の、前記半導体基板の表面からの深さは、３０ｎｍ以下である、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記第３半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも高い、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記第３半導体領域の一部は、前記第１半導体領域に接している、半導体装置の製造方法。
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