JP2017126710A - 複合電子部品 - Google Patents

Abstract

【課題】限られた実装スペースに有効に複数の異なる電気機能の電子部品を実装することができる複合電子部品を提供する。【解決手段】この発明にかかる複合電子部品１０は、実装基板に対して、限られた実装スペースに有効に複数の異なる電気機能の電子部品を実装するための複合電子部品である。この複合電子部品１０は、基板１２と、基板１２の内部に埋設される複数の埋設部品２０ａ〜２０ｄと、基板の一方主面に配置される一対の表面実装用ランド電極を介して実装される表面実装部品４０ａ〜４０ｄとを含む。一対の表面実装用ランド電極は、基板１２の一方主面１４の法線方向から見たとき、埋設部品２０ａ〜２０ｄをそれぞれ挟むように配置され、かつ基板１２の一方主面１４の法線方向から見たとき、表面実装部品４０ａ〜４０ｄは、埋設される複数の埋設部品２０ａ〜２０ｄそれぞれに対して重なるように配置される。【選択図】図１

Description

この発明は、複合電子部品に関し、特にたとえば、携帯電話やデジタルカメラなどに実装される複合電子部品に関する。

従来の複合電子部品としてたとえば複合機能電子部品の一例が特開２００１−３３８８３８号公報に開示されている（特許文献１参照）。特許文献１に開示されている複合機能電子部品は、対向する２面に実装用導体電極が設けられたチップ型コンデンサにおいて、実装用導体電極の設けられた面以外の絶縁層表面に、抵抗体を設けることによって、実装用導体電極間に抵抗とコンデンサが並列に接続されるように構成された複合機能電子部品である。

特許文献１に開示されている複合機能電子部品は、複数の異なる電気機能の実装部品を１つの電子部品として構成された複合機能電子部品を提供することを目的として考え出されたものである。

特開２００１−３３８８３８号公報

ところが、特許文献１に開示されている複合機能電子部品などの従来の複合電子部品では、たとえば、携帯電話やデジタルカメラにおいて、限られた実装スペースに有効に複数の異なる電気機能の実装部品を実装することができることが要請されている。

それゆえに、この発明の主たる目的は、限られた実装スペースに有効に複数の異なる電気機能の電子部品を実装することができる複合電子部品を提供することである。

この発明にかかる複合電子部品は、実装基板に対して、限られた実装スペースに有効に複数の異なる電気機能の電子部品を実装するための複合電子部品であって、複合電子部品は、基板と、基板の内部に埋設される複数の埋設部品と、基板の一方主面に配置される一対の表面実装用ランド電極を介して実装される少なくとも一つの表面実装部品と、を含み、一対の表面実装用ランド電極は、基板の一方主面の法線方向から見たとき、複数の埋設部品のうちの少なくとも一つの埋設部品を挟むように配置され、かつ基板の一方主面の法線方向から見たとき、表面実装部品は、一対の表面実装用ランド電極により挟むように配置された埋設部品に対して重なるように配置されることを特徴とする、複合電子部品である。
また、本発明にかかる複合電子部品では、基板は、略正方形に形成されることが好ましい。

この発明にかかる複合電子部品によれば、実装基板に対して、限られた実装スペースに有効に複数の異なる電気機能の電子部品を実装するための複合電子部品であって、複合電子部品は、基板と、基板の内部に埋設される複数の埋設部品と、基板の一方主面に配置される一対の表面実装用ランド電極を介して実装される少なくとも一つの表面実装部品と、を含み、一対の表面実装用ランド電極は、基板の一方主面の法線方向から見たとき、複数の埋設部品のうちの少なくとも一つの埋設部品を挟むように配置され、かつ基板の一方主面の法線方向から見たとき、表面実装部品は、一対の表面実装用ランド電極により挟むように配置された埋設部品に対して重なるように配置されるので、表面実装部品が実装される基板の一方主面の実装面積を増加させることなく、限られた実装スペースに複数の異なる電気機能の電子部品を実装することができる。

この発明によれば、限られた実装スペースに有効に複数の異なる電気機能の電子部品を実装することができる複合電子部品が得られる。

この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。

（ａ）は本発明にかかる複合電子部品の一実施の形態の斜視図解図であり、（ｂ）は、その平面図である。 図１に記載の複合電子部品において、表面実装部品を取り除いた基板の状態を示す斜視図解図である。 図１に記載の複合電子部品において、基板の内部において埋設部品等の配置を示す透視斜視図である。 （ａ）図３に示す基板のＡ−Ａ’断面図であり、（ｂ）は図３に示す基板のＢ−Ｂ’断面図であり、（ｃ）は図３に示す基板のＣ−Ｃ’断面図である。 図３に示す埋設部品の一例である積層セラミックコンデンサの斜視図解図である。 図５に示す積層セラミックコンデンサの内部構造を示す断面図解図である。

本発明にかかる複合電子部品の一実施の形態について説明する。図１（ａ）は、本発明にかかる複合電子部品の一実施の形態の斜視図解図であり、図１（ｂ）は、その平面図である。また、図２は、図１に記載の複合電子部品において、表面実装部品を取り除いた基板の状態を示す斜視図解図である。図３は、図１に記載の複合電子部品において、基板の内部において埋設部品等の配置を示す透視斜視図である。図４（ａ）は、図３に示す基板のＡ−Ａ’断面図であり、図４（ｂ）は図３に示す基板のＢ−Ｂ’断面図であり、図４（ｃ）は図３に示す基板のＣ−Ｃ’断面図である。

この実施の形態にかかる複合電子部品１０は、たとえば、実装基板等に対して、限られた実装スペースに有効に複数の異なる電気機能の電子部品を実装するための複合電子部品である。複合電子部品１０は、基板１２、埋設部品２０ａ〜２０ｄおよび表面実装部品４０ａ〜４０ｄを含む。基板１２は、略正方形に形成される。基板１２の材料は、絶縁樹脂材料が用いられ、たとえば、エポキシ樹脂が用いられる。基板１２の一方主面１４は、表面実装部品４０ａ〜４０ｄが実装される面であり、他方主面１６は、複合電子部品１０を実装基板に実装するときその実装基板に直接対向する面である。

複合電子部品１０は、複数の埋設部品２０ａ〜２０ｄを含む。複数の埋設部品２０ａ〜２０ｄは、基板１２の内部に埋設される。図３に示すように、この実施の形態においては、複合電子部品１０の基板１２の内部には、４個の埋設部品２０ａ〜２０ｄが埋設されている。埋設部品２０ａ〜２０ｄは、たとえば、図５および図６に示すような積層セラミックコンデンサである。以下、埋設部品２０ａについて、積層セラミックコンデンサ（コンデンサチップ）を例として説明する。なお、埋設部品２０ｂ〜２０ｄは、埋設部品２０ａと構造等は、同一であるので、その説明を省略する。

図５は、埋設部品２０ａ〜２０ｄの一例としての積層セラミックコンデンサを示す斜視図であり、図６はその内部構造を示す図解図である。
埋設部品２０ａである積層セラミックコンデンサは、略直方体状のセラミック素体２２を含む。セラミック素体２２は、積層方向に沿って、互いに対向する第１の主面と第２の主面と、積層方向に直交する幅方向に沿って、互いに対向する第１の側面と第２の側面が形成され、積層方向および幅方向に直交する長手方向の両端に、互いに対向する第１の端面と第２の端面が形成されている。セラミック素体１２は、長手方向の長さがその幅方向の長さよりも長く形成される。従って、埋設部品２０ａの長手方向の長さは、その幅方向の長さよりも長く形成される。セラミック素体２２のコーナー部および稜線部には、丸みが形成されていることが好ましい。

セラミック素体２２は、複数のセラミック層２４を介して複数の内部電極２６および内部電極２７が交互に積層されて形成される。これらの内部電極２６および内部電極２７は、セラミック素体２２の第１の主面および第２の主面に対向する主面を有し、セラミック素体２２内において、隣接する内部電極２６および内部電極２７の主面がセラミック層２４を介して互いに対向するように配置される。内部電極２６は、セラミック素体２２の第１の端面に引き出され、内部電極２７は、セラミック素体２２の第２の端面に引き出される。

セラミック層２４を構成するセラミック材料としては、たとえば、ＢａＴｉＯ₃、ＣａＴｉＯ₃、ＳｒＴｉＯ₃、ＣａＺｒＯ₃などを主成分とする誘電体セラミック材料を用いることができる。また、これらの主成分に、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。

また、内部電極２６および内部電極２７の材料としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどを用いることができる。

セラミック素体２２の第１の端面には、引き出された内部電極２６に接続されるようにして、外部電極２８が形成される。外部電極２８は、セラミック素体２２の第１の端面から２つの主面および２つの側面に回り込むように形成される。セラミック素体２２の第２の端面には、引き出された内部電極２７に接続されるようにして、外部電極２９が形成される。外部電極２９は、セラミック素体２２の第２の端面から２つの主面および２つの側面に回り込むように形成される。外部電極２８および外部電極２９は、下地層とめっき層とで構成されることが好ましい。下地層の材料としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどを用いることができる。下地層は、焼成前のセラミック素体２２の両端面に導電性ペーストを塗布して焼成することにより、内部電極２６および内部電極２７を有するセラミック素体２２の形成と同時に外部電極２８および外部電極２９の下地層を形成するコファイアにより形成することができる。また、焼成後のセラミック素体２２の両端面に導電性ペーストを塗布して焼き付けるポストファイアによっても外部電極２８および外部電極２９の下地層を形成することができる。

下地層の上には、めっき層が形成される。めっき層の材料としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどを用いることができる。また、めっき層は複数の層で形成されてもよく、好ましくは、Ｎｉめっき層とＳｎめっき層の２層構造である。さらに、下地層とめっき層と間に、応力緩和用の導電性樹脂層が形成されてもよい。このように、内部電極２６に外部電極２８が接続され、内部電極２７に外部電極２９が接続されることにより、これらの外部電極２８と外部電極２９との間に静電容量が形成される。

図３および図４に示すように、複数の埋設部品２０ａ〜２０ｄは、基板１２の内部において、埋設部品２０ａ〜２０ｄのそれぞれの長手方向同士が略同一方向となるように埋設される。また、埋設部品２０ａおよび埋設部品２０ｂがそれらの幅方向に並んで埋設され、また、埋設部品２０ａおよび埋設部品２０ｂが配置される行に隣接する行に、埋設部品２０ｃおよび埋設部品２０ｄがそれらの幅方向に並んで埋設される。なお、必ずしも幅方向に並ぶ必要はなく、例えば埋設部品２０ａの長手方向と埋設部品２０ｄの幅方向がほぼ同一方向に並んでいてもよい。

埋設部品２０ａの外部電極２８に対向する位置であって、基板１２の他方主面１６には、第１の埋設部品用ランド電極３０ａが配置される。同様に、埋設部品２０ｂ〜２０ｄのそれぞれの外部電極２８に対向する位置であって、基板１２の他方主面１６には、第１の埋設部品用ランド電極３０ｂ〜３０ｄがそれぞれ配置される。

また、埋設部品２０ａの外部電極２９に対向する位置であって、基板１２の他方主面１６には、第２の埋設部品用ランド電極３１ａが配置される。同様に、埋設部品２０ｂ〜２０ｄのそれぞれの外部電極２９に対向する位置であって、基板１２の他方主面１６の表面には、第２の埋設部品用ランド電極３１ｂ〜３１ｄがそれぞれ配置される。

第１の埋設部品用ランド電極３０ａ〜３０ｄおよび第２の埋設部品用ランド電極３１ａ〜３１ｄの材料は、比抵抗の小さい導電性材料を用いることができ、たとえば、Ｃｕ、Ａｇ、Ａｕ等を用いることができるが、特に、Ａｕを用いることが好ましい。プリフラックス処理がされたランド電極の場合、マウント時に、すべてのランド電極のフラックスが溶けてしまうため、フラックスによるランド電極の表面に対する保護の効果が低下するためである。

埋設部品２０ａの外部電極２８と第１の埋設部品用ランド電極３０ａとを接続するための第１の引出用ビア導体３２ａが、基板１２を貫通して設けられる。埋設部品２０ａの外部電極２８と第１の埋設部品用ランド電極３０ａとは、第１の引出用ビア導体３２ａによって電気的に接続されている。
同様に、埋設部品２０ｂ〜２０ｄのそれぞれの外部電極２８と第１の埋設部品用ランド電極３０ｂ〜３０ｄとを接続するための第１の引出用ビア導体３２ｂ〜３２ｄが、基板１２を貫通してそれぞれ設けられる。埋設部品２０ｂ〜２０ｄのそれぞれの外部電極２８と第１の埋設部品用ランド電極３０ｂ〜３０ｄとは、第１の引出用ビア導体３２ｂ〜３２ｄによって電気的に接続されている。

また、埋設部品２０ａの外部電極２９と第２の埋設部品用ランド電極３１ａとを接続するための第２の引出用ビア導体３３ａが、基板１２を貫通して設けられる。埋設部品２０ａの外部電極２９と第２の埋設部品用ランド電極３１ａとは、第２の引出用ビア導体３３ａによって電気的に接続されている。
同様に、埋設部品２０ｂ〜２０ｄのそれぞれの外部電極２９と第２の埋設部品用ランド電極３１ｂ〜３１ｄとを接続するための第２の引出用ビア導体３３ｂ〜３３ｄが、基板１２を貫通してそれぞれ設けられる。埋設部品２０ｂ〜２０ｄのそれぞれの外部電極２９と第２の埋設部品用ランド電極３１ｂ〜３１ｄとは、第２の引出用ビア導体３３ｂ〜３３ｄによって電気的に接続されている。

基板１２に対して第１の引出用ビア導体３２ａ〜３２ｄおよび第２の引出ビア導体３３ａ〜３３ｄを形成するための穴は、たとえば、レーザ、エッチングによる溶解、あるいはドリル等による切削等の種々の方法により形成される。

また、第１の引出用ビア導体３２ａ〜３２ｄおよび第２の引出用ビア導体３３ａ〜３３ｄの材料は、たとえば、Ｃｕが用いられる。

図１に示す複合電子部品１０は、４個の表面実装部品４０ａ〜４０ｄを含む。これら４個の表面実装部品４０ａ〜４０ｄは、複合電子部品１０の基板１２の一方主面１４に実装される。表面実装部品４０ａ〜４０ｄは、たとえば、それぞれ略直方体状に形成される。そして、表面実装部品４０ａ〜４０ｄの長手方向の両端には、電極（あるいは外部端子）が配置されており、一方の電極４２および他方の電極４３をそれぞれ有する。

表面実装部品４０ａは、図１（ａ）に示すように、基板１２の一方主面１４の法線方向から基板１２を見たとき、埋設部品２０ａと少なくとも一部が重なるように実装される。同様に、表面実装部品４０ｂ〜４０ｄは、基板１２の一方主面１４の法線方向から基板１２を見たとき、埋設部品２０ｂ〜２０ｄのそれぞれと少なくとも一部が重なるように実装される。本実施の形態においては、表面実装部品４０ａの長手方向は、埋設部品２０ａの長手方向と略直交する方向（すなわち、埋設部品２０ａの幅方向）となるように配置される。同様に、表面実装部品４０ｂ〜４０ｄの長手方向は、埋設部品２０ｂ〜２０ｄの長手方向と略直交する方向（すなわち、埋設部品２０ｂ〜２０ｄのそれぞれの幅方向）となるように配置される。

表面実装部品４０ａ〜４０ｄとしては、所望の機能を備えるチップインダクタ、チップ抵抗、チップコンデンサ、およびダイオード等の半導体素子である機能チップからなる群から選択される少なくとも１種を含むことが好ましい。

表面実装部品４０ａの一方の電極４２は、後述するように、基板１２の一方主面１４に配置される第１の表面実装用ランド電極４４ａと電気的に接続され、表面実装部品４０ａの他方の電極４３は、基板１２の一方主面１４に配置される第２の表面実装用ランド電極４５ａと電気的に接続される。同様に、表面実装部品４０ｂ〜４０ｄのそれぞれの一方の電極４２は、基板１２の一方主面１４に配置される第１の表面実装用ランド電極４４ｂ〜４４ｄと電気的にそれぞれ接続され、表面実装部品４０ｂ〜４０ｄのそれぞれの他方の電極４３は、基板１２の一方主面１４に配置される第２の表面実装用ランド電極４５ｂ〜４５ｄと電気的にそれぞれ接続される。

図３に示すように、一対の表面実装用ランド電極である第１の表面実装用ランド電極４４ａと第２の表面実装用ランド電極４５ａとによって、基板１２の一方主面１４の法線方向から見たとき、埋設部品２０ａを幅方向に挟むように、第１の表面実装用ランド電極４４ａおよび第２の表面実装用ランド電極４５ａは、基板１２の一方主面１４に配置される。そして、基板１２の一方主面１４に配置される第１の表面実装用ランド電極４４ａと第２の表面実装用ランド電極４５ａとを結ぶ方向は、基板１２に埋設される埋設部品２０ａの長手方向と略直交する方向（すなわち、埋設部品２０ａの幅方向）である。

同様に、一対の表面実装用ランド電極である第１の表面実装用ランド電極４４ｂ〜４４ｄと第２の表面実装用ランド電極４５ｂ〜４５ｄとによって、基板１２の一方主面１４の法線方向から見たとき、埋設部品２０ｂ〜２０ｄのそれぞれを幅方向に挟むように、第１の表面実装用ランド電極４４ｂ〜４４ｄおよび第２の表面実装用ランド電極４５ｂ〜４５ｄは、基板１２の一方主面１４に配置される。そして、基板１２の一方主面１４に配置される第１の表面実装用ランド電極４４ｂ〜４４ｄと第２の表面実装用ランド電極４５ｂ〜４５ｄとをそれぞれ結ぶ方向は、基板１２に埋設される埋設部品２０ｂ〜２０ｄのそれぞれの長手方向と略直交する方向（すなわち、埋設部品２０ｂ〜２０ｄのそれぞれの幅方向）である。

第１の表面実装用ランド電極４４ａの位置に対向する位置であって、基板１２の他方主面１６には、第１の実装基板用ランド電極４６ａが配置される。同様に、第１の表面実装用ランド電極４４ｂ〜４４ｄのそれぞれの位置に対向する位置であって、基板１２の他方主面１６には、第１の実装基板用ランド電極４６ｂ〜４６ｄがそれぞれ配置される。

また、第２の表面実装用ランド電極４５ａの位置に対向する位置であって、基板１２の他方主面１６には、第２の実装基板用ランド電極４７ａが配置される。同様に、第２の表面実装用ランド電極４５ｂ〜４５ｄのそれぞれの位置に対向する位置であって、基板１２の他方主面１６には、第２の実装基板用ランド電極４７ｂ〜４７ｄがそれぞれ配置される。

第１の表面実装用ランド電極４４ａ〜４４ｄ、第２の表面実装用ランド電極４５ａ〜４５ｄ、第１の実装基板用ランド電極４６ａ〜４６ｄおよび第２の実装基板用ランド電極４７ａ〜４７ｄの材料は、比抵抗の小さい導電性材料を用いることができ、たとえば、Ｃｕ、Ａｇ、Ａｕ等を用いることができるが、特に、Ａｕを用いることが好ましい。プリフラックス処理がされたランド電極の場合、マウント時に、すべてのランド電極のフラックスが溶けてしまうため、フラックスによるランド電極の表面に対する保護の効果が低下するためである。

第１の表面実装用ランド電極４４ａと第１の実装基板用ランド電極４６ａとを接続するための第１のビア導体４８ａが基板１２を貫通して設けられる。第１の表面実装用ランド電極４４ａと第１の実装基板用ランド電極４６ａとは、第１のビア導体４８ａによって電気的に接続されている。
同様に、第１の表面実装用ランド電極４４ｂ〜４４ｄと第１の実装基板用ランド電極４６ｂ〜４６ｄとを接続するための第１のビア導体４８ｂ〜４８ｄのそれぞれが基板１２を貫通して設けられる。第１の表面実装用ランド電極４４ｂ〜４４ｄと第１の実装基板用ランド電極４６ｂ〜４６ｄとは、第１のビア導体４８ｂ〜４８ｄによって、それぞれ電気的に接続されている。

また、第２の表面実装用ランド電極４５ａと第２の実装基板用ランド電極４７ａとを接続するための第２のビア導体４９ａが基板１２を貫通して設けられる。第２の表面実装用ランド電極４５ａと第２の実装基板用ランド電極４７ａとは、第２のビア導体４９ａによって電気的に接続されている。
同様に、第２の表面実装用ランド電極４５ｂ〜４５ｄと第２の実装基板用ランド電極４７ｂ〜４７ｄとを接続するための第２のビア導体４９ｂ〜４９ｄのそれぞれが基板１２を貫通して設けられる。第２の表面実装用ランド電極４５ｂ〜４５ｄと第２の実装基板用ランド電極４７ｂ〜４７ｄとは、第２のビア導体４９ｂ〜４９ｄによって、それぞれ電気的に接続されている。

基板１２に対して第１のビア導体４８ａ〜４８ｄおよび第２のビア導体４９ａ〜４９ｄを形成するための孔は、たとえば、レーザ、エッチングによる溶解、あるいはドリル等による切削等の種々の方法により形成される。

また、第１のビア導体４８ａ〜４８ｄおよび第２のビア導体４９ａ〜４９ｄの材料は、たとえば、Ｃｕが用いられる。

なお、第１の表面実装用ランド電極４４ａ〜４４ｄ、第１の実装基板用ランド電極４６ａ〜４６ｄおよび第１のビア導体４８ａ〜４８ｄと埋設部品２０ａ〜２０ｂの外部電極２８および２９とは、電気的にそれぞれ接続されていない。
また、第２の表面実装用ランド電極４５ａ〜４５ｄ、第２の実装基板用ランド電極４７ａ〜４７ｄおよび第２のビア導体４９ａ〜４９ｄと埋設部品２０ａ〜２０ｂの外部電極２８および２９とは、電気的にはそれぞれ接続されていない。

この実施の形態にかかる複合電子部品１０によれば、第１の表面実装用ランド電極４４ａ〜４４ｄと第２の表面実装用ランド電極４５ａ〜４５ｄとは、基板１２の一方主面１４の法線方向から見たとき、埋設部品２０ａ〜２０ｄのそれぞれを挟むように配置され、かつ基板１２の一方主面１４の法線方向から基板１２を見たとき、表面実装部品２０ａ〜２０ｄは、埋設部品２０ａ〜２０ｄの少なくとも一部が重なるように配置されているので、表面実装部品４０ａ〜４０ｄが実装される基板１２の一方主面１４の実装面積を増加させることなく、限られた実装スペースに複数の電子部品を実装することができる。

また、この実施の形態にかかる複合電子部品１０によれば、基板１２が略正方形に形成されているので、この複合電子部品１０を実装基板に実装する際において、複合電子部品１０が傾くことが抑制され、バランスよく安定して実装することができる。

なお、この発明は、上述した実施の形態に限定されるものではなく、その要旨の範囲内で種々に変形される。

すなわち、本実施の形態にかかる複合電子部品は、基板の一方主面において、４個の表面実装部品が実装されているが、これに限るものではなく、少なくとも１つの表面実装部品が実装されてもよく、５個以上の表面実装部品が実装されていてもよい。また、複合電子部品に含まれる表面実装部品の数は、基板に埋設される埋設部品の埋設数以下であることが好ましい。

また、本実施の形態にかかる複合電子部品では、基板の内部において、４個の埋設部品が埋設されるが、これに限るものではなく、当然、２個以上の埋設部品が埋設されていてもよく、あるいは５個以上の埋設部品が埋設されていてもよい。

また、本実施の形態にかかる複合電子部品では、基板は、略正方形に形成されるが、これに限るものではなく、長方形等の四角形に形成されてもよい。

また、本実施の形態にかかる複合電子部品では、第１の表面実装用ランド電極と第１の実装基板用ランド電極とを接続するための第１のビア導体が基板を貫通して設けられているが、第１のビア導体に代えて、埋設部品に追加された外部電極を介して第１の表面実装用ランド電極と第１の実装基板用ランド電極とを接続してもよい。その場合、追加の外部電極に対し、第１の表面実装用ランド電極および第１の実装基板用ランド電極とを接続するために、それぞれ追加の引出用ビア導体を設けた構造とする。この構造とすることで、追加の引出用ビア導体は第１のビア導体と同等の長さとなるため、第１のビア導体を形成する場合に比べ製造工程を効率化することができ、複合電子部品の製造難易度および製造コストを下げることができる。

さらにまた、本実施の形態にかかる複合電子部品では、基板の一方主面に配置される一対の表面実装用ランド電極である第１の表面実装用ランド電極と第２の表面実装用ランド電極は、基板の一方主面の法線方向からみたとき、埋設部品を挟むようにその埋設部品の幅方向に配置されているが、これに限るものではなく、埋設部品の長手方向に配置されてもよく、埋設部品をどの方向に挟んで配置してもよい。

基板の内部に埋設される埋設部品の埋設される方向は、各埋設部品の長手方向が同一方向となるように埋設されているが、これに限るものではなく、必ずしも同一方向に埋設されていなくてもよい。

本発明は、小型化が求められる電子機器等に用いられる複合電子部品として好適に利用することができる。

１０ 複合電子部品
１２ 基板
１４ 一方主面
１６ 他方主面
２０ａ〜２０ｄ 埋設部品
２２ セラミック素体
２４ セラミック層
２６、２７ 内部電極
２８、２９ 外部電極
３０ａ〜３０ｄ 第１の埋設部品用ランド電極
３１ａ〜３１ｄ 第２の埋設部品用ランド電極
３２ａ〜３２ｄ 第１の引出用ビア導体
３３ａ〜３３ｄ 第２の引出用ビア導体
４０ａ〜４０ｄ 表面実装部品
４２ 一方の電極
４３ 他方の電極
４４ａ〜４４ｄ 第１の表面実装用ランド電極
４５ａ〜４５ｄ 第２の表面実装用ランド電極
４６ａ〜４６ｄ 第１の実装基板用ランド電極
４７ａ〜４７ｄ 第２の実装基板用ランド電極
４８ａ〜４８ｄ 第１のビア導体
４９ａ〜４９ｄ 第２のビア導体

Claims (2)

1. 実装基板に対して、限られた実装スペースに有効に複数の異なる電気機能の電子部品を実装するための複合電子部品であって、
   前記複合電子部品は、
   基板と、
   前記基板の内部に埋設される複数の埋設部品と、
   前記基板の一方主面に配置される一対の表面実装用ランド電極を介して実装される少なくとも一つの表面実装部品と、
   を含み、
   前記一対の表面実装用ランド電極は、前記基板の一方主面の法線方向から見たとき、前記複数の埋設部品のうちの少なくとも一つの前記埋設部品を挟むように配置され、かつ
   前記基板の一方主面の法線方向から見たとき、前記表面実装部品は、前記一対の表面実装用ランド電極により挟むように配置された埋設部品に対して重なるように配置されることを特徴とする、複合電子部品。
2. 前記基板は、略正方形に形成されることを特徴とする、請求項１に記載の複合電子部品。

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