JP2015501526A - オプトエレクトロニクス半導体チップの製造方法およびオプトエレクトロニクス半導体チップ - Google Patents

オプトエレクトロニクス半導体チップの製造方法およびオプトエレクトロニクス半導体チップ Download PDF

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Abstract

本方法の少なくとも一実施形態においては、本方法は、オプトエレクトロニクス半導体チップ（１０）、特に発光ダイオードを製造するようにされている。本方法は、以下のステップ、すなわち、成長基板（１）を形成するステップと、成長基板（１）の上にＩＩＩ族窒化物核形成層（３）をスパッタリングによって形成するステップと、核形成層（３）の上または上方に、活性層（２ａ）を有するＩＩＩ族窒化物半導体積層体（２）を成長させるステップと、を含んでおり、成長基板（１）の材料が、核形成層（３）の材料もしくは半導体積層体（２）の材料またはその両方とは異なる。

Description

オプトエレクトロニクス半導体チップを製造する方法およびオプトエレクトロニクス半導体チップを開示する。
独国特許第１００３４２６３号明細書 米国特許出願公開第２０１０／０１７１１３５号明細書
本発明の１つの目的は、オプトエレクトロニクス半導体チップを効率的に製造する方法を開示することである。
本方法の少なくとも一実施形態によると、本方法は、成長基板の上にＩＩＩ族窒化物核形成層を形成するステップを含んでいる。この核形成層は、スパッタリングによって形成される。言い換えれば、核形成層は、有機金属気相成長法（略してＭＯＶＰＥ）などの気相成長法によって形成されるのではない。
本方法の少なくとも一実施形態によると、核形成層の上に、活性層を有するＩＩＩ族窒化物半導体積層体を成長させる。半導体積層体の活性層は、半導体チップの動作時に、特に紫外スペクトル領域または可視スペクトル領域における電磁放射を生成するようにされている。特に、生成される放射の波長は、４３０ｎｍ〜６８０ｎｍの範囲内（両端値を含む）である。活性層は、１つまたは複数のｐｎ接合部、あるいは１つまたは複数の量子井戸構造を備えていることが好ましい。
半導体材料は、ＡｌｎＩｎ１−ｎ−ｍＧａｍＮ（０≦ｎ≦１、０≦ｍ≦１、ｎ＋ｍ≦１）などの窒化物化合物半導体材料であることが好ましい。この場合、半導体積層体は、ドーパントおよび追加の構成成分を備えていることができる。しかしながら、説明を単純にするため、半導体積層体の結晶格子の本質的な成分（すなわちＡｌ、Ｇａ、Ｉｎ、およびＮ）のみを開示してあり、これらの一部をさらなる少量の物質によって置き換える、もしくはさらなる少量の物質によって補足する、またはその両方を行うことができる。
本方法の少なくとも一実施形態によると、０≦ｎ≦０．３、０．３５≦ｍ≦０．９５、０＜１−ｎ−ｍ≦０．５のうちの少なくとも１つが成り立つ。ｎおよびｍの値の上記の範囲は、半導体積層体のすべてのサブ層において成り立つことが好ましい（ドーパントは含まれない）。しかしながら、この場合、半導体積層体が１層または複数層の中央層を有することが可能であり、中央層についてはｎおよびｍの上記の値が適用されず、代わりに、０．７５≦ｎ≦１または０．８０≦ｎ≦１が成り立つ。
本方法の少なくとも一実施形態によると、本方法は、成長基板を形成するステップを含んでいる。成長基板は、核形成層の材料もしくは半導体積層体の材料またはその両方とは異なる材料系をベースとしている。言い換えれば、成長基板は、いわゆる異種基板（foreign substrate）である。一例として、成長基板は、シリコン基板、成長面としてｒ面またはｃ面を有するサファイア基板、ゲルマニウム基板、ガリウムヒ素基板、モリブデン基板、シリコンカーバイド基板、または金属合金から構成されている基板である。特に、成長基板の熱膨張係数は、成長させる半導体積層体の熱膨張係数とは最大で５０％または最大で２０％異なっている。
本方法の少なくとも一実施形態によると、本方法は、オプトエレクトロニクス半導体チップ、特に発光ダイオードを製造するようにされている。本方法は、少なくとも以下のステップ、すなわち、
− 成長基板を形成するステップと、
− 成長基板の上にスパッタリングによってＩＩＩ族窒化物核形成層を形成するステップと、
− 核形成層の上または上方に、活性層を有するＩＩＩ族窒化物半導体積層体を成長させるステップと、
を、好ましくは記載した順序において含んでいる。
この場合、成長基板の材料は、核形成層の材料もしくは半導体積層体の材料またはその両方とは異なる。
ＭＯＶＰＥとは異なり、スパッタリングによると、比較的高いコスト効率で、かつ比較的高い成長速度で、厚い層を形成することができる。これに関して、一例として、例えばＡｌＮから構成される最大で１μｍの厚さを有する層を、数分以内に堆積させることができる。
さらに、核形成層がスパッタリングによって形成される結果として、その後のＭＯＶＰＥ工程を短縮する、もしくは単純化する、またはその両方を達成することができる。特に、追加の核形成ステップを省くことが可能である。核形成層は、成長基板に直接形成されることが好ましい。
さらに、核形成層がスパッタリングされる結果として、半導体積層体を作製するためのＭＯＶＰＥ工程におけるアルミニウムの使用量を低減することが可能である。ＭＯＶＰＥ工程における高温のため、一般にはグラファイトホルダー（graphite holder）が基板ホルダーとして使用される。グラファイトホルダーは、ＭＯＶＰＥにおいてアルミニウムもしくはガリウムまたはその両方を含んだ白色がかった薄層によって覆われることがあり、その結果として、グラファイトホルダーの熱放射挙動および加熱挙動が変化する。気相成長炉の外側において核形成層がスパッタリングによって形成されている結果として、アルミニウムもしくはガリウムまたはその両方によってグラファイトホルダーが覆われることが大幅に減少し、以降のＭＯＶＰＥ工程のパラメータをより容易に設定することができる。
本方法の少なくとも一実施形態によると、スパッタリング時、核形成層に酸素が混合される。核形成層（アルミニウム窒化物系である）における酸素の重量割合は、特に、好ましくは少なくとも０．１％または少なくとも０．２％または少なくとも０．５％である。さらに、核形成層における酸素の重量割合は、好ましくは最大で１０％または最大で５％または最大で１．５％である。核形成層における酸素の導入は、特許文献１にも開示されており、この文書の開示内容は参照によって本明細書に組み込まれている。
本方法の少なくとも一実施形態によると、核形成層における酸素の割合は、成長基板から離れる方向に単調に、または厳密に単調に減少する。特に、成長基板に直接隣接する、１０ｎｍ〜３０ｎｍの範囲内（両端値を含む）の厚さを有する薄層に、最高の酸素濃度が存在する。酸素含有量は、成長基板から離れる方向に段階的または線形的に減少することができる。
本方法の少なくとも一実施形態によると、核形成層は、少なくとも１０ｎｍまたは少なくとも３０ｎｍまたは少なくとも５０ｎｍの厚さとして成長させる。これに代えて、またはこれに加えて、核形成層の厚さは、最大で１０００ｎｍまたは最大で２００ｎｍまたは最大で１５０ｎｍである。特に、核形成層の厚さは約１００ｎｍである。
本方法の少なくとも一実施形態によると、成長基板は、レーザリフトオフ法によって除去される。これに代えて、またはこれに加えて、成長基板を除去するときに、湿式化学エッチング法を使用することが可能である。
本方法の少なくとも一実施形態によると、成長基板および核形成層は、リフトオフ法において使用されるレーザ放射に対して透過性である。言い換えれば、成長基板の材料および核形成層の材料は、使用されるレーザ放射をまったく吸収しない、または大きくは吸収しない。
本方法の少なくとも一実施形態によると、レーザ放射の結果として、核形成層と半導体積層体の間の界面、または核形成層と成長層の間の界面において、材料が分解する。したがって、材料の分解（これにより半導体積層体が成長基板から剥離する）は、成長基板のすぐ近傍では起こらず、これは好ましい。
本方法の少なくとも一実施形態によると、核形成層と成長基板との間に犠牲層が形成される。犠牲層は、成長基板と核形成層の両方に直接接触していることが好ましい。犠牲層は、例えば、原子層成長法（略してＡＬＤ）によって、または蒸着あるいはスパッタリングによって形成することができる。
犠牲層の少なくとも一実施形態によると、犠牲層は、湿式化学的に分解され得る材料によって形成され、湿式化学的に分解されるとき、成長基板、半導体積層体、成長層も一緒に分解することはない、または大きく分解することはない。犠牲層は、一例として、Ａｌ２Ｏ３などのアルミニウム酸化物を含んでいる、またはこのような材料からなる。犠牲層の厚さは、例えば、５０ｎｍ〜２００ｎｍの範囲内（両端値を含む）である。
本方法の少なくとも一実施形態によると、成長基板は、特に、半導体積層体の側の面において、まったく破壊されない、または大きくは破壊されない。特に、成長基板のこの面の表面構造は、維持される、または最大限に維持される。したがって、成長基板の剥離時、半導体積層体の一部のみ、および／または成長層の一部、または犠牲層の一部が破壊されることが好ましい。
本方法の少なくとも一実施形態によると、核形成層の上に成長層を直接堆積させる。言い換えれば、例えば、成長基板から離れる方向に減少するアルミニウム含有量を有する、ＡｌＧａＮによって形成される中間層が省かれる。成長層は、ドープされたＧａＮ層、またはドープされていないＧａＮ層であることが好ましい。成長層の厚さは、特に、５０ｎｍ〜３００ｎｍの範囲内（両端値を含む）である。成長層は、スパッタリングまたはＭＯＶＰＥによって形成されることが好ましい。
本方法の少なくとも一実施形態によると、成長層にマスキング層を特に直接形成する。マスキング層は、例えば、シリコン窒化物、シリコン酸化物、シリコン酸窒化物、ホウ素窒化物、またはマグネシウム酸化物から形成される。マスキング層の厚さは、最大で２ｎｍまたは最大で１ｎｍまたは最大で０．５ｎｍであることが好ましい。特に、マスキング層は、平均して１層または２層の単分子層の厚さとして形成される。マスキング層は、スパッタリングまたはＭＯＶＰＥによって形成することができる。
本方法の少なくとも一実施形態によると、マスキング層は、少なくとも２０％または少なくとも５０％または少なくとも５５％の被覆率で、下層に堆積させる。被覆率は、最大で９０％または最大で８０％または最大で７０％であることが好ましい。言い換えれば、成長基板もしくは成長層またはその両方が、平面視において見たとき、上記の割合だけマスキング層の材料によって覆われる。したがって、成長層は部分的に露出している。
本方法の少なくとも一実施形態によると、成長層およびマスキング層は、核形成層と同様にスパッタリングによって形成する。核形成層および成長層、さらにはマスキング層は、同じスパッタリング堆積装置内で形成することができる。
本方法の少なくとも一実施形態によると、マスキング層の上と、部分的に露出した成長層の上に、例えば気相成長法によって、融合層を特に直接成長させる。融合層は、ドープされていない、または実質的にドープされていないＧａＮ系であることが好ましい。融合層は、部分的に露出した成長層の上、したがってマスキング層の開口部の中に、成長する。マスキング層のこの開口部を起点として融合層は融合し、比較的少ない欠陥を有する閉じた層を形成する。
本方法の少なくとも一実施形態によると、融合層は、少なくとも３００ｎｍまたは少なくとも４００ｎｍの厚さとして成長させる。これに代えて、またはこれに加えて、この厚さは、最大で３μｍまたは最大で１．２μｍである。
本方法の少なくとも一実施形態によると、融合層の上に、中央層を、特に物理的に直接接触した状態で成長させる。中央層は、５％〜１５％の範囲内（両端値を含む）または７５％〜１００％の範囲内（両端値を含む）のアルミニウム含有量を有するＡｌＧａＮ層であることが好ましい。中央層の厚さは、５ｎｍ〜５０ｎｍの範囲内（両端値を含む）、特に、１０ｎｍ〜２０ｎｍの範囲内（両端値を含む）または３０ｎｍ〜１００ｎｍの範囲内（両端値を含む）または１０ｎｍ〜２００ｎｍの範囲内（両端値を含む）であることが好ましい。中央層は、ドープすることができる。
本方法の少なくとも一実施形態によると、複数の中央層を成長させ、これらの中央層それぞれは、製造公差の範囲内で同一に形成することができる。２層の隣接する中央層の間には、それぞれのＧａＮ層（ドープする、またはドープしないことができる）が位置していることが好ましい。さらに、ＧａＮ層は、２層の隣接する中央層に直接接触していることが好ましい。ＧａＮ層の厚さは、少なくとも２０ｎｍまたは少なくとも５０ｎｍまたは少なくとも５００ｎｍであることが好ましく、これに代えて、またはこれに加えて、最大で３０００ｎｍまたは最大で２０００ｎｍまたは最大で１０００ｎｍとすることができる。
本方法の少なくとも一実施形態によると、中央層の上に、または複数の中央層のうち成長基板から最も離れて位置している中央層の上に、活性層を有する半導体積層体を成長させる。半導体積層体は、中央層に直接接触しており、ＡｌＩｎＧａＮ系またはＩｎＧａＮ系であることが好ましい。中央層に隣接している半導体積層体の層は、ｎ型にドープされていることが好ましい。ｎ型ドーピングは、例えば、シリコンもしくはゲルマニウムまたはその両方によって行われる。
本方法の少なくとも一実施形態によると、核形成層、成長層、マスキング層のうちの１つまたは複数をスパッタリングするとき、５５０℃〜９００℃の範囲内（両端値を含む）の温度が存在する。さらに、スパッタリング時の圧力は、特に、１０−３ｍｂａｒ〜１０−２ｍｂａｒの範囲内（両端値を含む）である。
本方法の少なくとも一実施形態によると、核形成層のスパッタリング時の成長速度、またはスパッタリングによって形成される他の層の成長速度は、少なくとも０．０３ｎｍ／ｓもしくは最大で０．５ｎｍ／ｓまたはその両方である。スパッタリングは、アルゴンおよび窒素を含んだ雰囲気下で行われることが好ましい。アルゴンと窒素の比は１：２であることが好ましく、この場合の公差は最大で１５％または最大で１０％である。
本方法の少なくとも一実施形態によると、成長基板とは反対側に位置する半導体積層体の面に、キャリア基板が取り付けられる。半導体積層体とキャリア基板の間には、さらなる層、特に、ミラー層、電気コンタクト層、結合手段層（例えばはんだ）のうちの少なくとも１層を配置することができる。キャリア基板は、例えば、セラミックから構成されているキャリア、ゲルマニウムなどの半導体材料から構成されているキャリア、またはモリブデンなどの金属から構成されているキャリアである。キャリア基板は、電気導体トラックを備えていることができる。
本方法の少なくとも一実施形態によると、核形成層は、スパッタリング堆積装置の中で形成し、半導体積層体は、これとは異なる気相成長炉の中で成長させる。特に好ましくは、スパッタリング堆積装置には、ガリウムもしくはグラファイトまたはその両方が存在しない。
さらには、オプトエレクトロニクス半導体チップを開示する。オプトエレクトロニクス半導体チップは、上述した実施形態の１つまたは複数において開示した方法によって、製造することができる。したがって、本方法の特徴は、オプトエレクトロニクス半導体チップにもあてはまり、逆も同様である。
本オプトエレクトロニクス半導体チップの少なくとも一実施形態においては、オプトエレクトロニクス半導体チップは、放射を生成する目的で設けられている活性層を有する半導体積層体を備えている。さらに、半導体積層体は、少なくとも１層のｎ型ドープ層と少なくとも１層のｐ型ドープ層を備えており、これらのドープ層は活性層に直接隣接していることが好ましい。半導体積層体は、ＡｌＩｎＧａＮ系またはＩｎＧａＮ系である。
本半導体チップは、半導体積層体のｐ側にキャリア基板を備えている。キャリア基板とは反対側の半導体積層体のｎ型ドープ層の面には中央層が位置しており、この中央層は、ＡｌＧａＮ系であり、高いアルミニウム含有量を有し、５ｎｍ〜５０ｎｍの範囲内（両端値を含む）の厚さとして成長している。複数の中央層を形成することができ、中央層の間にガリウム窒化物層が配置される。
キャリア基板とは反対側の、中央層の面、または複数の中央層のうちの１つの中央層の面には、ドープされたＧａＮまたはドープされていないＧａＮから構成された、３００ｎｍ〜１．５μｍの範囲内（両端値を含む）の厚さを有する融合層が位置している。さらに、本半導体チップには粗面化部が設けられており、この粗面化部は、融合層から半導体積層体のｎ型ドープ層まで、またはｎ型ドープ層の中まで達している。半導体積層体の放射出口領域は、一部分が融合層によって形成されている。粗面化部によって、中央層、または中央層の少なくとも１層が、部分的に露出している。
以下では、本発明の方法および本発明の半導体チップについて、図面を参照しながら例示的な実施形態に基づいてさらに詳しく説明する。この場合、個々の図面において、同じ参照数字は同じ要素を示している。しかしながら、この場合、要素の互いの関係は正しい縮尺では描かれていない。むしろ、深く理解できるようにする目的で、個々の要素を誇張した大きさで示してある。
本発明のオプトエレクトロニクス半導体チップを製造するための、本発明の方法の例示的な実施形態の概略図を示している。 本発明のオプトエレクトロニクス半導体チップを製造するための、本発明の方法の例示的な実施形態の概略図を示している。 本発明のオプトエレクトロニクス半導体チップを製造するための、本発明の方法の例示的な実施形態の概略図を示している。 本発明のオプトエレクトロニクス半導体チップを製造するための、本発明の方法の例示的な実施形態の概略図を示している。 本発明のオプトエレクトロニクス半導体チップを製造するための、本発明の方法の例示的な実施形態の概略図を示している。 本発明のオプトエレクトロニクス半導体チップを製造するための、本発明の方法の例示的な実施形態の概略図を示している。 本発明のオプトエレクトロニクス半導体チップを製造するための、本発明の方法の例示的な実施形態の概略図を示している。 本発明のオプトエレクトロニクス半導体チップを製造するための、本発明の方法の例示的な実施形態の概略図を示している。 本発明のオプトエレクトロニクス半導体チップの例示的な実施形態の概略的な断面図を示している。 本発明のオプトエレクトロニクス半導体チップの例示的な実施形態の概略的な断面図を示している。 本発明のオプトエレクトロニクス半導体チップの例示的な実施形態の概略的な断面図を示している。 本発明のオプトエレクトロニクス半導体チップの例示的な実施形態の概略的な断面図を示している。 本発明のオプトエレクトロニクス半導体チップを製造するための、本発明の方法の例示的な実施形態の概略図を示している。 本発明のオプトエレクトロニクス半導体チップの例示的な実施形態の概略的な断面図を示している。
図１は、オプトエレクトロニクス半導体チップ１０を製造する方法を概略的に示している。図１Ａによると、スパッタリング堆積装置Ａの中で、成長基板１を形成する。成長基板１は、例えばサファイア基板である。図１Ｂによる方法ステップにおいては、スパッタリング堆積装置Ａの中で、成長基板１の上に核形成層３をスパッタリングする。核形成層３はＡｌＮ層であり、この層には酸素が含まれることが好ましい。
核形成層３のスパッタリング時の温度は、例えば約７６０℃である。スパッタリング堆積装置Ａ内の圧力は、特に、約５×１０−２ｍｂａｒであり、アルゴン−窒素雰囲気が存在する。核形成層３のスパッタリング時の堆積速度は、約０．１５ｎｍ／ｓである。スパッタリング出力は、０．５ｋＷ〜１．５ｋＷの範囲内（両端値を含む）、特に、約０．５ｋＷとすることができる。核形成層３は、約１００ｎｍの厚さとして形成される。スパッタリング堆積装置Ａには、ガリウムが存在しない。
図１Ｃによる方法ステップにおいては、核形成層３を有する成長基板１を、スパッタリング堆積装置ＡからＭＯＶＰＥ炉Ｂの中に移送する。成長基板１は、基板ホルダーｂの上に位置しており、基板ホルダーｂはグラファイトから形成されていることが好ましい。ＡｌＮ核形成層３がＭＯＶＰＥ炉Ｂの中ではなくスパッタリング堆積装置Ａの中で形成されるため、アルミニウムもしくはガリウムまたはその両方を有する反射性の被覆層によって基板ホルダーｂが被覆されることを防止する、または大幅に低減することができる。
放射を生成する目的で設けられる活性層を有する半導体積層体２を成長させるため、核形成層３を有する成長基板１をＭＯＶＰＥ炉Ｂ内に配置したままにする。したがって、スパッタリングされた核形成層３に半導体積層体２がエピタキシャルに堆積される。
図１Ｅによると、成長基板１および核形成層３を通じて半導体積層体２にレーザ放射Ｌを照射する。レーザ放射Ｌは、例えば約３５５ｎｍの波長を有する。核形成層３の材料としてのアルミニウム窒化物は、一例として約２１０ｎｍに吸収端を有し、したがって、レーザ放射Ｌに対して透過性である。したがって、レーザ放射Ｌは、核形成層３の側の半導体積層体２の面において吸収される。結果として、半導体積層体２と核形成層３との間の界面付近において、材料の分解が起こる（図１Ｆも参照）。この場合、少量の半導体積層体２が核形成層３に残る。
したがって、成長基板１において直接的に材料の破壊が起こることはない。結果として、レーザリフトオフ法を行うとき、核形成層３の側の成長基板１の表面は、まったく損傷しない、または大きくは損傷しない。これは、特に、核形成層３の厚さが比較的大きいことによって可能になり、核形成層３の大きな厚さは、核形成層３をスパッタリングによって堆積させることによって達成することができる。
図１Ｇによると、成長基板１から核形成層３の残留物を除去する。この除去は、核形成層３の材料を選択的に除去し、成長基板１の材料をまったく、または激しくは攻撃しない湿式化学エッチングによって行うことができる。
レーザリフトオフ法を行うときに成長基板１が損傷しないため、いわゆるリクレイム工程（reclaim process）（成長基板の表面を特に研磨によって回復する）を回避することができる。このような研磨の過程において、成長基板は約５０μｍの厚さを失う。したがって、核形成層３が比較的厚い結果として、コストのかかるリクレイム工程を行うことなく、成長基板１（一般には高品質かつ高価である）を保護して繰り返し使用することができる。
図１による方法は、ウェハ集合体において行われることが好ましい。個々の半導体チップ１０に分割する、あるいは追加の機能層を形成するなどのさらなる方法ステップについては、図を単純にする目的で図示していない。
図２Ａおよび図２Ｂは、成長基板１を除去するための代替方法ステップを示している。図２Ａによると、図１による製造方法とは異なり、成長基板１と核形成層３との間に、Ａｌ２Ｏ３から構成されている犠牲層３１が形成される。
この犠牲層３１を湿式化学的に分解することができ、その結果として、成長基板１を半導体積層体２から分離することができる（図２Ｂを参照）。犠牲層３１を除去するとき、成長基板１もしくは核形成層３またはその両方は、破壊されないままである、またはほとんど破壊されない。結果として、コストのかかるリクレイムステップを行うことなく、成長基板１を繰り返し使用することが可能である。
図３は、オプトエレクトロニクス半導体チップ１０の例示的な一実施形態を概略的に示している。スパッタリングされた核形成層３が成長基板１の上に位置している。核形成層３は、酸素に加えて、または酸素の代わりとして、インジウムもしくはシリコンまたはその両方を備えていることもできる。
核形成層３の上には、オプションとして中間層４が配置されている。このような中間層４は、成長基板１がシリコン基板である場合に使用されることが好ましい。核形成層３に直接堆積されている中間層４は、複数の層（ｐｌｙ）を有することが好ましい（図３には示していない）。各層は、例えば約５０ｎｍの厚さを有し、成長基板１から離れる方向に減少するアルミニウム含有量を示し、個々の層のアルミニウム含有量は、約９５％、６０％、３０％、１５％とすることができ、この場合の公差は、特に、最大で１０％または最大で５％である。
オプションとして存在する中間層４の上には、ドープされたＧａＮまたはドープされていないＧａＮから構成されている成長層８が直接配置されている。中間層４が存在しない場合、成長層８は核形成層３に直接続いていることが好ましい。成長層８の厚さは、約２００ｎｍであることが好ましい。成長層８がドープされている場合、ドーパント濃度は、半導体積層体２のｎ型ドープ層２ｂのドーパント濃度の少なくとも１／２以下であることが好ましい。
成長基板１から離れる方向に、成長層８の上にマスキング層６が直接続いている。マスキング層６は、好ましくは約６０％程度または約７０％程度、成長層８を覆っている。成長層８は、例えば、シリコン窒化物の２〜３層の単分子層から形成されている。
マスキング層６の開口部の中、成長層８において、ドープされたＧａＮまたはドープされていないＧａＮから構成されている融合層７が成長している。融合層７は、成長基板１から離れる方向に融合して連続層を形成する。融合層７の厚さは、例えば、０．５μｍ〜１．０μｍの範囲内（両端値を含む）である。
融合層７の上には中央層９が直接続いている。好ましくは、中央層９は、約１０％のアルミニウム含有量を有するＡｌＧａＮ層であり、約３０ｎｍまたは約６０ｎｍの厚さを有する。オプションとして、中央層９を省くこともできる。
中央層９の上には、半導体積層体２のｎ型ドープ層２ｂが配置されており、このｎ型ドープ層２ｂは活性層２ａに隣接している。成長基板１とは反対側の活性層２ａの面には、少なくとも１層のｐ型ドープ層２ｃが位置している。半導体積層体２の層２ａ，２ｂ，２ｃは、ＩｎＧａＮ系であることが好ましい。ｎ型ドープ層２ｂのドーパント濃度は、５×１０１８／ｃｍ３〜１×１０２０／ｃｍ３の範囲内（両端値を含む）または１×１０１９／ｃｍ３〜６×１０１９／ｃｍ３の範囲内（両端値を含む）とすることができる。ｎ型ドープ層２ｂは、ゲルマニウムもしくはシリコンまたはその両方によってドープされていることが好ましい。ｐ型ドープ層２ｃは、マグネシウムによってドープされていることが好ましい。
ｎ型ドープ層２ｂの厚さＤは、例えば、１．０μｍ〜４μｍの範囲内（両端値を含む）、特に、１．５μｍ〜２．５μｍの範囲内（両端値を含む）である。中央層９に最も近いｎ型ドープ層２ｂの領域（この領域は好ましくは１００ｎｍ〜５００ｎｍの範囲内（両端値を含む）の厚さを有する）においては、オプションとしてドーパント濃度が低く、この領域では、例えば５×１０１７／ｃｍ３〜１×１０１９／ｃｍ３の範囲内（両端値を含む）、特に、約１×１０１８／ｃｍ３である。この低濃度にドープされた領域は図には示していない。
図４による半導体チップ１０の例示的な実施形態においては、成長基板１、さらには核形成層３、および中間層４が除去されている（図３においても可能である）。半導体積層体２のｐ側に、第１のコンタクト層１２ａが取り付けられている。半導体積層体２は、この第１のコンタクト層１２ａを介してキャリア基板１１に接続されている。キャリア基板１１の厚さは、５０μｍ〜１ｍｍの範囲内（両端値を含む）であることが好ましい。
キャリア基板１１とは反対の半導体積層体２の側には、粗面化部１３が形成されている。粗面化部１３は、半導体積層体２のｎ型ドープ層２ｂまで、またはｎ型ドープ層２ｂの中まで達している。したがって、ｎ型ドープ層２ｂおよび中央層９は、粗面化部によって部分的に露出している。特に好ましくは、マスキング層６が粗面化部１３によって完全に除去されている。
オプションとして、キャリア基板とは反対側の面に、さらなるコンタクト層１２ｂが取り付けられており、このさらなるコンタクト層を介して、例えばボンディングワイヤによって、半導体チップ１０を電気的に接触接続して半導体チップ１０に通電することができる。ミラー層や結合手段層などのさらなるオプションの層は、この図には示していない。
図５は、半導体チップ１０のさらなる例示的な実施形態を示している。図５による半導体チップ１０は、２層の中央層９を備えており、これらの中央層９の間にＧａＮ層５が位置している。図５の実施形態とは異なり、３層以上の中央層９が存在することも可能であり、中央層９それぞれは互いに同じ構造である、または互いに異なる構造である。
粗面化部１３は、両方の中央層９を貫いてｎ型ドープ層２ｂの中まで達している。この図とは異なり、中央層９の一方が粗面化部によって影響されないようにすることが可能である。さらには、活性層２ａに近い方の中央層９を、粗面化部１３を形成するためのエッチング停止層として具体化することが可能である。
図６は、半導体チップ１０のさらなる例示的な実施形態を示している。半導体積層体２は、結合手段１８（例えばはんだである）を介してキャリア基板１１に固定されている。キャリア基板１１の側の半導体積層体２の面は、第１の電気接続層１４およびキャリア基板１１を介して電気的に接触接続されている。
さらに、キャリア基板１１とは反対の半導体積層体２の側は、第２の電気接続層１６を介して接触接続されている。第２の接続層１６は、キャリア基板１１から見て活性層２ａを貫いており、半導体積層体２に並ぶように横方向に導かれている。一例として、第２の接続層１６は、半導体積層体２の横においてボンディングワイヤ（図示していない）に接続することができる。
粗面化部１３は、第２の接続層１６まで達していない。さらに、接続層１６，１４は、例えばシリコン酸化物またはシリコン窒化物から構成されている分離層１５によって、互いに電気的に絶縁されている。図６には、中央層および融合層を示していない。したがって、半導体チップ１０は、特許文献２に開示されている半導体チップに同様に具体化することができ、この文書の開示内容は参照によって本明細書に組み込まれている。
図７は、例えば図３に示した半導体チップ１０を製造するための最初のいくつかの方法ステップを示している。図７Ａによると、成長基板１の上に核形成層３を直接形成する。図７Ｂによると、核形成層３の上に成長層８を直接成長させる。成長層８の上に部分的にマスキング層６を形成し、成長層８は約１μｍの厚さを有することができる（図７Ｃを参照）。これらのすべての層は、スパッタリングによって堆積させることができる。
成長層８において、ＧａＮの欠陥密度は、約３×１０９／ｃｍ２のオーダーであり得る。マスキング層６とともに融合層７の結果として、半導体積層体２、特にｎ型ドープ層２ｂにおける欠陥密度を、約１／１０に減少させることが可能である。
図７Ｄは、マスキング層６の開口部から始まって融合層７が融合する状況を示している。マスキング層６による被覆率は、例えば約７０％である。図７Ｄは、融合層がまだ完全には融合していない状態として融合層７を概略的に示している。融合した融合層７の厚さは、約１．２μｍとすることができる。さらなる方法ステップは図７には示していない。
方法ステップ７Ａ〜７Ｃは、同じスパッタリング堆積装置（図７には示していない）の中で行われることが好ましい。図７Ｄによる方法ステップからは、ＭＯＶＰＥが採用されることが好ましい。
図８は、半導体チップ１０のさらなる例示的な実施形態を示している。この半導体チップ１０は、図１および図７に示した方法によって製造されることが好ましい。導体トラックやボンディングワイヤなどの電気コンタクト構造については、図８には示していない。
ｐ型ドープ層２ｃ、活性層２ａ、およびｎ型ドープ層２ｂを有する半導体積層体２は、キャリア基板１１に位置している。活性層２ａとｐ型ドープ層２ｃとの間には電子障壁層２ｄが配置されていることが好ましく、これは他のすべての例示的な実施形態においても同様である。
ｎ型ドープ層２ｂは、例えば、１００ｎｍ〜３００ｎｍの範囲内（両端値を含む）、特に、約２００ｎｍの厚さを有する。ｎ型ドープ層２ｂのドーパント濃度は、１×１０１８／ｃｍ３未満であることが好ましい。ｎ型ドープ層２ｂには第２の中央層９ｂが隣接しており、第２の中央層９ｂの上には、キャリア基板１１から離れる方向に、第２のＧａＮ層５ｂ、第１の中央層９ａ、および第１のＧａＮ層５ａが続いている。
第１の中央層９ａは、１５ｎｍ〜５０ｎｍの範囲内（両端値を含む）、例えば約３０ｎｍの厚さを有することが好ましい。第２の中央層９ｂの厚さは、より大きく、特に、２５ｎｍ〜１００ｎｍの範囲内（両端値を含む）、例えば約６０ｎｍである。２つの中央層９ａ，９ｂは、好ましくは５％〜１５％の範囲内（両端値を含む）のＡｌ含有量を有するＡｌＧａＮから形成されている。このようなオプションの中央層９ａ，９ｂと、同様にオプションであるＧａＮ層５ａ，５ｂは、他のすべての例示的な実施形態にも存在させることができる。
粗面化部１３は、一部分が第１の中央層９ａまで達することができるが、第１の中央層９ａと、キャリア基板１１にさらに近い層を貫かないことが好ましい。この図とは異なり、粗面化部１３が中央層９ａまで達していないことも可能である。
第２のＧａＮ層５ｂは、０．５μｍ〜２μｍの範囲内（両端値を含む）または０．８μｍ〜１．２μｍの範囲内（両端値を含む）、例えば約１μｍの厚さを有することが好ましい。第２のＧａＮ層５ｂのドーパント濃度は、少なくとも１×１０１９／ｃｍ３であることが好ましい。第１のＧａＮ層５ａは、特に、最大で４μｍまたは最大で３μｍ、もしくは、少なくとも１μｍまたは少なくとも２μｍ、またはその両方の最大厚さを有する。
第１のＧａＮ層５ａは、例えば、約１．２μｍの厚さとして融合層７の上に成長させる（図７Ｄを参照）。図７に示した層１，３，８，６，７は、キャリア基板１１が取り付けられた後、図８による半導体チップ１０から除去される。
ここまで、本発明について例示的な実施形態に基づいて説明してきたが、本発明はこれらの例示的な実施形態に限定されない。本発明は、任意の新規の特徴および特徴の任意の組合せを包含しており、特に、請求項における特徴の任意の組合せを含んでいる。これらの特徴または特徴の組合せは、それ自体が請求項あるいは例示的な実施形態に明示的に記載されていない場合であっても、本発明に含まれる。
（関連出願）
本特許出願は、独国特許出願第１０２０１１１１４６７１．０号の優先権を主張し、この文書の開示内容は参照によって本明細書に組み込まれている。

Claims (14)

  1. オプトエレクトロニクス半導体チップ（１０）を製造する方法であって、
    − 成長基板（１）を形成するステップと、
    − 前記成長基板（１）の上にＩＩＩ族窒化物核形成層（３）をスパッタリングによって形成するステップであって、前記成長基板（１）の材料が、前記核形成層（３）の材料とは異なる、ステップと、
    − 前記核形成層（３）の上に、活性層（２ａ）を有するＩＩＩ族窒化物半導体積層体（２）を成長させるステップと、
    を含んでいる、方法。
  2. 前記核形成層（３）と前記成長基板（１）との間に犠牲層（３１）が形成され、前記犠牲層（３１）がアルミニウム酸化物を含んでおり、前記成長基板（１）が前記半導体積層体（２）から分離されるとき、前記犠牲層（３１）が湿式化学的に少なくとも部分的に分解される、
    請求項１に記載の方法。
  3. 前記成長基板（１）が前記半導体積層体（２）の側の面において前記半導体積層体（２）から剥離されるとき、前記成長基板（１）が破壊されない、
    請求項２に記載の方法。
  4. 前記核形成層（３）が、１０ｎｍ〜１０００ｎｍの範囲内（両端値を含む）、特に５０ｎｍ〜２００ｎｍの範囲内（両端値を含む）の厚さを有し、
    前記核形成層（３）が、ＡｌＮ系であり、前記成長基板（１）に直接堆積される、
    請求項１から請求項３のいずれかに記載の方法。
  5. 前記成長基板（１）とは反対側の前記半導体積層体（２）の面にキャリア基板（１１）が取り付けられ、その後、前記成長基板（１）がレーザリフトオフ法によって除去される、
    請求項１から請求項４のいずれかに記載の方法。
  6. 前記成長基板（１）および前記核形成層（３）が、リフトオフ法において使用されるレーザ放射に対して透過性であり、
    レーザ放射の結果として、前記核形成層（３）と前記半導体積層体（２）との間の界面、もしくは、前記核形成層（３）と成長層（８）との間の界面、またはその両方において、材料が分解される、
    請求項５に記載の方法。
  7. 前記核形成層（３）に酸素が混合され、酸素の重量割合が０．１％〜１０％の範囲内（両端値を含む）である、
    請求項１から請求項６のいずれかに記載の方法。
  8. 前記核形成層（３）における酸素の割合が、前記成長基板（１）から離れる方向に単調に減少する、
    請求項７に記載の方法。
  9. 前記成長層（８）が、前記核形成層（３）の上に、スパッタリングによって、または気相成長法によって、直接堆積され、
    前記成長層（８）がＧａＮ系である、
    請求項１から請求項８のいずれかに記載の方法。
  10. 前記成長層（８）の上に、以下の層、すなわち、
    − シリコン窒化物、シリコン酸化物、またはマグネシウム酸化物系であるマスキング層（６）であって、５０％〜９０％の範囲内（両端値を含む）の被覆率で前記成長層（８）を覆う、マスキング層（６）と、
    − ＧａＮ系である融合層（７）と、
    − ＡｌＧａＮから構成される１層または複数層の中央層（９）であって、複数層の中央層（９）の場合、２層の隣接する中央層（９）の間にそれぞれのＧａＮ層（５）を成長させる、１層または複数層の中央層（９）と、
    − ＡｌＩｎＧａＮ系またはＩｎＧａＮ系である前記半導体積層体（２ａ，２ｂ，２ｃ）と、
    が、それぞれの下層の上に直接的に、示した順序において形成される、
    請求項１から請求項９のいずれかに記載の方法。
  11. 前記スパッタリングが、５５０℃〜９００℃の範囲内（両端値を含む）の温度において、１×１０−３ｍｂａｒ〜１×１０−２ｍｂａｒの範囲内（両端値を含む）の圧力において、行われる、
    請求項１から請求項１０のいずれかに記載の方法。
  12. スパッタリング時の成長速度が、０．０３ｎｍ／ｓ〜０．５ｎｍ／ｓの範囲内（両端値を含む）に設定され、前記スパッタリングが、ＡｒおよびＮ２を含んだ雰囲気下で行われ、Ａｒ：Ｎ２の比が１：２であり、この場合の公差が最大で１５％である、
    請求項１から請求項１１のいずれかに記載の方法。
  13. 前記核形成層（３）がスパッタリング堆積装置（Ａ）の中で形成され、前記半導体積層体（２）が、前記スパッタリング堆積装置（Ａ）とは異なる気相成長炉（Ｂ）の中で成長し、
    前記スパッタリング堆積装置（Ａ）にガリウムが存在しない、
    請求項１から請求項１２のいずれかに記載の方法。
  14. 放射を生成する目的で設けられている活性層（２ａ）を有し、かつ、少なくとも１層のｎ型ドープ層（２ｂ）を有する半導体積層体（２）、を備えたオプトエレクトロニクス半導体チップ（１０）であって、
    − 前記ｎ型ドープ層（２ｂ）が前記活性層（２ａ）に隣接しており、
    − 前記半導体積層体（２）がＡｌＩｎＧａＮ系またはＩｎＧａＮ系であり、
    − キャリア基板（１１）とは反対側の前記ｎ型ドープ層（２ｂ）の面に、ＡｌＧａＮから構成されており、かつそれぞれが２５ｎｍ〜２００ｎｍの範囲内（両端値を含む）の厚さを有する１層または複数層の中央層（９）が成長しており、
    − キャリア基板（１１）とは反対側の前記中央層（９）の面、または複数の前記中央層（９）のうちの１つの中央層の面に、ドープされたＧａＮまたはドープされていないＧａＮから構成された、３００ｎｍ〜１．２μｍの範囲内（両端値を含む）の厚さを有する融合層（７）が形成されており、
    − 粗面化部（１３）が、前記融合層（７）から前記ｎ型ドープ層（２ｂ）まで、または前記ｎ型ドープ層（２ｂ）の中まで達しており、
    − 前記半導体積層体（２）の放射出口領域が、部分的に前記融合層（７）によって形成されており、
    − 前記中央層（９）が部分的に露出しており、
    − 前記半導体チップ（１０）が、請求項１から請求項１３のいずれかに記載の方法によって製造される、
    オプトエレクトロニクス半導体チップ（１０）。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018519662A (ja) * 2015-06-18 2018-07-19 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 窒化物半導体部品の製造方法および窒化物半導体部品

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011115299B4 (de) * 2011-09-29 2023-04-27 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE102012101211A1 (de) 2012-02-15 2013-08-22 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines strahlungsemittierenden Halbleiterbauelements
DE102012107001A1 (de) 2012-07-31 2014-02-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
DE102013100818B4 (de) * 2013-01-28 2023-07-27 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE102014101966A1 (de) 2014-02-17 2015-08-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines elektronischen Halbleiterchips und elektronischer Halbleiterchip
DE102014116999A1 (de) 2014-11-20 2016-05-25 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
DE102015107661B4 (de) * 2015-05-15 2021-03-18 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines Nitridverbindungshalbleiter-Bauelements
DE102017106888A1 (de) 2017-03-30 2018-10-04 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Leuchtdiodenchips und Leuchtdiodenchip
US20230124414A1 (en) * 2021-10-14 2023-04-20 Applied Materials, Inc. SUBSTRATE PROCESSING FOR GaN GROWTH

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005350321A (ja) * 2004-06-14 2005-12-22 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体成長用基板
JP2006004970A (ja) * 2004-06-15 2006-01-05 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体薄膜の作製方法
JP2006324512A (ja) * 2005-05-19 2006-11-30 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体薄膜およびその製造方法
JP2007095845A (ja) * 2005-09-27 2007-04-12 Oki Data Corp 半導体複合基板とそれを用いた半導体装置の製造方法
JP2008047762A (ja) * 2006-08-18 2008-02-28 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ
US20080054296A1 (en) * 2006-09-06 2008-03-06 Samsung Electronics Co., Ltd. Nitride-based semiconductor light emitting device and method of manufacturing the same
JP2011114123A (ja) * 2009-11-26 2011-06-09 Stanley Electric Co Ltd 光半導体装置
WO2011108422A1 (ja) * 2010-03-01 2011-09-09 シャープ株式会社 窒化物半導体素子の製造方法、窒化物半導体発光素子および発光装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5741724A (en) 1996-12-27 1998-04-21 Motorola Method of growing gallium nitride on a spinel substrate
JP3602856B2 (ja) 1998-01-21 2004-12-15 ローム株式会社 半導体発光素子およびその製法
US6713789B1 (en) * 1999-03-31 2004-03-30 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device and method of producing the same
JP3994623B2 (ja) * 2000-04-21 2007-10-24 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法
DE10034263B4 (de) * 2000-07-14 2008-02-28 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Quasisubstrats
JP3509709B2 (ja) 2000-07-19 2004-03-22 株式会社村田製作所 圧電薄膜共振子及び圧電薄膜共振子の製造方法
CN101124353B (zh) * 2004-09-27 2011-12-14 盖利姆企业私人有限公司 生长第（ⅲ）族金属氮化物薄膜的方法和装置、以及第（ⅲ）族金属氮化物薄膜
BRPI0516136A (pt) 2004-09-27 2008-08-26 Gallium Entpr Pty Ltd método e equipamento para desenvolvimento de uma pelìcula de nitreto de um metal do grupo (iii) e a pelìcula de nitreto do metal do grupo (iii)
US7524686B2 (en) 2005-01-11 2009-04-28 Semileds Corporation Method of making light emitting diodes (LEDs) with improved light extraction by roughening
WO2008048303A2 (en) 2005-12-12 2008-04-24 Kyma Technologies, Inc. Group iii nitride articles and methods for making same
EP3731283A1 (de) 2006-02-23 2020-10-28 AZUR SPACE Solar Power GmbH Nitridhalbleiterprodukt
DE102006008929A1 (de) * 2006-02-23 2007-08-30 Azzurro Semiconductors Ag Nitridhalbleiter-Bauelement und Verfahren zu seiner Herstellung
KR100756841B1 (ko) 2006-03-13 2007-09-07 서울옵토디바이스주식회사 ＡｌｘＧａ１－ｘＮ 버퍼층을 갖는 발광 다이오드 및 이의제조 방법
JPWO2007129773A1 (ja) 2006-05-10 2009-09-17 昭和電工株式会社 Ｉｉｉ族窒化物化合物半導体積層構造体
JP2007329382A (ja) 2006-06-09 2007-12-20 Mitsubishi Cable Ind Ltd ＧａＮ系発光ダイオード素子
WO2008020599A1 (en) * 2006-08-18 2008-02-21 Showa Denko K.K. Method for manufacturing group iii nitride compound semiconductor light-emitting device, group iii nitride compound semiconductor light-emitting device, and lamp
JP5186093B2 (ja) 2006-09-26 2013-04-17 スタンレー電気株式会社 半導体発光デバイス
US7825432B2 (en) 2007-03-09 2010-11-02 Cree, Inc. Nitride semiconductor structures with interlayer structures
DE102007022947B4 (de) 2007-04-26 2022-05-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterkörper und Verfahren zur Herstellung eines solchen
TWI377703B (en) * 2007-05-02 2012-11-21 Showa Denko Kk Production method of group iii nitride semiconductor light-emitting device
JP5041883B2 (ja) * 2007-06-07 2012-10-03 昭和電工株式会社 Ｉｉｉ族窒化物半導体層の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法
WO2009129353A1 (en) 2008-04-15 2009-10-22 Purdue Research Foundation Metallized silicon substrate for indium gallium nitride light-emitting diode
JP2009283785A (ja) 2008-05-23 2009-12-03 Showa Denko Kk Ｉｉｉ族窒化物半導体積層構造体およびその製造方法
TWI520206B (zh) * 2008-11-19 2016-02-01 新加坡科技研究局 至少部分分離磊晶層的方法
JP5237780B2 (ja) 2008-12-17 2013-07-17 スタンレー電気株式会社 半導体発光素子の製造方法
US8299473B1 (en) * 2009-04-07 2012-10-30 Soraa, Inc. Polarized white light devices using non-polar or semipolar gallium containing materials and transparent phosphors
DE102009036843A1 (de) * 2009-08-10 2011-02-17 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Leuchtdiode und Leuchtdiode
JP5524235B2 (ja) 2009-11-06 2014-06-18 日本碍子株式会社 半導体素子用エピタキシャル基板および半導体素子用エピタキシャル基板の製造方法
JP2011082570A (ja) 2011-01-11 2011-04-21 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子の製造方法
US9012921B2 (en) * 2011-09-29 2015-04-21 Kabushiki Kaisha Toshiba Light emitting devices having light coupling layers

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005350321A (ja) * 2004-06-14 2005-12-22 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体成長用基板
JP2006004970A (ja) * 2004-06-15 2006-01-05 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体薄膜の作製方法
JP2006324512A (ja) * 2005-05-19 2006-11-30 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体薄膜およびその製造方法
JP2007095845A (ja) * 2005-09-27 2007-04-12 Oki Data Corp 半導体複合基板とそれを用いた半導体装置の製造方法
JP2008047762A (ja) * 2006-08-18 2008-02-28 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ
US20080054296A1 (en) * 2006-09-06 2008-03-06 Samsung Electronics Co., Ltd. Nitride-based semiconductor light emitting device and method of manufacturing the same
JP2011114123A (ja) * 2009-11-26 2011-06-09 Stanley Electric Co Ltd 光半導体装置
WO2011108422A1 (ja) * 2010-03-01 2011-09-09 シャープ株式会社 窒化物半導体素子の製造方法、窒化物半導体発光素子および発光装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018519662A (ja) * 2015-06-18 2018-07-19 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 窒化物半導体部品の製造方法および窒化物半導体部品
US10475959B2 (en) 2015-06-18 2019-11-12 Osram Opto Semiconductors Gmbh Method for producing a nitride semiconductor component, and a nitride semiconductor component

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