JP5847083B2 - 発光素子の製造方法 - Google Patents

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Description

本発明は、半導体基板の製造方法及び発光素子の製造方法に関する。特に、新規の成長基板の剥離方法を用いた半導体基板の製造方法及び発光素子の製造方法に関するものである。
窒化ガリウム(GaN)系半導体を用いた発光ダイオード(以下、「LED」という。)は、信号機や液晶パネルのバックライト等の様々な機器に利用されている。LEDの発光効率は、結晶の転位密度・欠陥に影響されることが知られている。GaN系半導体の結晶成長は、サファイア等の異種基板の上で行われるが、GaN層と基板との間の格子不整合及び熱膨張係数のミスマッチが発生し、高転位密度や欠陥の増大をもたらすとされている。
そこで、GaN系半導体の結晶成長は、GaN基板等の同種材料の基板の上で行うことが望ましい。一方、GaNで窒素の解離率が高いこと等によりGaN融液の形成が難しく、GaN基板の製造を困難にしている。また、GaN基板用に成長させたGaNバルク結晶をGaN基板として剥離するため、機械研磨やレーザ剥離等が用いられているが、実用的なサイズのGaN基板を再現性良く得ることは非常に困難であった。特に、レーザを用いた剥離は、膨大な時間を要し、GaN基板のコストを上昇させる原因となっている。
また、非特許文献1では、石英基板の上、W・Mo・Ta・及びNbの高融点金属基板の上、及びSi基板の上のそれぞれに、プラズマ分子線エピタキシ(plasma assisted molecular beam epitaxy)を用いてGaNを結晶成長させる例を示している。
しかし、上述したように、GaN基板の製造は非常に困難でありコストも高いため、LEDやレーザダイオード等の発光素子は、サファイア等の異種基板の上でGaN層を成長させて製造される場合が多い。しかし、上述の高転位密度や欠陥の増大により、LEDの発光性能の向上が妨げられている。さらに、サファイア基板は、GaN基板に比べて熱伝導率が低く、デバイスの熱放熱性を低下させる。これは、LEDやレーザダイオードを製造する場合、長期寿命化を妨げる原因になる。
一方、サファイアにおける問題を解決するために、これら異種基板を成長基板として用いてGaN層を成長させた後、GaN層に2次基板を付着し、エキシマレーザを用いて成長基板であるサファイアとGaN層との界面でGaN層を局部的に分解することによってサファイアを除去するレーザリフトオフ法が開発されている。このような方法は、特に、大面積の発光ダイオード(パワーチップ)などに適した垂直型構造の発光素子を製造するのに用いられる。
しかし、上述したように、レーザを用いた成長基板の剥離は、膨大な時間を要し、発光素子の製造コストを上昇させる。また、サファイアを通してレーザを照射するためにはサファイアのレーザ透過率を高める必要があり、サファイアの露出面をポリッシングしなければならない。このために、サファイアの厚さが薄くなり、再使用するのに不適切となる。
「Polycrystalline GaN for light emitter and field electron emitter application」S.Hasegawa,S.Nishida,T.Yamashita,H.Asahi,Thin Solid Films 487(2005)260―267
本発明が解決しようとする技術的課題は、レーザを使用せずに成長基板を除去することのできる半導体基板の製造方法及び発光素子の製造方法を提供することにある。
本発明が解決しようとする他の技術的課題は、成長基板をポリッシングする必要がないので成長基板を再使用することが可能な半導体基板の製造方法及び発光素子の製造方法を提供することにある。
本発明が解決しようとする更に他の技術的課題は、異種材料の基板の上に平坦で剥離が容易なGaN基板を低コストで製造することができる製造方法を提供すると同時に、そのGaN基板を用いて製造するLEDやレーザダイオードなどの発光素子の性能向上や長寿命化を実現することにある。
本発明が解決しようとする更に他の技術的課題は、半導体基板及び発光素子の製造により発生し得る反応副生成物を効果的に除去し、良好な品質の半導体基板及び発光素子を製造する方法を提供することにある。
本発明が解決しようとする更に他の技術的課題は、レーザを使用せずとも異種材料の成長基板を容易に剥離できるように成長基板の上に形成された半導体層に空洞を形成する発光素子の製造方法を提供することにある。
本発明が解決しようとする更に他の技術的課題は、半導体層に空洞を形成するときに発生する反応副生成物によって半導体層の上の化合物半導体層の結晶品質が低下することを防止できる発光素子の製造方法を提供することにある。
本発明の第1の実施態様によると、半導体基板の製造方法が提供される。この方法は、基板の上に第1の半導体層を形成し、第1の半導体層の上にパターン状に金属性材料層を形成し、第1の半導体層の上及び金属性材料層の上に第2の半導体層を形成するとともに、金属性材料層より下層部分の第1の半導体層に空洞を形成し、化学溶液を使用して第1の半導体層の少なくとも一部をエッチングすることによって第2の半導体層から基板を剥離することを含む。
金属性材料層は、第1の半導体層の上に一定の間隔及び幅でストライプ状に形成され、第2の半導体層は、金属性材料層を覆う厚さで形成される。
また、金属性材料層は酸化膜を有し、前記酸化膜は前記第1の半導体層に対するマスクを形成することが望ましい。
金属性材料層は、第1の半導体層及び第2の半導体層に通じる複数の孔が形成される厚さで形成されてもよい。
また、金属性材料層は、第2の半導体層を形成するときの加熱温度より高融点の金属性材料を用いて形成される。
また、金属性材料層は酸化膜を有し、酸化膜は、第1の半導体層に対するマスクを形成するとともに、第1の半導体層及び第2の半導体層に通じる複数の孔を形成し、第2の半導体層を有機金属気相成長法を用いて形成するとき、金属性材料層が形成された部分の下層の第1の半導体層を金属性材料層及び酸素と反応させて複数の孔から蒸発させることによって、空洞を形成してもよい。
金属性材料層はタンタルであり、その膜厚が5nm〜100nmの範囲内であり、第1の半導体層の上に形成された後、タンタルの表面を酸化タンタルで覆ってもよい。
また、金属性材料層は、Ta・Pt・Ni・及びCrからなる群より選ばれたいずれか一つ又は二つ以上を含んでもよい。
また、基板は、サファイア基板又はシリコン系基板であってもよい。
一方、化学溶液は、KOH・NaOH・HPO・HCL及びHSOからなる群より選ばれた少なくとも一つを含んでもよく、化学溶液を用いた第1の半導体層のエッチングは、湿式エッチング、光強化化学エッチング(photo enhanced chemical etch)又は光電気化学エッチング(photo electrochemical etch)であり得る。
本発明の第2の実施態様によると、発光素子の製造方法が提供される。この方法は、第1の基板の上に第1の半導体層を形成し、第1の半導体層の上にパターン状に金属性材料層を形成し、第1の半導体層の上及び金属性材料層の上に第2の半導体層を形成するとともに、金属性材料層より下層部分の第1の半導体層に空洞を形成し、第2の半導体層の上に第1の化合物半導体層を形成し、第1の化合物半導体層の上に活性層を形成し、活性層の上に第2の化合物半導体層を形成し、第2の化合物半導体層の上に第2の基板を付着させ、化学溶液を使用して第1の半導体層の少なくとも一部をエッチングすることによって第2の半導体層から第1の基板を剥離することを含む。
金属性材料層は、第1の半導体層の上に一定の間隔及び幅でストライプ状に形成され、第2の半導体層は、金属性材料層を覆う厚さで形成される。
また、金属性材料層は酸化膜を有し、酸化膜は第1の半導体層に対するマスクを形成することが望ましい。
金属性材料層は、第1の半導体層及び第2の半導体層に通じる複数の孔が形成される厚さで形成されてもよい。
また、金属性材料層は、第2の半導体層を形成するときの加熱温度より高融点の金属性材料を用いて形成される。
また、金属性材料層は酸化膜を有し、酸化膜は、第1の半導体層に対するマスクを形成するとともに、第1の半導体層及び第2の半導体層に通じる複数の孔を形成し、第2の半導体層を有機金属気相成長法を用いて形成するとき、金属性材料層が形成された部分の下層の第1の半導体層を金属性材料層及び酸素と反応させて複数の孔から蒸発させることによって、空洞を形成してもよい。
金属性材料層はタンタルであり、その膜厚が5nm〜100nm範囲内であり、第1の半導体層の上に形成された後、タンタルの表面を酸化タンタルで覆ってもよい。
また、金属性材料層は、Ta・Pt・Ni・及びCrからなる群より選ばれたいずれか一つ又は二つ以上を含んでもよい。
また、基板は、サファイア基板又はシリコン系基板であってもよい。
一方、化学溶液は、KOH・NaOH・HPO・HCL及びHSOからなる群より選ばれた少なくとも一つを含んでもよく、化学溶液を用いた第1の半導体層のエッチングは、湿式エッチング、光強化化学エッチング(photo enhanced chemical etch)又は光電気化学エッチング(photo electrochemical etch)であってもよい。
本発明の第3の実施態様によると、半導体基板の製造方法が提供される。この方法は、基板の上に第1の半導体層を形成し、第1の半導体層の上にパターン状に金属性材料層を形成し、第1の半導体層の上及び金属性材料層の上に第2の半導体層を形成するとともに、金属性材料層より下層部分の第1の半導体層に空洞を形成し、第2の半導体層を形成した後、基板を加熱することによって第1の半導体層内の空洞を成長させることを含む。
空洞の成長によって基板を第2の半導体層から容易に剥離することができる。
金属性材料層は、第1の半導体層の上に一定の間隔及び幅でストライプ状に形成され、第2の半導体層は、金属性材料層を覆う厚さで形成される。
また、金属性材料層は酸化膜を有し、酸化膜は第1の半導体層に対するマスクを形成することが望ましい。
金属性材料層は、第1の半導体層及び第2の半導体層に通じる複数の孔が形成される厚さで形成されてもよい。
また、金属性材料層は、第2の半導体層を形成するときの加熱温度より高融点の金属性材料を用いて形成する。
また、金属性材料層は酸化膜を有し、酸化膜は、第1の半導体層に対するマスクを形成するとともに、第1の半導体層及び第2の半導体層に通じる複数の孔を形成し、第2の半導体層を有機金属気相成長法を用いて形成するとき、金属性材料層が形成された部分の下層の第1の半導体層を金属性材料層及び酸素と反応させて複数の孔から蒸発させることによって、空洞を形成してもよい。
金属性材料層はタンタルであり、その膜厚が5nm〜100nmの範囲内にあり、第1の半導体層の上に形成された後、タンタルの表面を酸化タンタルで覆ってもよい。
また、基板は、サファイア基板又はシリコン系基板であってもよい。
一方、基板の加熱は、基板の温度が300℃以上になるように行ってもよく、望ましくは、基板の温度が900℃〜1100℃になるように行ってもよい。
金属性材料層は、Ta・Ni・Cr・Pt又はMoで形成されたり、又はこれらの合金で形成されてもよい。
本発明の第4の実施態様によると、発光素子の製造方法が提供される。この方法は、第1の基板の上に第1の半導体層を形成し、第1の半導体層の上にパターン状に金属性材料層を形成し、第1の半導体層の上及び金属性材料層の上に第2の半導体層を形成するとともに、金属性材料層より下層部分の第1の半導体層に空洞を形成し、第2の半導体層の上に第1の化合物半導体層を形成し、第1の化合物半導体層の上に活性層を形成し、活性層の上に第2の化合物半導体層を形成し、第2の化合物半導体層の上に第2の基板を付着させ、第2の基板を付着させた後、第1の基板を加熱することによって第1の半導体層内の空洞を成長させることを含む。空洞の成長によって第1の基板を第2の半導体層から容易に剥離することができる。
金属性材料層は、第1の半導体層の上に一定の間隔及び幅でストライプ状に形成され、第2の半導体層は、金属性材料層を覆う厚さで形成される。
また、金属性材料層は酸化膜を有し、酸化膜は第1の半導体層に対するマスクを形成することが望ましい。
金属性材料層は、第1の半導体層及び第2の半導体層に通じる複数の孔が形成される厚さで形成されてもよい。
また、金属性材料層は、第2の半導体層を形成するときの加熱温度より高融点の金属性材料を用いて形成される。
また、金属性材料層は酸化膜を有し、酸化膜は、第1の半導体層に対するマスクを形成するとともに、第1の半導体層及び第2の半導体層に通じる複数の孔を形成し、第2の半導体層を有機金属気相成長法を用いて形成するとき、金属性材料層が形成された部分の下層の第1の半導体層を金属性材料層及び酸素と反応させて複数の孔から蒸発させることによって、空洞を形成してもよい。
金属性材料層はタンタルであり、その膜厚が5nm〜100nmの範囲内にあり、第1の半導体層の上に形成された後、タンタルの表面を酸化タンタルで覆ってもよい。
また、基板は、サファイア基板又はシリコン系基板であってもよい。
一方、第1の基板の加熱は、基板の温度が300℃以上になるように行ってもよく、望ましくは、基板の温度が900℃〜1100℃になるように行ってもよい。
金属性材料層は、Ta・Ni・Cr・Pt又はMoで形成されたり、又はこれらの合金で形成されてもよい。
また、第1の基板の加熱は、第2の基板を付着させる間に行ってもよい。
本発明の第5の実施態様によると、半導体基板の製造方法が提供される。この方法は、基板の上に第1の半導体層を形成し、第1の半導体層の上にパターン状に金属性材料層を形成し、第1の半導体層の上及び金属性材料層の上に第2の半導体層を形成するとともに、金属性材料層より下層部分の第1の半導体層に空洞を形成し、第2の半導体層を形成する間又は第2の半導体層を形成した後、金属性材料層と窒素との反応副生成物を蒸発させて除去することを含む。
第1の半導体層に空洞を形成することによって基板を容易に剥離することができ、低コストで半導体基板を提供することができる。また、空洞を形成する間に発生する反応副生成物を除去することができ、良質の半導体基板を提供することができる。
金属性材料層はタンタルであってもよく、反応副生成物はTaとNとを含んでもよい。
また、第2の半導体層は窒化ガリウム系の化合物半導体であり、第2の半導体層は有機金属気相成長法で成長させ、反応副生成物は、第2の半導体層の成長温度、成長圧力、成長速度及びGaソースの流量を調節して蒸発させてもよい。
一方、GaソースはTMGaであって、TMGaの流量は87μmol/min未満であってもよい。
また、金属性材料層と窒素との反応副生成物を蒸発させて除去することは、第2の半導体層の成長途中で第2半導体層の成長を停止した後、又は第2の半導体層の成長が完了した後、基板の温度を反応副生成物の蒸発温度に維持することによって行ってもよい。
また、金属性材料層と窒素との反応副生成物を蒸発させて除去することは、第2の半導体層の成長途中で第2半導体層の成長を停止した後、又は第2の半導体層の成長が完了した後、基板の周囲の圧力を反応副生成物の蒸発圧力に低下させることによって行ってもよい。
一方、金属性材料層は、第2の半導体層を形成するときの加熱温度より高融点の金属性材料を用いて形成することが望ましい。
また、金属性材料層は酸化膜を有し、酸化膜は、第1の半導体層に対するマスクを形成するとともに、第1の半導体層及び第2の半導体層に通じる複数の孔を形成し、第2の半導体層を有機金属気相成長法を用いて形成するとき、金属性材料層が形成された部分の下層の第1の半導体層を金属性材料層及び酸素と反応させて複数の孔から蒸発させることによって、空洞を形成してもよい。
基板は、サファイア基板又はシリコン系基板であってもよい。
また、第1の半導体層に形成された空洞を用いて基板を剥離し、第1の半導体層及び第2の半導体層から形成された半導体基板を製造してもよい。
本発明の第6の実施態様によると、発光素子の製造方法が提供される。この方法は、基板の上に第1の半導体層を形成し、第1の半導体層の上にパターン状に金属性材料層を形成し、第1の半導体層の上及び金属性材料層の上に第2の半導体層を形成するとともに、金属性材料層より下層部分の第1の半導体層に空洞を形成し、第2の半導体層の上に第1の化合物半導体層を形成し、第1の化合物半導体層の上に活性層を形成し、活性層の上に第2の化合物半導体層を形成することを含み、第2の半導体層を形成する間又は第2の半導体層を形成した後、金属性材料層と窒素との反応副生成物を蒸発させて除去することを特徴とする。
金属性材料層はタンタルであってもよく、反応副生成物はTa及びNを含んでもよい。
また、第2の半導体層は窒化ガリウム系の化合物半導体であり、第2の半導体層は有機金属気相成長法で成長させ、反応副生成物は、第2の半導体層の成長温度、成長圧力、成長速度及びGaソースの流量を調節して蒸発させてもよい。
GaソースはTMGaであって、TMGaの流量は87μmol/min未満であることが望ましい。
また、金属性材料層と窒素との反応副生成物を蒸発させて除去することは、第2の半導体層の成長途中で第2の半導体層の成長を停止した後、又は第2の半導体層の成長が完了した後、基板の温度を反応副生成物の蒸発温度に維持することによって行ってもよい。
また、金属性材料層と窒素との反応副生成物を蒸発させて除去することは、第2の半導体層の成長途中で第2の半導体層の成長を停止した後、又は第2の半導体層の成長が完了した後、基板周囲の圧力を反応副生成物の蒸発圧力に低下させることによって行ってもよい。
金属性材料層は、第2の半導体層を形成するときの加熱温度より高融点の金属性材料を用いて形成することが望ましい。
一方、金属性材料層は酸化膜を有し、酸化膜は、第1の半導体層に対するマスクを形成するとともに、第1の半導体層及び第2の半導体層に通じる複数の孔を形成し、第2の半導体層を有機金属気相成長法を用いて形成するとき、金属性材料層が形成された部分の下層の第1の半導体層を金属性材料層及び酸素と反応させて複数の孔から蒸発させることによって、空洞を形成してもよい。
基板は、サファイア基板又はシリコン系基板であってもよい。
一方、発光素子の製造方法は、第1の半導体層に形成された空洞を用いて基板を剥離することをさらに含んでもよい。
一方、第1の化合物半導体層は窒化ガリウム系の化合物半導体であり、第1の化合物半導体層は有機金属気相成長法で成長させ、反応副生成物は、第1の化合物半導体層の成長温度、成長圧力、成長速度及びGaソースの流量を調節して蒸発させてもよい。
また、第1の化合物半導体層のGaソースはTMGaであって、TMGaの流量は87μmol/min未満であることが望ましい。
本発明の第7の実施態様によると、発光素子の製造方法が提供される。この方法は、第1の半導体層及び第1の半導体層の上にパターン状に形成された金属性材料層を有する基板を第1のチャンバにローディングし、第1のチャンバ内で第1の半導体層の上及び金属性材料層の上に第2の半導体層を形成するとともに、金属性材料層より下層部分の第1の半導体層に空洞を形成し、第2の半導体層を有する基板を第1のチャンバから第2のチャンバに移送し、第2のチャンバで第2の半導体層の上に化合物半導体層を形成することを含む。
また、基板の移送は、真空破壊(vacuum breaking)なしに行われる。すなわち、基板を移送するとき、基板は大気中に露出しないので、第2の半導体層の表面を洗浄する必要なしに、第2の半導体層の上に化合物半導体層を成長させることができる。
一方、金属性材料層は、第1の半導体層の上に一定の間隔及び幅でストライプ状に形成され、第2の半導体層は、金属性材料層を覆う。このために、第2の半導体層は金属性材料層の幅より1/2倍以上に形成される。
また、金属性材料層は酸化膜を有し、酸化膜は第1の半導体層に対するマスクを形成してもよい。
また、金属性材料層は、第1の半導体層及び第2の半導体層に通じる複数の孔が形成される厚さで形成されてもよい。
一方、第1の半導体層と第2の半導体層とは、同一又は異なる化合物半導体材料を用いて形成され、金属性材料層は、第2の半導体層を形成するときの加熱温度より高融点の金属性材料を用いて形成されることが望ましい。
また、金属性材料層は酸化膜を有し、酸化膜は、第1の半導体層に対するマスクを形成するとともに、第1の半導体層及び第2の半導体層に通じる複数の孔を形成し、第2の半導体層を有機金属気相成長法を用いて形成させるとき、金属性材料層が形成された部分の下層の第1の半導体層を金属性材料層及び酸素と反応させて複数の孔から蒸発させることによって、空洞を形成してもよい。
一方、前記金属性材料層はタンタルであり、その膜厚が5nm〜100nmであり、前記第1の半導体層の上に形成した後、前記タンタルの表面を酸化タンタルで覆うことができる。
一方、基板は、サファイア基板又はシリコン系基板であってもよい。
一方、化合物半導体層を形成することは、第1の化合物半導体層を形成し、第1の化合物半導体層の上に活性層を形成し、活性層の上に第2の化合物半導体層を形成することを含んでもよい。
また、第2の化合物半導体層の上に2次基板を付着させ、第1の半導体層に形成された空洞を用いて基板を剥離することができる。
本発明によると、成長基板とその上に形成された半導体層との間に空洞を形成し、空洞を用いて化学溶液で半導体層をエッチングしたり空洞を成長させることによって基板を容易に除去することができる。したがって、レーザを用いることなくサファイアなどの成長基板を除去することができ、低コストでGaN基板などの半導体基板及び発光素子を製造することができる。また、2次基板ボンディングなどの工程で成長基板の加熱によって空洞を成長させることができ、成長基板を除去するための追加的な工程がなくても成長基板を剥離することができ、発光素子の製造工程を単純化することができる。
また、異種基板の上に平坦かつ剥離が容易なGaN基板を低コストで製造することを可能にする製造方法を提供すると同時に、反応副生成物を効果的に除去することによって、そのGaN基板を用いて製造されるLEDやレーザダイオードなどの半導体素子の低コスト化、性能向上や長寿命化を実現することができる。
さらに、空洞を形成するときに発生する反応副生成物によってチャンバが汚染されるとしても、空洞を形成するチャンバと化合物半導体層を成長させるチャンバとを分離することによって良好な品質の化合物半導体層を成長させることができる。
本発明の実施形態1に係る半導体基板の製造方法を示す図であって、(A)は第1のGaN層を形成する工程を示す断面図、(B)はTa層を形成する工程を示す断面図、(C)は第2のGaN層及び空洞の形成途中を示す断面図、(D)は第2のGaN層の形成の完了を示す断面図、(E)はサファイア基板を剥離した状態を示す断面図、(F)は完成したGaN基板の断面図である。 実施形態1の実施例1に係る半導体基板のSEM断面写真である。 実施形態1の実施例1に係る半導体基板のEDXのスペクトラム図である。 実施形態1の実施例1に係る半導体基板のSEM断面写真及びEDX図であって、(A)は図2の拡大領域のSEM断面写真、(B)はGaのEDX図、(C)はAlのEDX図、(D)はOのEDX図である。 実施形態1の実施例1に係る半導体基板のSEM断面写真及びSEM表面写真であって、(A)は半導体基板のSEM断面写真、(B)は半導体基板のSEM表面写真である。 実施形態1の実施例1に係る半導体基板のEDX図であって、(A)はGaのEDX図、(B)はTaのEDX図である。 比較例1に係る半導体基板のSEM鳥瞰写真及びSEM表面写真であって、(A)は半導体基板のSEM鳥瞰写真、(B)は半導体基板のSEM表面写真である。 比較例1に係る半導体基板のEDXのスペクトラム図及びEDX図であって、(A)は図7(B)のEDXのスペクトラム図、(B)は図7(B)のGaのEDX図、(C)は図7(B)のNのEDX図である。 比較例1に係る半導体基板のSEM断面写真及びEDXスペクトラム図であって、(A)はボイドのSEM断面写真、(B)は(A)のEDXスペクトラム図である。 比較例1に係る半導体基板のEDX図であって、(A)は図9(A)のGaのEDX図、(B)は図9(A)のNのEDX図、(C)は図9(A)のTaのEDX図である。 本発明の実施形態2に係るLEDアレイの構成を示す断面図である。 実施形態1の実施例2に係る半導体基板のSEM断面写真である。 実施形態1の実施例3に係る半導体基板のSEM断面写真である。 実施形態1の実施例4に係る半導体基板のSEM断面写真である。 (A)は、厚さ5nmのTa層がTaに変化した例を模式的に示す図であって、(B)は、厚さ100nmのTa層の表面がTaに変化した例を模式的に示す図である。 (A)は、厚さ5nmのTaマスクを形成した基板のSEM表面写真であって、(B)は、厚さ10nmのTaマスクを形成した基板のSEM断面写真である。 本発明の実施形態3に係る発光素子の製造方法を説明するための断面図である。 本発明の実施形態4に係る発光素子の製造方法を示す図であって、(A)は第1のGaN層及びTa層を形成する工程を示す断面図、(B)は第2のGaN層及び空洞の形成工程を示す断面図、(C)は第2のGaN層の上に各化合物半導体層を形成する工程を示す断面図である。 第2のGaN層及び各化合物半導体層を形成するのに使用される発光素子の製造装置の概略図である。
以下、添付の図面に基づいて本発明の実施形態について詳細に説明する。また、以下に記載した実施形態は、それぞれ本発明の一つの実施形態に過ぎず、本発明がこれらの実施形態に限定されることはない。
(実施形態1)
図1は、実施形態1に係る半導体基板100の製造方法の概略を示す図である。図1(A)は第1のGaN層を形成する工程を示す断面図、(B)はTa層を形成する工程を示す断面図、(C)は第2のGaN層及び空洞の形成途中を示す断面図、(D)は完成した半導体基板の断面図である。
図1(A)において、101は、成長基板としてのサファイア(Al)基板である。まず、サファイア基板101の上に厚さが約2μmの第1のGaN層102を形成する。この第1のGaN層の厚さは一例であって、これに限定されない。
次に、図1(B)において、第1のGaN層102の上にEB(Electron Beam)蒸着及びリフトオフを用いて50nm厚程度のTa層(金属性材料層)103をストライプ状に5μm幅、5μm間隔で形成する。このTa層103の形状、厚さ、幅及び間隔は一例であって、これに限定されない。
次に、図1(C)において、第1のGaN層102の上及びTa層103の上に有機金属気相成長法(以下、「MOCVD」という。)を用いて第2のGaN層104を形成する。図1(C)は、第2のGaN層104の形成途中の状態を示している。この場合、GaN層のNとTaとの結合によってTaNが生じ、これが異なる物質となり、Nがより濃い気相中に上昇していく。TaNは、900℃以上で不安定になり、1000℃以上で気化し、その気化とともに孔が深くなって空洞102aが形成される。GaNのNはTaNになるが、Gaが残る。このGaは、気相成長中に堆積するGaと同じものであるので、原料として使用される。しかし、Ta膜上にGaNを成長させた例がある。非特許文献1では、Ta層103の表面は、Taのみならず、後述するように、空気中で処理されることによってTaになっている可能性があることが判明した。
一方、第2のGaN層104は、Ta層103の1/2倍以上に形成されてもよく、基板として使用するために1000μm未満に形成されてもよい。
後で詳細に説明するが、第2のGaN層104の成長途中にTaとNとの結合によってTaxNy形態の反応副生成物が生成されることがある。このような反応副生成物は、半導体基板の品質を低下させるおそれがある。したがって、成長条件を調節し、生成された反応副生成物を除去する必要がある。反応副生成物は、第2のGaN層104の成長条件、例えば、成長温度、成長圧力、GaのソースであるTMGaの流量などを調節して除去してもよい。また、第2のGaN層104の成長途中で成長を止め、基板101の温度を反応副生成物の蒸発温度に維持したり、基板101の周囲の圧力を低下させることによって蒸発を除去してもよい。これと異なり、第2のGaN層104の成長が完了した後、基板101の温度を反応副生成物の蒸発温度に維持したり、基板101の周囲の圧力を低下させることによって反応副生成物を除去してもよい。
次に、図1(D)において、第2のGaN層104の形成が終了し、半導体基板100が完成する。MOCVD法によって第2のGaN層104の形成を進めると、図面に示したように、Ta層103の下層に位置する第1のGaN層102のエッチングが進行し、空洞102aの形成領域もほぼサファイア基板101の上にまで拡大する。また、第2のGaN層104の成長とともに、第1のGaN層102の成長も進行するので、図1に示したように基板の表面は平坦化される。このため、本実施形態1の半導体基板100では、基板の表面を平坦化する工程を省略可能である。
次に、図1(E)において、サファイア基板101を剥離する。続いて、図1(F)において、剥離した第1のGaN層102を研磨することによってGaN基板100を得てもよい。このGaN基板100の図中の表面側にSiやSiCなどのシリコン系基板を付着させることによって下面側を平坦加工し、素子製造用の半導体基板としてもよい。
また、サファイア基板101を剥離する場合、従来のレーザリフトオフ方法を用いてもよいが、第1のGaN層102に形成された空洞102aを用いてもよい。
例えば、サファイア基板101は、化学溶液を使用して第1のGaN層102の少なくとも一部をエッチングすることによって剥離してもよい。空洞102aがない場合、サファイア基板101と第1のGaN層102との界面に化学溶液が浸透しにくいので、化学溶液を用いてサファイア基板101を剥離することが難しい。しかし、空洞102aを通して化学溶液が浸透し得るので、化学溶液を用いてサファイア基板101を容易に剥離することができる。
化学溶液は、例えば、KOH・NaOH・HPO・HCL又はHSOを含んでもよい。このような化学エッチング材を用いて空洞102aが形成された第1のGaN層102をエッチングすることによって、サファイア基板101が第2のGaN層104から分離される。
化学溶液を使用するとともに、化学エッチング材の活性化のために光を使用してもよい。すなわち、化学溶液を用いた第1のGaN層102のエッチングは、通常の湿式エッチングのみならず、光強化化学エッチング(photo enhanced chemical etch)又は光電気化学エッチング(phote electrochemical etch)であってもよい。
また、サファイア基板101をツイストさせて剥離してもよい。さらに、サファイア基板101の剥離は、第2のGaN層104の形成が完了した後、基板101を加熱して空洞102aを成長させることによって行ってもよい。後続加熱によって空洞102aが成長し、これによって第2のGaN層104とサファイア基板101との結合力がしだいに弱くなる。したがって、空洞102aの成長によって自然にサファイア基板101を第2のGaN層104から剥離したり、又は、空洞102aの成長がある程度進行した後、サファイア基板101に物理的な力を加えることによってサファイア基板101を剥離してもよい。
サファイア基板101は、300℃以上の温度で加熱してもよく、例えば、900℃〜1100℃の範囲で加熱してもよい。サファイア基板101の加熱は、GaN基板100の表面側にSiやSiCなどのシリコン系基板を付着させる間に行ってもよい。
以上のように、MOCVD法を用いてGaN層を有する半導体基板100を形成することによって、空洞102aを用いて第1のGaN層102をサファイア基板101から剥離することが容易になり、剥離したGaN層をGaN基板として用いることが可能になる。したがって、従来のGaN基板よりも低コストでGaN基板を製造することが可能になる。
次に、半導体基板100の製造方法の具体的な例を説明する。本実施例1では、MOCVD装置を用いて第2のGaN層104を形成する過程について説明する。原料ガスとしてトリメチルガリウム(以下、「TMGa」という。)を用いてTMGaを20μmol/minの流量で流しながら加熱温度を1045℃に設定し、結晶成長を5時間行った例を示している。また、本実施例1では、第1のGaN層102上にストライプ状に厚さが50nmのTa層103を形成している。
前記条件によって第2のGaN層104の形成が終了した半導体基板100を図2に示す。図2は、半導体基板100の一部のSEM断面写真である。この図面から明らかなように、Ta層103の形成領域の下層に位置する第1のGaN層102には空洞102aが形成されている。この空洞102aを含む図中の拡大領域に対してエネルギー分散型X線分光器(以下、「EDX」という。)を用いて分析した結果を図3に示す。
図3のEDXによるスペクトラム図に示すように、第1のGaN層102のGaNとサファイア基板101のAl及びOとが観測され、Taはほとんど観測されなかった。また、図4(B)〜(D)のEDX図に示したように、第1のGaN層102のGaとサファイア基板101のAl及びOとが観測されたが、Taは観測されなかった。
この実施例1では、第2のGaN層104の形成過程でTa層103に孔103aが形成されることを観測した。このTa層103に形成された孔103aの分析結果を図5及び図6を参照して説明する。また、図5及び図6に示した分析結果は、上述したMOCVD装置を用いた第2のGaN層104の形成過程を途中で停止し、EDXによって分析した結果である。
図5において、(A)は半導体基板100のSEM断面写真で、Bは半導体基板100のSEM表面写真である。図6において、(A)は図5(B)の半導体基板100の表面からEDX分析をしたGaのEDX図であり、(B)は図5(B)の半導体基板100の表面からEDX分析をしたTaのEDX図である。
図5(A)に示す半導体基板100のSEM断面写真では、Ta層103の下層に位置する第1のGaN層102がエッチングされ、空洞102aが形成されたことを観測した。図5(B)に示した半導体基板100のSEM表面写真では、Ta層103の表面に孔103aが形成されたことを観測した。また、この孔103aを含むTa層103の表面上のGa・Taに対してEDX法によって分析した結果を図6(A)及び(B)に示す。このようなEDX図によって、Ta層103が残り、Ta層103上にGa及びGaNが薄く成長していることが判明した。
以上のように、本実施例1に係る半導体基板100では、MOCVD装置を用いて第2のGaN層104を形成する条件を調整し、Ta層を用いて第1のGaN層102内にエッチングによる空洞102aを形成することを可能にした。したがって、上述した実施形態1に示した第2のGaN層104を形成するとき、第1のGaN層102を成長させるとともに、第1のGaN層102内にエッチングによる空洞102aを形成することが可能になった。すなわち、第1のGaN層102上の一部に上述したようなエッチング作用を発生させる金属性材料層を形成することによって、第1のGaN層102内に空洞102aを形成することが可能になることが判明した。
また、実施例1に示したMOCVD装置の設定条件は一例であって、上述した第1のGaN層の成長と空洞102aの形成とを同時に進行可能な条件であればよい。ただし、第2のGaN層104の成長過程において、第2のGaN層104の成長速度に比べて第1のGaN層102の成長速度は遅いので、実施例1では、第1のGaN層102の成長速度に合わせてMOCVD装置の設定条件を調整した。
また、実施例1では、第2のGaN層104の成長過程において、Ta層103に孔103aが形成される場合を示したが、例えば、Ta層103を形成するときに予め孔を形成したパターンマスクを用いてTa層103を形成してもよい。また、Ta層103の形状は、上述したストライプ状に限定されず、その形状は、半導体基板100上に形成される素子の構造などに合わせて変更されてもよい。半導体基板100を用いた素子の例については後で説明する。
また、実施例1に示した半導体基板100は、GaN基板を剥離した後、サファイア基板101のGaNを形成した面をRIEなどによって平坦化すると、上述した空洞を有するGaN層を形成する基板101として再び用いることができる。したがって、GaN基板の製造コストをより低減させることが可能である。
また、実施例1でサファイア基板を成長基板として使用したが、シリコン系基板などのようにGaN層を成長させることの可能な基板であれば特に限定されない。
本実施例2では、MOCVD装置を用いて第2のGaN層104を形成する過程について説明する。原料ガスとしてTMGaを用いてTMGaを20μmol/minの流量で流しながら加熱温度を1045℃に設定し、結晶成長を5時間行った例を示している。また、本実施例2では、第1のGaN層102上にストライプ状に厚さが30nmのTa層103を形成している。
前記条件によって第2のGaN層104の形成が終了した半導体基板100を図12に示す。図12は、半導体基板100の一部分であるSEM断面写真である。この図面に示すように、Ta層103の形成領域の下層に位置する第1のGaN層102の一部には空洞102aが形成されている。また、この実施例2では、第2のGaN層104の形成過程でTa層103に孔103aが形成されることを観測した。
本実施例2に係る半導体基板100では、MOCVD装置を用いて第2のGaN層104を形成する条件を調整し、Ta層103を用いて第1のGaN層102内にエッチングによる空洞102aを形成することを可能にした。したがって、上述した実施形態1に示した第2のGaN層104を形成するとき、第1のGaN層102を成長させるとともに、第1のGaN層102内にエッチングによる空洞102aを形成することが可能になった。すなわち、第1のGaN層102の上の一部に上述したようなエッチング作用を発生させる金属性材料層を形成することによって、第1のGaN層102内に空洞102aを形成可能になることが判明した。
図12に示した断面図では、Ta層103のすぐ下側の全体ではなく、各Ta層103の左右両端部分の下層に位置する第1のGaN層102内にエッチングによる空洞102aが形成されている。これは、エッチングが第1のGaN層102内で各Ta層103の左右両端部分から進行することを示している。
また、実施例2に示したMOCVD装置の設定条件は一例であり、上述した第1のGaN層の成長と空洞102aの形成とを同時に進行可能な条件であればよい。ただし、第2のGaN層104の成長過程において、第2のGaN層104の成長速度に比べて第1のGaN層102の成長速度は遅いので、実施例2では、第1のGaN層102の成長速度に合わせてMOCVD装置の設定条件を調整した。
また、実施例2では、第2のGaN層104の成長過程において、Ta層103に孔103aが形成される場合を示したが、例えば、Ta層103を形成するときに予め孔を形成したパターンマスクを用いてTa層103を形成してもよい。また、Ta層103の形状は、上述したストライプ状に限定されず、その形状は、半導体基板100上に形成される素子の構造などに合わせて変更されてもよい。半導体基板100を用いた素子の例については後で説明する。
また、実施例2に示した半導体基板100は、GaN基板を剥離した後、サファイア基板101のGaNを形成した面をRIEなどによって平坦化すると、上述した空洞を有するGaN層を形成する基板101として再び用いることができる。したがって、GaN基板の製造コストをより低減させることが可能である。
本実施例3では、MOCVD装置を用いて第2のGaN層104を形成する過程について説明する。原料ガスとしてTMGaを用いてTMGaを20μmol/minの流量で流しながら加熱温度を1045℃に設定し、結晶成長を5時間行った例を示している。また、本実施例3では、第1のGaN層102上にストライプ状に厚さが50nmのTa層103を形成している。
前記条件によって第2のGaN層104の形成が終了した半導体基板100を図13に示す。図13は、半導体基板100の一部のSEM断面写真である。この図面に示すように、Ta層103の形成領域の下層に位置する第1のGaN層102には空洞102aが形成されている。また、この実施例3では、第2のGaN層104の形成過程でTa層103に孔103aが形成されることを観測した。
本実施例3に係る半導体基板100では、MOCVD装置を用いて第2のGaN層104を形成する条件を調整し、Ta層103を用いて第1のGaN層102内にエッチングによる空洞102aを形成することを可能にした。したがって、上述した実施形態1に示した第2のGaN層104を形成するとき、第1のGaN層102を成長させるとともに、第1のGaN層102内にエッチングによる空洞102aを形成することが可能になった。すなわち、第1のGaN層102上の一部に上述したようなエッチング作用を発生させる金属性材料層を形成することによって、第1のGaN層102内に空洞102aを形成可能になることが判明した。
また、実施例3に示したMOCVD装置の設定条件は一例であり、上述した第1のGaN層の成長と空洞102aの形成とを同時に進行可能な条件であればよい。ただし、第2のGaN層104の成長過程において、第2のGaN層104の成長速度に比べて第1のGaN層102の成長速度は遅いので、実施例3では、第1のGaN層102の成長速度に合わせてMOCVD装置の設定条件を調整した。
また、実施例3では、第2のGaN層104の成長過程において、Ta層103に孔103aが形成される場合を示したが、例えば、Ta層103を形成するときに予め孔を形成したパターンマスクを用いてTa層103を形成してもよい。また、Ta層103の形状は、上述したストライプ状に限定されず、その形状は、半導体基板100上に形成される素子の構造などに合わせて変更されてもよい。半導体基板100を用いた素子の例については後で説明する。
(実施例4)
本実施例4では、MOCVD装置を用いて第2のGaN層104を形成する過程について説明する。原料ガスとしてTMGaを用いてTMGaを20μmol/minの流量で流しながら加熱温度を1045℃に設定し、結晶成長を5時間行った例を示している。また、本実施例4では、第1のGaN層102上にストライプ状に厚さが100nmのTa層103を形成している。
前記条件によって第2のGaN層104の形成が終了した半導体基板100を図14に示す。図14は、半導体基板100の一部分のSEM断面写真である。この図面に示すように、Ta層103の形成領域の下層に位置する第1のGaN層102には空洞102aが形成されている。また、この実施例4では、第2のGaN層104の形成過程でTa層103に孔103aが形成されることを観測した。
本実施例4に係る半導体基板100では、MOCVD装置を用いて第2のGaN層104を形成する条件を調整し、Ta層103を用いて第1のGaN層102内にエッチングによる空洞102aを形成することを可能にした。したがって、上述した実施形態1に示した第2のGaN層104を形成するとき、第1のGaN層102を成長させるとともに、第1のGaN層102内にエッチングによる空洞102aを形成することが可能になった。すなわち、第1のGaN層102上の一部に上述したようなエッチング作用を発生させる金属性材料層を形成することによって、第1のGaN層102内に空洞102aを形成可能になることが判明した。
また、実施例4に示したMOCVD装置の設定条件は一例であり、上述した第1のGaN層の成長と空洞102aの形成とを同時に進行可能な条件であればよい。ただし、第2のGaN層104の成長過程において、第2のGaN層104の成長速度に比べて第1のGaN層102の成長速度は遅いので、実施例4では、第1のGaN層102の成長速度に合わせてMOCVD装置の設定条件を調整した。
また、実施例4では、第2のGaN層104の成長過程において、Ta層103に孔103aが形成される場合を示したが、例えば、Ta層103を形成するとき、予め孔を形成したパターンマスクを用いてTa層103を形成してもよい。また、Ta層103の形状は、上述したストライプ状に限定されず、その形状は、半導体基板100上に形成される素子の構造などに合わせて変更されてもよい。半導体基板100を用いた素子の例については後で説明する。
(比較例1)
次に、上述した実施例1に対する比較例について説明する。この比較例では、MOCVD装置の設定条件を変更し、半導体基板100の第2のGaN層104を形成する具体的な例を説明する。
比較例1では、原料ガスとしてTMGaを用いてTMGaを87μmol/minの流量で流しながら加熱温度を1045℃に設定し、結晶成長を5時間行った例を示している。
前記条件によって第2のGaN層104の形成が終了した半導体基板100を図7に示す。図7において、(A)は半導体基板100の一部のSEM断面写真であり、(B)は(A)の表面を部分的に拡大したSEM表面写真である。この図面に示すように、第2のGaN層104の面上には粒状の物質が析出されており、Ta層103の形成領域の下層に位置する第1のGaN層102には空洞102aが形成されている。粒状の物質は、以下のEDX分析及びCL分析によってGa粒子、N粒子、Ta粒子であることが判明した。
前記粒状物質の表面をEDX分析した結果を図8に示す。図8において、(A)は図7(B)の粒状物質をEDX分析したスペクトラム図であり、(B)は図7(B)の粒状物質をEDX分析したGaのEDX図であり、(C)は図7(B)の粒状物質をEDX分析したNのEDX図である。図8(A)のスペクトラム図に示したように、Ga、N及び少量のTaが観測され、図8(B)及び(C)のEDX図に示したようにGa及びNが観測された。
さらに、粒状物質の断面をEDX分析した結果を図9及び図10に示す。図9において、(A)は図7(B)の粒状物質としてのボイド部分を拡大したSEM断面写真であり、(B)は(A)の断面をEDX分析したスペクトラム図である。図10において、(A)は図9(A)の断面をEDX分析したGaのEDX図であり、(B)は図9(A)の断面をEDX分析したNのEDX図であり、(C)は図9(A)の断面をEDX分析したTaのEDX図である。
図9(B)のスペクトラム図に示したように、第2のGaN層104及び粒状物質のGa及びN・Ta層103のTa・サファイア基板101のAl及びOが観測された。また、図10(A)〜(C)に示したように、ボイド部分にGa・N及びTaが観測された。
以上の観測結果から、第2のGaN層104の面上に析出した粒状物質は、Ga粒子・N粒子及びTa粒子であることが判明した。すなわち、比較例1では、第1のGaN層103のエッチング部分のGaとNとの結合が切られ、GaOの反応とガス化が切られ、Ga粒子・N粒子及びTa粒子が析出したことが判明した。
以上のように、比較例1のMOCVD装置の設定条件では、TMGaの流量を87μmol/minとして実施例1より多く設定したので、上述したような粒状物質が基板の上に析出したことが判明した。したがって、粒状物質が基板の上に析出していないTMGaの望ましい流量Xは、X<87μmol/minの範囲であることが判明した。
比較例1の前記粒状物質は、TaとNとを含んでおり、基板101の温度を相対的に高い温度に維持したり、基板101の周囲の圧力を相対的に低下させることによって蒸発させて除去してもよい。また、前記粒状物質が第2のGaN層の成長途中に蒸発するように、第2のGaN層の成長途中で成長を止め、基板101の温度を粒状物質のTaとNの蒸発温度に維持したり、基板101の周囲の圧力を前記粒状物質の蒸発圧力に維持してもよい。前記粒状物質を蒸発させて除去することは本発明の範囲に属する。
(Ta層のTa形成について)
実施例1〜実施例4では、Ta層103の厚さを30nm、50nm、100nmに変更する例を示している。このように、Ta層103の厚さを変更しても、第1のGaN層104中にはエッチングによって空洞102aが形成されることを確認することができる。
Ta層103の厚さによってTaの生成領域が変化することを、図15に模式的に示す。図15(A)は、厚さが5nmのTa層103がTaに変化した例を示し、図15(B)は、厚さが100nmのTa層103の表面がTaに変化した例を示す。第1のGaN層102の表面にTa層103をEB蒸着装置で蒸着させた後、MOCVD装置に移すまでの間にTa層103は大気中に露出する。その間にTaと酸素との反応によってTa層103がTaに変化していることが判明した。このため、図15(A)に示すTa層103の厚さを5nmにした場合は全体がTaに変化し、図15(B)に示すTa層103の厚さを100nmにした場合は表面がTaに変化することが判明した。すなわち、Taが室温で空気に接すると、Taが生じる。図15(A)には、厚さ5nmのTa膜がGaN層の上の横方向に成長する例を模式的に示す。また、実際に厚さ10nmのTaを基板の上の横方向に成長させた例を図16に示す。これら例では、Ta膜の下側のGaN層がエッチングされることなく成長が進行している。すなわち、厚さ5nmのTa膜が形成された基板を、空気中でMOCVD装置に移した結果、図15(A)では5nmのTaが形成された。Taは非常によく横方向に成長するマスクである。一方、図15(B)に示す厚さ100nmのTaを形成した場合は結果が異なる。TaをEB蒸着で形成する場合、原料のTaを空気中で蒸着するので、Ta表面に薄い酸化膜が蒸着される。これをさらに蒸着すると、最初はTaになるが、Taへの変化が徐々に減少し、Ta金属の蒸着になる。したがって、GaN層の上のTaのTaの膜厚は5nm以下であり、部分的にTaである部分が含まれる。このTa膜の上層はTaである。そして、Ta層が形成された後の基板を空気中でMOCVD装置に移すことによって、Ta層の表面に薄くTa膜が形成される。その結果、Ta層の表面を薄くTa膜で覆う形態になる。このTa層のうち、GaN層の上のTa膜は、部分的にTaが混じった層になる。この状態を図15(B)に模式的に示している。GaN層のNとTa層のTaとの結合によってTaNになるが、Gaは気相成長中に堆積するGaと同じものであるので、そのまま原料として使用される。
実施例1〜実施例4において、Ta層103が酸化したTa領域は、第1のGaN層104に対して横方向に成長し、非常に良いエッチングマスクとして作用する。このため、実施例2で図12に示したように、厚さが30nmのTa層103の左右両端部分ではTa領域が形成されず、この部分の下層に位置する第1のGaN層102から空洞102aの形成が進行することが判明した。厚さが50nm、100nmのTa層103を形成した実施例3及び4でも、その表面にTa領域が形成され、これが第1のGaN層104に対してエッチングマスクとして作用するので、同様に空洞102aの形成が進行する。
したがって、エッチングマスクとして作用するTa領域が形成されるTa層103の厚さは、実施例1〜実施例4に示したように20nm〜100nmであってもよい。また、第1のGaN層の上に厚さ5nmのTaマスクを形成した例を示した図16(A)では、Taマスクの下層に空洞が形成されなかった。また、Taマスクのみを形成した例を示した図16(B)では、TaマスクがGaN層の上、及びInGaAlNの上に形成可能であることを確認した。したがって、Ta層103の厚さとは関係なくTaマスクが形成されるので、実施例1〜実施例4に示したように、Taマスクの下層に位置する第1のGaN層102内に空洞102aの形成を進行させることが可能である。
(実施形態2)
次に、実施形態1に示した半導体基板100の上に形成した半導体素子の例としてLEDを形成した場合について図11を参照して説明する。
図11は、実施形態2に係るLEDを説明するための部分断面図である。
図11において、半導体基板100の上には複数のLED200が互いに隔離されて形成される。各LED200は、第1の導電型化合物半導体層からなる下部半導体層201と、活性層202と、第2の導電型化合物半導体層からなる上部半導体層203とを有する。活性層202は、層及びバリア層を有する単一又は多重量子井戸構造を有してもよく、要求される発光波長によって、その物質及び組成が選択される。例えば、活性層202は、窒化ガリウム系の化合物半導体で形成されてもよい。下部及び上部半導体層201・203は、活性層202に比べてバンドギャップの大きい物質で形成され、窒化ガリウム系の化合物半導体で形成されてもよい。
この場合、半導体基板100の上に形成される下部半導体層201は、第2のGaN層104の上に形成される。したがって、半導体基板100を用いてLED200を製造することによって、製造コストを低減することが可能になる。
一方、第2のGaN層104を形成する間にTaとNとの反応副生成物が析出されることがあり、この反応副生成物は、その上に形成される下部半導体層201、活性層202及び上部半導体層203の結晶品質に悪影響を及ぼすおそれがある。したがって、反応副生成物は、図1及び比較例1で説明したように第2のGaN層104を形成する間又は第2のGaN層104を形成した後で蒸発させて除去することが望ましい。
また、反応副生成物は、下部半導体層201を形成する間に蒸発させて除去してもよい。例えば、第1の化合物半導体層を有機金属気相成長法で成長させるとき、第2のGaN層104の成長を用いて反応副生成物を除去する場合と同様に、下部半導体層201の成長温度、成長圧力、成長速度及びGaソースの流量を調節して反応副生成物を蒸発させてもよい。特に、下部半導体層201のGaソースであるTMGaの流量を87μmol/min未満にすることによって反応副生成物を蒸発させて除去してもよい。
一方、上部半導体層203は、下部半導体層201の一部領域の上部に位置し、活性層202は、上部半導体層203と下部半導体層201との間に介在する。また、上部半導体層203の上に上部電極層204を形成してもよい。上部電極層204は、透明電極層、例えば、酸化インジウムスズ(ITO)、又はNi/Auなどの物質で形成されてもよい。
また、上部電極層204の上には上部電極パッド205が形成され、下部半導体層201が露出した領域には下部電極207が形成される。
このように、単一の半導体基板100の上に複数のLED200を形成した後、図中に示す切断位置で切断することによって、個々のLED200に分離してもよい。このLED200のように、上部電極205と下部電極パッド207とを水平に配置するだけでなく、各電極を垂直に配置したLEDも製造可能である。すなわち、半導体基板100の空洞102aを用いてサファイア基板101を剥離し、第1のGaN層102の剥離面をRIEなどによって平坦化した後、下部電極を形成することによって、垂直型構造のLEDを製造することが可能である。
以上のように、半導体基板100を用いて複数のLED200を製造することによって、LEDの製造コストを低減することが可能になる。また、第2のGaN層104上にLED200を形成するとき、第2のGaN層104と下部半導体層201の屈折率を互いに異ならせた化合物半導体を形成することによって、発光効率の向上を図ることができ、高輝度のLEDアレイを構成することも可能である。また、半導体基板100を用いてレーザダイオードを形成するとき、サファイア基板101より熱伝導率の良いGaN層の上にレーザダイオードが形成されるので、放熱特性を向上させることができ、レーザダイオードの長寿命化を図ることも可能である。
また、前記実施形態2では、半導体基板100の第2のGaN層の上にLED200を形成する場合を示したが、サファイア基板101から剥離したGaN基板を用いて同様にLED200を形成してもよい。
したがって、半導体基板100を用いてLEDやレーザダイオードなどの半導体素子を形成することによって、高価なGaN基板を用いることなく、低コストで高性能の発光素子を容易に製造することが可能になる。
(実施形態3)
次に、成長基板の剥離を用いた発光素子の製造方法について図17を参照して説明する。
図17は、本実施形態3に係る発光素子の製造方法を説明するための断面図である。
図17(A)において、図1(A)〜(D)を参照して説明したように、第1の基板としてサファイア基板101の上に第1のGaN層102を成長させ、第1のGaN層102上にTa層103を形成することによってストライプなどのパターンを形成する。次に、第1のGaN層102及びTa層103の上に第2のGaN層104を形成し、このとき、第1のGaN層102内に空洞102aを形成する。また、第2のGaN層104を形成する間、Ta層103に孔103aを形成してもよく、第2のGaN層104を形成する前にパターニングを通して孔103aを予め形成してもよい。
図17(B)において、第2のGaN層104の上に第1の導電型化合物半導体層301を形成し、第1の導電型化合物半導体層301の上に活性層302を形成し、活性層302の上に第2の導電型化合物半導体層303を形成する。
第1の導電型化合物半導体層、活性層及び第2の導電型化合物半導体層は、窒化ガリウム系の化合物半導体であってもよく、有機金属気相成長法を用いて形成sれてもよい。活性層302は、単一又は多重量子井戸構造で形成されてもよく、要求される発光波長によってその物質及び組成が選択される。第1及び第2の導電型化合物半導体層301・303は、活性層202に比べてバンドギャップの大きい物質で形成される。
その後、第2の導電型化合物半導体層303の上に第2の基板400が付着される。第2の基板400は、熱伝導性の良い金属やSi又はSiCなどのシリコン系基板であってもよい。第2の基板400は、多様な方式で第2の導電型化合物半導体層の上に付着させてもよく、例えば、ボンディング金属を用いて付着させてもよい。
図17(C)において、サファイア基板101を第2のGaN層104から分離する。サファイア基板101は、化学溶液を用いて第1のGaN層102をエッチングすることによって第2のGaN層104から分離してもよい。サファイア基板101と第1のGaN層102との界面に位置する第1のGaN層102が全て除去された場合を示したが、これに限定されず、その一部のみが除去されてもよい。化学溶液及びエッチング方法は、図1を参照して説明した通りであるので、その記載を省略する。
代案として、サファイア基板101は、空洞102aを成長させることによって分離されてもよい。すなわち、図17(C)において、サファイア基板101を加熱することによって空洞102aをさらに成長させる。これによって、隣接する各空洞102aが互いにくっつき、サファイア基板101が第2のGaN層104から剥離される。サファイア基板101は、300℃以上の温度で加熱されてもよく、例えば、900℃〜1100℃の範囲で加熱されてもよい。
サファイア基板101の加熱は、第2の基板400を第2の導電型化合物半導体層303に付着させる間に行ってもよい。したがって、サファイア基板101を分離するための別途の工程なしにサファイア基板101を容易に分離することができる。
また、隣接する各空洞102aが互いにくっついてサファイア基板101が剥離される場合について説明したが、加熱によって隣接する各空洞102aが互いにくっつかないこともある。この場合、各空洞102aが充分に大きいので、サファイア基板101に物理的な力を加えてサファイア基板101を容易に剥離することができる。ただし、空洞102aは、加熱によってその下端部分が少なくともサファイア基板101に接するように成長することが望ましい。
図17(D)において、サファイア基板101が剥離された後、RIE又は研磨によって剥離面を平坦化する。このとき、第2のGaN層104を研磨などによって除去し、第1の導電型半導体層301を露出させてもよい。これと異なり、第2のGaN層104が第1の導電型である場合、第2のGaN層104が残留することもある。
図17(E)において、第2の基板400に下部電極パッド401を形成し、剥離面側に上部電極パッド402を形成する。その後、個々の発光素子に分離することによって、図17(E)に示した垂直型構造の発光素子が完成する。
ここで、第1の導電型半導体層が窒化ガリウム系のn型化合物半導体であってもよく、第2の導電型半導体層が窒化ガリウム系のp型化合物半導体であってもよい。したがって、剥離面、例えば、第1の導電型半導体層301の表面に光電気化学エッチングなどの技術を使用して粗面を形成してもよい。
本実施形態3では、垂直型構造の発光素子を製造する方法を説明したが、実施形態2で説明したように、サファイア基板101を剥離した後、第2の基板400上に水平型構造の発光素子を製造してもよい。
以上のように、サファイアなどの成長基板の上で窒化ガリウム系の各化合物半導体層を成長させた後、レーザを使用せずに成長基板を容易に剥離することができ、LEDの製造コストを低減することが可能になる。また、レーザリフトオフ工程のために必要なサファイアポリッシングを行う必要がないので、サファイア基板を再使用することが可能である。
(実施形態4)
次に、複数のチャンバを有する発光素子の製造装置を用いた発光素子の製造方法について図18及び図19を参照して説明する。
図18は、実施形態4に係る発光素子の製造方法の概略を示す図であり、図19は、発光素子の製造方法に使用される発光素子の製造装置の概略を示す図である。図18の(A)は、第1のGaN層及び金属材料層を形成する工程を示す断面図であり、(B)は第2のGaN層及び空洞の形成工程を示す断面図であり、(C)は化合物半導体層を形成する工程を示す断面図である。
図18(A)において、101はサファイア(Al)基板である。まず、サファイア基板101上に厚さが約2μmの第1のGaN層102を形成する。この第1のGaN層の厚さは一例であり、これに限定されない。
次に、第1のGaN層102上にEB(Electron Beam)蒸着及びリフトオフを用いて厚さが約50nmのTa層(金属性材料層)103をストライプ状に5μmの幅、5μmの間隔で形成する。このTa層103の形状、厚さ、幅及び間隔は一例であり、これに限定されない。
次に、図18(B)において、第1のGaN層102及びTa層103を有する基板101を第1のチャンバ(図19参照)10にローディングし、第1のGaN層102の上及びTa層103の上に有機金属気相成長法(以下、「MOCVD法」という。)を用いて第2のGaN層104を形成する。図18(B)は、第2のGaN層104の形成途中の状態を示している。この場合、GaN層のNとTaとの結合によってTaNが生じ、これが異なる物質になり、Nがより濃い気相中に上昇していく。TaNは、900℃以上で不安定になり、1000℃以上で気化し、その気化とともに孔が深くなって空洞102aが形成される。GaNのNはTaNになるが、Gaが残る。このGaは、気相成長中に堆積するGaと同じものであるので、原料として使用される。
一方、第2のGaN層104は、Ta層103の1/2倍以上に形成されてもよい。一方、第2のGaN層104の上限は特に限定されないが、1000μm未満に形成されてもよい。
MOCVD法によって第2のGaN層104の形成を進行すると、図面に示したように、Ta層103の下層に位置する第1のGaN層102のエッチングが進行し、空洞102aの形成領域もほぼサファイア基板101の上にまで拡大する。また、第2のGaN層104の成長とともに、第1のGaN層102の成長も進行するので、図18に示したように、基板の表面は平坦化される。
上述したように、第2のGaN層104の成長途中にTaとNとの結合によって反応副生成物が生成される。このような反応副生成物は、第1のチャンバ10を汚染するおそれがあり、第1のチャンバ10で化合物半導体層を成長させる場合、化合物半導体層の結晶品質を低下させるおそれがある。したがって、化合物半導体層は、第1のチャンバ10から空間的に分離された第2のチャンバ20で行われる。
すなわち、第2のGaN層104の成長が完了した後、基板101は、第1のチャンバ10から第2のチャンバ(図19参照)20に移送される。第1のチャンバ10と第2のチャンバ20とは連通路30を通して連結されている。第1のチャンバ10と連通路30との間には、第1のチャンバ内の汚染物が第2のチャンバ20に移動することを遮断するためのシャッタ13を設置してもよく、第2のチャンバ20と連通路30との間にもシャッタ23を設置してもよい。各チャンバ10・20と連通路30との間にそれぞれシャッタが設置された場合を示したが、連通路に一つのシャッタのみを設置してもよい。
また、各チャンバ内には、基板101を支持するためのペデスタル11・21があり、ペデスタル11・21には、基板101を加熱するためのヒーター(図示せず)が設けられている。また、図示していないが、各チャンバ10・20には、ソースガス及びキャリアガスを供給するための各ソースラインと、真空を排気するための排気ラインとが連結される。
第1のチャンバ10と第2のチャンバ20とが連通路30を通して連結されるので、真空破壊することなく基板101を第1のチャンバ10から第2のチャンバ20に移送することができる。
次に、図18(C)において、第2のチャンバ20で第2のGaN層104の上に第1の化合物半導体層201、活性層202及び第2の化合物半導体層203が形成される。
各化合物半導体層201・202・203は、第2のGaN層104と同様に有機金属気相成長法を使用して形成されてもよく、窒化ガリウム系の化合物半導体層であってもよい。
各化合物半導体層を第1のチャンバから離隔した第2のチャンバ20で形成するので、空洞102aを形成するときに発生した反応副生成物によって各化合物半導体層の結晶品質が低下することを防止することができる。さらに、真空破壊することなく第1のチャンバ10から第2のチャンバ20に基板101を移送できるので、第2のGaN層104と各化合物半導体層201・202・203とをin―situ工程で成長させてもよい。
また、本実施形態4で、基板101の上の第1のGaN層102に空洞102aが形成されるので、空洞102aを用いて基板101を容易に剥離することができる。
実施形態4に示した各化合物半導体層を用いた発光素子として、実施形態2に係るLED又は実施形態3によるLEDを形成してもよく、これについての詳細な説明は、上述した実施形態2及び3と重複するので省略する。
本実施形態4において、第1のチャンバと第2のチャンバとを分離することによって、空洞102aを形成する間に発生する反応副生成物によって化合物半導体層の結晶品質が低下することを防止することができる。
各実施形態では、金属性材料層としてTaを用いた場合について説明したが、これに限定されることはなく、Ta・Pt・Ni・Cr又はこれら金属の合金、金属と半導体の合金などを用いることができ、上述した第1のGaN層に対してエッチング作用を発揮する金属性材料であればよい。
100:半導体基板、101:サファイア基板、102:第1のGaN層、102a:空洞、103:Ta層、103a:孔、104:第2のGaN層

Claims (8)

  1. 第1の基板の上に、第1の半導体層と前記第1の半導体層に接する第2の半導体層とを含む複数の化合物半導体層を形成し、
    前記化合物半導体層の上に第2の基板を配置し、
    前記第2の半導体層から前記第1の基板を剥離することを含み、
    前記複数の化合物半導体層を形成することは、
    前記第1の半導体層の一部の上に金属性材料層を含む追加的な層を形成し、
    前記第1の半導体層のうち前記追加的な層の下側であって少なくとも前記金属性材料層の左右両端部分の下側に位置する部分に複数の空洞を形成し、かつ、前記空洞の大きさを拡大することを含み、
    前記第2の半導体層から前記第1の基板を剥離することは、前記空洞の大きさをさらに拡大させることによって前記第1の基板と前記第2の半導体層との間の結合力を弱めるように前記第1の基板を加熱することを含む、発光素子の製造方法。
  2. 第1の基板の上に、第1の半導体層と前記第1の半導体層に接する第2の半導体層とを含む複数の化合物半導体層を形成し、
    前記化合物半導体層の上に第2の基板を配置し、
    前記第2の半導体層から前記第1の基板を剥離することを含み、
    前記複数の化合物半導体層を形成することは、
    前記第1の半導体層の上に金属性材料層を含む追加的な層を形成し、
    前記第1の半導体層のうち前記追加的な層の下側に複数の空洞を形成し、かつ、前記空洞の大きさを拡大することを含み、
    前記空洞の大きさを拡大することは、前記金属性材料層の前記空洞と接する部分に孔を形成することを含み、
    前記第2の半導体層から前記第1の基板を剥離することは、前記空洞の大きさをさらに拡大させることによって前記第1の基板と前記第2の半導体層との間の結合力を弱めるように前記第1の基板を加熱することを含む、発光素子の製造方法。
  3. 前記第1の基板を加熱することは、前記化合物半導体層の上に前記第2の基板を付着させることを含む、請求項1または2に記載の発光素子の製造方法。
  4. 前記金属性材料層はTaを含むことを特徴とする、請求項1または2に記載の発光素子の製造方法。
  5. 前記金属性材料層は、その膜厚が5nm〜100nmの範囲内であることを特徴とする、請求項に記載の発光素子の製造方法。
  6. 前記化合物半導体層の上に前記第2の基板を配置する前に、前記空洞が前記第1の基板まで拡大されることを特徴とする、請求項1または2に記載の発光素子の製造方法。
  7. 前記第1の半導体層および前記第2の半導体層は窒化ガリウム系の層を含むことを特徴とする、請求項1または2に記載の発光素子の製造方法。
  8. 前記第2基板はシリコン系基板であり、前記シリコン系基板は、前記第1基板を前記第2の半導体層から剥離する前に前記化合物半導体層の上に配置されることを特徴とする、請求項1または2に記載の発光素子の製造方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8481411B2 (en) 2009-06-10 2013-07-09 Seoul Opto Device Co., Ltd. Method of manufacturing a semiconductor substrate having a cavity
WO2010143778A1 (ko) * 2009-06-10 2010-12-16 서울옵토디바이스주식회사 반도체 기판, 그 제조 방법, 반도체 소자 및 그 제조 방법
US8860183B2 (en) 2009-06-10 2014-10-14 Seoul Viosys Co., Ltd. Semiconductor substrate, semiconductor device, and manufacturing methods thereof
JP5847083B2 (ja) 2009-08-26 2016-01-20 ソウル バイオシス カンパニー リミテッドSeoul Viosys Co.,Ltd. 発光素子の製造方法
JP5570838B2 (ja) * 2010-02-10 2014-08-13 ソウル バイオシス カンパニー リミテッド 半導体基板、その製造方法、半導体デバイス及びその製造方法
US8546165B2 (en) 2010-11-02 2013-10-01 Tsmc Solid State Lighting Ltd. Forming light-emitting diodes using seed particles
KR20120092325A (ko) * 2011-02-11 2012-08-21 서울옵토디바이스주식회사 광 결정 구조를 갖는 발광 다이오드 및 그것을 제조하는 방법
TWI446583B (zh) * 2011-06-29 2014-07-21 Univ Nat Chiao Tung 半導體製程方法
WO2013160325A1 (en) * 2012-04-24 2013-10-31 Pozina Galia Method for producing a group-iii nitride wafer
JP6234787B2 (ja) * 2012-11-21 2017-11-22 ソウル バイオシス カンパニー リミテッドSeoul Viosys Co.,Ltd. 基板再生方法及び再生基板
JP2016515991A (ja) * 2013-03-14 2016-06-02 キング アブドラ ユニバーシティ オブ サイエンス アンド テクノロジー 無欠陥単結晶薄層
KR20150086689A (ko) * 2014-01-20 2015-07-29 삼성전자주식회사 반도체 발광소자
CN105097441A (zh) * 2014-05-23 2015-11-25 比亚迪股份有限公司 半导体层表面粗化方法及具有表面粗化的led结构形成方法
WO2024039867A1 (en) * 2022-08-19 2024-02-22 Lumileds Llc Twisting method of post laser lift-off sapphire removal
KR102638391B1 (ko) * 2023-05-30 2024-02-20 삼화페인트공업주식회사 다이알칸설포닐 아이소소바이드 화합물의 제조 방법, 리튬이차전지용 전해액 첨가제, 리튬이차전지용 전해액 및 리튬이차전지

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100350641C (zh) * 1995-11-06 2007-11-21 日亚化学工业株式会社 氮化物半导体器件
US6024884A (en) 1998-03-12 2000-02-15 Storage Technology Corporation Method for creating microstructures
WO1999067815A1 (en) 1998-06-23 1999-12-29 Trustees Of Boston University Crystallographic wet chemical etching of iii-nitride material
KR100677683B1 (ko) 1999-03-17 2007-02-05 미츠비시 덴센 고교 가부시키가이샤 반도체 기재와 그 제조 방법 및 반도체 결정의 제조 방법
EP1104031B1 (en) 1999-11-15 2012-04-11 Panasonic Corporation Nitride semiconductor laser diode and method of fabricating the same
US6627974B2 (en) * 2000-06-19 2003-09-30 Nichia Corporation Nitride semiconductor substrate and method for manufacturing the same, and nitride semiconductor device using nitride semiconductor substrate
JP3556916B2 (ja) 2000-09-18 2004-08-25 三菱電線工業株式会社 半導体基材の製造方法
CN1163977C (zh) * 2000-10-26 2004-08-25 方大集团股份有限公司 氮化镓基蓝光发光二极管芯片的制造方法
JP3631724B2 (ja) 2001-03-27 2005-03-23 日本電気株式会社 Iii族窒化物半導体基板およびその製造方法
JP3886341B2 (ja) * 2001-05-21 2007-02-28 日本電気株式会社 窒化ガリウム結晶基板の製造方法及び窒化ガリウム結晶基板
JP2004026624A (ja) 2001-09-10 2004-01-29 Fuji Photo Film Co Ltd 半導体素子用基板の製造方法および半導体素子用基板ならびに半導体素子
US20030047746A1 (en) * 2001-09-10 2003-03-13 Fuji Photo Film Co., Ltd. GaN substrate formed over GaN layer having discretely formed minute holes produced by use of discretely arranged growth suppression mask elements
EP1453160B1 (en) * 2001-11-05 2008-02-27 Nichia Corporation Semiconductor element
JP4932121B2 (ja) * 2002-03-26 2012-05-16 日本電気株式会社 Iii−v族窒化物系半導体基板の製造方法
EP1508922B1 (en) * 2002-05-15 2009-03-11 Panasonic Corporation Semiconductor light emitting element and production method therefor
CN1176483C (zh) * 2002-05-31 2004-11-17 南京大学 激光剥离制备自支撑氮化镓衬底的方法
JP4088111B2 (ja) * 2002-06-28 2008-05-21 日立電線株式会社 多孔質基板とその製造方法、GaN系半導体積層基板とその製造方法
US7524691B2 (en) * 2003-01-20 2009-04-28 Panasonic Corporation Method of manufacturing group III nitride substrate
KR100513316B1 (ko) * 2003-01-21 2005-09-09 삼성전기주식회사 고효율 반도체 소자 제조방법
JP4151421B2 (ja) 2003-01-23 2008-09-17 セイコーエプソン株式会社 デバイスの製造方法
JP3821232B2 (ja) 2003-04-15 2006-09-13 日立電線株式会社 エピタキシャル成長用多孔質基板およびその製造方法ならびにiii族窒化物半導体基板の製造方法
JP2005057220A (ja) * 2003-08-07 2005-03-03 Sony Corp 半導体光素子及びその製造方法
JP4427993B2 (ja) * 2003-08-12 2010-03-10 ソニー株式会社 半導体発光素子の製造方法
JP2005101475A (ja) 2003-08-28 2005-04-14 Hitachi Cable Ltd Iii−v族窒化物系半導体基板及びその製造方法
JP2005085851A (ja) * 2003-09-05 2005-03-31 Hitachi Cable Ltd 窒化物系化合物半導体発光素子の製造方法
KR100744933B1 (ko) * 2003-10-13 2007-08-01 삼성전기주식회사 실리콘 기판 상에 형성된 질화물 반도체 및 그 제조 방법
JP2005232559A (ja) 2004-02-23 2005-09-02 Meltex Inc チタン剥離液
JP4581490B2 (ja) 2004-05-31 2010-11-17 日立電線株式会社 Iii−v族窒化物系半導体自立基板の製造方法、及びiii−v族窒化物系半導体の製造方法
US7560294B2 (en) 2004-06-07 2009-07-14 Toyoda Gosei Co., Ltd. Light emitting element and method of making same
JP4720125B2 (ja) 2004-08-10 2011-07-13 日立電線株式会社 Iii−v族窒化物系半導体基板及びその製造方法並びにiii−v族窒化物系半導体
JP2006080314A (ja) * 2004-09-09 2006-03-23 Canon Inc 結合基板の製造方法
KR100682879B1 (ko) * 2005-01-07 2007-02-15 삼성코닝 주식회사 결정 성장 방법
US20060151801A1 (en) 2005-01-11 2006-07-13 Doan Trung T Light emitting diode with thermo-electric cooler
CN100547734C (zh) * 2005-05-19 2009-10-07 住友化学株式会社 半导体多层衬底、半导体自立衬底及其制备方法以及半导体器件
JP5023318B2 (ja) * 2005-05-19 2012-09-12 国立大学法人三重大学 3−5族窒化物半導体積層基板、3−5族窒化物半導体自立基板の製造方法、及び半導体素子
KR100797180B1 (ko) 2005-06-25 2008-01-23 (주)에피플러스 휘도가 향상된 반도체 발광 소자 및 그 제조 방법
KR101132910B1 (ko) 2005-07-05 2012-04-04 엘지이노텍 주식회사 발광 다이오드 제조방법
KR20070009854A (ko) 2005-07-14 2007-01-19 에피밸리 주식회사 화합물 반도체 발광소자
JP4720441B2 (ja) * 2005-11-02 2011-07-13 日立電線株式会社 青色発光ダイオード用GaN基板
JP5042506B2 (ja) * 2006-02-16 2012-10-03 信越化学工業株式会社 半導体基板の製造方法
JP4879614B2 (ja) * 2006-03-13 2012-02-22 住友化学株式会社 3−5族窒化物半導体基板の製造方法
JP4862442B2 (ja) * 2006-03-15 2012-01-25 日立電線株式会社 Iii−v族窒化物系半導体基板の製造方法及びiii−v族窒化物系デバイスの製造方法
KR100794121B1 (ko) 2006-04-10 2008-01-10 광주과학기술원 발광 다이오드
US7470599B2 (en) * 2006-04-14 2008-12-30 Applied Materials, Inc. Dual-side epitaxy processes for production of nitride semiconductor structures
JP5307975B2 (ja) * 2006-04-21 2013-10-02 日立電線株式会社 窒化物系半導体自立基板及び窒化物系半導体発光デバイス用エピタキシャル基板
US7364991B2 (en) * 2006-04-27 2008-04-29 Applied Materials, Inc. Buffer-layer treatment of MOCVD-grown nitride structures
WO2008091910A2 (en) 2007-01-22 2008-07-31 Group4 Labs, Llc Composite wafers having bulk-quality semiconductor layers
JP4191227B2 (ja) * 2007-02-21 2008-12-03 昭和電工株式会社 Iii族窒化物半導体発光素子の製造方法及びiii族窒化物半導体発光素子並びにランプ
KR101338698B1 (ko) * 2007-04-16 2013-12-06 엘지이노텍 주식회사 질화물 반도체 발광소자
JP2008285401A (ja) * 2007-04-19 2008-11-27 Tokuyama Corp Iii族窒化物単結晶基板の製造方法、および該基板を積層した積層基板
FR2920589B1 (fr) * 2007-09-04 2010-12-03 Soitec Silicon On Insulator "procede d'obtention d'un substrat hybride comprenant au moins une couche d'un materiau nitrure"
KR101459754B1 (ko) * 2007-09-06 2014-11-13 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
JP4892445B2 (ja) * 2007-10-01 2012-03-07 昭和電工株式会社 半導体発光素子および半導体発光素子の製造方法
TWI368293B (en) 2007-11-21 2012-07-11 Nanya Technology Corp Method for fabricating a deep trench in a substrate
CN101874286B (zh) * 2007-11-27 2012-07-25 纳米晶公司 通过纳米或微米颗粒膜生长的超低位错密度的第三族-氮化物半导体衬底及其制备方法
JP4886711B2 (ja) * 2008-02-04 2012-02-29 日本碍子株式会社 Iii族窒化物単結晶の製造方法
TWI407491B (zh) 2008-05-09 2013-09-01 Advanced Optoelectronic Tech 分離半導體及其基板之方法
TWI377685B (en) * 2008-12-08 2012-11-21 Pvnext Corp Photovoltaic cell structure and manufacturing method thereof
US8860183B2 (en) * 2009-06-10 2014-10-14 Seoul Viosys Co., Ltd. Semiconductor substrate, semiconductor device, and manufacturing methods thereof
WO2010143778A1 (ko) * 2009-06-10 2010-12-16 서울옵토디바이스주식회사 반도체 기판, 그 제조 방법, 반도체 소자 및 그 제조 방법
JP5847083B2 (ja) 2009-08-26 2016-01-20 ソウル バイオシス カンパニー リミテッドSeoul Viosys Co.,Ltd. 発光素子の製造方法

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