KR101997416B1 - 광전자 반도체 칩을 생성하기 위한 방법 및 광전자 반도체 칩 - Google Patents

광전자 반도체 칩을 생성하기 위한 방법 및 광전자 반도체 칩 Download PDF

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Abstract

방법의 적어도 한 실시예에서, 이 방법은 광전자 반도체 칩(10), 특히 발광 다이오드의 생성에 적합화된다. 이 방법은: 성장 기판(1)을 제공하는 단계, 스퍼터에 의해 성장 기판(1) 상에 III족 질화물 핵형성층(3)을 형성하는 단계, 및 핵형성층(3) 상에 또는 그 위에 활성층(2a)을 갖는 III족 질화물 반도체층 시퀀스(2)를 성장시키는 단계를 포함하고, 성장 기판(1)의 재료는 핵형성층(3) 및/또는 반도체층 시퀀스(2)의 재료와는 상이하다.

Description

광전자 반도체 칩을 생성하기 위한 방법 및 광전자 반도체 칩{METHOD FOR PRODUCING AN OPTOELECTRONIC SEMICONDUCTOR CHIP AND OPTOELECTRONIC SEMICONDUCTOR CHIP}
광전자 반도체 칩을 생성하기 위한 방법 및 광전자 반도체 칩이 설명된다.
달성하고자 하는 하나의 목적은, 광전자 반도체 칩을 효율적으로 생성하기 위한 방법을 명시함으로써 구성된다.
이 방법의 적어도 한 실시예에 따르면, 이 방법은 성장 기판 위에 III족 질화물 핵형성층을 생성하는 단계를 포함한다. 핵형성층은 스퍼터링(sputtering)에 의해 생성된다. 즉, 핵형성층은 금속 유기 화학적 기상 에피택시(metal organic chemical vapor phase epitaxy), 약어로 MOVPE와 같은 기상 에피택시에 의해 생성되지 않는다.
이 방법의 적어도 한 실시예에 따르면, 활성층을 갖는 III족 질화물 반도체층 시퀀스가 핵형성층 위에 성장된다. 반도체층 시퀀스의 활성층은, 반도체칩의 동작 중에 특히 자외선 또는 가시광선 스펙트럼 범위에서, 전자기 복사선의 생성에 적합화된다. 특히, 생성된 복사선의 파장은 430 nm 내지 680 nm의 범위이다. 활성층은 바람직하게는 하나 또는 복수의 pn 접합, 또는, 하나 또는 복수의 양자 우물 구조를 포함한다.
반도체 재료는 바람직하게는 AlnIn1 -n- mGamN(0 ≤ n ≤ 1, 0 ≤ m ≤ 1 및 n + m ≤ 1)과 같은 질화물 화합물 반도체 재료(nitride compound semiconductor material)이다. 이 경우, 반도체층 시퀀스는 도펀트와 추가 성분을 포함할 수 있다. 그러나, 간소화를 위해, 반도체층 시퀀스의 결정 격자의 필수 성분, 즉, Al, Ga, In 및 N만이 명시되며, 이들 성분들은 소량의 추가 물질에 의해 대체되거나 및/또는 보충될 수 있다.
이 방법의 적어도 한 실시예에 따르면, 하기사항이 유효하다: 0 ≤ n ≤ 0.3 및/또는 0.35 ≤ m ≤ 0.95 및/또는 0 < 1-n m ≤ 0.5. n과 m에 대한 값들의 기술된 범위는 바람직하게는 반도체층 시퀀스의 모든 서브층에 적용되며, 도펀트는 포함되지 않는다. 그러나, 이 경우에 반도체층 시퀀스가 하나 또는 복수의 중심층을 갖는 것이 가능하고, 이 경우 n, m에 대해 기술된 값들에 대해 이탈이 있을 수 있지만, 대신에 0.75 ≤ n ≤ 1 또는 0.80 ≤ n ≤ 1이 적용된다.
이 방법의 적어도 한 실시예에 따르면, 이 방법은 성장 기판을 제공하는 단계를 포함한다. 성장 기판은 핵형성층 및/또는 반도체층 시퀀스의 재료와는 상이한 재료계에 기초한다. 즉, 성장 기판은 소위 외래 기판이다. 예로서, 성장 기판은, 실리콘 기판, 성장면으로서 r-면 또는 c-면을 갖는 사파이어 기판, 게르마늄 기판, 갈륨 비소 기판, 몰리브덴 기판, 탄화 실리콘 기판 또는 금속 합금으로 구성된 기판이다. 특히, 성장 기판의 열팽창 계수는 성장될 반도체층 시퀀스의 열팽창 계수와는 최대 50% 또는 최대 20% 만큼 차이가 난다.
이 방법의 적어도 한 실시예에서, 이 방법은 광전자 반도체 칩, 특히 발광 다이오드의 생성에 적합화된다. 이 방법은 적어도 하기 단계들을, 바람직하게는 기재된 순서대로 포함한다:
- 성장 기판을 제공하는 단계,
- 스퍼터링에 의해 성장 기판 상에 III족 질화물 핵형성층을 생성하는 단계, 및
- 핵형성층 상에 또는 그 위에 활성층을 갖는 III족 질화물 반도체층 시퀀스를 성장시키는 단계.
이 경우, 성장 기판의 재료는 핵형성층 및/또는 반도체층 시퀀스의 재료와는 상이하다.
MOVPE와는 대조적으로, 스퍼터링에 의해 두꺼운 층들이 비교적 비용-효율적으로 및 비교적 높은 성장 속도로 생성될 수 있다. 이 점에서, 예로서, 예를 들어, AlN으로 구성되고 1 ㎛에 이르는 두께를 갖는 층들이 수 분 내에 피착될 수 있다.
또한, 핵형성층이 스퍼터링에 의해 생성되는 결과로서, 후속 MOVPE 프로세스가 단축 및/또는 간소화될 수 있다. 특히, 추가적인 핵형성 단계를 제거하는 것이 가능하다. 핵형성층은 바람직하게는 직접 성장 기판 상에 생성된다.
게다가, 핵형성층의 스퍼터링의 결과로서, 반도체층 시퀀스를 생성하기 위한 MOVPE 프로세스에서 알루미늄의 사용을 줄이는 것이 가능하다. MOVPE 프로세스에서의 고온으로 인해 기판 홀더(holder)로서는 흑연 홀더가 통상적으로 사용된다. 흑연 홀더는, MOVPE에서 알루미늄을-함유하는 및/또는 갈륨을-함유하는 얇고 흰색의 층에 의해 덮일 수 있고, 그 결과, 흑연 홀더의 열 복사 거동(thermal radiation behavior) 및 가열 거동(heating behavior)이 변경된다. 핵형성층이 스퍼터링에 의해 생성되는 결과, 기상 에피택시 반응기 외부에서, 알루미늄 및/또는 갈륨에 의한 흑연 홀더의 피복이 상당히 줄어들고 후속 MOVPE 프로세스에 대한 파라미터들이 더욱 용이하게 설정될 수 있다.
이 방법의 적어도 한 실시예에 따르면, 산소는 스퍼터링 중에 핵형성층에 혼합된다. 알루미늄 질화물에 기초하는, 핵형성층에서의 산소의 중량 비율은, 특히 바람직하게는, 적어도 0.1% 또는 적어도 0.2% 또는 적어도 0.5%이다. 또한, 핵형성층에서의 산소의 중량 비율은 바람직하게는 최대 10% 또는 최대 5% 또는 최대 1.5%이다. 핵형성층에서의 산소의 도입은 또한, 참조에 의해 본 명세서에 포함되는, 문서 DE 100 34 263 B4에 명시되어 있다.
이 방법의 적어도 한 실시예에 따르면, 핵형성층에서의 산소의 비율은 성장 기판으로부터 멀어지는 방향으로 단조 감소 또는 엄격하게 단조 감소한다. 특히, 가장 높은 산소 농도는, 성장 기판에서 바로 10 nm 내지 30 nm 범위의 두께를 갖는 얇은 층에 존재한다. 산소 함량은 성장 기판으로부터 멀어지는 방향에서 계단형으로 또는 선형으로 감소할 수 있다.
이 방법의 적어도 한 실시예에 따르면, 핵형성층은 적어도 10 nm 또는 적어도 30 nm 또는 적어도 50 nm의 두께를 갖고 성장된다. 대안으로서 또는 추가적으로, 핵형성층의 두께는 최대 1000 nm 또는 최대 200 nm 또는 최대 150 nm이다. 특히, 핵형성층의 두께는 대략 100 nm이다.
이 방법의 적어도 한 실시예에 따르면, 성장 기판은 레이저 리프트-오프(laser lift-off) 방법에 의해 제거된다. 추가적으로 또는 대안으로서, 성장 기판의 제거 중에 습식-화학적 에칭이 이용되는 것이 가능하다.
이 방법의 적어도 한 실시예에 따르면, 성장 기판과 핵형성층은 레이저 리프트-오프 방법 중에 이용되는 레이저 복사선에 대해 투과성이다. 즉, 성장 기판 및 핵형성층의 재료는 이용되는 레이저 복사선을 흡수하지 않거나 상당히 흡수하지는 않는다.
이 방법의 적어도 한 실시예에 따르면, 레이저 복사선은, 핵형성층과 반도체층 시퀀스 사이의 계면에서, 또는 핵형성층과 성장층 사이의 계면에서 재료 분해를 야기한다. 재료 분해는 성장 기판으로부터의 반도체층 시퀀스의 분리를 야기하므로, 바람직하게는 성장 기판의 직접적인 부근에서 발생하지 않는다.
이 방법의 적어도 한 실시예에 따르면, 핵형성층과 성장 기판 사이에는 희생층이 생성된다. 희생층은 바람직하게는 성장 기판 및 핵형성층 양쪽 모두와 직접 접촉한다. 희생층은, 예를 들어, 원자층 피착, 또는 약어로 ALD에 의해, 또는 증착에 의해 또는 스퍼터링에 의해 생성될 수 있다.
희생층의 적어도 한 실시예에 따르면, 후자는 습식-화학적으로 분해될 수 있는 재료에 의해 형성되고, 여기서, 습식-화학적 분해 중에, 성장 기판 및 반도체층 시퀀스 및/또는 성장층은 마찬가지로 분해되지 않거나 또는 상당히 분해되지는 않는다. 예로서, 희생층은 Al2O3와 같은 알루미늄 산화물을 포함하거나 알루미늄 산화물로 구성된다. 희생층의 두께는, 예를 들어, 50 nm 내지 200 nm의 범위이다.
이 방법의 적어도 한 실시예에 따르면, 특히 반도체층 시퀀스 쪽으로 향하는 측의 성장 기판은 파괴되지 않거나 또는 상당히 파괴되지는 않는다. 특히, 성장 기판의 상기 측의 표면 구성은 유지되거나 최대로 가능한 정도까지 유지된다. 따라서 성장 기판의 분리시에, 바람직하게는 반도체층 시퀀스의 일부만 및/또는 성장층이나 희생층의 일부만이 파괴된다.
이 방법의 적어도 한 실시예에 따르면, 성장층은 핵형성층에 직접 가해진다. 즉, 예를 들어 성장 기판으로부터 멀어지는 방향으로 감소하는 알루미늄 함량을 갖는 AlGaN에 의해 형성되는 중간층이 제거된다. 성장층은 바람직하게는 도핑되거나 언도핑된 GaN층이다. 성장층의 두께는, 특히 50 nm 내지 300 nm의 범위이다. 성장층은 바람직하게는 스퍼터링에 의해 또는 MOVPE에 의해 생성된다.
이 방법의 적어도 한 실시예에 따르면, 마스킹층이 특히 성장층에 직접 가해진다. 마스킹층은, 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물로 형성되거나, 붕소 질화물 또는 마그네슘 질화물로 형성된다. 마스킹층의 두께는 바람직하게는 최대 2 nm 또는 최대 1 nm 또는 최대 0.5 nm이다. 특히, 마스킹층은 평균적으로 하나 또는 2개의 일분자층에 달하는 두께로 생성된다. 마스킹층은 스퍼터링에 의해 또는 MOVPE에 의해 생성될 수 있다.
이 방법의 적어도 한 실시예에 따르면, 마스킹층은 적어도 20% 또는 적어도 50% 또는 적어도 55%의 피복도(a degree of coverage)로 기저층에 가해진다. 바람직하게는, 피복도는 최대 90% 또는 최대 80% 또는 최대 70%이다. 즉, 성장 기판 및/또는 성장층은, 평면도에서 알 수 있는 바와 같이, 언급된 비율의 범위로 마스킹층의 재료에 의해 덮인다. 따라서, 성장층이 곳곳에서(in places) 노출된다.
이 방법의 적어도 한 실시예에 따르면, 성장층 및 마스킹층은, 핵형성층에서와 같이, 스퍼터링에 의해 생성된다. 핵형성층 및 성장층 뿐만 아니라 마스킹층은 동일한 스퍼터링 피착 설비에서 생성될 수 있다.
이 방법의 적어도 한 실시예에 따르면, 유착층(coalescence layer)은, 예를 들어, 기상 에피택시에 의해, 특히 마스킹층 상에서 및 곳곳에서 노출된 성장층 상에서 직접 성장된다. 유착층은 바람직하게는 언도핑되거나 실질적으로 언도핑된 GaN에 기초한다. 유착층은 곳곳에서 노출된 성장층 상에서, 및 그에 따라 마스킹층의 개구에서 성장된다. 마스킹층의 상기 개구로부터 진행하여, 유착층은 합체되어 비교적 결함이 적은 폐쇄층을 형성한다.
이 방법의 적어도 한 실시예에 따르면, 유착층은 적어도 300 nm 또는 적어도 400 nm의 두께를 갖고 성장된다. 대안으로서 또는 추가적으로, 두께는 최대 3 ㎛ 또는 최대 1.2 ㎛이다.
이 방법의 적어도 한 실시예에 따르면, 중심층은 유착층 상에, 특히 직접 물리적으로 접촉하여 성장된다. 중심층은 바람직하게는 5% 내지 15%의 범위 또는 75% 내지 100%의 범위의 알루미늄 함량을 갖는 AlGaN층이다. 중심층의 두께는, 바람직하게는 5 nm 내지 50 nm의 범위, 특히 10 nm 내지 20 nm의 범위 또는 30 nm 내지 100 nm의 범위 또는 10 nm 내지 200 nm의 범위이다. 중심층은 도핑될 수 있다.
이 방법의 적어도 한 실시예에 따르면, 복수의 중심층이 성장되고, 중심층들 각각은 생성물 공차 범위 내에서 동일하게 형성될 수 있다. 도핑되거나 언도핑될 수 있는 각각의 GaN층은 바람직하게는 2개의 인접한 중심층들 사이에 위치한다. GaN층은 또한 바람직하게는 2개의 인접한 중심층들과 직접 접촉한다. GaN층의 두께는 바람직하게는 적어도 20 nm 또는 적어도 50 nm 또는 적어도 500 nm이고, 대안으로서 또는 추가적으로, 최대 3000 nm 또는 최대 2000 nm 또는 최대 1000 nm일 수 있다.
이 방법의 적어도 한 실시예에 따르면, 활성층을 갖는 반도체층 시퀀스가 중심층 상에 또는 성장 기판으로부터 가장 멀리 위치한 중심층들 중 하나 상에 성장된다. 반도체층 시퀀스는 바람직하게는 중심층과 직접 접촉하고 AlInGaN 또는 InGaN에 기초한다. 중심층과 인접하는 반도체층 시퀀스의 층은 바람직하게는 n-도핑된다. n-도핑은 예를 들어 실리콘 및/또는 게르마늄에 의해 실시된다.
이 방법의 적어도 한 실시예에 따르면, 핵형성층 및/또는 성장층 및/또는 마스킹층의 스퍼터링 동안 550℃ 내지 900℃ 범위의 온도가 나타난다. 스퍼터링 동안의 압력은 또한 특히 10-3 mbar 내지 10-2 mbar 범위이다.
이 방법의 적어도 한 실시예에 따르면, 핵형성층 또는 스퍼터링에 의해 생성되는 기타의 층들의 스퍼터링 동안의 성장 속도는 적어도 0.03 nm/s 및/또는 최대 0.5 nm/s이다. 스퍼터링은 바람직하게는 아르곤 및 질소를 포함하는 분위기 하에서 실행된다. 질소에 대한 아르곤의 비율은 바람직하게는 1:2이고 최대 15% 또는 최대 10%의 공차를 갖는다.
이 방법의 적어도 한 실시예에 따르면, 캐리어 기판은 성장 기판의 반대측에 위치한 반도체층 시퀀스의 측에 제공된다. 추가의 층들, 특히 미러층, 전기 컨택트층 및/또는 땜납과 같은 접속 수단층이 반도체층 시퀀스와 캐리어 기판 사이에 위치할 수 있다. 캐리어 기판은, 예를 들어, 세라믹으로 구성되거나, 게르마늄과 같은 반도체 재료로 구성되거나, 몰리브덴과 같은 금속으로 구성된 캐리어이다. 캐리어 기판은 전기 도전체 트랙(electrical conductor track)을 포함할 수 있다.
이 방법의 적어도 한 실시예에 따르면, 핵형성층은 스퍼터링 피착 설비에서 생성되고 반도체층 시퀀스는 이와는 상이한 기상 에피택시 반응기에서 성장된다. 특히 바람직하게는, 스퍼터링 피착 설비는 갈륨 및/또는 흑연이 없다.
광전자 반도체 칩이 또한 설명된다. 광전자 반도체 칩은 전술된 실시예들 중 하나 이상에서 명시된 방법에 의해 생성될 수 있다. 따라서 이 방법의 특징들은 광전자 반도체 칩에 대해 개시되며, 그 반대도 마찬가지이다.
광전자 반도체 칩의 적어도 한 실시예에서, 후자는 복사선을 생성하기 위해 제공되는 활성층을 갖는 반도체층 시퀀스를 포함한다. 반도체층 시퀀스는 또한 적어도 하나의 n-도핑된 층과 적어도 하나의 p-도핑된 층을 포함하고, 이들 도핑된 층들은 바람직하게는 활성층에 직접 인접한다. 반도체층 시퀀스는 AlInGaN 또는 InGaN에 기초한다.
반도체 칩은 반도체층 시퀀스의 p측에 캐리어 기판을 포함한다. 중심층은, 반도체층 시퀀스의 n-도핑된 층의, 캐리어 기판으로부터 먼 측에 위치하고, 상기 중심층은 AlGaN에 기초하며 높은 알루미늄 함량을 갖고 5 nm 내지 50 nm 범위의 두께로 성장된다. 복수의 중심층이 형성될 수 있고, 이들 사이에는 갈륨 질화물 층들이 위치한다.
300 nm 내지 1.5 ㎛ 범위의 두께를 갖는 도핑되거나 언도핑된 GaN으로 구성된 유착층은, 중심층 또는 중심층들 중 하나의, 캐리어 기판으로부터 먼 측에 위치한다. 또한, 반도체 칩에는 유착층으로부터 반도체층 시퀀스의 n-도핑된 층까지 또는 그 내부까지 연장되는 조면화부(roughening)가 제공된다. 반도체층 시퀀스의 복사선 출구 영역이 부분적으로 유착층에 의해 형성된다. 중심층 또는 중심층들 중 하나가 조면화부에 의해 곳곳에서 노출된다.
여기서 설명된 방법 및 여기서 설명된 반도체 칩은 도면을 참조한 실시예에 기초하여 이하에서 더 상세히 설명된다. 이 경우, 동일한 참조 부호는 개개의 도면들에서 동일한 요소를 나타낸다. 이 경우, 그러나, 스케일에 대한 관계는 나타나지 않는다; 오히려, 개개의 요소들은 더 나은 이해를 제공하기 위하여 과장된 크기로 예시될 수도 있다.
도 1, 도 2 및 도 7은 여기서 설명된 광전자 반도체 칩을 생성하기 위한 여기서 설명된 방법들의 실시예의 개략도이고,
도 3 내지 도 6과 도 8은 여기서 설명된 광전자 반도체 칩의 실시예의 개략적 단면도를 도시한다.
도 1은 광전자 반도체 칩(10)을 생성하기 위한 방법을 개략적으로 나타낸다. 도 1의 A)에 따르면, 성장 기판(1)이 스퍼터링 피착 설비(A)에 제공된다. 성장 기판(1)은, 예를 들어, 사파이어 기판이다. 도 1의 B)에 따른 방법 단계에서, 핵형성층(3)이 스퍼터링 피착 설비(A) 내의 성장 기판(1) 상에 스퍼터링된다. 핵형성층(3)은 AlN층으로서 바람직하게는 산소가 제공된다.
핵형성층(3)의 스퍼터링 동안의 온도는, 예를 들어, 대략 760℃이다. 스퍼터링 피착 설비(A)에서의 압력은, 특히, 대략, 5 x 10-2 mbar이며, 아르곤-질소 분위기가 존재한다. 핵형성층(3)의 스퍼터링 동안의 피착 속도는 대략 0.15 nm/s이다. 스퍼터링 전력은 0.5 kW 내지 1.5 kW 범위이고, 특히 대략 0.5 kW이다. 핵형성층(3)은 대략 100 nm의 두께로 생성된다. 스퍼터링 피착 설비(A)는 갈륨을 갖지 않는다.
도 1의 C)에 따른 방법 단계에서, 핵형성층(3)을 갖춘 성장 기판(1)이 스퍼터링 피착 설비(A)로부터 MOVPE 반응기(B)로 이송된다. 성장 기판(1)은, 바람직하게는 흑연으로 형성되는 기판 홀더(b) 상에 위치한다. AlN 핵형성층(3)이 MOVPE 반응기(B)에서가 아니라 스퍼터링 피착 설비(A)에서 생성된다는 사실로 인해, 알루미늄 및/또는 갈륨을 포함하는 반사 커버링에 의한 기판 홀더(b)의 코팅이 방지되거나 대단히 감소될 수 있다.
복사선을 생성하기 위해 제공되는 활성층을 갖는 반도체층 시퀀스(2)의 성장을 위해, 핵형성층(3)을 갖춘 성장 기판(1)은 MOVPE 반응기(B)에 머문다. 따라서 반도체층 시퀀스(2)는 스퍼터링된 핵형성층(3)에 에피택셜적으로 가해진다.
도 1의 E)에 따르면, 레이저 복사선(L)은 성장 기판(1) 및 핵형성층(3)을 통해 반도체층 시퀀스(2) 상에 방출된다. 레이저 복사선(L)은, 예를 들어, 대략 355 nm의 파장을 가진다. 예로서, 핵형성층(3)을 위한 재료로서의 알루미늄 질화물은 대략 210 nm에서 흡수단(absorption edge)을 가지므로 레이저 복사선(L)에 대해 투명하다. 따라서, 레이저 복사선(L)은, 반도체층 시퀀스(2)의, 핵형성층(3) 쪽으로 향하는 측에서 흡수된다. 결과적으로, 재료 분해(도 1의 F) 참조)는, 반도체층 시퀀스(2)와 핵형성층(3) 사이의 계면 부근에서 발생한다. 이 경우, 반도체층 시퀀스(2)의 작은 부분이 핵형성층(3)에 머문다.
따라서, 어떠한 재료 파괴도 직접 성장 기판(1)에서 발생하지 않는다. 그 결과, 성장 기판(1)의, 핵형성층(3) 쪽으로 향하는 측은 레이저 리프트-오프 방법 중에 파괴되지 않거나 상당히 파괴되지는 않는다. 이것은 특히, 스퍼터링에 의한 핵형성층(3)의 적용에 의해 실현될 수 있는 핵형성층(3)의 비교적 큰 두께에 의해 가능하게 된다.
도 1의 G)에 따르면, 핵형성층(3)의 잔여물은 성장 기판(1)으로부터 제거된다. 이러한 제거는 핵형성층(3)의 재료를 선택적으로 제거하는 습식-화학적 에칭에 의해 실시될 수 있고 성장 기판(1)의 재료를 침식하지 않거나 상당히 침식하지는 않는다.
성장 기판(1)은 레이저 리프트-오프 방법 중에 손상되지 않는다는 사실로 인해, 성장 기판의 표면이 특히 연마에 의해 복구되는, 소위 재생 프로세스(reclaim process)를 피할 수 있다. 이러한 연마 과정에서, 성장 기판은 대략 50 ㎛의 두께를 잃게 된다. 결과적으로, 비교적 두꺼운 핵형성층(3)의 결과로서, 대체로 고품질의 값비싼 성장 기판(1)은, 바람직하게는 값비싼 재생 프로세스없이 보호가능하고 반복적으로 사용가능하다.
도 1에 따른 방법은 바람직하게는 웨이퍼 어셈블리에서 발생한다. 개개의 반도체 칩(10)으로의 분할 또는 추가의 기능 층들의 생성과 같은 추가의 방법 단계는 예시를 간소화하기 위하여 도면에는 도시되어 있지 않다.
도 2의 A) 및 도 2의 B)는 성장 기판(1)의 제거를 위한 대안적 방법 단계들을 나타낸다. 도 2의 A)에 따르면, Al2O3로 구성된 희생층(31)이, 도 1에 따른 생성 방법으로부터 벗어나, 성장 기판(1)과 핵형성층(3) 사이에서 생성된다.
상기 희생층(31)은 습식-화학적으로 분해될 수 있고, 그 결과 성장 기판(1)은 반도체층 시퀀스(2)로부터 분리될 수 있다(도 2의 B) 참조). 희생층(31)의 제거시에, 성장 기판(1) 및/또는 핵형성층(3)은 파괴되지 않거나 최대 가능한 정도까지 파괴되지 않고 유지된다. 그 결과, 값비싼 재생 단계 없이도 성장 기판(1)의 반복된 사용이 가능하다.
도 3은 광전자 반도체 칩(10)의 한 실시예를 개략적으로 나타낸다. 스퍼터링된 핵형성층(3)은 성장 기판(1) 상에 위치한다. 산소에 추가하여 또는 그 대안으로서, 핵형성층(3)은 또한 인듐 및/또는 실리콘을 포함할 수 있다.
선택사항으로서 핵형성층(3) 다음에 중간층(4)이 후속한다. 이러한 중간층(4)은 바람직하게는, 성장 기판(1)이 실리콘 기판일 경우에 이용된다. 핵형성층(3)에 직접 가해지는 중간층(4)은, 바람직하게는, 도 2에는 도시되지 않은 복수의 층을 가진다. 층들은 예를 들어 각각 대략 50 nm의 두께를 가지며 성장 기판(1)으로부터 멀어지는 방향으로 감소하는 알루미늄 함량을 나타내고, 개개 층들의 알루미늄 함량은 대략 95%, 60%, 30% 및 15%일 수 있고, 특히, 최대 10 퍼센트 포인트 또는 최대 5 퍼센트 포인트의 공차를 가진다.
선택사항적으로 존재하는 중간층(4) 바로 다음에 도핑되거나 언도핑된 GaN으로 구성된 성장층(8)이 후속한다. 만일 중간층(4)이 존재하지 않는다면, 성장층(8)은 바람직하게는 핵형성층(3) 바로 다음에 이어진다. 성장층(8)의 두께는 바람직하게는 대략 200 nm이다. 만일 성장층(8)이 도핑된다면, 도펀트 농도는 바람직하게는 반도체층 시퀀스(2)의 n-도핑된 층(2b)의 도펀트 농도보다 적어도 2배 낮다.
성장 기판(1)으로부터 멀어지는 방향으로, 성장층(8) 바로 다음에 마스킹층(6)이 이어진다. 마스킹층(6)은 성장층(8)을 바람직하게는 대략 60% 정도까지 또는 대략 70% 정도까지 덮는다. 성장층(8)은 예를 들어 실리콘 질화물의 수 개의 일분자층으로 형성된다.
마스킹층(6)의 개구에서, 도핑되거나 언도핑된 GaN으로 구성된 유착층(7)이 성장층(8)에서 성장한다. 성장 기판(1)으로부터 멀어지는 방향으로, 유착층(7)이 합체되어 연속층을 형성한다. 유착층(7)의 두께는, 예를 들어, 0.5 ㎛ 내지 1.0 ㎛ 범위이다.
유착층(7)에 바로 다음에 중심층(9)이 이어진다. 바람직하게는, 중심층(9)은 대략 10%의 알루미늄 함량을 갖고 대략 30 nm 또는 대략 60 nm의 두께를 갖는 AlGaN층이다. 중심층(9)은 선택사항으로서 없을 수도 있다.
중심층(9) 다음에는, 활성층(2a)과 인접하는 반도체층 시퀀스(2)의 n-도핑된 층(2b)이 후속된다. 적어도 하나의 p-도핑된 층(2c)은, 활성층(2a) 중에서 성장 기판(1)으로부터 먼 측에 위치한다. 반도체층 시퀀스(2)의 층들(2a, 2b, 2c)은 바람직하게는 InGaN에 기초한다. n-도핑된 층(2b)의 도펀트 농도는, 5 x 1018/cm-3 내지 1 x 1020/cm-3 범위 또는 1 x 1019/cm-3 내지 6 x 1019/cm-3일 수 있다. n-도핑된 층(2b)은 바람직하게는 게르마늄 및/또는 실리콘으로 도핑된다. p-도핑된 층(2c)은 마그네슘으로 도핑된다.
n-도핑된 층(2b)의 두께(D)는, 예를 들어, 1.0 ㎛ 내지 4 ㎛ 범위, 특히 1.5 ㎛ 내지 2.5 ㎛ 범위이다. 중심층(9)에 가장 가까운 n-도핑된 층(2b)의 영역 ―이 영역은 바람직하게는 100 nm 내지 500 nm 범위의 두께를 가짐― 에서, 도펀트 농도는 선택사항적으로 감소되고 이 영역에서 예를 들어 5 x 1017/cm-3 내지 1 x 1019/cm-3 범위, 특히 대략 1 x 1018/cm- 3이다. 이 저농도 도핑된 영역(lightly doped region)은 도면에는 도시되어 있지 않다.
도 4에 따른 반도체 칩(10)의 실시예에서, 성장 기판(1) 뿐만 아니라 핵형성층(3) 및 중간층(4)이 제거되며, 이것은 또한 도 3과 관련해서도 가능하다. 제1 컨택트층(12a)은 반도체층 시퀀스(2)의 p측에 제공된다. 반도체층 시퀀스(2)는 제1 컨택트층(12a)을 통해 캐리어 기판(11)에 접속된다. 캐리어 기판(11)의 두께는 바람직하게는 50 ㎛ 내지 1　mm 범위이다.
반도체층 시퀀스(2)의, 캐리어 기판(11)으로부터 먼 측에 조면화부(13)가 생성된다. 조면화부(13)는 반도체층 시퀀스(2)의 n-도핑된 층(2b)까지 또는 그 내부까지 연장된다. 따라서, n-도핑된 층(2b) 및 중심층(9)은 조면화부에 의해 곳곳에서 노출된다. 특히 바람직하게는, 마스킹층(6)은 조면화부(13)에 의해 완전히 제거된다.
선택사항으로서, 추가의 컨택트층(12b)은 캐리어 기판으로부터 먼 측에 설치되고(fitted), 이 추가의 컨택트를 통해 반도체 칩(10)은 예를 들어 본딩 와이어에 의해 전기적으로 컨택트-접속가능하며 통전가능하다. 미러층 또는 접속 수단층과 같은 추가의 선택사항적 층은 도면에는 도시되어 있지 않다.
반도체 칩(10)의 추가 실시예는 도 5에서 볼 수 있다. 도 5에 따른 반도체 칩(10)은 2개의 중심층(9)을 포함하고, 이 층들 사이에는 GaN층(5)이 위치해 있다. 도 5의 예시와는 대조적으로, 2개보다 많은 중심층(9)이 존재하는 것도 가능하며, 이 경우 각각은 서로 동일하게 또는 서로 상이하게 구성될 수 있다.
조면화부(13)는 양쪽 중심층(5)을 통해 n-도핑된 층(2b) 내로 연장된다. 예시와는 대조적으로, 중심층(9)들 중 하나가 조면화부에 의해 영향받지 않는 것도 가능하다. 또한, 활성층(2a)에 가장 가까운 중심층(9)이 조면화부(13)의 생성에 대한 에칭 정지층으로서 구현되는 것도 가능하다.
도 6은 반도체 칩(10)의 추가 실시예를 도시한다. 반도체층 시퀀스(2)는, 예를 들어, 땜납인 접속 수단(18)을 통해 캐리어 기판(11)에 고정된다. 반도체층 시퀀스의, 캐리어 기판(11) 쪽으로 향하는 측은 제1 전기 접속층(14)을 통해 및 캐리어 기판(11)을 통해 전기적으로 컨택트-접속된다.
반도체층 시퀀스의, 캐리어 기판(11)으로부터 먼 측은 제2 전기 접속층(16)을 통해 추가로 컨택트-접속된다. 제2 접속층(16)은 활성층(2a)을 관통하고, 캐리어 기판(11)으로부터 보았을 때, 반도체층 시퀀스(2)를 따라 측방향으로 안내된다. 예로서, 제2 접속층(16)은 반도체층 시퀀스(2)를 따라 측방향으로 도시되지 않은 본딩 와이어에 접속될 수 있다.
조면화부(13)는 제2 접속층(16)까지 연장되지 않는다. 또한, 접속층(16, 14)은, 예를 들어, 실리콘 산화물 또는 실리콘 질화물로 구성된 분리층(15)에 의해 전기적으로 서로 절연된다. 중심층 및 유착층은 도 6에 도시되어 있지 않다. 따라서, 반도체 칩(10)은, 참조에 의해 본 명세서에 포함되는, 문서 US 2010/0171135 A1에 명시된 바와 유사하게 구현될 수 있다.
도 7은, 예를 들어 도 3에 예시된 바와 같이, 반도체 칩(10)을 생성하기 위한 제1 방법 단계들을 도시한다. 도 7의 A)에 따르면, 핵형성층(3)은 성장 기판(1) 상에 직접 생성된다. 도 7의 B)에 따르면, 성장층(8)은 핵형성층(3) 상에서 직접 성장된다. 마스킹층(6)은, 대략 1 ㎛의 두께를 가질 수 있는 성장층(8) 상의 영역들에 제공된다(도 7의 C) 참조). 이들 층들 모두는 스퍼터링에 의해 가해질 수 있다.
GaN의 결함 밀도는 성장층(8)에서 대략 3 x 109　cm-2의 범위에 놓여 있다. 마스킹층(6)과 연계한 유착층(7)의 결과로서, 반도체층 시퀀스(2), 특히 n-도핑된 층(2b)에서의 결함 밀도를 대략 10배 정도 감소시키는 것이 가능하다.
도 7의 D)는 마스킹층(6) 내의 개구로부터 시작하여 유착층(7)이 어떻게 합체되는지를 나타낸다. 마스킹층(6)에 의한 피복도는 예를 들어 대략 70%이다. 도 7의 D)는 아직 완전히 합체되지 않은 상태에 있는 유착층(7)을 개략적으로 나타낸다. 합체된 유착층(7)의 두께는 대략 1.2 ㎛이다. 추가의 방법 단계는 도 7에 도시되어 있지 않다.
방법 단계들(도 7의 A) 내지 도 7의 C))은 바람직하게는 도 7에는 도시되지 않은 동일한 스퍼터링 피착 설비에서 이루어진다. MOVPE는 바람직하게는 도 7의 D)에 따른 방법 단계로부터 시작하여 이용된다.
반도체 칩(10)의 추가 실시예가 도 8에 도시되어 있다. 반도체 칩(10)은 바람직하게는 도 1 및 도 7에 나타낸 방법에 의해 생성된다. 도전체 트랙 또는 본딩 와이어와 같은 전기적 컨택트 구조는 도 8에 도시되어 있지 않다.
p-도핑된 층(2c), 활성층(2a) 및 n-도핑된 층(2b)을 갖는 반도체층 시퀀스(2)는 캐리어 기판(11)에 위치해 있다. 바람직하게는, 전자 장벽층(2d)은, 다른 모든 실시예에서와 같이, 활성층(2a)과 p-도핑된 층(2c) 사이에 위치해 있다.
n-도핑된 층(2b)은, 예를 들어, 100 nm 내지 300 nm 범위, 특히 대략 200 nm의 두께를 가진다. n-도핑된 층(2b)의 도펀트 농도는 바람직하게는 1 x 1018　cm-3 미만이다. n-도핑된 층(2b)에는 제2 중심층(9b)이 인접해 있고, 캐리어 기판(11)으로부터 멀어지는 방향으로, 제2 GaN층(5b), 제1 중심층(9a), 및 제1 GaN층(5a)이 후속하고 있다.
제1 중심층(9a)은, 바람직하게는, 15 nm 내지 50 nm 범위, 예를 들어 대략 30 nm의 두께를 가진다. 제2 중심층(9b)의 두께는 더 크고, 특히, 25 nm 내지 100 nm 범위, 예를 들어, 대략 60 nm이다. 2개의 중심층(9a, 9b)은, 바람직하게는 5% 내지 15% 범위의 Al 함량을 갖는 AlGaN으로 형성된다. 이러한 선택사항적 중심층(9a, 9b)과 마찬가지의 선택사항적 GaN층(5a, 5b)은 또한 다른 모든 실시예에서도 역시 존재한다.
조면화부(13)는 곳곳에서 제1 중심층(9a)까지 연장되지만, 바람직하게는 제1 중심층(9a)와 캐리어 기판(11) 부근의 층들을 관통하지는 않는다. 예시와는 대조적으로, 조면화부(13)가 중심층(9a)까지 연장되지 않는 것도 가능하다.
제2 GaN층(5b)은 바람직하게는 0.5 ㎛ 내지 2 ㎛ 범위 또는 0.8 ㎛ 내지 1.2 ㎛ 범위, 예를 들어, 대략 1 ㎛의 두께를 가진다. 제2 GaN층(5b)의 도펀트 농도는 바람직하게는 적어도 1 x 1019 cm- 3이다. 제1 GaN층(5a)은, 특히 최대 4 ㎛ 또는 최대 3 ㎛ 및/또는 적어도 1 ㎛ 또는 적어도 2 ㎛의 최대 두께를 가진다.
제1 GaN 층(5a)은 예를 들어 유착층(7) 상에 대략 1.2 ㎛의 두께로 성장된다(도 7의 D) 참조). 도 7에 나타낸 층들(1, 3, 8, 6, 7)은 캐리어 기판(11)이 제공된 후에 도 8에 따라 반도체 칩(10)으로부터 제거된다.
본 발명은 실시예에 기초한 설명으로 제한되지 않는다. 오히려, 본 발명은, 특히 청구항들 내의 모든 특징들의 조합을 포함한 모든 신규한 특징뿐만 아니라 특징들의 조합을, 이러한 특징 또는 특징들의 조합 자체가 청구항이나 실시예에서 명백하게 명시되지 않더라도, 포괄한다.
본 특허 출원 청구항들은, 참조에 의해 본 명세서에 포함되는 독일 특허 출원 10 2011 114 671.0호를 우선권 주장한다.

Claims (4)

  1. 복사선(radiation)을 생성하기 위해 제공되는 활성층(2a)과 적어도 하나의 n-도핑된 층(2b)을 갖는 반도체층 시퀀스(2)를 포함하는 광전자 반도체 칩(10)으로서,
    - 상기 n-도핑된 층(2b)은 상기 활성층(2a)에 인접하고,
    - 상기 반도체층 시퀀스(2)는 AlInGaN 또는 InGaN에 기초하며,
    - 각각 25 nm 내지 200 nm 범위의 두께를 갖는 AlGaN으로 구성된 하나 또는 복수의 중심층(9)이 상기 n-도핑된 층(2b)의, 캐리어 기판(11)으로부터 먼 측에서 성장되고,
    - 300 nm 내지 1.2 ㎛ 범위의 두께를 갖는 도핑되거나 언도핑된 GaN으로 구성된 유착층(7)이, 중심층(9) 또는 중심층(9)들 중 하나의, 상기 캐리어 기판(11)으로부터 먼 측에 형성되며,
    - 조면화부(roughening)(13)는 상기 유착층(7)으로부터 상기 n-도핑된 층(2b)까지 또는 그 내부까지 연장되고,
    - 상기 반도체층 시퀀스(2)의 복사선 출구 영역은 부분적으로 상기 유착층(7)에 의해 형성되며,
    - 상기 중심층(9)은 곳곳에서(in places) 노출되는, 광전자 반도체 칩.
  2. 제1항에 있어서,
    상기 반도체층 시퀀스(2)의 p측에 캐리어 기판(11)을 더 포함하는, 광전자 반도체 칩.
  3. 제2항에 있어서,
    제1 컨택트층이 상기 반도체층 시퀀스의 p측에 설치되고(fitted), 상기 반도체층 시퀀스는 상기 제1 컨택트층을 통해 상기 캐리어 기판에 접속하는, 광전자 반도체 칩.
  4. 제3항에 있어서,
    추가의 컨택트층이 상기 캐리어 기판으로부터 먼 상기 반도체층 시퀀스의 측에 설치되는, 광전자 반도체 칩.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011115299B4 (de) * 2011-09-29 2023-04-27 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE102012101211A1 (de) 2012-02-15 2013-08-22 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines strahlungsemittierenden Halbleiterbauelements
DE102012107001A1 (de) 2012-07-31 2014-02-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
DE102013100818B4 (de) * 2013-01-28 2023-07-27 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE102014101966A1 (de) 2014-02-17 2015-08-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines elektronischen Halbleiterchips und elektronischer Halbleiterchip
DE102014116999A1 (de) 2014-11-20 2016-05-25 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
DE102015107661B4 (de) * 2015-05-15 2021-03-18 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines Nitridverbindungshalbleiter-Bauelements
DE102015109761B4 (de) * 2015-06-18 2022-01-27 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines Nitrid-Halbleiterbauelements und Nitrid-Halbleiterbauelement
DE102017106888A1 (de) 2017-03-30 2018-10-04 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Leuchtdiodenchips und Leuchtdiodenchip
US20230124414A1 (en) * 2021-10-14 2023-04-20 Applied Materials, Inc. SUBSTRATE PROCESSING FOR GaN GROWTH

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008047762A (ja) 2006-08-18 2008-02-28 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5741724A (en) 1996-12-27 1998-04-21 Motorola Method of growing gallium nitride on a spinel substrate
JP3602856B2 (ja) 1998-01-21 2004-12-15 ローム株式会社 半導体発光素子およびその製法
US6713789B1 (en) * 1999-03-31 2004-03-30 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device and method of producing the same
JP3994623B2 (ja) * 2000-04-21 2007-10-24 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法
DE10034263B4 (de) * 2000-07-14 2008-02-28 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Quasisubstrats
JP3509709B2 (ja) 2000-07-19 2004-03-22 株式会社村田製作所 圧電薄膜共振子及び圧電薄膜共振子の製造方法
JP4276135B2 (ja) * 2004-06-14 2009-06-10 日本電信電話株式会社 窒化物半導体成長用基板
JP4468744B2 (ja) * 2004-06-15 2010-05-26 日本電信電話株式会社 窒化物半導体薄膜の作製方法
CN101124353B (zh) * 2004-09-27 2011-12-14 盖利姆企业私人有限公司 生长第（ⅲ）族金属氮化物薄膜的方法和装置、以及第（ⅲ）族金属氮化物薄膜
BRPI0516136A (pt) 2004-09-27 2008-08-26 Gallium Entpr Pty Ltd método e equipamento para desenvolvimento de uma pelìcula de nitreto de um metal do grupo (iii) e a pelìcula de nitreto do metal do grupo (iii)
US7524686B2 (en) 2005-01-11 2009-04-28 Semileds Corporation Method of making light emitting diodes (LEDs) with improved light extraction by roughening
JP4535935B2 (ja) * 2005-05-19 2010-09-01 日本電信電話株式会社 窒化物半導体薄膜およびその製造方法
JP2007095845A (ja) * 2005-09-27 2007-04-12 Oki Data Corp 半導体複合基板とそれを用いた半導体装置の製造方法
WO2008048303A2 (en) 2005-12-12 2008-04-24 Kyma Technologies, Inc. Group iii nitride articles and methods for making same
EP3731283A1 (de) 2006-02-23 2020-10-28 AZUR SPACE Solar Power GmbH Nitridhalbleiterprodukt
DE102006008929A1 (de) * 2006-02-23 2007-08-30 Azzurro Semiconductors Ag Nitridhalbleiter-Bauelement und Verfahren zu seiner Herstellung
KR100756841B1 (ko) 2006-03-13 2007-09-07 서울옵토디바이스주식회사 ＡｌｘＧａ１－ｘＮ 버퍼층을 갖는 발광 다이오드 및 이의제조 방법
JPWO2007129773A1 (ja) 2006-05-10 2009-09-17 昭和電工株式会社 Ｉｉｉ族窒化物化合物半導体積層構造体
JP2007329382A (ja) 2006-06-09 2007-12-20 Mitsubishi Cable Ind Ltd ＧａＮ系発光ダイオード素子
WO2008020599A1 (en) * 2006-08-18 2008-02-21 Showa Denko K.K. Method for manufacturing group iii nitride compound semiconductor light-emitting device, group iii nitride compound semiconductor light-emitting device, and lamp
KR100867518B1 (ko) * 2006-09-06 2008-11-07 삼성전기주식회사 질화물계 반도체 발광소자의 제조방법
JP5186093B2 (ja) 2006-09-26 2013-04-17 スタンレー電気株式会社 半導体発光デバイス
US7825432B2 (en) 2007-03-09 2010-11-02 Cree, Inc. Nitride semiconductor structures with interlayer structures
DE102007022947B4 (de) 2007-04-26 2022-05-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterkörper und Verfahren zur Herstellung eines solchen
TWI377703B (en) * 2007-05-02 2012-11-21 Showa Denko Kk Production method of group iii nitride semiconductor light-emitting device
JP5041883B2 (ja) * 2007-06-07 2012-10-03 昭和電工株式会社 Ｉｉｉ族窒化物半導体層の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法
WO2009129353A1 (en) 2008-04-15 2009-10-22 Purdue Research Foundation Metallized silicon substrate for indium gallium nitride light-emitting diode
JP2009283785A (ja) 2008-05-23 2009-12-03 Showa Denko Kk Ｉｉｉ族窒化物半導体積層構造体およびその製造方法
TWI520206B (zh) * 2008-11-19 2016-02-01 新加坡科技研究局 至少部分分離磊晶層的方法
JP5237780B2 (ja) 2008-12-17 2013-07-17 スタンレー電気株式会社 半導体発光素子の製造方法
US8299473B1 (en) * 2009-04-07 2012-10-30 Soraa, Inc. Polarized white light devices using non-polar or semipolar gallium containing materials and transparent phosphors
DE102009036843A1 (de) * 2009-08-10 2011-02-17 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Leuchtdiode und Leuchtdiode
JP5524235B2 (ja) 2009-11-06 2014-06-18 日本碍子株式会社 半導体素子用エピタキシャル基板および半導体素子用エピタキシャル基板の製造方法
JP5496623B2 (ja) * 2009-11-26 2014-05-21 スタンレー電気株式会社 光半導体装置
CN102884644B (zh) 2010-03-01 2016-02-17 夏普株式会社 氮化物半导体元件的制造方法、氮化物半导体发光元件及发光装置
JP2011082570A (ja) 2011-01-11 2011-04-21 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子の製造方法
US9012921B2 (en) * 2011-09-29 2015-04-21 Kabushiki Kaisha Toshiba Light emitting devices having light coupling layers

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008047762A (ja) 2006-08-18 2008-02-28 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ

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