JP2015176900A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2015176900A
JP2015176900A JP2014050258A JP2014050258A JP2015176900A JP 2015176900 A JP2015176900 A JP 2015176900A JP 2014050258 A JP2014050258 A JP 2014050258A JP 2014050258 A JP2014050258 A JP 2014050258A JP 2015176900 A JP2015176900 A JP 2015176900A
Authority
JP
Japan
Prior art keywords
region
semiconductor layer
insulating film
electrode
source electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2014050258A
Other languages
English (en)
Inventor
川　口　雄　介
Yusuke Kawaguchi
口 雄 介 川
津 哲 郎 野
Tetsuo Nozu
津 哲 郎 野
藤 俊 亮 加
Shunsuke Kato
藤 俊 亮 加
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014050258A priority Critical patent/JP2015176900A/ja
Priority to KR1020140104396A priority patent/KR20150107567A/ko
Priority to CN201410398381.3A priority patent/CN104916693A/zh
Priority to US14/482,218 priority patent/US20150263110A1/en
Publication of JP2015176900A publication Critical patent/JP2015176900A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7812—Vertical DMOS transistors, i.e. VDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】耐圧が高い半導体装置を提供する。
【解決手段】第１領域と第２領域とを含む半導体装置であって、第１電極１と、第１導電型の第１半導体層２と、第２導電型の第２半導体層４と、前記第２領域における前記第２半導体層上に設けられた第１導電型の第３半導体層と、第１絶縁膜１１を介して対向し、前記第１領域および前記第２領域に跨る複数の第２７電極と、第２絶縁膜１２を介し、一部が前記第１領域から前記第２領域に跨っており、他の一部は前記第２領域において互いに離間して設けられた複数の第３電極６と、前記第１領域において設けられた第３絶縁膜１４と、第４電極８と、前記第２領域において設けられた第４絶縁膜と、第５電極と、を備えることを特徴とする半導体装置が提供される。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
スイッチング電源などに用いられるパワーＭＯＳＦＥＴ（Metal Oxide Silicon Filed Effect Transistor）のような半導体装置では、耐圧が高いことが望まれる。
特開２０１１−４９２５７号公報
耐圧が高い半導体装置を提供する。
実施形態によれば、第１領域と第２領域とを含む半導体装置であって、第１電極と、前記第１電極上に設けられた第１導電型の第１半導体層と、前記第１半導体層上に設けられた第２導電型の第２半導体層と、前記第２領域における前記第２半導体層上に設けられた第１導電型の第３半導体層と、前記第１領域における前記第２半導体層および前記第１半導体層、ならびに、前記第２領域における前記第３半導体層、前記第２半導体層および前記第１半導体層に、第１絶縁膜を介して対向し、前記第１領域および前記第２領域に跨る複数の第２電極と、前記第１領域における前記第２半導体層および前記第１半導体層、ならびに、前記第２領域における前記第３半導体層、前記第２半導体層および前記第１半導体層に、第２絶縁膜を介し、一部が前記第１領域から前記第２領域に跨っており、他の一部は前記第２領域において互いに離間して設けられた複数の第３電極と、前記第１領域における前記第２半導体層上および前記第３電極上に設けられた第３絶縁膜と、前記第１領域における前記第３絶縁膜上および前記複数の第２電極上に設けられた第４電極と、前記第２領域における前記第２電極電極上に設けられた第４絶縁膜と、前記第２領域における、前記第３半導体層上、前記第４絶縁膜上および前記複数の第３電極上に設けられた第５電極と、を備えることを特徴とする半導体装置が提供される。
第１の実施形態に係る半導体装置１００の断面図。 第１の実施形態に係る半導体装置１００の断面図。 図１および図２のＣ−Ｃ’面から下方を見た平面図。 第２の実施形態に係る半導体装置１０１の平面図。 第３の実施形態に係る半導体装置１０２の平面図。
以下、実施形態について、図面を参照しながら具体的に説明する。
（第１の実施形態）
図１および図２は、第１の実施形態に係る半導体装置１００の断面図である。また、図３は、同半導体装置１００の平面図である。図３は、図１および図２のＣ−Ｃ’面から下方を見た平面図である。
図３において、終端領域（第１領域）１００ａは電流がほとんど流れない領域である。一方、活性領域（第２領域）１００ｂは紙面垂直方向に電流が流れる領域である。そして、図３の終端領域１００ａにおけるＡ−Ａ’断面が図１である。さらに、図３の活性領域１００ｂにおけるＢ−Ｂ’断面が図２である。
図１および図２に示すように、半導体装置１００は、ドレイン電極（第１電極）１と、ｎ＋型半導体基板（半導体基板）２と、ｎ型エピタキシャル層（第１半導体層）３と、ｐ型半導体層（第２半導体層）４と、ｎ＋型半導体層（第３半導体層）５と、複数のゲート電極（第２電極）６と、複数のソース電極（第３電極）７と、ゲート電極（第４電極）８と、ソース電極（第５電極）９と、絶縁膜（第１絶縁膜）１１と、絶縁膜（第２絶縁膜）１２と、絶縁膜１３と、絶縁膜（第３絶縁膜）１４とを備えている。
まずは、図１に示す終端領域１００ａにおける断面について説明する。半導体基板２の下側には、アルミニウムなどのドレイン電極１が設けられる。一方、半導体基板２の上側には、ｎ型エピタキシャル層３が設けられる。半導体装置１００のオン抵抗を小さくするためには、ｎ型エピタキシャル層３の不純物濃度が高いのが望ましい。ｎ型エピタキシャル層３上には、ベース層としてのｐ型半導体層４が設けられる。なお、以上のドレイン電極１、半導体基板２、ｎ型エピタキシャル層３およびｐ型半導体層４は、終端領域１００ａおよび活性領域１００ｂに共通して設けられる。
また、ｐ型半導体層４を貫通してｎ型エピタキシャル層３に達する複数のトレンチＴＲ１が、互いに間隔を空けて形成されている。このトレンチＴＲ１の内側には、シリコン酸化膜などの絶縁膜１１が設けられる。すなわち、複数の絶縁膜１１はｎ型エピタキシャル層３上に間隔を空けて設けられる。
さらに、この絶縁膜１１を介して、トレンチＴＲ１内にポリシリコンなどのゲート電極６が埋め込まれている。すなわち、ゲート電極６の側面は絶縁膜１１を介してｐ型半導体層４およびｎ型エピタキシャル層３と対向している。そして、ゲート電極６の底部は絶縁膜１１を介してｎ型エピタキシャル層３と対向している。
さらに、ｐ型半導体層４を貫通し、ｎ型エピタキシャル層３に達する複数のトレンチＴＲ２が形成されている。このトレンチＴＲ２の内側には、シリコン酸化膜などの絶縁膜１２が設けられる。さらに、この絶縁膜１２を介して、トレンチＴＲ２内にタングステンなどのソース電極７が埋め込まれている。すなわち、ソース電極７の側面は絶縁膜１２を介してｐ型半導体層４およびｎ型エピタキシャル層３と対向している。そして、ソース電極７の底部は絶縁膜１２を介してｎ型エピタキシャル層３と対向している。
なお、ソース電極７の上部には絶縁膜１３が設けられる。一方、ゲート電極６の上部には絶縁膜が設けられない。
このような複数のゲート電極６およびソース電極７が、絶縁膜１１，１２をそれぞれ介し、ｎ型エピタキシャル層３およびｐ型半導体層４を挟んで、交互に設けられる。すなわち、絶縁膜１１と絶縁膜１２との間に、ｎ型エピタキシャル層３およびｐ型半導体層４が設けられる。
そして、ｐ型半導体層４上、絶縁膜１１上および絶縁膜１３上に、シリコン酸化膜やシリコン窒化膜などの層間絶縁膜１４が設けられる。層間絶縁膜上１４およびゲート電極６上に、アルミニウムなどのゲート電極８が設けられる。言い換えると、ゲート電極８は絶縁膜１４上に設けられるとともにその一部が下方に延びている。そして、当該一部は絶縁膜１１を介してｐ型半導体層４およびｎ型エピタキシャル層３と対向している。
図１に示す終端領域１００ａでの断面では、ドレイン電極１とゲート電極８との間に絶縁膜１４があり、かつ、ドレイン電極１とソース電極７との間には絶縁膜１１がある。よって、終端領域１００ａでは電極間に電流は流れない。
次に、図２に示す活性領域１００ｂにおける断面について、図１との違いを中心に説明する。ｐ型半導体層上４には、ｎ＋型半導体層５が設けられる。ｎ＋型半導体層５の一部には、ｐ＋型領域５ａが設けられる。
また、ｎ＋型半導体層５およびｐ型半導体層４を貫通し、ｎ型エピタキシャル層３に達する複数のトレンチＴＲ２が、互いに間隔を空けて形成されている。このトレンチＴＲ２の内側には、絶縁膜１２が設けられる。すなわち、複数の絶縁膜１２はｎ型エピタキシャル層３上に間隔を空けて設けられる。
さらに、この絶縁膜１２を介して、トレンチＴＲ２内にソース電極７が埋め込まれている。すなわち、ソース電極７の側面は、絶縁膜１２を介して、ｎ＋型半導体層５、ｐ型半導体層４およびｎ型エピタキシャル層３と対向している。そして、ソース電極７の底部は絶縁膜１２を介してｎ型エピタキシャル層３と対向している。
さらに、ｎ＋型半導体層５およびｐ型半導体層４を貫通し、ｎ型エピタキシャル層３に達する複数のトレンチＴＲ１が形成されている。このトレンチＴＲ１の内側には、絶縁膜１１が設けられる。さらに、この絶縁膜１１を介して、トレンチＴＲ１内にゲート電極６が埋め込まれている。そして、ゲート電極６上には、絶縁膜１１が設けられる。すなわち、ゲート電極６の側面は、絶縁膜１１を介して、ｎ＋型半導体層５、ｐ型半導体層４およびｎ型エピタキシャル層３と対向している。そして、ゲート電極６の底部は絶縁膜１１を介してｎ型エピタキシャル層３と対向している。
なお、ゲート電極６の上部には絶縁膜１５が設けられる。一方、ソース電極７の上部には絶縁膜が設けられない。
このような複数のゲート電極６およびソース電極７が、絶縁膜１１，１２をそれぞれ介し、ｐ型半導体層４およびｎ＋型半導体層５を挟んで、交互に設けられる。すなわち、絶縁膜１１と絶縁膜１２との間に、ｎ型エピタキシャル層３、ｐ型半導体層４およびｎ＋型半導体層５が設けられる。
そして、ｎ＋型半導体層５上、絶縁膜１１上、絶縁膜１５上およびソース電極７上に、アルミニウムなどのソース電極９が設けられる。言い換えると、ソース電極９はｎ＋型半導体層５上、絶縁膜１１上および絶縁膜１５上に設けられるとともにその一部が下方に延びている。そして、当該一部は絶縁膜１２を介してｎ＋型半導体層５、ｐ型半導体層４およびｎ型エピタキシャル層３と対向している。また、ソース電極９はｐ＋型領域５ａを介して、ｐ型半導体層４とコンタクトしている。
なお、図１におけるゲート電極８と、図２におけるソース電極９とを同一のプロセスで形成する場合、両電極の材料は等しくなる。
図示のように、トレンチＴＲ１よりトレンチＴＲ２の方が深く形成されている。また、ゲート電極６用の絶縁膜１１よりソース電極７用の絶縁膜１２が厚い。これは、ゲート電極６−ドレイン電極１間に要求される耐圧と、ソース電極７−ドレイン電極１間に要求される耐圧とが異なるためである。一般に、後者の方が高い耐圧が要求されるため、ソース電極７用の絶縁膜１２を厚くするのが望ましい。
図２に示す断面おいて、ｎ＋型半導体基板２およびｎ型エピタキシャル層３は、ドレイン領域となる。また、ｎ＋型半導体層５はソース領域となる。そして、ｐ型半導体層４はドリフト層となる。そして、後述するように、ドレイン電極１からソース電極９へ向かって電流が流れる。
次に、図３に示す半導体装置１００の平面について説明する。説明の都合上、図示のように互いに直交するｘ軸およびｙ軸を定めている。まずは終端領域１００ａについて説明する。
ｙ軸方向に延びており、断面が略長方形である複数のゲート電極６がストライプ状に設けられる。ゲート電極６は活性領域１００ｂまで延びている。そして、各ゲート電極６を囲うように、絶縁膜１１が設けられる。また、絶縁膜１１と絶縁膜１２との間には、ｐ型半導体層４がある。
さらに、半導体装置１００の全体をｘ軸方向に横切るゲート電極８（図３では破線で示している）が設けられる。よって、トレンチＴＲ１内の各ゲート電極６はゲート電極８により互いに接続される（図１を参照）。結果として、全ゲート電極６の電位が等しくなる。
なお、ゲート電極６の少なくとも一部（図３の実線で示した部分）がゲート電極８と接続されていればよい。ゲート電極６の他の部分（図３の二点鎖線で示した部分）は、その上部に層間絶縁膜１４が設けられることにより、ゲート電極８とは絶縁されている。
また、ｙ軸方向に延びており、断面が略長方形である複数のソース電極７がストライプ状に設けられる（図３では二点鎖線で示している）。ソース電極７は活性領域１００ｂまで延びている。そして、各ソース電極７を囲うように、絶縁膜１２が設けられる。また、ソース電極７上には絶縁膜１３が設けられるため、トレンチＴＲ２内のソース電極７はゲート電極８とは接続されない（図１を参照）。
次に、活性領域１００ｂについて説明する。
活性領域１００ｂには、終端領域１００ａからストライプ状のゲート電極６が延びている（図３では、一点鎖線で示している）。すなわち、ゲート電極６は終端領域１００ａおよび活性領域１００ｂを跨っている。そして、各ゲート電極６を囲うように、絶縁膜１１が設けられている。なお、ゲート電極６上には絶縁膜１５が設けられる。
また、複数のソース電極７がドット状に設けられる。より具体的には、終端領域１００ａにおける１つのソース電極７の延長上に、複数のソース電極７が互いに離間してｙ軸方向に設けられる。そして、各ソース電極７を囲うように、絶縁膜１２が設けられる。１つのソース電極７を囲う絶縁膜１２は、他のソース電極７を囲う絶縁膜１２とは離れて設けられる。そして、絶縁膜１２の周囲にはｐ＋型領域５ａがあり、その外側にはｎ＋型半導体層５がある。絶縁膜１２が設けられていないｎ＋型半導体層５の領域において、図３の紙面垂直方向に電流が流れることができる。
このように、本実施形態に係る半導体装置１００では、ストライプ状ではなく、ドット状のソース電極７が設けられる。これにより、活性領域１００ｂに占める有効領域、すなわち、絶縁膜１２が設けられない領域（図３の符号ｐで示す領域など）の割合を大きくできる。結果として、流す電流を大きくすることができ、すなわち、オン抵抗を低くすることができる。
さらに、活性領域１００ｂには、終端領域１００ａから延びているソース電極７もある。このソース電極７はストライプ状ではあるが、ゲート電極６よりは短い。そして、半導体装置１００の全体をｘ軸方向に横切るソース電極９（図３では破線で示している）が設けられる。よって、トレンチＴＲ２内の各ソース電極７はソース電極９により互いに接続される（図２を参照）。
ここで、終端領域１００ａから延びたソース電極７上にも、ソース電極９が設けられる。そして、ソース電極７はソース電極９と接続される。そのため、活性領域１００ｂにおけるトレンチＴＲ２内のソース電極７だけでなく、終端領域１００ａにおけるトレンチＴＲ２内のソース電極７も、ソース電極９と同電位になる。このように、本実施形態に係る半導体装置１００では、終端領域１００ａ内のソース電極７がフローティングとなることはない。よって、終端領域１００ａでも、ソース電極７−ドレイン電極１間の耐圧が維持される。
なお、終端領域１００ａから延びたソース電極７の少なくとも一部（図３の実線で示した部分）がソース電極９と接続されていればよい。ソース電極７の他の部分（図３の一点鎖線で示した部分）は、その上部に絶縁膜１３が設けられることにより、ソース電極９とは絶縁されている。
また、ドット状のソース電極７の配置に特に制限はなく、例えば複数のソース電極７がマトリクス状に配置されてもよい。しかしながら、図３に示すように、互い違いにソース電極７が配置されるのが望ましい。例えば、ある列におけるソース電極７１は、隣接する列におけるソース電極７２の真横ではなく、ずれて配置されるのが望ましい。
図３において電流が流れるのは、活性領域１００ｂにおける絶縁膜１２が設けられていない部分の、特にソース電極７近辺の領域である。図３のように、ソース電極７をマトリクス状ではなく互い違いに配置することで、ソース電極７から遠い領域を減らすことができる。その結果、より大きな電流を流すことができる。
次に、半導体装置１００の動作を説明する。半導体装置１００の使用時には、半導体装置１００のドレイン電極１と、電源端子（不図示）との間に負荷が接続される。電源端子には例えば１００Ｖの直流電圧が供給される。ソース電極７，９は接地される。ゲート電極６，８には制御電圧が供給される。制御信号はハイ（例えば１０Ｖ）またはロウ（例えば０Ｖ）に設定される。
制御電圧がロウの場合、図２に示すｐ型半導体層４にチャネルは形成されない。よって、半導体装置１００はオフする。結果として、半導体装置１００および負荷に電流は流れない。
制御電圧がハイの場合、図２に示すｐ型半導体層４のゲート電極６近辺の領域（ゲート絶縁膜１１との界面）にｎ型のチャネルが形成される。これにより、活性領域１００ｂにおけるソース電極９から、ｎ＋型半導体層５、ｐ型半導体層４に形成されたｎチャネル、ｎ型エピタキシャル層３およびｎ＋型半導体基板２を介して、ドレイン電極１に電子が移動する。このように、制御電圧がハイの場合に半導体装置１００はオンし、半導体装置１００および負荷に電流が流れる。
このとき、半導体装置１００において電流が流れるのは、図３に示す活性領域１００ｂのうち、絶縁膜１２が設けられていない部分である。繰り返しになるが、ソース電極７をドット状に設けるため、絶縁膜１２が設けられる領域を小さくでき、負荷に大きな電流を流せる。また、終端領域１００ａおよび活性領域１００ｂにおけるすべてのトレンチＴＲ２内のソース電極７は接地電位となる。言い換えると、終端領域１００ａのソース電極７も、活性領域１００ｂのソース電極７もフローティングになることはない。よって、ソース電極７−ドレイン電極１間の耐圧を高く維持できる。
次に、半導体装置１００の製造方法の一例を簡単に説明する。まず、ｎ＋型半導体基板２上にｎ型エピタキシャル層３となるｎ型エピタキシャル層と、ｐ型半導体層４となるｐ型半導体層とを順に堆積する。また、活性領域１００ｂに堆積されたｐ型半導体層上に、ｎ＋型半導体層５となるｎ＋型半導体層５を堆積する。
そして、堆積されたｐ型半導体層およびｎ型エピタキシャル層（活性領域１００ｂでは、ｎ＋型半導体層も）を貫通するトレンチＴＲ２を形成する。続いて、トレンチＴＲ２の内側表面を酸化する。これにより、絶縁膜１２が形成される。さらに、絶縁膜１２の内側にソース電極７を埋め込む。
また、堆積されたｐ型半導体層およびｎ型エピタキシャル層（活性領域１００ｂでは、ｎ＋型半導体層も）を貫通するトレンチＴＲ１を形成する。続いて、トレンチＴＲ１の内側表面を酸化する。これにより、絶縁膜１１が形成される。さらに、絶縁膜１１の内側にゲート電極６を埋め込む。
その後、全面に絶縁膜１３，１５となる絶縁膜を堆積する。そして、終端領域１００ａにおけるゲート電極６上に堆積された絶縁膜と、活性領域１００ｂにおけるソース電極７上に堆積された絶縁膜とを選択的に除去する。これにより、ゲート電極６をゲート電極８に接続するためのコンタクトホール、および、ソース電極７をソース電極９に接続するためのコンタクトホールが形成される。
続いて、終端領域１００ａの全面に、層間絶縁膜１４となる絶縁膜を堆積する。そして、ゲート電極６上の絶縁膜を選択的に除去する。以上により、ｎ型エピタキシャル層３、ｐ型半導体層４、ｎ＋型半導体層５、ゲート電極６、ソース電極７および絶縁膜１１〜１５が形成される。
その後、ゲート電極８およびソース電極９となる金属材料を全面に堆積する。そして、終端領域１００ａと活性領域１００ｂとの間に堆積された金属材料を除去する。これにより、終端領域１００ａには、トレンチＴＲ１内のゲート電極６と接続されるゲート電極８が形成される。一方、活性領域１００ｂには、トレンチＴＲ２内のソース電極７と接続されるソース電極９が形成される。
以上のようにして、半導体装置１００が製造される。なお、各工程は既知の技術を用いて行うことができる。例えば、トレンチＴＲ１，ＴＲ２内に絶縁膜を形成するには、熱酸化法を用いてもよい。また、特定の位置にトレンチＴＲ１，ＴＲ２を形成したり、膜を選択的に除去したりするには、リソグラフィ技術およびエッチング技術を用いてもよい。さらに、半導体層の堆積には、ＣＶＤ（Chemical Mechanical Deposition）法を用いてもよい。
このように、第１の実施形態では、活性領域１００ｂにおいてソース電極７をドット状に設ける。これにより、流せる電流を大きくでき、オン抵抗を小さくできる。さらに、活性領域１００ｂの上方にソース電極９を設け、終端領域１００ａおよび活性領域１００ｂにおけるトレンチＴＲ２内のすべてのソース電極７の電位を、ソース電極９と同電位にする。よって、半導体装置１００における、ソース電極７−ドレイン電極１間の耐圧を高く維持することができる。
（第２の実施形態）
図４は、第２の実施形態に係る半導体装置１０１の平面図である。以下、図３との相違点を中心に説明する。半導体装置１０１では、その外周にもトレンチＴＲ２が形成される。トレンチＴＲ２の内側には絶縁膜１２が設けられる。そして、絶縁膜１２の内側に、ソース電極７が埋め込まれている。すなわち、ソース電極７が半導体装置１０１の外周に設けられる。
このようにすることで、活性領域１００ｂはトレンチＴＲ２によって完全に分離される。よって、耐圧設計がより容易になる。
（第３の実施形態）
図５は、第３の実施形態に係る半導体装置１０２の平面図である。以下、図４との相違点を中心に説明する。半導体装置１０２では、終端領域１００ａにおけるストライプ状のソース電極７が、外周のソース電極７に接続される。
このようにすることで、第２の実施形態と同様に、耐圧設計がより容易になる。さらに、ストライプ状のソース電極７が、外周のソース電極７に接続されるため、外周のソース電極７と、上方のソース電極９とを直接接続させなくてもよくなり、ソース電極９のレイアウトの自由度が高くなる。
なお、各実施形態では、第１導電型をｎ型、第２導電型をｐ型とする例を示したが、第１導電型をｐ型、第２導電型をｎ型としてもよい、さらに、各半導体層は、半導体基板にイオン注入にして形成されたものでもよいし、半導体膜を堆積して形成されたものでもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ ドレイン電極
２ ｎ＋型半導体基板
３ ｎ型エピタキシャル層
４ ｐ型半導体層
５ ｎ＋型半導体層
６ ゲート電極
７ ソース電極
８ ゲート電極
９ ソース電極
１００〜１０２ 半導体装置
１００ａ 終端領域
１００ｂ 活性領域

Claims (7)

  1. 第１領域と第２領域とを含む半導体装置であって、
    第１電極と、
    前記第１電極上に設けられた第１導電型の第１半導体層と、
    前記第１半導体層上に設けられた第２導電型の第２半導体層と、
    前記第２領域における前記第２半導体層上に設けられた第１導電型の第３半導体層と、
    前記第１領域における前記第２半導体層および前記第１半導体層、ならびに、前記第２領域における前記第３半導体層、前記第２半導体層および前記第１半導体層に、第１絶縁膜を介して対向し、前記第１領域および前記第２領域に跨る複数の第２電極と、
    前記第１領域における前記第２半導体層および前記第１半導体層、ならびに、前記第２領域における前記第３半導体層、前記第２半導体層および前記第１半導体層に、第２絶縁膜を介し、一部が前記第１領域から前記第２領域に跨っており、他の一部は前記第２領域において互いに離間して設けられた複数の第３電極と、
    前記第１領域における前記第２半導体層上および前記第３電極上に設けられた第３絶縁膜と、
    前記第１領域における前記第３絶縁膜上および前記複数の第２電極上に設けられた第４電極と、
    前記第２領域における前記第２電極電極上に設けられた第４絶縁膜と、
    前記第２領域における、前記第３半導体層上、前記第４絶縁膜上および前記複数の第３電極上に設けられた第５電極と、を備えることを特徴とする半導体装置。
  2. 前記第２電極は、前記第１領域および前記第２領域を跨って、ストライプ状に設けられることを特徴とする請求項１に記載の半導体装置。
  3. 前記第３電極は、前記第２領域において、ドット状に設けられることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１領域における前記第３電極の電位は、前記第２領域における前記第３電極の電位と等しいことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記第３電極の１つが、半導体装置の外周に設けられることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
  6. 前記第１領域から前記第２領域に跨る前記第３電極は、前記半導体装置の外周に設けられる前記第３電極と接続されることを特徴とする請求項５に記載の半導体装置。
  7. 前記第２絶縁膜は、前記第１絶縁膜より厚いことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
JP2014050258A 2014-03-13 2014-03-13 半導体装置 Abandoned JP2015176900A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2014050258A JP2015176900A (ja) 2014-03-13 2014-03-13 半導体装置
KR1020140104396A KR20150107567A (ko) 2014-03-13 2014-08-12 반도체 장치
CN201410398381.3A CN104916693A (zh) 2014-03-13 2014-08-13 半导体装置
US14/482,218 US20150263110A1 (en) 2014-03-13 2014-09-10 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014050258A JP2015176900A (ja) 2014-03-13 2014-03-13 半導体装置

Publications (1)

Publication Number Publication Date
JP2015176900A true JP2015176900A (ja) 2015-10-05

Family

ID=54069817

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014050258A Abandoned JP2015176900A (ja) 2014-03-13 2014-03-13 半導体装置

Country Status (4)

Country Link
US (1) US20150263110A1 (ja)
JP (1) JP2015176900A (ja)
KR (1) KR20150107567A (ja)
CN (1) CN104916693A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017147300A (ja) * 2016-02-16 2017-08-24 富士電機株式会社 半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6624973B2 (ja) * 2016-03-03 2019-12-25 ルネサスエレクトロニクス株式会社 半導体装置
JP6873937B2 (ja) 2018-02-20 2021-05-19 株式会社東芝 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6525372B2 (en) * 2000-11-16 2003-02-25 Silicon Wireless Corporation Vertical power devices having insulated source electrodes in discontinuous deep trenches
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
KR101728363B1 (ko) * 2010-03-02 2017-05-02 비쉐이-실리코닉스 듀얼 게이트 디바이스의 구조 및 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017147300A (ja) * 2016-02-16 2017-08-24 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
KR20150107567A (ko) 2015-09-23
CN104916693A (zh) 2015-09-16
US20150263110A1 (en) 2015-09-17

Similar Documents

Publication Publication Date Title
JP5509908B2 (ja) 半導体装置およびその製造方法
JP5701802B2 (ja) 電力用半導体装置
WO2017099096A1 (ja) 半導体装置
JP6101183B2 (ja) 半導体装置
JP2009043966A (ja) 半導体装置及びその製造方法
WO2013128833A1 (ja) 半導体装置
JP2014120656A (ja) 半導体装置
JP2014060362A (ja) 半導体装置
JP6576926B2 (ja) 半導体装置のエッジ終端および対応する製造方法
JP5537359B2 (ja) 半導体装置
TW201533901A (zh) 半導體裝置
JP2019503591A (ja) パワー半導体デバイス
US20110284923A1 (en) Semiconductor device and manufacturing method of the same
JP2016143786A (ja) 半導体装置
JP2014063771A (ja) 半導体装置
JP2019165182A (ja) 半導体装置
US9905689B2 (en) Semiconductor device
TW201611274A (zh) 半導體裝置
JP2015176900A (ja) 半導体装置
JP2012033802A (ja) 半導体装置
JP6639365B2 (ja) 半導体装置
US20160079350A1 (en) Semiconductor device and manufacturing method thereof
JP2016213421A (ja) 半導体装置
JP2016167559A (ja) 半導体装置
JP7175864B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160216

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20160324