KR20150107567A - 반도체 장치 - Google Patents
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Abstract
실시 형태에 의하면, 제1 영역과 제2 영역을 포함하는 반도체 장치는, 제1 전극과, 상기 제1 전극 상에 형성된 제1 도전형의 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제2 도전형의 제2 반도체층과, 상기 제2 영역에 있어서의 상기 제2 반도체층 상에 형성된 제1 도전형의 제3 반도체층과, 복수의 제2 전극과, 복수의 제3 전극과, 제3 절연막과, 제4 전극과, 제4 절연막과, 제5 전극을 구비한다. 상기 복수의 제2 전극은, 상기 제1 영역에 있어서의 상기 제2 반도체층 및 상기 제1 반도체층, 및 상기 제2 영역에 있어서의 상기 제3 반도체층, 상기 제2 반도체층 및 상기 제1 반도체층에, 제1 절연막을 개재하여 대향하고, 상기 제1 영역 및 상기 제2 영역에 걸친다. 상기 복수의 제3 전극은, 상기 제1 영역에 있어서의 상기 제2 반도체층 및 상기 제1 반도체층, 및 상기 제2 영역에 있어서의 상기 제3 반도체층, 상기 제2 반도체층 및 상기 제1 반도체층에, 제2 절연막을 개재하여 대향하고, 일부가 상기 제1 영역으로부터 상기 제2 영역에 걸쳐 있으며, 다른 일부는 상기 제2 영역에 있어서 서로 이격되어 형성되어 있다. 상기 제3 절연막은, 상기 제1 영역에 있어서의 상기 제2 반도체층 상 및 상기 제3 전극 상에 형성되어 있다. 상기 제4 전극은, 상기 제1 영역에 있어서의 상기 제3 절연막 상 및 상기 복수의 제2 전극 상에 형성되어 있다. 상기 제4 절연막은, 상기 제2 영역에 있어서의 상기 제2 전극 상에 형성되어 있다. 상기 제5 전극은, 상기 제2 영역에 있어서의, 상기 제3 반도체층 상, 상기 제4 절연막 상 및 상기 복수의 제3 전극 상에 형성되어 있다.
Description
<관련 출원>
본 출원은, 일본 특허 출원 제2014-50258호(출원일 : 2014년 3월 13일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 이 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
본 발명의 실시 형태는 반도체 장치에 관한 것이다.
스위칭 전원 등에 사용되는 파워 MOSFET(Metal Oxide Silicon Filed Effect Transistor)와 같은 반도체 장치에서는, 내압이 높은 것이 요망된다.
본 발명은, 내압이 높은 반도체 장치를 제공한다.
실시 형태에 의하면, 제1 영역과 제2 영역을 포함하는 반도체 장치는, 제1 전극과, 상기 제1 전극 상에 형성된 제1 도전형의 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제2 도전형의 제2 반도체층과, 상기 제2 영역에 있어서의 상기 제2 반도체층 상에 형성된 제1 도전형의 제3 반도체층과, 복수의 제2 전극과, 복수의 제3 전극과, 제3 절연막과, 제4 전극과, 제4 절연막과, 제5 전극을 구비한다. 상기 복수의 제2 전극은, 상기 제1 영역에 있어서의 상기 제2 반도체층 및 상기 제1 반도체층, 및 상기 제2 영역에 있어서의 상기 제3 반도체층, 상기 제2 반도체층 및 상기 제1 반도체층에, 제1 절연막을 개재하여 대향하고, 상기 제1 영역 및 상기 제2 영역에 걸친다. 상기 복수의 제3 전극은, 상기 제1 영역에 있어서의 상기 제2 반도체층 및 상기 제1 반도체층, 및 상기 제2 영역에 있어서의 상기 제3 반도체층, 상기 제2 반도체층 및 상기 제1 반도체층에, 제2 절연막을 개재하여 대향하고, 일부가 상기 제1 영역으로부터 상기 제2 영역에 걸쳐 있으며, 다른 일부는 상기 제2 영역에 있어서 서로 이격되어 형성되어 있다. 상기 제3 절연막은, 상기 제1 영역에 있어서의 상기 제2 반도체층 상 및 상기 제3 전극 상에 형성되어 있다. 상기 제4 전극은, 상기 제1 영역에 있어서의 상기 제3 절연막 상 및 상기 복수의 제2 전극 상에 형성되어 있다. 상기 제4 절연막은, 상기 제2 영역에 있어서의 상기 제2 전극 상에 형성되어 있다. 상기 제5 전극은, 상기 제2 영역에 있어서의, 상기 제3 반도체층 상, 상기 제4 절연막 상 및 상기 복수의 제3 전극 상에 형성되어 있다.
도 1은 제1 실시 형태에 따른 반도체 장치(100)의 단면도.
도 2는 제1 실시 형태에 따른 반도체 장치(100)의 단면도.
도 3은 도 1 및 도 2의 C-C'면으로부터 하방을 본 평면도.
도 4는 제2 실시 형태에 따른 반도체 장치(101)의 평면도.
도 5는 제3 실시 형태에 따른 반도체 장치(102)의 평면도.
도 2는 제1 실시 형태에 따른 반도체 장치(100)의 단면도.
도 3은 도 1 및 도 2의 C-C'면으로부터 하방을 본 평면도.
도 4는 제2 실시 형태에 따른 반도체 장치(101)의 평면도.
도 5는 제3 실시 형태에 따른 반도체 장치(102)의 평면도.
이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다.
(제1 실시 형태)
도 1 및 도 2는 제1 실시 형태에 따른 반도체 장치(100)의 단면도이다. 또한, 도 3은 상기 반도체 장치(100)의 평면도이다. 도 3은 도 1 및 도 2의 C-C'면으로부터 하방을 본 평면도이다.
도 3에 있어서, 종단 영역(제1 영역)(100a)은 전류가 거의 흐르지 않는 영역이다. 한편, 활성 영역(제2 영역)(100b)은 지면(紙面) 수직 방향으로 전류가 흐르는 영역이다. 그리고, 도 3의 종단 영역(100a)에 있어서의 A-A' 단면이 도 1이다. 또한, 도 3의 활성 영역(100b)에 있어서의 B-B' 단면이 도 2이다.
도 1 및 도 2에 도시한 바와 같이, 반도체 장치(100)는, 드레인 전극(제1 전극)(1)과, n+형 반도체 기판(반도체 기판)(2)과, n형 에피택셜층(제1 반도체층)(3)과, p형 반도체층(제2 반도체층)(4)과, n+형 반도체층(제3 반도체층)(5)과, 복수의 게이트 전극(제2 전극)(6)과, 복수의 소스 전극(제3 전극)(7)과, 게이트 전극(제4 전극)(8)과, 소스 전극(제5 전극)(9)과, 절연막(제1 절연막)(11)과, 절연막(제2 절연막)(12)과, 절연막(13)과, 절연막(제3 절연막)(14)을 구비하고 있다.
우선은, 도 1에 도시한 종단 영역(100a)에 있어서의 단면에 대하여 설명한다. 반도체 기판(2)의 하측에는, 알루미늄 등의 드레인 전극(1)이 형성된다. 한편, 반도체 기판(2)의 상측에는, n형 에피택셜층(3)이 형성된다. 반도체 장치(100)의 온 저항을 작게 하기 위해서는, n형 에피택셜층(3)의 불순물 농도가 높은 것이 바람직하다. n형 에피택셜층(3) 상에는, 베이스층으로서의 p형 반도체층(4)이 형성된다. 또한, 이상의 드레인 전극(1), 반도체 기판(2), n형 에피택셜층(3) 및 p형 반도체층(4)은, 종단 영역(100a) 및 활성 영역(100b)에 공통적으로 형성된다.
또한, p형 반도체층(4)을 관통하여 n형 에피택셜층(3)에 도달하는 복수의 트렌치(제1 트렌치) TR1이, 서로 간격을 두고 형성되어 있다. 이 트렌치 TR1의 내측에는 실리콘 산화막 등의 절연막(11)이 형성된다. 즉, 복수의 절연막(11)은 n형 에피택셜층(3) 상에 간격을 두고 형성된다.
또한, 이 절연막(11)을 개재하여, 트렌치 TR1 내에 폴리실리콘 등의 게이트 전극(6)이 매립되어 있다. 즉, 게이트 전극(6)의 측면은 절연막(11)을 개재하여 p형 반도체층(4) 및 n형 에피택셜층(3)과 대향하고 있다. 그리고, 게이트 전극(6)의 바닥부는 절연막(11)을 개재하여 n형 에피택셜층(3)과 대향하고 있다.
또한, p형 반도체층(4)을 관통하여, n형 에피택셜층(3)에 도달하는 복수의 트렌치(제2 트렌치) TR2가 형성되어 있다. 이 트렌치 TR2의 내측에는 실리콘 산화막 등의 절연막(12)이 형성된다. 또한, 이 절연막(12)을 개재하여, 트렌치 TR2 내에 텅스텐 등의 소스 전극(7)이 매립되어 있다. 즉, 소스 전극(7)의 측면은 절연막(12)을 개재하여 p형 반도체층(4) 및 n형 에피택셜층(3)과 대향하고 있다. 그리고, 소스 전극(7)의 바닥부는 절연막(12)을 개재하여 n형 에피택셜층(3)과 대향하고 있다.
또한, 소스 전극(7)의 상부에는 절연막(13)이 형성된다. 한편, 게이트 전극(6)의 상부에는 절연막이 형성되지 않는다.
이와 같은 복수의 게이트 전극(6) 및 소스 전극(7)이, 절연막(11, 12)을 각각 개재하여, n형 에피택셜층(3) 및 p형 반도체층(4)을 사이에 두고, 교대로 형성된다. 즉, 절연막(11)과 절연막(12) 사이에, n형 에피택셜층(3) 및 p형 반도체층(4)이 형성된다.
그리고, p형 반도체층(4) 상, 절연막(11) 상 및 절연막(13) 상에 실리콘 산화막이나 실리콘 질화막 등의 층간 절연막(14)이 형성된다. 층간 절연막(14) 상 및 게이트 전극(6) 상에 알루미늄 등의 게이트 전극(8)이 형성된다. 바꾸어 말하면, 게이트 전극(8)은 절연막(14) 상에 형성됨과 함께 그 일부가 하방으로 연장되어 있다. 그리고, 당해 일부는 절연막(11)을 개재하여 p형 반도체층(4) 및 n형 에피택셜층(3)과 대향하고 있다.
도 1에 도시한 종단 영역(100a)에서의 단면에서는, 드레인 전극(1)과 게이트 전극(8) 사이에 절연막(14)이 있고, 또한, 드레인 전극(1)과 소스 전극(7) 사이에는 절연막(11)이 있다. 따라서, 종단 영역(100a)에서는 전극 간에 전류는 흐르지 않는다.
다음에, 도 2에 도시한 활성 영역(100b)에 있어서의 단면에 대하여, 도 1과의 차이를 중심으로 설명한다. p형 반도체층(4) 상에는, n+형 반도체층(5)이 형성된다. n+형 반도체층(5)의 일부에는, p+형 영역(제4 반도체 영역)(5a)이 형성된다. p+형 영역(5a)은 p형 반도체층(4)에 도달하고 있다.
또한, n+형 반도체층(5) 및 p형 반도체층(4)을 관통하여, n형 에피택셜층(3)에 도달하는 복수의 트렌치 TR2가, 서로 간격을 두고 형성되어 있다. 이 트렌치 TR2의 내측에는 절연막(12)이 형성된다. 즉, 복수의 절연막(12)은 n형 에피택셜층(3) 상에 간격을 두고 형성된다.
또한, 이 절연막(12)을 개재하여, 트렌치 TR2 내에 소스 전극(7)이 매립되어 있다. 즉, 소스 전극(7)의 측면은, 절연막(12)을 개재하여, n+형 반도체층(5), p형 반도체층(4) 및 n형 에피택셜층(3)과 대향하고 있다. 그리고, 소스 전극(7)의 바닥부는 절연막(12)을 개재하여 n형 에피택셜층(3)과 대향하고 있다. 또한 p+형 영역(5a)은 절연막(12)에 접하고 있다.
또한, n+형 반도체층(5) 및 p형 반도체층(4)을 관통하여, n형 에피택셜층(3)에 도달하는 복수의 트렌치 TR1이 형성되어 있다. 이 트렌치 TR1의 내측에는 절연막(11)이 형성된다. 또한, 이 절연막(11)을 개재하여, 트렌치 TR1 내에 게이트 전극(6)이 매립되어 있다. 그리고, 게이트 전극(6) 상에는 절연막(11)이 형성된다. 즉, 게이트 전극(6)의 측면은, 절연막(11)을 개재하여, n+형 반도체층(5), p형 반도체층(4) 및 n형 에피택셜층(3)과 대향하고 있다. 그리고, 게이트 전극(6)의 바닥부는 절연막(11)을 개재하여 n형 에피택셜층(3)과 대향하고 있다.
또한, 게이트 전극(6)의 상부에는 절연막(15)이 형성된다. 한편, 소스 전극(7)의 상부에는 절연막이 형성되지 않는다.
이와 같은 복수의 게이트 전극(6) 및 소스 전극(7)이, 절연막(11, 12)을 각각 개재하여, p형 반도체층(4) 및 n+형 반도체층(5)을 사이에 두고, 교대로 형성된다. 즉, 절연막(11)과 절연막(12) 사이에, n형 에피택셜층(3), p형 반도체층(4) 및 n+형 반도체층(5)이 형성된다.
그리고, n+형 반도체층(5) 상, 절연막(11) 상, 절연막(15) 상 및 소스 전극(7) 상에, 알루미늄 등의 소스 전극(9)이 형성된다. 바꾸어 말하면, 소스 전극(9)은 n+형 반도체층(5) 상, 절연막(11) 상 및 절연막(15) 상에 형성됨과 함께 그 일부가 하방으로 연장되어 있다. 그리고, 당해 일부는 절연막(12)을 개재하여 n+형 반도체층(5), p형 반도체층(4) 및 n형 에피택셜층(3)과 대향하고 있다. 또한, 소스 전극(9)은 p+형 영역(5a)을 개재하여, p형 반도체층(4)과 콘택트하고 있다.
또한, 도 1에 있어서의 게이트 전극(8)과, 도 2에 있어서의 소스 전극(9)을 동일한 프로세스로 형성하는 경우, 양 전극의 재료는 동일해진다.
도시와 같이, 트렌치 TR1보다 트렌치 TR2쪽이 깊게 형성되어 있다. 소스 전극(7)은, 게이트 전극(6)보다 깊게 형성되어 있다. 또한, 게이트 전극(6)용의 절연막(11)보다 소스 전극(7)용의 절연막(12)이 두껍다. 이것은, 게이트 전극(6)- 드레인 전극(1) 간에 요구되는 내압과, 소스 전극(7)-드레인 전극(1) 간에 요구되는 내압이 상이하기 때문이다. 일반적으로, 후자쪽이 높은 내압이 요구되기 때문에, 소스 전극(7)용의 절연막(12)을 두껍게 하는 것이 바람직하다.
도 2에 도시한 단면에 있어서, n+형 반도체 기판(2) 및 n형 에피택셜층(3)은 드레인 영역으로 된다. 또한, n+형 반도체층(5)은 소스 영역으로 된다. 그리고, p형 반도체층(4)은 드리프트층으로 된다. 그리고, 후술하는 바와 같이, 드레인 전극(1)으로부터 소스 전극(9)을 향하여 전류가 흐른다.
다음에, 도 3에 도시한 반도체 장치(100)의 평면에 대하여 설명한다. 도 3은, 반도체 장치(100)를 게이트 전극(8) 및 소스 전극(9)측으로부터 본 평면도이다. 설명의 형편상, 도시와 같이 서로 직교하는 x축 및 y축을 정하고 있다. 우선은 종단 영역(100a)에 대하여 설명한다.
y축 방향(한 방향)으로 연장되어 있으며, 단면이 대략 직사각형인 복수의 게이트 전극(6)이 스트라이프 형상으로 형성된다. 게이트 전극(6)은 활성 영역(100b)까지 연장되어 있다. 그리고, 각 게이트 전극(6)을 둘러싸도록, 절연막(11)이 형성된다. 또한, 절연막(11)과 절연막(12) 사이에는 p형 반도체층(4)이 있다.
또한, 반도체 장치(100)의 전체를 x축 방향으로 가로지르는 게이트 전극(8)(도 3에서는 파선으로 나타내고 있음)이 형성된다. 따라서, 트렌치 TR1 내의 각 게이트 전극(6)은 게이트 전극(8)에 의해 서로 접속된다(도 1을 참조). 결과적으로, 전체 게이트 전극(6)의 전위가 동일해진다.
또한, 게이트 전극(6)의 적어도 일부(도 3의 실선으로 나타낸 부분)가 게이트 전극(8)과 접속되어 있으면 된다. 게이트 전극(6)의 다른 부분(도 3의 이점쇄선으로 나타낸 부분)은, 그 상부에 층간 절연막(14)이 형성됨으로써, 게이트 전극(8)과는 절연되어 있다.
또한, y축 방향으로 연장되어 있으며, 단면이 대략 직사각형인 복수의 소스 전극(7)이 스트라이프 형상으로 형성된다(도 3에서는 이점쇄선으로 나타내고 있음). 소스 전극(7)은 활성 영역(100b)까지 연장되어 있다. 그리고, 각 소스 전극(7)을 둘러싸도록, 절연막(12)이 형성된다. 또한, 소스 전극(7) 상에는 절연막(13)이 형성되기 때문에, 트렌치 TR2 내의 소스 전극(7)은 게이트 전극(8)과는 접속되지 않는다(도 1을 참조).
다음에, 활성 영역(100b)에 대하여 설명한다.
활성 영역(100b)에는, 종단 영역(100a)으로부터 스트라이프 형상의 게이트 전극(6)이 연장되어 있다(도 3에서는, 이점쇄선으로 나타내고 있음). 즉, 게이트 전극(6)은 종단 영역(100a) 및 활성 영역(100b)에 걸쳐 있다. 그리고, 각 게이트 전극(6)을 둘러싸도록, 절연막(11)이 형성되어 있다. 또한, 게이트 전극(6) 상에는 절연막(15)이 형성된다.
또한, 복수의 소스 전극(7)이 도트 형상으로 형성된다. 보다 구체적으로는, 종단 영역(100a)에 있어서의 연장된 하나의 소스 전극(7)의 상에, 복수의 소스 전극(7)이 서로 이격되어 y축 방향으로 형성된다. 그리고, 각 소스 전극(7)을 둘러싸도록, 절연막(12)이 형성된다. 하나의 소스 전극(7)을 둘러싸는 절연막(12)은, 다른 소스 전극(7)을 둘러싸는 절연막(12)과는 이격되어 형성된다. 그리고, 절연막(12)의 주위에는 p+형 영역(5a)이 있고, 그 외측에는 n+형 반도체층(5)이 있다. 절연막(12)이 형성되지 않은 n+형 반도체층(5)의 영역에 있어서, 도 3의 지면 수직 방향으로 전류가 흐를 수 있다.
이와 같이, 본 실시 형태에 따른 반도체 장치(100)에서는, 스트라이프 형상이 아니라, 도트 형상의 소스 전극(7)이 형성된다. 이에 의해, 활성 영역(100b)에 차지하는 유효 영역, 즉, 절연막(12)이 형성되지 않는 영역(도 3의 부호 p로 나타내는 영역 등)의 비율을 크게 할 수 있다. 결과적으로, 흘리는 전류를 크게 할 수 있고, 즉, 온 저항을 낮게 할 수 있다.
또한, 활성 영역(100b)에는, 종단 영역(100a)으로부터 연장되어 있는 소스 전극(7)도 있다. 이 소스 전극(7)은 스트라이프 형상이지만, 게이트 전극(6)보다는 짧다. 그리고, 반도체 장치(100)의 전체를 x축 방향으로 가로지르는 소스 전극(9)(도 3에서는 파선으로 나타내고 있음)이 형성된다. 따라서, 트렌치 TR2 내의 각 소스 전극(7)은 소스 전극(9)에 의해 서로 접속된다(도 2를 참조).
여기서, 종단 영역(100a)으로부터 연장된 소스 전극(7) 상에도, 소스 전극(9)이 형성된다. 그리고, 소스 전극(7)은 소스 전극(9)과 접속된다. 그 때문에, 활성 영역(100b)에 있어서의 트렌치 TR2 내의 소스 전극(7)뿐만 아니라, 종단 영역(100a)에 있어서의 트렌치 TR2 내의 소스 전극(7)도, 소스 전극(9)과 동일 전위로 된다. 이와 같이, 본 실시 형태에 따른 반도체 장치(100)에서는, 종단 영역(100a) 내의 소스 전극(7)이 플로팅으로 되는 일은 없다. 따라서, 종단 영역(100a)이라도, 소스 전극(7)-드레인 전극(1) 간의 내압이 유지된다.
또한, 종단 영역(100a)으로부터 연장된 소스 전극(7)의 적어도 일부(도 3의 실선으로 나타낸 부분)가 소스 전극(9)과 접속되어 있으면 된다. 소스 전극(7)의 다른 부분(도 3의 이점쇄선으로 나타낸 부분)은, 그 상부에 절연막(13)이 형성됨으로써, 소스 전극(9)과는 절연되어 있다.
또한, 도트 형상의 소스 전극(7)의 배치에 특별히 제한은 없고, 예를 들면 복수의 소스 전극(7)이 매트릭스 형상으로 배치되어도 된다. 그러나, 도 3에 도시한 바와 같이, 번갈아(지그재그 형상으로) 소스 전극(7)이 배치되는 것이 바람직하다. 예를 들면, 어떤 열에 있어서의 소스 전극(71)은, 인접하는 열에 있어서의 소스 전극(72)의 바로 옆이 아니라, 어긋나서 배치되는 것이 바람직하다. 즉, 활성 영역(100b)에 있어서, y축 방향을 따른 어떤 열에 있어서의 소스 전극(7)은, 인접하는 열에 있어서의 소스 전극(7)에 대하여, y축 방향으로 오프셋되어 있다. 또한, 활성 영역(100b)에 있어서, 소스 전극(7)은, 소정의 피치로 y축 방향으로 형성되고, 소스 전극(7)의 y축 방향의 오프셋량(거리)은 그 피치의 약 1/2이다.
도 3에 있어서 전류가 흐르는 것은, 활성 영역(100b)에 있어서의 절연막(12)이 형성되어 있지 않은 부분의, 특히 소스 전극(7) 부근의 영역이다. 도 3과 같이, 소스 전극(7)을 매트릭스 형상이 아니라 번갈아 배치함으로써, 소스 전극(7)으로부터 먼 영역을 저감시킬 수 있다. 그 결과, 보다 큰 전류를 흘릴 수 있다.
다음에, 반도체 장치(100)의 동작을 설명한다. 반도체 장치(100)의 사용 시에는, 반도체 장치(100)의 드레인 전극(1)과, 전원 단자(도시 생략) 사이에 부하가 접속된다. 전원 단자에는 예를 들면 100V의 직류 전압이 공급된다. 소스 전극(7, 9)은 접지된다. 게이트 전극(6, 8)에는 제어 전압이 공급된다. 제어 신호는 하이(예를 들면 10V) 또는 로우(예를 들면 0V)로 설정된다.
제어 전압이 로우인 경우, 도 2에 도시한 p형 반도체층(4)에 채널은 형성되지 않는다. 따라서, 반도체 장치(100)는 오프된다. 결과적으로, 반도체 장치(100) 및 부하에 전류는 흐르지 않는다.
제어 전압이 하이인 경우, 도 2에 도시한 p형 반도체층(4)의 게이트 전극(6) 부근의 영역(게이트 절연막(11)과의 계면)에 n형의 채널이 형성된다. 이에 의해, 활성 영역(100b)에 있어서의 소스 전극(9)으로부터, n+형 반도체층(5), p형 반도체층(4)에 형성된 n채널, n형 에피택셜층(3) 및 n+형 반도체 기판(2)을 통하여, 드레인 전극(1)으로 전자가 이동한다. 이와 같이, 제어 전압이 하이인 경우에 반도체 장치(100)는 온되고, 반도체 장치(100) 및 부하에 전류가 흐른다.
이때, 반도체 장치(100)에 있어서 전류가 흐르는 것은, 도 3에 도시한 활성 영역(100b) 중, 절연막(12)이 형성되어 있지 않은 부분이다. 같은 말을 반복하게 되지만, 소스 전극(7)을 도트 형상으로 형성하기 때문에, 절연막(12)이 형성되는 영역을 작게 할 수 있고, 부하에 큰 전류를 흘릴 수 있다. 또한, 종단 영역(100a) 및 활성 영역(100b)에 있어서의 모든 트렌치 TR2 내의 소스 전극(7)은 접지 전위로 된다. 바꾸어 말하면, 종단 영역(100a)의 소스 전극(7)도, 활성 영역(100b)의 소스 전극(7)도 플로팅으로 되는 일은 없다. 따라서, 소스 전극(7)-드레인 전극(1) 간의 내압을 높게 유지할 수 있다.
다음에, 반도체 장치(100)의 제조 방법의 일례를 간단하게 설명한다. 먼저, n+형 반도체 기판(2) 상에 n형 에피택셜층(3)으로 되는 n형 에피택셜층과, p형 반도체층(4)으로 되는 p형 반도체층을 순서대로 퇴적시킨다. 또한, 활성 영역(100b)에 퇴적된 p형 반도체층 상에, n+형 반도체층(5)으로 되는 n+형 반도체층(5)을 퇴적시킨다.
그리고, 퇴적된 p형 반도체층 및 n형 에피택셜층(활성 영역(100b)에서는, n+형 반도체층도)을 관통하는 트렌치 TR2를 형성한다. 계속해서, 트렌치 TR2의 내측 표면을 산화시킨다. 이에 의해, 절연막(12)이 형성된다. 또한, 절연막(12)의 내측에 소스 전극(7)을 매립한다.
또한, 퇴적된 p형 반도체층 및 n형 에피택셜층(활성 영역(100b)에서는, n+형 반도체층도)을 관통하는 트렌치 TR1을 형성한다. 계속해서, 트렌치 TR1의 내측 표면을 산화시킨다. 이에 의해, 절연막(11)이 형성된다. 또한, 절연막(11)의 내측에 게이트 전극(6)을 매립한다.
그 후, 전체면에 절연막(13, 15)으로 되는 절연막을 퇴적시킨다. 그리고, 종단 영역(100a)에 있어서의 게이트 전극(6) 상에 퇴적된 절연막과, 활성 영역(100b)에 있어서의 소스 전극(7) 상에 퇴적된 절연막을 선택적으로 제거한다. 이에 의해, 게이트 전극(6)을 게이트 전극(8)에 접속하기 위한 콘택트 홀, 및 소스 전극(7)을 소스 전극(9)에 접속하기 위한 콘택트 홀이 형성된다.
계속해서, 종단 영역(100a)의 전체면에, 층간 절연막(14)으로 되는 절연막을 퇴적시킨다. 그리고, 게이트 전극(6) 상의 절연막을 선택적으로 제거한다. 이상에 의해, n형 에피택셜층(3), p형 반도체층(4), n+형 반도체층(5), 게이트 전극(6), 소스 전극(7) 및 절연막(11 내지 15)이 형성된다.
그 후, 게이트 전극(8) 및 소스 전극(9)으로 되는 금속 재료를 전체면에 퇴적시킨다. 그리고, 종단 영역(100a)과 활성 영역(100b) 사이에 퇴적된 금속 재료를 제거한다. 이에 의해, 종단 영역(100a)에는, 트렌치 TR1 내의 게이트 전극(6)과 접속되는 게이트 전극(8)이 형성된다. 한편, 활성 영역(100b)에는, 트렌치 TR2 내의 소스 전극(7)과 접속되는 소스 전극(9)이 형성된다.
이상과 같이 하여, 반도체 장치(100)가 제조된다. 또한, 각 공정은 기지의 기술을 사용하여 행할 수 있다. 예를 들면, 트렌치 TR1, TR2 내에 절연막을 형성하기 위해서는, 열산화법을 사용해도 된다. 또한, 특정한 위치에 트렌치 TR1, TR2를 형성하거나, 막을 선택적으로 제거하기 위해서는, 리소그래피 기술 및 에칭 기술을 사용해도 된다. 또한, 반도체층의 퇴적에는, CVD(Chemical Vapor Deposition)법을 사용해도 된다.
이와 같이, 제1 실시 형태에서는, 활성 영역(100b)에 있어서 소스 전극(7)을 도트 형상으로 형성한다. 이에 의해, 흘릴 수 있는 전류를 크게 할 수 있고, 온 저항을 작게 할 수 있다. 또한, 활성 영역(100b)의 상방에 소스 전극(9)을 형성하고, 종단 영역(100a) 및 활성 영역(100b)에 있어서의 트렌치 TR2 내의 모든 소스 전극(7)의 전위를, 소스 전극(9)과 동일 전위로 한다. 따라서, 반도체 장치(100)에 있어서의, 소스 전극(7)-드레인 전극(1) 간의 내압을 높게 유지할 수 있다.
(제2 실시 형태)
도 4는 제2 실시 형태에 따른 반도체 장치(101)의 평면도이다. 이하, 도 3과의 상위점을 중심으로 설명한다. 반도체 장치(101)에서는, 그 외주에도 트렌치 TR2가 형성된다. 트렌치 TR2의 내측에는 절연막(12)이 형성된다. 그리고, 절연막(12)의 내측에, 소스 전극(7)이 매립되어 있다. 즉, 소스 전극(7)이 반도체 장치(101)의 외주에 형성된다.
이와 같이 함으로써, 활성 영역(100b)은 트렌치 TR2에 의해 완전히 분리된다. 따라서, 내압 설계가 보다 용이해진다.
(제3 실시 형태)
도 5는 제3 실시 형태에 따른 반도체 장치(102)의 평면도이다. 이하, 도 4와의 상위점을 중심으로 설명한다. 반도체 장치(102)에서는, 종단 영역(100a)에 있어서의 스트라이프 형상의 소스 전극(7)이 외주의 소스 전극(7)에 접속된다.
이와 같이 함으로써, 제2 실시 형태와 마찬가지로, 내압 설계가 보다 용이해진다. 또한, 스트라이프 형상의 소스 전극(7)이, 외주의 소스 전극(7)에 접속되기 때문에, 외주의 소스 전극(7)과, 상방의 소스 전극(9)을 직접 접속시키지 않아도 되게 되어, 소스 전극(9)의 레이아웃 자유도가 높아진다.
또한, 각 실시 형태에서는, 제1 도전형을 n형, 제2 도전형을 p형으로 하는 예를 나타냈지만, 제1 도전형을 p형, 제2 도전형을 n형으로 해도 되고, 또한, 각 반도체층은, 반도체 기판에 이온 주입하여 형성된 것이어도 되고, 반도체막을 퇴적하여 형성된 것이어도 된다.
본 발명의 몇 가지의 실시 형태를 설명하였지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구의 범위에 기재된 발명과 그 균등 범위에 포함된다.
Claims (20)
- 제1 영역과 제2 영역을 포함하는 반도체 장치로서,
제1 전극과,
상기 제1 전극 상에 형성된 제1 도전형의 제1 반도체층과,
상기 제1 반도체층 상에 형성된 제2 도전형의 제2 반도체층과,
상기 제2 영역에 있어서의 상기 제2 반도체층 상에 형성된 제1 도전형의 제3 반도체층과,
상기 제1 영역에 있어서의 상기 제2 반도체층 및 상기 제1 반도체층, 및 상기 제2 영역에 있어서의 상기 제3 반도체층, 상기 제2 반도체층 및 상기 제1 반도체층에, 제1 절연막을 개재하여 대향하고, 상기 제1 영역 및 상기 제2 영역에 걸치는 복수의 제2 전극과,
상기 제1 영역에 있어서의 상기 제2 반도체층 및 상기 제1 반도체층, 및 상기 제2 영역에 있어서의 상기 제3 반도체층, 상기 제2 반도체층 및 상기 제1 반도체층에, 제2 절연막을 개재하여 대향하고, 일부가 상기 제1 영역으로부터 상기 제2 영역에 걸쳐 있으며, 다른 일부는 상기 제2 영역에 있어서 서로 이격되어 형성된 복수의 제3 전극과,
상기 제1 영역에 있어서의 상기 제2 반도체층 상 및 상기 제3 전극 상에 형성된 제3 절연막과,
상기 제1 영역에 있어서의 상기 제3 절연막 상 및 상기 복수의 제2 전극 상에 형성된 제4 전극과,
상기 제2 영역에 있어서의 상기 제2 전극 상에 형성된 제4 절연막과,
상기 제2 영역에 있어서의, 상기 제3 반도체층 상, 상기 제4 절연막 상 및 상기 복수의 제3 전극 상에 형성된 제5 전극을 구비하는, 반도체 장치. - 제1항에 있어서,
상기 제2 전극은, 상기 제1 영역 및 상기 제2 영역에 걸쳐, 스트라이프 형상으로 형성되는, 반도체 장치. - 제1항에 있어서,
상기 제3 전극은, 상기 제1 영역에 있어서, 스트라이프 형상으로 형성되는, 반도체 장치. - 제1항에 있어서,
상기 제3 전극은, 상기 제2 영역에 있어서, 도트 형상으로 형성되는, 반도체 장치. - 제4항에 있어서,
상기 제3 전극은, 상기 제1 영역에 있어서, 한 방향으로 연장되며, 스트라이프 형상으로 형성되고,
상기 제1 영역에 있어서의 연장된 상기 각 제3 전극의 상에, 상기 제3 전극이 서로 이격되어 상기 한 방향으로 형성되는, 반도체 장치. - 제5항에 있어서,
상기 제2 영역에 있어서, 상기 한 방향을 따른 어떤 열에 있어서의 상기 제3 전극은, 인접하는 열에 있어서의 상기 제3 전극에 대하여, 상기 한 방향으로 오프셋되어 있는, 반도체 장치. - 제6항에 있어서,
상기 제2 영역에 있어서, 상기 제3 전극은, 소정의 피치로 상기 한 방향으로 형성되고,
상기 제3 전극의 상기 한 방향의 오프셋량은, 상기 피치의 1/2인, 반도체 장치. - 제4항에 있어서,
상기 제5 전극측으로부터 보아, 상기 제2 절연막은, 도트 형상으로 형성되는 상기 각 제3 전극을 둘러싸고,
상기 제2 영역에 있어서, 하나의 상기 제3 전극을 둘러싸는 상기 제2 절연막은, 다른 상기 제3 전극을 둘러싸는 상기 제2 절연막과는 이격되어 형성되어 있는, 반도체 장치. - 제1항에 있어서,
상기 제1 영역에 있어서의 상기 제3 전극의 전위는, 상기 제2 영역에 있어서의 상기 제3 전극의 전위와 동일한, 반도체 장치. - 제1항에 있어서,
상기 제3 전극 중 하나가, 반도체 장치의 외주에 형성되는, 반도체 장치. - 제10항에 있어서,
상기 제1 영역으로부터 상기 제2 영역에 걸치는 상기 제3 전극은, 상기 반도체 장치의 외주에 형성되는 상기 제3 전극과 접속되는, 반도체 장치. - 제1항에 있어서,
상기 제2 절연막은, 상기 제1 절연막보다 두꺼운, 반도체 장치. - 제1항에 있어서,
상기 제1 영역에 있어서, 상기 제2 전극과 상기 제3 전극은 교대로 형성되어 있는, 반도체 장치. - 제1항에 있어서,
상기 제2 반도체층을 관통하여, 상기 제1 반도체층에 도달하는 복수의 제1 트렌치의 내측에, 상기 제1 절연막이 형성되고,
상기 제1 절연막을 개재하여, 상기 제1 트렌치 내에 상기 제2 전극이 매립되고,
상기 제2 반도체층을 관통하여, 상기 제1 반도체층에 도달하는 복수의 제2 트렌치의 내측에, 상기 제2 절연막이 형성되고,
상기 제2 절연막을 개재하여, 상기 제2 트렌치 내에 상기 제3 전극이 매립되어 있는, 반도체 장치. - 제1항에 있어서,
상기 제3 전극은, 상기 제2 전극보다 깊게 형성되어 있는, 반도체 장치. - 제1항에 있어서,
상기 제1 전극 상에 형성된 제1 도전형의 반도체 기판을 구비하고,
상기 제1 반도체층은, 상기 반도체 기판 상에 형성되어 있는, 반도체 장치. - 제1항에 있어서,
상기 각 제2 전극은, 상기 제4 전극에 의해 서로 접속되어 있는, 반도체 장치. - 제1항에 있어서,
상기 각 제3 전극은, 상기 제5 전극에 의해 서로 접속되어 있는, 반도체 장치. - 제1항에 있어서,
상기 제3 반도체층의 일부에 형성되며, 상기 제2 반도체층에 도달하는 제2 도전형의 제4 반도체 영역을 구비하고,
상기 제5 전극은, 상기 제4 반도체 영역을 개재하여, 상기 제2 반도체층과 콘택트하고 있는, 반도체 장치. - 제19항에 있어서,
상기 제4 반도체 영역은, 상기 제2 절연막에 접하고 있는, 반도체 장치.
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