JP2015056444A - 不揮発性記憶装置およびその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 59
- 238000005530 etching Methods 0.000 claims description 52
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 36
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 36
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 8
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 91
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 229910052814 silicon oxide Inorganic materials 0.000 description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 10
- 239000000758 substrate Substances 0.000 description 8
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000011534 incubation Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- KIZQNNOULOCVDM-UHFFFAOYSA-M 2-hydroxyethyl(trimethyl)azanium;hydroxide Chemical compound [OH-].C[N+](C)(C)CCO KIZQNNOULOCVDM-UHFFFAOYSA-M 0.000 description 1
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- OEYIOHPDSNJKLS-UHFFFAOYSA-N choline Chemical compound C[N+](C)(C)CCO OEYIOHPDSNJKLS-UHFFFAOYSA-N 0.000 description 1
- 229960001231 choline Drugs 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
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- Engineering & Computer Science (AREA)
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Abstract
【課題】実施形態は、メモリホールの閉塞を防ぎ、製造歩留りを向上させることが可能な不揮発性記憶装置およびその製造方法を提供する。【解決手段】実施形態に係る不揮発性記憶装置は、第１の層と、前記第１の層上に設けられた第２の層と、前記第２の層上に積層された複数の導電膜を含む積層体と、前記積層体と前記第２の層を貫通し前記第１の層に至る半導体ピラーと、を備える。前記半導体ピラーは、その延在方向に沿って設けられた半導体膜と、前記半導体膜の周りを覆うメモリ膜と、を含み、前記メモリ膜は、前記積層体と前記半導体膜との間に設けられた第１の部分と、前記第２の層と前記半導体膜との間に設けられた第２の部分と、を有する。前記延在方向に垂直な平面内における前記第２の部分の外周は、前記積層体の前記第２の層側における前記第１の部分の外周よりも広い。【選択図】図２
Description
実施形態は、不揮発性記憶装置およびその製造方法に関する。
メモリセルを３次元配置したメモリセルアレイを備える不揮発性記憶装置の開発が進められている。例えば、シリコン基板上に積層された複数のワード線と、それを貫通したメモリセルストリングと、を有する構造がある。この構造を備えた不揮発性記憶装置の製造過程では、複数のワード線を貫通したメモリホールの内壁にメモリ膜を形成し、さらに、メモリ膜の上に半導体膜を堆積させる。これにより、シリコン基板に垂直な方向に延在する複数のメモリセルストリングを形成することができる。しかしながら、メモリセルの微細化が進むにつれてメモリホールのサイズは縮小し、メモリ膜の形成過程においてメモリホールが閉塞してしまうことがある。これにより、メモリホールの内部に半導体膜を堆積することができず、メモリセルストリングが機能しないことがある。
実施形態は、メモリホールの閉塞を防ぎ、製造歩留りを向上させることが可能な不揮発性記憶装置およびその製造方法を提供する。
実施形態に係る不揮発性記憶装置は、第１の層と、前記第１の層上に設けられた第２の層と、前記第２の層上に積層された複数の導電膜を含む積層体と、前記積層体と前記第２の層を貫通し前記第１の層に至る半導体ピラーと、を備える。前記半導体ピラーは、その延在方向に沿って設けられた半導体膜と、前記半導体膜の周りを覆うメモリ膜と、を含み、前記メモリ膜は、前記積層体と前記半導体膜との間に設けられた第１の部分と、前記第２の層と前記半導体膜との間に設けられた第２の部分と、を有する。前記延在方向に垂直な平面内における前記第２の部分の外周は、前記積層体の前記第２の層側における前記第１の部分の外周よりも広い。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
［第１実施形態］
図１は、第１実施形態に係る不揮発性記憶装置１００を模式的に表す斜視図である。実施形態に係る不揮発性記憶装置１００は、所謂ＮＡＮＤ型フラッシュメモリであり、３次元配置されたメモリセルアレイ１を有する。
図１は、メモリセルアレイ１の一部を表す斜視図であり、その構造を理解し易くするために、絶縁膜の表示を省略している。すなわち、メモリセルアレイ１の各要素は、絶縁膜（図２参照）により相互に絶縁されている。
図１は、第１実施形態に係る不揮発性記憶装置１００を模式的に表す斜視図である。実施形態に係る不揮発性記憶装置１００は、所謂ＮＡＮＤ型フラッシュメモリであり、３次元配置されたメモリセルアレイ１を有する。
図１は、メモリセルアレイ１の一部を表す斜視図であり、その構造を理解し易くするために、絶縁膜の表示を省略している。すなわち、メモリセルアレイ１の各要素は、絶縁膜（図２参照）により相互に絶縁されている。
図１に表すように、不揮発性記憶装置は、下地層１０の上に設けられたメモリセルアレイ１を有する。
下地層１０は、例えば、基板１１と、基板１１の上に設けられた層間絶縁膜１３を含む。基板１１は、例えば、シリコンウェーハであり、その上面１１ａには、メモリセルアレイ１を制御する回路が設けられる。基板１１の上には、層間絶縁膜１３が設けられる。そして、メモリセルアレイ１は、層間絶縁膜１３の上に設けられる。
下地層１０は、例えば、基板１１と、基板１１の上に設けられた層間絶縁膜１３を含む。基板１１は、例えば、シリコンウェーハであり、その上面１１ａには、メモリセルアレイ１を制御する回路が設けられる。基板１１の上には、層間絶縁膜１３が設けられる。そして、メモリセルアレイ１は、層間絶縁膜１３の上に設けられる。
メモリセルアレイ１は、層間絶縁膜１３の上に設けられた、第１の層（以下、バックゲート層１５）と、バックゲート層１５の上に設けられた積層体２０と、積層体２０の上に設けられた選択ゲート２７と、選択ゲート２７の上に設けられた配線層５０と、を含む。積層体２０は、複数の導電膜（以下、ワード線２１）を含み、配線層５０は、ビット線５１と、ソース線５３と、を含む。
以下の説明では、基板１１の上面１１ａに対して垂直な方向をＺ方向とし、Ｚ方向と直交する２方向のうちの１つをＸ方向、他の１つをＹ方向とする。また、Ｚ方向を上方、その反対を下方と表現する場合がある。
図１に表すように、メモリセルアレイ１は、複数の積層体２０を含む。複数の積層体２０は、Ｘ方向に並設される。積層体２０に含まれる複数のワード線２１のそれぞれは、Ｙ方向に延在するストライプ状に設けられＺ方向に積層される。
選択ゲート２７は、Ｘ方向に並設された積層体２０のそれぞれの上に設けられ、Ｙ方向に延在する。さらに、積層体２０および選択ゲート２７をＺ方向に貫通する半導体ピラー３０が設けられる。
Ｘ方向において隣り合う２つの積層体２０のそれぞれを貫通する２つの半導体ピラー３０は、連結部６０により電気的に接続される。また、２つの半導体ピラー３０の上端は、プラグ５５を介してビット線５１およびソース線５３にそれぞれ電気的に接続される。すなわち、ビット線５１とソース線５３との間に設けられるメモリセルストリング９０は、２つの半導体ピラー３０と、それらを連結する連結部６０と、を含む。
半導体ピラー３０および連結部６０は、その外面にメモリ膜４０を含む（図２参照）。半導体ピラー３０と、ワード線２１と、の間に設けられるメモリ膜４０は、電荷蓄積膜として機能する。すなわち、ワード線２１のそれぞれと、半導体ピラー３０と、の間には、メモリセルＭＣが形成される。また、選択ゲート２７と、半導体ピラー３０と、の間には、選択トランジスタが形成される。そして、メモリ膜４０は、選択トランジスタのゲート絶縁膜として機能する。連結部６０に設けられるメモリ膜４０は、バックゲートトランジスタのゲート絶縁膜として機能する。
図２は、第１実施形態に係る不揮発性記憶装置１００を詳細に表す模式断面図である。
図２に表すように、不揮発性記憶装置１００は、第１の層であるバックゲート層１５と、バックゲート層１５の上に設けられた第２の層（以下、エッチングストップ層２３）と、エッチングストップ層２３の上に並設された複数の積層体２０と、を備える。
図２に表すように、不揮発性記憶装置１００は、第１の層であるバックゲート層１５と、バックゲート層１５の上に設けられた第２の層（以下、エッチングストップ層２３）と、エッチングストップ層２３の上に並設された複数の積層体２０と、を備える。
積層体２０は、エッチングストップ層２３の上に積層された複数のワード線２１と、複数のワード線２１のうちの隣り合う２つのワード線２１の間に設けられた第１の絶縁膜（以下、絶縁膜２５）と、を含む。
例えば、ワード線２１は、多結晶シリコン（ポリシリコン）膜であり、絶縁膜２５は、シリコン酸化膜である。図２に表すように、ワード線２１、および、その上に設けられる選択ゲート２７をそれぞれ電気的に絶縁する膜が全て同じ材料（例えば、シリコン酸化膜）であれば、各構成要素は、１つの絶縁膜により相互に絶縁されると言える。すなわち、各構成要素は、絶縁膜８０を介して相互に電気的に絶縁される。そして、絶縁膜８０は、絶縁膜２５を含む。一方、エッチングストップ層２３は、例えば、酸化アルミニウムおよび酸化タンタルの少なくともいずれか１つを含む。
さらに、不揮発性記憶装置１００は、複数の積層体２０のそれぞれと、エッチングストップ層２３と、を貫通し、バックゲート層１５に至る複数の半導体ピラー３０と、連結部６０と、を備える。連結部６０は、バックゲート層１５の中に設けられ、複数の積層体２０のうちの隣り合う２つの積層体２０をそれぞれ貫通する２つの半導体ピラー３０を電気的に連結する。
図２に表すように、複数の半導体ピラー３０のそれぞれは、その延在方向（−Ｚ方向）に沿って設けられた半導体膜３５と、半導体膜３５の周りを覆うメモリ膜４０と、を含む。そして、メモリ膜４０は、前記複数の積層体２０のそれぞれと、半導体膜３５と、の間に設けられた第１の部分４０ａと、エッチングストップ層２３と、半導体膜３５と、の間に設けられた第２の部分４０ｂと、を有する。そして、−Ｚ方向に垂直な平面における第２の部分４０ｂの外周Ｌ２は、積層体２０のエッチングストップ層２３の側における第１の部分４０ａの外周Ｌ１よりも広い。すなわち、半導体膜３５の延在方向に垂直な面内における第１の部分４０ａの外周Ｌ１は、少なくとも積層体２０のエッチングストップ層２３に近接する部分において、第２の部分４０ｂの外周Ｌ２よりも狭い。また、−Ｚ方向に垂直な平面内における第２の部分４０ｂの厚さは、同方向に垂直な平面内における第１の部分４０ａの厚さよりも厚い。
また、メモリ膜４０は、積層体２０およびエッチングストップ層２３に接する第１のシリコン窒化膜（以下、シリコン窒化膜４１）を含む。そして、第２の部分における−Ｚ方向に垂直な平面内のシリコン窒化膜４１ｂの厚さは、前記第１の部分における同方向に垂直な平面内のシリコン窒化膜４１ａの厚さよりも厚い。
メモリ膜４０は、シリコン窒化膜４１から半導体膜３５に向かう方向に、第１のシリコン酸化膜（以下、シリコン酸化膜４３）と、第２のシリコン窒化膜（以下、シリコン窒化膜４５）と、第２のシリコン酸化膜（以下、シリコン酸化膜４７）と、を順に積層した構造を有し、シリコン酸化膜４７は、半導体膜３５に接する。
また、連結部６０は、メモリ膜４０の一部と、半導体膜３５の一部と、を含む。すなわち、メモリ膜４０は、半導体膜３５の一部と、バックゲート層１５との間に設けられる。
次に、図３〜図６を参照して、第１実施形態に係る不揮発性記憶装置１００の製造方法を説明する。図３(ａ)〜図６は、第１実施形態に係る不揮発性記憶装置１００の製造過程を表す模式断面図である。
図３(ａ)に表すように、バックゲート層１５の上に、レジスト９４を形成する。バックゲート層１５は、例えば、ホウ素等の不純物をドープしたポリシリコン層である。レジスト９４は、パターニングされ、選択的に形成された開口９４ａを有する。
次に、レジスト９４をマスクにして、バックゲート層１５を選択的にドライエッチングする。これにより、図３（ｂ）に示すように、バックゲート層１５の上部に凹部８１が形成される。
次に、図３（ｃ）に示すように、凹部８１に犠牲膜８２を埋め込む。犠牲膜８２は、例えば、シリコン窒化膜、ノンドープのポリシリコン膜などである。続いて、犠牲膜８２を全面エッチングバックして、図３（ｄ）に示すように、凹部８１と凹部８１との間のバックゲート層１５を露出させる。
次に、図４（ａ）に示すように、バックゲート層１５の上にエッチングストップ層２３を形成し、その上に、複数の導電膜１２１と、複数の絶縁膜２５と、を交互に形成する。同図に表すように、絶縁膜２５は、Ｚ方向に隣り合う２つの導電膜１２１の間に介在する。また、最上部の導電膜１２１の上には、絶縁膜２５が形成される。
次に、フォトリソグラフィとエッチングにより、複数の導電膜１２１および絶縁膜２５を分断し、エッチングストップ層２３に達する溝６１ａを形成する。これにより、導電膜１２１は、複数のワード線２１に分離され、積層体２０が形成される。
エッチングストップ層２３には、導電膜１２１および絶縁膜２５のエッチング条件ではエッチングされない材料、または、そのエッチング速度が導電膜１２１および絶縁膜２５よりも遅い材料を用いる。これにより、溝６１ａがバックゲート層１５に達することを回避することが可能となり、溝６１ａのエッチングが容易になる。
エッチングストップ層２３には、導電膜１２１および絶縁膜２５のエッチング条件ではエッチングされない材料、または、そのエッチング速度が導電膜１２１および絶縁膜２５よりも遅い材料を用いる。これにより、溝６１ａがバックゲート層１５に達することを回避することが可能となり、溝６１ａのエッチングが容易になる。
次に、絶縁膜６１を形成し、溝６１ａを埋め込む。続いて、絶縁膜６１を全面エッチバックし、図４（ｂ）に示すように、絶縁膜２５を露出させ、溝６１ａを埋め込んだ部分を残す。続いて、図４（ｃ）に示すように、絶縁膜２５上に、絶縁膜６３を形成する。さらに、絶縁膜６３上に、選択ゲート２７となる導電膜１２７および絶縁膜６５を形成する。
次に、図５（ａ）に示すように、導電膜１２７、積層体２０およびエッチングストップ層２３を貫通し、バックゲート層１５に至るメモリホール７０を形成する。メモリホール７０の下端は、犠牲膜８２に達し、その底部に犠牲膜８２が露出する。
メモリホール７０は、例えば、図示しないエッチングマスクを絶縁膜６５の上に形成し、ＲＩＥ（Reactive Ion Etching）法を用いて導電膜１２７、積層体２０およびエッチングストップ層２３をエッチングすることにより形成することができる。
さらに、メモリホール７０のエッチングストップ層２３を貫通した部分の内壁を広げるように、エッチングストップ層を選択的にエッチングする。
例えば、エッチングストップ層２３を酸化アルミニウム（Ａｌ２Ｏ３）とし、絶縁膜２５、６３、６５をシリコン酸化膜とし、ワード線２１および導電膜１２７をポリシリコン膜とした場合、ＮＣ２を用いることによりエッチングストップ層２３を選択的にエッチングすることができる。すなわち、ＮＣ２処理では、シリコン酸化膜およびｐ形ポリシリコンのエッチング速度よりも酸化アルミニウムのエッチング速度の方が速い。ここで、ＮＣ２は、コリン（２−ヒドロキシエチルトリメチルアンモニウムヒドロキシド）と、過酸化水素と、水と、を混合した溶液である。
例えば、エッチングストップ層２３を酸化アルミニウム（Ａｌ２Ｏ３）とし、絶縁膜２５、６３、６５をシリコン酸化膜とし、ワード線２１および導電膜１２７をポリシリコン膜とした場合、ＮＣ２を用いることによりエッチングストップ層２３を選択的にエッチングすることができる。すなわち、ＮＣ２処理では、シリコン酸化膜およびｐ形ポリシリコンのエッチング速度よりも酸化アルミニウムのエッチング速度の方が速い。ここで、ＮＣ２は、コリン（２−ヒドロキシエチルトリメチルアンモニウムヒドロキシド）と、過酸化水素と、水と、を混合した溶液である。
また、エッチングストップ層２３を選択的にエッチングする前に、メモリホール７０の内壁に露出した複数のワード線２１および導電膜１２７のそれぞれの端部を酸化し、シリコン酸化膜を形成しておくことが好ましい。これにより、エッチングストップ層２３と、積層体２０および導電膜１２７と、の間のエッチングの選択比を大きくすることができる。
また、メモリホール７０の内壁に露出したポリシリコン膜の端部を酸化した後、水酸化カリウム（ＫＯＨ）を含むエッチング液を用いて処理を行うことにより、エッチングストップ層２３を選択的にエッチングすることもできる。
次に、バックゲート層１５に埋め込まれた犠牲膜８２を、メモリホール７０を介して選択的にエッチングする。例えば、犠牲膜８２がノンドープのポリシリコン膜である場合、ＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液を用いてウェットエッチングすることができる。あるいは、犠牲膜８２がシリコン窒化膜である場合、リン酸（Ｈ３ＰＯ４）溶液を用いてウェットエッチングすることができる。この場合、犠牲膜のエッチング速度は、温度条件により調整することが可能である。
これにより、図５（ｂ）に示すように、犠牲膜８２は選択的に除去され、バックゲート層１５に凹部８１が再生される。そして、１つの凹部８１を介して、２つのメモリホール７０が連通した構造を形成することができる。
次に、図６に表すように、メモリホール７０の内壁および凹部８１の内面に、メモリ膜４０を形成し、その上に、半導体膜３５を形成する。
メモリ膜４０は、例えば、メモリホール７０の内壁、および、凹部８１の内面上に形成されたシリコン窒化膜４１と、シリコン窒化膜４１の上に形成されたシリコン酸化膜４３と、シリコン酸化膜４３の上に形成されたシリコン窒化膜４５と、シリコン窒化膜４５の上に形成されたシリコン酸化膜４７と、を含む。
半導体膜３５は、例えば、シリコン酸化膜４７の上に形成されたポリシリコン膜である。半導体膜３５は、メモリホール７０の内部、および、凹部８１の内部を完全に埋め込んでも良いし、中心に空隙を残した中空構造でも良い。
続いて、導電膜１２７を複数の選択ゲート２７に分割し、その上に配線層５０を形成する。これにより、下地層１０の上にメモリセルアレイ１を完成させることができる。
図７は、第１実施形態に係る製造過程における成膜特性を表す模式図である。横軸は、成膜時間であり、縦軸は、膜厚を表わしている。同図中のグラフＡは、例えば、酸化アルミニウム上に形成されるシリコン窒化膜の成膜特性を表わし、グラフＢは、シリコン酸化膜上に形成されるシリコン窒化膜の成膜特性を表わしている。
グラフＡに示す例では、シリコン窒化膜は、時間ｔ０から一定の速度で形成される。これに対して、グラフＢに示す例では、時間ｔ０からｔ１の間は、シリコン窒化膜は形成されず、ｔ１から一定の速度で形成される。これは、所謂、インキュベーションタイムを表わしており、例えば、ｔ０からｔ１の間においてシリコン酸化膜の表面が窒化された後、シリコン窒化膜の成長が開始されることを表わしている。
図７に示すｔ０は、酸化アルミニウム上におけるシリコン窒化膜の形成が開始する時間を表わしている。すなわち、酸化アルミニウム上にシリコン窒化膜を形成する場合にもインキュベーションタイムは存在するが、その時間は、シリコン酸化膜上に形成する場合に比べて短い。
この結果、シリコン酸化膜と、酸化アルミニウムと、が混在する表面にシリコン窒化膜を形成する場合、酸化アルミニウム上に形成されるシリコン窒化膜は、シリコン酸化膜上に形成されるシリコン窒化膜よりもΔＤだけ厚くなる。
また、ポリシリコン上にシリコン窒化膜を形成する場合も、同じようにインキュベーションタイムが発生し、その膜厚は、酸化アルミニウム上に形成したシリコン窒化膜よりも薄くなる。すなわち、多くの場合、ポリシリコンの表面には薄いシリコン酸化膜が形成されており、シリコン酸化膜上にシリコン窒化膜を形成する場合と同程度のインキュベーションタイムが必要となるからである。
図８は、比較例に係る不揮発性記憶装置２００を表す模式断面図である。この例においても、バックゲート層１５の上にエッチングストップ層２３が形成され、エッチングストップ層２３の上に積層体２０と、選択ゲート２７が形成されている。そして、選択ゲート２７、積層体２０およびエッチングストップ層２３を貫通するメモリホール７０と、バックゲート層１５の内部に凹部８１と、が形成される。
この例では、メモリホール７０のエッチングストップ層２３を貫通する部分７０ｂは、拡張されておらず、Ｘ方向におけるその幅は、積層体２０を貫通する部分７０ａのＸ方向の幅と同じである。
図７に示す成膜特性によれば、エッチングストップ層２３を貫通する部分７０ｂの内壁に形成されたシリコン窒化膜４１は、他の部分よりも厚く形成される。したがって、シリコン窒化膜４１を形成した後において、メモリホール７０のエッチングストップ層２３を貫通する部分７０ｂにおける内部空間の幅は、他の部分よりも狭くなる。そして、この例では、シリコン酸化膜４３、シリコン窒化膜４５およびシリコン酸化膜４７を順に形成する過程において、エッチングストップ層２３を貫通する部分７０ｂのメモリホール７０が閉塞し、凹部８１の内部に半導体膜３５が形成されない。すなわち、２つの半導体ピラー３０ａと３０ｂとを電気的に接続する部分が連結部６０に形成されず、結果として、メモリセルストリング９０（図１参照）が動作しない。
これに対し、本実施形態では、メモリホール７０のエッチングストップ層２３を貫通する部分７０ｂが拡張される。したがって、図６に表わすように、エッチングストップ層２３の上にシリコン窒化膜が厚く形成されたとしても、エッチングストップ層を貫通する部分７０ｂにおける内部空間の幅が他の部分よりも狭くなることを回避することができる。結果として、メモリホール７０の閉塞を回避し、不揮発性記憶装置１００の製造歩留りを向上させることができる。
図９は、別の比較例に係る不揮発性記憶装置を表す模式断面図である。例えば、図２に示すメモリホール７０のように、そのＸ方向における幅が一定となるように形成することは難しい。多くの場合、図９(ａ)に表すメモリホール７５のように、積層体２０の下面２０ａにおける幅Ｗ２は、上面２０ｂにおける幅Ｗ１よりも狭くなる。このため、メモリホール７５では、メモリ膜４０は、積層体２０のエッチングストップ層２３に向き合う下面２０ａにおける外周が、上面２０ｂにおける外周はよりも狭くなるように形成される。このため、積層体２０の下のエッチングストップ層２３を貫通する部分７５ｂにおいて、メモリホール７５の閉塞が起こり易くなる。
そこで、メモリホール７５においても、図９（ｂ）に表すように、エッチングストップ層２３を貫通する部分７５ｂを拡張して形成することが望ましい。これにより、メモリホール７５の閉塞を回避し、半導体膜３５をメモリセルストリング９０の全体に連続して形成することが可能となる。その結果、メモリセルストリング９０の電気的な接続を確保し、不揮発性記憶装置の製造歩留りを向上させることができる。
上記の通り本実施形態では、メモリホール７０において、エッチングストップ層２３を選択的にエッチングすることにより、その外周を拡張する。これにより、メモリ膜４０の形成時におけるメモリホール７０の閉塞を回避し、メモリセルストリング９０のオープン不良を低減することができる。
また、メモリホール７０の閉塞を回避することが可能となれば、例えば、シリコン窒化膜４１を厚く形成することができる。これにより、ワード線２１からの電荷注入が抑制され、メモリセルの記憶保持特性、および、その信頼性を向上させることができる。
[第２実施形態]
図１０は、第２実施形態に係る不揮発性記憶装置２００を模式的に表す斜視図である。不揮発性記憶装置は、下地層１０の上に設けられたメモリセルアレイ２を備える。
図１０は、第２実施形態に係る不揮発性記憶装置２００を模式的に表す斜視図である。不揮発性記憶装置は、下地層１０の上に設けられたメモリセルアレイ２を備える。
図１０に表すように、メモリセルアレイ２は、下地層１０の上に設けられた第１の層（以下、ソース線５３）と、ソース線５３の上に設けられた選択ゲート２７ａと、選択ゲート２７ａの上に設けられた積層体１２０と、積層体１２０の上に設けられた別の選択ゲート２７ｂと、選択ゲート２７ｂの上に設けられたビット線５１と、を含む。そして、選択ゲート２７ａと、積層体１２０と、選択ゲート２７ｂをＺ方向に貫通する半導体ピラー３０とを含む。半導体ピラー３０の両端は、ソース線５３と、ビット線５１と、に電気的に接続される。積層体１２０は、Ｚ方向に積層された複数の導電膜（以下、ワード線１１０）を含む。
図１１は、第２実施形態に係る不揮発性記憶装置２００を詳細に表す模式断面図である。不揮発性記憶装置２００は、第１の層であるソース線５３と、ソース線５３の上に設けられた第２の層（以下、メモリホール拡張層１０５）と、メモリホール拡張層１０５の上に設けられた選択ゲート２７ａと、選択ゲート２７ａの上に設けられた積層体１２０と、積層体１２０の上に設けられた選択ゲート２７ｂと、を備える。さらに、選択ゲート２７ｂ、積層体１２０、選択ゲート２７ａおよびメモリホール拡張層１０５を貫通しソース線５３に至る半導体ピラー３０と、を備える。
積層体１２０は、複数のワード線１１０と、複数のワード線１１０のうちの隣り合う２つのワード線１１０の間に設けられた絶縁膜２５と、を含む。半導体ピラー３０は、その延在方向（−Ｚ方向）に沿って設けられた半導体膜３５と、半導体膜３５の周りを覆うメモリ膜４０と、を含む。
メモリ膜４０は、積層体１２０と半導体膜３５との間に設けられた第１の部分４０ａと、メモリホール拡張層１０５と半導体膜３５との間に設けられた第２の部分４０ｂと、を有する。そして、−Ｚ方向に垂直な平面内における第２の部分４０ｂの外周は、積層体のメモリホール拡張層１０５に向き合う面における第１の部分４０ａの外周よりも広い。
本実施形態においても、メモリホール７０のメモリホール拡張層１０５を貫通する部分７０ｂの外周を拡げることにより、メモリホール７０の閉塞を回避し、ソース線５３とビット線５１との間のメモリセルストリングの電気的な導通を確保することができる。
メモリホール拡張層１０５は、例えば、酸化アルミニウムおよび酸化タンタルの少なくともいずれかを含み、ワード線１１０、選択ゲート２７および絶縁膜２５に対してエッチングの選択性を有する。
このように、第２の層は、エッチングストップ層に限定されることはなく、メモリセルアレイを構成する他の要素に対してエッチングの選択性を有し、メモリホール７０の第２の層を貫通した部分の内壁を拡張可能であれば良い。そして、第２の層を積層体２０および１２０の下方に配置することにより、メモリホール７０の閉塞を回避することが可能となり、製造歩留りの向上、および、メモリセルＭＣの信頼性を向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２・・・メモリセルアレイ、 １０・・・下地層、 １１・・・基板、 １１ａ、２０ｂ・・・上面、 １３・・・層間絶縁膜、 １５・・・バックゲート層、 ２０、１２０・・・積層体、 ２０ａ・・・下面、 ２１・・・ワード線、 ２３・・・エッチングストップ層、 ２５、６１、６３、６５、８０・・・絶縁膜、 ２７、２７ａ、２７ｂ・・・選択ゲート、 ３０、３０ａ、３０ｂ・・・半導体ピラー、 ３５・・・半導体膜、 ４０・・・メモリ膜、 ４０ａ・・・第１の部分、 ４０ｂ・・・第２の部分、 ４１、４１ａ、４１ｂ、４５・・・シリコン窒化膜、 ４３、４７・・・シリコン酸化膜、 ５０・・・配線層、 ５１・・・ビット線、 ５３・・・ソース線、 ５５・・・プラグ、 ６０・・・連結部、 ６１ａ・・・溝、 ７０、７５・・・メモリホール、 ８１・・・凹部、 ８２・・・犠牲膜、 ９０・・・メモリセルストリング、 ９４・・・レジスト、 ９４ａ・・・開口、 １００、２００・・・不揮発性記憶装置、 １０５・・・メモリホール拡張層、 １１０・・・ワード線、 １２１、１２７・・・導電膜
Claims (6)
- 第１の層と、
前記第１の層上に設けられた第２の層と、
前記第２の層上に積層された複数の導電膜を含む積層体と、
前記積層体と前記第２の層を貫通し前記第１の層に至る半導体ピラーと、
を備え、
前記半導体ピラーは、その延在方向に沿って設けられた半導体膜と、前記半導体膜の周りを覆うメモリ膜と、を含み、
前記メモリ膜は、前記積層体と前記半導体膜との間に設けられた第１の部分と、前記第２の層と前記半導体膜との間に設けられた第２の部分と、を有し、
前記延在方向に垂直な平面内における前記第２の部分の外周は、前記積層体の前記第２の層側における前記第１の部分の外周よりも広い不揮発性記憶装置。 - 前記延在方向に垂直な平面内における前記第２の部分の厚さは、同方向に垂直な平面内における前記第１の部分の厚さよりも厚い請求項１記載の不揮発性記憶装置。
- 前記メモリ膜は、前記積層体および前記第２の層に接する第１のシリコン窒化膜を含み、前記第２の部分における前記延在方向に垂直な平面内の前記第１のシリコン窒化膜の厚さは、前記第１の部分における同方向に垂直な平面内の前記第１のシリコン窒化膜の厚さよりも厚い請求項１または２に記載の不揮発性記憶装置。
- 前記積層体の前記第２の層とは反対側の面における前記メモリ膜の外周は、前記積層体の前記第２の層に向き合う面における前記メモリ膜の外周よりも広い請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
- 前記第２の層は、酸化アルミニウムおよび酸化タンタルの少なくともいずれか１つを含む請求項１〜４のいずれか１つに記載の不揮発性記憶装置。
- 第１の層と、前記第１の層の上に設けられた第２の層と、前記第２の層の上に積層された複数の導電膜を含む積層体と、を有するウェーハを準備し、
前記積層体および前記第２の層を貫通し、前記第１の層に至るメモリホールを形成し、
前記メモリホールの前記第２の層を貫通した部分の内壁を広げるように、前記第２の層を選択的にエッチングし、
前記メモリホールの内壁にメモリ膜を形成する不揮発性記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013187523A JP2015056444A (ja) | 2013-09-10 | 2013-09-10 | 不揮発性記憶装置およびその製造方法 |
| US14/194,757 US9583504B2 (en) | 2013-09-10 | 2014-03-02 | Non-volatile storage device and method of manufacturing the same |
| US15/398,230 US9929176B2 (en) | 2013-09-10 | 2017-01-04 | Non-volatile storage device and method of manufacturing the same |
| US15/897,623 US10985173B2 (en) | 2013-09-10 | 2018-02-15 | Non-volatile storage device and method of manufacturing the same |
| US17/205,329 US12010843B2 (en) | 2013-09-10 | 2021-03-18 | Non-volatile storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013187523A JP2015056444A (ja) | 2013-09-10 | 2013-09-10 | 不揮発性記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2015056444A true JP2015056444A (ja) | 2015-03-23 |
Family
ID=52624719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013187523A Pending JP2015056444A (ja) | 2013-09-10 | 2013-09-10 | 不揮発性記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
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| JP (1) | JP2015056444A (ja) |
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| US9929176B2 (en) | 2018-03-27 |
| US10985173B2 (en) | 2021-04-20 |
| US9583504B2 (en) | 2017-02-28 |
| US20210210507A1 (en) | 2021-07-08 |
| US20150069489A1 (en) | 2015-03-12 |
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| US20180175057A1 (en) | 2018-06-21 |
| US20170117293A1 (en) | 2017-04-27 |
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| Date | Code | Title | Description |
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