JP2019161015A - 記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】半導体部材の機械的強度を向上させた記憶装置およびその製造方法を提供する。【解決手段】記憶装置は、導電層と、前記導電層上に積層された複数の第1電極層と、前記第1電極層をその積層方向に貫いて延びる半導体層と、前記導電層と前記第1電極層との間に設けられた第2電極層と、前記導電層と前記半導体層との間に設けられ、前記第2電極層を貫く半導体ベースと、を備える。前記半導体ベースは、前記第1電極層に向き合う前記第2電極層の表面に沿った方向において、前記第2電極層を貫く部分における第1幅と、前記半導体層に接続された上端における第2幅と、を有し、前記第1幅は、前記第2幅よりも広い。【選択図】図1
Description
実施形態は、記憶装置およびその製造方法に関する。
3次元配置されたメモリセルを含む記憶装置の開発が進められている。例えば、NAND型フラッシュメモリ装置は、ソース層上に積層された複数のワード線と、複数のワード線を積層方向に貫く柱状の半導体部材と、を含み、メモリセルは、半導体部材とワード線が交差する部分に設けられる。このような構造の記憶装置では、半導体部材の密度を高くすることにより、記憶容量を大きくすることができる。しかしながら、半導体部材の密度を高くするために、そのサイズ、例えば、径を小さくすると、機械的強度が低下する。このため、記憶装置の製造過程において半導体ピラーを破損させ、製造歩留りを低下させることがある。
実施形態は、半導体部材の機械的強度を向上させた記憶装置およびその製造方法を提供する。
実施形態に係る記憶装置は、導電層と、前記導電層上に積層された複数の第1電極層と、前記第1電極層をその積層方向に貫いて延びる半導体層と、前記導電層と前記第1電極層との間に設けられた第2電極層と、前記導電層と前記半導体層との間に設けられ、前記第2電極層を貫く半導体ベースと、を備える。前記半導体ベースは、前記第1電極層に向き合う前記第2電極層の表面に沿った方向において、前記第2電極層を貫く部分における第1幅と、前記半導体層に接続された上端における第2幅と、を有し、前記第1幅は、前記第2幅よりも広い。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図面中に示すX軸、Y軸およびZ軸を用いて各部分の配置および構成を説明する。X軸、Y軸、Z軸は、相互に直交し、それぞれX方向、Y方向、Z方向を表す。また、Z方向を上方、その反対方向を下方として説明する場合がある。
(第1実施形態)
図1は、第1実施形態に係る記憶装置1を模式的に示す斜視図である。記憶装置1は、例えば、NAND型フラッシュメモリ装置であり、3次元配置されたメモリセルを含む。なお、図1では、記憶装置1の構成を示すために、絶縁膜を省略している。
図1は、第1実施形態に係る記憶装置1を模式的に示す斜視図である。記憶装置1は、例えば、NAND型フラッシュメモリ装置であり、3次元配置されたメモリセルを含む。なお、図1では、記憶装置1の構成を示すために、絶縁膜を省略している。
記憶装置1は、導電層(以下、ソース層SL)と、複数の第1電極層(以下、ワード線WLおよび選択ゲートSGD)と、複数の柱状体PBと、第2電極層(以下、選択ゲートSGS)と、半導体ベースSBと、を備える。
ソース層SLは、例えば、シリコン基板(図示しない)に設けられたP形ウェルである。また、ソース層SLは、シリコン基板上に層間絶縁膜(図示しない)を介して設けられた導電性のポリシリコン層であっても良い。
選択ゲートSGS、ワード線WLおよび選択ゲートSGDは、層間絶縁膜(図示しない)を介してソース層SLの上方に積層される。柱状体PBは、それぞれワード線WLおよび選択ゲートSGDを貫いて積層方向(Z方向)に延びる。半導体ベースSBは、柱状体PBとソース層SLとの間において、選択ゲートSGSを貫くように設けられる。
選択ゲートSGDの上方には、複数のビット線BLが設けられる。ビット線BLは、接続プラグVBを介して柱状体PBの内部に設けられる半導体層SF(図2参照)に電気的に接続される。
図2は、第1実施形態に係る記憶装置1を示す模式断面図である。図2は、柱状体PBおよび半導体ベースSBの断面を示す模式図である。
柱状体PBは、メモリ膜MFと、半導体層SFと、絶縁性コアCAと、を含む。メモリ膜MFは、例えば、ブロック絶縁膜21と、電荷保持膜23と、トンネル絶縁膜25と、を含む。半導体層SFは、Z方向に延在する絶縁性コアCAを覆うように形成される。すなわち、半導体層SFは、絶縁性コアCAを含む柱状に設けられる。
図2に示すように、柱状体PBは、ワード線WL、層間絶縁膜15、選択ゲートSGDおよび絶縁膜17を貫いてZ方向に延びる。層間絶縁膜15は、ワード線WLの間、および、ワード線WLと選択ゲートSGDとの間に設けられる。絶縁膜17は、選択ゲートSGDの上に設けられる。
ビット線BLは、絶縁膜19の上に設けられ、接続プラグVBを介して、半導体層SFに電気的に接続される。絶縁膜19は、絶縁膜17の上に設けられ、柱状体PBの上端を覆う。接続プラグVBは、絶縁膜19を貫いてZ方向に延在するように設けられる。
柱状体PBとワード線WLとが交差する部分には、メモリセルMCが設けられる。メモリ膜MFの一部は、半導体層SFとワード線WLとの間に位置し、メモリセルMCの電荷保持部として機能する。さらに、柱状体PBと選択ゲートSGDとが交差する部分には、選択トランジスタSTDが設けられる。
半導体ベースSBは、選択ゲートSGSおよび層間絶縁膜13を貫いてソース層SLに接続される。また、半導体ベースSBは、その上端において半導体層SFに接続される。すなわち、半導体層SFは、半導体ベースSBを介してソース層SLに接続される。半導体ベースSBと選択ゲートSGSとが交差する部分には、選択トランジスタSTSが設けられる。
半導体ベースSBと選択ゲートSGSとの間には、絶縁膜20が設けられる。絶縁膜20は、選択トランジスタSTSのゲート絶縁膜として機能する。絶縁膜20は、例えば、半導体ベースSBを熱酸化することにより形成され、半導体ベースSBと同じ元素を含む。
半導体ベースSBは、選択ゲートSGSのワード線WLに向き合う表面に沿った方向(X方向、Y方向)において、半導体ベースSBと交差する部分の幅W1と、半導体層SFに接続される上端の幅W2と、を有する。半導体ベースSBと交差する部分の幅W1は、上端の幅W2と略同じか、それよりも広い。
次に、図3〜図9を参照して、第1実施形態に係る記憶装置1製造方法を説明する。図3(a)〜図9(b)は、記憶装置1の製造過程を示す模式断面図である。
図3(a)に示すように、ソース層SLの上に層間絶縁膜13、15および犠牲膜33を積層する。犠牲膜33と層間絶縁膜15は、交互に積層される。層間絶縁膜13および15は、例えば、シリコン酸化膜である。犠牲膜33は、例えば、シリコン窒化膜である。
図3(b)に示すように、最上層の層間絶縁膜15からソース層SLに至る深さを有するメモリホールMHを形成する。メモリホールMHの底面には、ソース層SLを露出させる。
図4(a)に示すように、メモリホールMHの内壁に露出した犠牲膜33の一部を選択的に除去し、複数のリセス部RCを形成する。例えば、リン酸などのエッチング液をメモリホール内に供給することにより、層間絶縁膜13および15をエッチングすることなく、犠牲膜33を選択的に除去することができる。
図4(b)に示すように、半導体ベースSBをメモリホールMHの底部に形成する。半導体ベースSBは、例えば、P形もしくはアンドープのシリコン層であり、ソース層SLの上にエピタキシャル成長される。ここで、「アンドープ」とは、意図的に不純物ドーピングをしないことを意味する。
半導体ベースSBの底面SBBは、ソース層SLに接する。また、半導体ベースSBの上面SBTは、ソース層SLに最近接した犠牲膜33Bと、犠牲膜33Bに最近接した犠牲膜33BAと、の間のレベルに位置する。さらに、半導体ベースSBは、ソース層SLに最近接したリセス部RCBを埋め込むように形成される。すなわち、半導体ベースSBは、横方向(X方向、Y方向)に突出した凸部SBPを有するように形成される。
図5(a)に示すように、メモリホールMHの内面を覆う絶縁膜35を形成する。絶縁膜35には、層間絶縁膜13および15に対して、犠牲膜33と同時に選択的に除去できる材料を用いる。絶縁膜35は、例えば、シリコン窒化膜である。絶縁膜35は、ソース層SLに最近接した位置のリセス部RC以外のリセス部RCを埋め込むように形成される。
図5(b)に示すように、メモリホールMHの内面を覆う絶縁膜35を、例えば、等方性のドライエッチングにより除去する。絶縁膜35のうちのリセス部RCを埋め込んだ部分は除去されず、メモリホールMHの内壁は、実質的に平坦な表面となる。
図6(a)に示すように、メモリホールMHの内面を覆うメモリ膜MFを形成する。メモリ膜MFは、例えば、CVD(Chemical Vapor Deposition)を用いて、ブロック絶縁膜21、電荷保持膜23およびトンネル絶縁膜25を順に積層することにより形成される。ブロック絶縁膜21およびトンネル絶縁膜25は、例えば、シリコン酸化膜である。また、電荷保持膜23は、例えば、シリコン窒化膜である。
図6(b)に示すように、メモリホールMHの底面において、メモリ膜MFのうちの半導体ベースSBの上に形成された部分を選択的に除去する。メモリ膜MFは、例えば、異方性RIE(Reactive Ion Etching)により選択的に除去される。これにより、メモリホールMHの底面に半導体ベースSBを露出させることができる。
図7(a)に示すように、メモリホールMHの内部に半導体層SFと絶縁性コアCAとを形成する。半導体層SFは、例えば、CVDを用いて形成されるポリシリコン層である。半導体層SFは、メモリ膜MFを覆うように形成される。半導体層SFは、トンネル絶縁膜25に接し、メモリホールMHの底面において半導体ベースSBに接する。絶縁性コアは、例えば、CVDを用いてメモリホールMHの内部を埋め込むように形成された酸化シリコンである。
さらに、層間絶縁膜13、15および犠牲膜33を分断するスリットSTを形成する。スリットSTは、最上層の層間絶縁膜15からソース層SLに至る深さを有し、例えば、X方向に延在する。スリットSTは、例えば、異方性RIEを用いて層間絶縁膜13、15および犠牲膜33を選択的に除去することにより形成される。
図7(b)に示すように、犠牲膜33およびリセス部RCを埋め込んだ絶縁膜35の一部を選択的に除去することにより、層間絶縁膜13と層間絶縁膜15との間、および、隣接する層間絶縁膜15の間にスペース33Sを形成する。犠牲膜33および絶縁膜35の一部は、例えば、リン酸などのエッチング液をスリットSTを介して供給することにより選択的に形成される。
図8(a)に示すように、半導体ベースSBの凸部SBPを熱酸化することにより、絶縁膜20を形成する。凸部SBPは、スリットSTを介してソース層SLに最近接したスペース33Sに酸素もしくは酸素ラジカルを供給することにより形成される。このため、スリットSTの底面に露出したソース層SLの一部も酸化され、絶縁膜27が形成される。
図8(b)に示すように、スペース33Sの内部に金属層37を形成する。金属層37は、例えば、CVDを用いて形成されるタングステン層である。金属層37は、スリットSTを介して原料ガスを供給することにより形成される。このため、金属層37は、スリットSTの内面も覆う。
図9(a)に示すように、選択ゲートSGSおよびワード線WLを形成する。例えば、等方性のドライエッチングを用いて、金属層37のスリットSTの内面を覆う部分を除去する。これにより、金属層37のスペース33Sの内部に形成された部分を相互に分離し、選択ゲートSGSおよびワード線WLを形成することができる。また、図示しない部分において、選択ゲートSGDも形成される。
図9(b)に示すように、スリットSTの内部に引き出し層LIを形成する。引き出し層LIは、ソース層SLを上層の配線(図示しない)に電気的に接続する。引き出し層LIは、例えば、スリットSTの内部に絶縁膜41を形成し、スリットSTの底面において絶縁膜27および41を選択的に除去した後、スリットSTの内部にタングステン(W)などの導電体を埋め込むことにより形成される。
図13(a)および(b)は、比較例に係る記憶装置の製造過程を示す模式断面図である。図13(a)では、犠牲膜33を選択的に除去することにより形成されたスペース33Sが示されている。図13(b)では、半導体ベースSBを熱酸化することにより形成された絶縁膜30が示されている。
図13(a)に示すように、半導体ベースSBは、凸部SBP(図7(b)参照)を有しない。すなわち、半導体ベースSBは、凹凸のない平坦な側面を有する。
続いて、図13(b)に示すように、半導体ベースSBの一部を熱酸化し、絶縁膜30を形成する。このため、半導体ベースSBの絶縁膜30に囲まれた部分は、他の部分よりも細くなる。例えば、半導体ベースSBの絶縁膜30に囲まれた部分のY方向の幅W3は、半導体層SFに接続された上端のY方向の幅W2よりも狭くなる。
これに対し、本実施形態では、半導体ベースSBの側面に凸部SBPを形成することにより、半導体ベースSBの絶縁膜20に囲まれた部分のY方向の幅W1を、半導体層SFに接続される上端のY方向の幅W2と同じか、それよりも広くすることができる(図2参照)。これにより、半導体ベースSBの機械的強度を向上させ、製造過程における破壊を防ぐことができる。
また、本実施形態では、メモリホールMH内に形成されたリセス部RCを絶縁膜35により埋め込み、メモリホールMHの内壁を平坦化する。これにより、半導体層SFは、Z方向に直線的に伸びる筒状に形成される。その結果、リセス部RCを有するメモリホールMH内に設けられる場合に比べてメモリセルMCのチャネル長が短くなり、チャネル抵抗を低減することができる。
(第2実施形態)
図10(a)〜図12(b)を参照して、第2実施形態に係る記憶装置1の製造方法を説明する。図10(a)〜図12(b)は、記憶装置1の製造過程を示す模式断面図である。
図10(a)〜図12(b)を参照して、第2実施形態に係る記憶装置1の製造方法を説明する。図10(a)〜図12(b)は、記憶装置1の製造過程を示す模式断面図である。
図10(a)に示すように、メモリホールMHの底部に半導体ベースSBを形成する。半導体ベースSBは、例えば、ソース層SLの上にエピタキシャル成長された単結晶シリコンである。この例では、メモリホールMHの内部にリセス部RC(図4(a)参照)が形成されず、半導体ベースSBは、メモリホールMHの内壁に沿った凹凸のない側面を有する。
図10(b)に示すように、メモリホールMH内において、半導体ベースの上に柱状体PBを形成する。柱状体PBは、メモリ膜MF、半導体層SFおよび絶縁性コアCAを含む。柱状体PBは、第1実施形態に記載の方法を用いて形成される。さらに、層間絶縁膜13、15および犠牲膜33を分断するスリットSTを形成する。
図11(a)に示すように、スリットSTを介して犠牲膜33を選択的に除去することにより、層間絶縁膜13と層間絶縁膜15との間、および、隣接する層間絶縁膜15の間にスペース33Sを形成する。
図11(b)に示すように、ソース層SLに最近接したスペース33S内において、半導体ベースSBの側面上に凸部SBPを形成する。凸部SBPは、例えば、エピタキシャル成長された単結晶シリコン層である。例えば、エピタキシャル成長の原料であるモノシランは、スリットSTを介してスペース33Sに供給される。したがって、スリットSTの底面に露出したソース層SLの上にも半導体層SBSが形成される。半導体層SBSは、例えば、エピタキシャル成長された単結晶シリコン層である。
図12(a)に示すように、凸部SBPを熱酸化することにより、絶縁膜20を形成する。凸部SBPは、スリットSTを介してソース層SLに最近接したスペース33Sに酸素もしくは酸素ラジカルを供給することにより形成される。このため、スリットSTの底面上に形成された半導体層SBSの一部も酸化され、絶縁膜27が形成される。
図12(b)に示すように、スリットSTの内部に引き出し層LIを形成する。引き出し層LIは、例えば、スリットSTの内部に絶縁膜41を形成し、スリットSTの底面において絶縁膜27および41を選択的に除去した後、スリットSTの内部にタングステン(W)などの導電体を埋め込むことにより形成される。
本実施形態でも、半導体ベースSBの側面上に凸部SBPを設けることにより、半導体ベースSBの絶縁膜20に囲まれた部分のY方向の幅W1を、半導体層SFに接続された上端のY方向の幅W2と同じか、それよりも広くすることができる。これにより、半導体ベースSBの機械的強度を向上させ、製造過程における破壊を防ぐことができる。
本実施形態では、引き出し層LIを半導体層SBSの上に形成することにより、引き出し層LIのソース層SLに対する密着強度を向上させることができる。また、半導体層SBSを介在させることにより、引き出し層LIとソース層SLとの間の接触抵抗を低減することができる。
また、スリットSTの底面上に半導体層SBSを形成することにより、絶縁膜41のソース層SL内に延在する部分の長さT2を、第1実施形態における同部分の長さT1(図9(b)参照)よりも短くできる。これにより、引き出し層LIと半導体ベースSBとの間の電流経路を短くすることができる。その結果、引き出し層LIと半導体ベースSBとの間の電気抵抗を低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…記憶装置、 13、15、…層間絶縁膜、 17、19、20、27、30、35、41…絶縁膜、 21…ブロック絶縁膜、 23…電荷保持膜、 25…トンネル絶縁膜、 33…犠牲膜、 33S…スペース、 37…金属層、 BL…ビット線、 VB…接続プラグ、 PB…柱状体、 SF…半導体層、 CA…絶縁性コア、 MC…メモリセル、 MF…メモリ膜、 MH…メモリホール、 RC…リセス部、 SB…半導体ベース、 SBB…底面、 SBP…凸部、 SBT…上面、 SBS…半導体層、 SL…ソース層、 ST…スリット、 LI…引き出し層、 SGD、SGS…選択ゲート、 STD、STS…選択トランジスタ
Claims (6)
- 導電層と、
前記導電層上に積層された複数の第1電極層と、
前記第1電極層をその積層方向に貫いて延びる半導体層と、
前記導電層と前記第1電極層との間に設けられた第2電極層と、
前記導電層と前記半導体層との間に設けられ、前記第2電極層を貫く半導体ベースと、
を備え、
前記半導体ベースは、前記第1電極層に向き合う前記第2電極層の表面に沿った方向において、前記第2電極層を貫く部分における第1幅と、前記半導体層に接続された上端における第2幅と、を有し、
前記第1幅は、前記第2幅よりも広い記憶装置。 - 前記複数の第1電極層のうちの前記積層方向において隣接する2つの第1電極層の間に設けられた第1絶縁膜をさらに備え、
前記第1絶縁膜の前記半導体層に向き合う端面は、前記2つの第1電極層の前記半導体層に向き合う端面と、前記第2電極層の表面に沿った方向において略同一のレベルに位置する請求項1記載の記憶装置。 - 前記半導体ベースと前記第2電極層との間に設けられた第2絶縁膜をさらに備え、
前記半導体ベースは、シリコンを含み、
前記第2絶縁膜は、シリコン酸化膜である請求項1または2に記載の記憶装置。 - 前記半導体ベースは、前記導電層に接続された請求項1〜3のいずれか1つに記載の記憶装置。
- 複数の第1絶縁膜と、複数の犠牲膜と、を導電層上に交互に積層する工程と、
前記複数の第1絶縁膜および前記複数の犠牲膜を貫き前記導電層に連通するメモリホールを形成する工程と、
前記メモリホール内において、前記複数の犠牲膜のそれぞれの一部を選択的に除去した複数のリセス部を形成する工程と、
前記メモリホール内において、前記導電層上に半導体ベースを形成する工程であって、前記複数の犠牲膜のうちの前記導電層に最近接した第1犠牲膜と、前記第1犠牲膜に最近接した第2犠牲膜と、の間のレベルに上端が位置し、前記複数のリセス部のうちの前記導電層に最近接したリセス部を埋め込んだ半導体ベースを形成する工程と、
前記導電層に最近接したリセス部以外のリセス部を埋め込む材料を前記メモリホール内に堆積する工程と、
前記メモリホール内において、前記半導体ベース上に柱状の半導体層を形成する工程と、
前記複数の犠牲膜および前記導電層に最近接したリセス部以外のリセス部を埋め込んだ材料を選択的に除去し、前記複数の第1絶縁膜の間に複数のスペースを形成する工程と、
前記複数のスペースのうちの前記導電層に最近接したスペースを介して、前記半導体ベースの前記導電層に最近接したリセス部を埋め込んだ部分を酸化した第2絶縁膜を形成する工程と、
前記複数のスペース内に複数の電極層をそれぞれ形成する工程と、
を備えた記憶装置の製造方法。 - 複数の第1絶縁膜と、複数の犠牲膜と、を導電層上に交互に積層する工程と、
前記複数の第1絶縁膜および前記複数の犠牲膜を貫き前記導電層に連通するメモリホールを形成する工程と、
前記メモリホール内において、前記導電層上に半導体ベースを形成する工程であって、前記複数の犠牲膜のうちの前記導電層に最近接した第1犠牲膜と、前記第1犠牲膜に最近接した第2犠牲膜と、の間のレベルに上端が位置するように半導体ベースを形成する工程と、
前記メモリホール内において、前記半導体ベース上に柱状の半導体層を形成する工程と、
前記複数の犠牲膜を選択的に除去し、前記複数の第1絶縁膜の間に複数のスペースを形成する工程と、
前記複数のスペースのうちの前記導電層に最近接したスペースを介して、前記半導体ベースに突出部を形成する工程と、
前記導電層に最近接したスペースを介して、前記突出部を酸化した第2絶縁膜を形成する工程と、
前記複数のスペース内に複数の電極層をそれぞれ形成する工程と、
を備えた記憶装置の製造方法。
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