JP2022507989A - メモリアレイおよびメモリアレイの形成において使用される方法 - Google Patents
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Abstract
Description
結び
実施形態によっては、メモリアレイの形成において使用される方法が、基板の上方に導体材料を含む層を形成することを含む。導体材料を含む層の導体材料の直上に、エッチストップ材料を含む犠牲アイランドが形成される。犠牲アイランドと、導体材料を含む層との上方に、垂直方向に交互になった絶縁層とワード線層とを含む積層が形成される。エッチストップ材料を含む個々のベースを有するチャネル開口を形成するように、絶縁層とワード線層とを貫通して犠牲アイランドの各個のエッチストップ材料までエッチングが行われる。個々のチャネル開口を導体材料を含む層まで延長するように、チャネル開口の各個を通して犠牲アイランドが除去される。延長チャネル開口内に導体材料を含む層までチャネル材料が形成される。チャネル材料は、導体材料を含む層の導体材料に電気的に結合される。
Claims (39)
- メモリアレイの形成において使用される方法であって、
基板の上方に導体材料を含む層を形成することと、
前記導体材料を含む前記層の前記導体材料の直上に、エッチストップ材料を含む犠牲アイランドを形成することと、
前記犠牲アイランドと、前記導体材料を含む前記層との上方に、垂直方向に交互になった絶縁層とワード線層とを含む積層を形成することと、
前記エッチストップ材料を含む個々のベースを有するチャネル開口を形成するように、前記絶縁層と前記ワード線層とを貫通して前記犠牲アイランドの各個の前記エッチストップ材料までエッチングすることと、
個々の前記チャネル開口を前記導体材料を含む前記層まで延長するように、前記チャネル開口の各個を通して前記犠牲アイランドを除去することと、
前記延長チャネル開口内に前記導体材料を含む前記層までチャネル材料を形成することであって、前記チャネル材料が前記導体材料を含む前記層の前記導体材料に電気的に結合される、前記チャネル材料を形成することとを含む、方法。 - 前記エッチストップ材料は導電性材料を含む、請求項1に記載の方法。
- 前記エッチストップ材料は、半径方向外側の誘電材料と半径方向内側の導電性材料とを含む、請求項1に記載の方法。
- 個々の前記アイランドは、前記除去の前に個々の前記チャネル開口よりも直径が大きい、請求項1に記載の方法。
- 前記犠牲アイランドと前記エッチストップ材料とは、前記エッチストップ材料の組成とは異なる組成の絶縁体材料を含む層内にある、請求項1に記載の方法。
- 個々の前記アイランドは、前記除去の前に個々の前記チャネル開口よりも直径が大きく、前記除去は、前記絶縁体材料を含む前記層内に、半径方向外側に突出する環状凹部を形成し、前記方法は、前記チャネル材料の形成の前に前記環状凹部内に電荷遮断材料を形成することをさらに含む、請求項5に記載の方法。
- 前記チャネル材料の形成の前に、前記環状凹部内に電荷蓄積材料を形成することを含む、請求項6に記載の方法。
- 前記チャネル材料の形成の前に、前記環状凹部内に絶縁電荷通過材料を形成することを含む、請求項7に記載の方法。
- 前記チャネル材料が前記環状凹部内にはまったく形成されない、請求項6に記載の方法。
- 前記犠牲アイランドの形成の前に、前記エッチストップ材料の組成とは異なる組成の絶縁体材料を含む層を形成することと、
前記積層の形成の前に、前記絶縁体材料を含む前記層の上方に導体層を形成することと、
前記導体内と前記絶縁体材料を含む前記層内とに前記犠牲アイランドを形成することとを含む、請求項1に記載の方法。 - 個々の前記アイランドは、前記除去の前に個々の前記チャネル開口よりも直径が大きく、前記除去は前記絶縁体材料を含む前記層内と前記導体層内とに環状凹部を形成し、前記環状凹部は半径方向外側に突出し、前記方法は、前記チャネル材料の形成の前に前記環状凹部内に電荷遮断材料を形成することをさらに含む、請求項10に記載の方法。
- 前記絶縁体材料を含む前記層の上方に複数の前記導体層を形成することと、
前記絶縁体材料を含む前記層の上方の前記複数の導体層内に前記犠牲アイランドを形成することとを含む、請求項10に記載の方法。 - 個々の前記アイランドは、前記除去の前に個々の前記チャネル開口よりも直径が大きく、前記除去は、前記絶縁材料を含む前記層内と前記絶縁材料を含む前記層の上方の前記複数の導体層内とに環状凹部を形成し、前記環状凹部は半径方向外側に突出し、前記方法は、前記チャネル材料の形成の前に前記環状凹部内に電荷遮断材料を形成することをさらに含む、請求項12に記載の方法。
- メモリアレイの形成において使用される方法であって、
基板の上方に導体材料を含む層を形成することと、
線から間隔を空けて前記線の間に犠牲アイランドを形成することであって、前記犠牲アイランドと前記犠牲線とは前記導体材料を含む前記層の前記導体材料の直上にあり、前記犠牲アイランドと前記線とがエッチストップ材料を含む、前記犠牲アイランドを形成することと、
前記犠牲アイランドと、前記線と、前記導体材料を含む前記層との上方に、垂直方向に交互になった絶縁層とワード線層とを含む積層を形成することと、
前記エッチストップ材料を含む個々のベースを有するチャネル開口を形成するように、前記絶縁層と前記ワード線層とを貫通して前記犠牲アイランドの各個の前記エッチストップ材料までエッチングすることと、
個々の前記チャネル開口を前記導体材料を含む前記層まで延長するように、前記チャネル開口の各個を通して前記犠牲アイランドを除去することと、
前記延長チャネル開口内に前記導体材料を含む前記層までチャネル材料を形成することであって、前記チャネル材料が前記導体材料を含む前記層の前記導体材料に電気的に結合される、前記チャネル材料を形成することと、
前記線の各個の前記エッチストップ材料を含む個々のベースを有する水平方向に細長いトレンチを形成するように、前記絶縁層と前記ワード線層とを貫通して前記線の前記エッチストップ材料までエッチングすることとを含む、方法。 - 前記犠牲アイランドと前記線とが導電性エッチストップ材料を含み、前記線は犠牲線であり、前記方法は、前記水平方向に細長いトレンチの各個を通して前記導電性犠牲線を除去することをさらに含む、請求項14に記載の方法。
- 前記犠牲アイランドと前記線とは絶縁性エッチストップ材料を含み、前記線は犠牲線であり、前記方法は、前記水平方向に細長いトレンチの各個を通して前記絶縁性犠牲線を除去することをさらに含む、請求項14に記載の方法。
- 前記犠牲アイランドと前記線とは絶縁性エッチストップ材料を含む、請求項14に記載の方法。
- 前記絶縁層と前記ワード線層とを貫通して前記犠牲線の前記エッチストップ材料までの前記エッチングは、前記チャネル材料の前記形成後に行われる、請求項14に記載の方法。
- メモリアレイの形成において使用される方法であって、
基板の上方に導体材料を含む層を形成することと、
非犠牲線から間隔を空けて前記非犠牲線の間に犠牲アイランドを形成することであって、前記犠牲アイランドと前記非犠牲線とは前記導体材料を含む前記層の前記導体材料の直上にあり、前記犠牲アイランドと前記非犠牲線とが絶縁性エッチストップ材料を含む、前記犠牲アイランドを形成することと、
前記犠牲アイランドと、前記非犠牲線と、前記導体材料を含む前記層との上方に、垂直方向に交互になった絶縁層とワード線層とを含む積層を形成することと、
前記絶縁性エッチストップ材料を含む個々のベースを有するチャネル開口を形成するように、前記絶縁層と前記ワード線層とを貫通して前記犠牲アイランドの各個の前記絶縁性エッチストップ材料までエッチングすることと、
個々の前記チャネル開口を前記導体材料を含む前記層まで延長するように、前記チャネル開口の各個を通して前記犠牲アイランドを除去することと、
前記延長チャネル開口内に前記導体材料を含む前記層までチャネル材料を形成することであって、前記チャネル材料が前記導体材料を含む前記層の前記導体材料に電気的に結合される、前記チャネル材料を形成することと、
前記非犠牲線の各個の前記絶縁性エッチストップ材料を含む個々のベースを有する水平方向に細長いトレンチを形成するように、前記絶縁層と前記ワード線層とを貫通して前記非犠牲線の前記絶縁性エッチストップ材料までエッチングすることであって、前記非犠牲線が前記メモリアレイの完成構造に残る、前記エッチングすることとを含む、方法。 - 前記絶縁層と前記ワード線層とを貫通して前記非犠牲線の前記絶縁性エッチストップ材料まで前記エッチングすることは、前記チャネル材料の前記形成後に行われる、請求項19に記載の方法。
- メモリアレイと導電スルーアレイビア(TAV)との形成において使用される方法であって、
基板の上方に導体材料を含む層を形成することと、
犠牲アイランドと非犠牲ランディングパッドとを形成することであって、前記犠牲アイランドが前記導体材料を含む前記層の前記導体材料の直上にあり、前記犠牲アイランドと前記非犠牲ランディングパッドとが、それぞれの最上部からそれぞれの底部までの導電経路を形成する導電性エッチストップ材料を含む、前記犠牲アイランドと前記非犠牲ランディングパッドとを形成することと、
前記犠牲アイランドと、前記非犠牲ランディングパッドと、前記導体材料を含む前記層との上方に、垂直方向に交互になった絶縁層とワード線層とを含む積層を形成することと、
前記導電性エッチストップ材料を含む個々のベースを有するチャネル開口を形成するように、前記絶縁層と前記ワード線層とを貫通して前記犠牲アイランドの各個の前記導電性エッチストップ材料までエッチングすることと、
個々の前記チャネル開口を前記導体材料を含む前記層まで延長するように、前記チャネル開口の各個を通して前記犠牲アイランドを除去することと、
前記延長チャネル開口内に前記導体材料を含む前記層までチャネル材料を形成することであって、前記チャネル材料が前記導体材料を含む前記層の前記導体材料に電気的に結合される、前記チャネル材料を形成することと、
前記非犠牲ランディングパッドの各個の前記導電性エッチストップ材料を含む個々のベースを有するTAV開口を形成するように、前記絶縁層と前記ワード線層とを貫通して前記非犠牲ランディングパッドの前記導電性エッチストップ材料までエッチングすることと、
前記TAV開口の各個内に個々のTAVを形成するように、前記TAV開口内に、前記非犠牲ランディングパッドに直接電気的に結合される導電性材料を形成することとを含む、方法。 - 前記絶縁層と前記ワード線層とを貫通して前記非犠牲線の前記導電性エッチストップ材料まで前記エッチングすることは、前記チャネル材料の前記形成後に行われる、請求項21に記載の方法。
- メモリアレイと導電スルーアレイビア(TAV)との形成において使用される方法であって、
基板の上方に導体材料を含む層を形成することと、
ランディングパッドと犠牲アイランドとを形成することであって、前記犠牲アイランドが前記導体材料を含む前記層の前記導体材料の直上にあり、前記ランディングパッドと前記犠牲アイランドとがエッチストップ材料を含む、前記ランディングパッドと前記犠牲アイランドとを形成することと、
前記ランディングパッドと、前記犠牲アイランドと、前記導体材料を含む前記層との上方に、垂直方向に交互になった絶縁層とワード線層とを含む積層を形成することと、
前記エッチストップ材料を含む個々のベースを有するチャネル開口を形成するように、前記絶縁層と前記ワード線層とを貫通して前記犠牲アイランドの各個の前記エッチストップ材料までエッチングすることと、
個々の前記チャネル開口を前記導体材料を含む前記層まで延長するように、前記チャネル開口の各個を通して前記犠牲アイランドを除去することと、
前記延長チャネル開口内に前記導体材料を含む前記層までチャネル材料を形成することであって、前記チャネル材料が前記導体材料を含む前記層の前記導体材料に電気的に結合される、前記チャネル材料を形成することと、
前記非犠牲ランディングパッドの各個の前記エッチストップ材料を含む個々のベースを有するTAV開口を形成するように、前記絶縁層と前記ワード線層とを貫通して前記ランディングパッドの前記エッチストップ材料までエッチングすることと、
前記TAV開口の各個内に個々のTAVを形成するように、前記エッチストップ材料の少なくとも一部を除去し、その後、前記TAV開口内に導電性材料を形成することとを含む、方法。 - メモリアレイであって、
導体材料を含む層と、
導体材料を含む前記層の上方の絶縁体材料を含む層と、
前記絶縁体材料を含む前記層の上方の交互になった絶縁層とワード線層であって、前記ワード線層が個々のメモリセルのゲート領域を含み、前記ゲート領域が個々に前記ワード線層の各個におけるワード線の一部を含む、前記絶縁層と前記ワード線層と
を含む、垂直積層と、
前記絶縁層と、前記ワード線層と、前記絶縁体材料を含む前記層とを通って高さ方向に延びるチャネル材料であって、前記チャネル材料が前記導体材料を含む前記層の前記導体材料に直接電気的に結合される、前記チャネル材料と、
前記ゲート領域と前記チャネル材料との間にメモリ構造を含む個々の前記メモリセルであって、前記メモリ構造が、前記ゲート領域の各個の半径方向内側の電荷遮断領域と、前記電荷遮断領域の各個の半径方向内側の電荷蓄積領域と、前記電荷蓄積領域の各個の半径方向内側の絶縁電荷通過材料とを含み、前記電荷遮断領域が電荷遮断材料を含む、個々の前記メモリセルと、
前記絶縁体材料を含む前記層内の環状凹部とを含み、前記環状凹部は個々の前記ワード線層内にある導電性材料の直下になるように半径方向外側に突出し、前記電荷遮断材料は、前記絶縁体材料を含む前記層内にある前記環状凹部内にあり、個々の前記ワード線層内にある前記導電性材料の直下にある、メモリアレイ。 - 前記導体材料は金属材料の上方に導電性にドープされた半導体材料を含む、請求項24に記載のメモリアレイ。
- 前記電荷蓄積領域は電荷蓄積材料を含み、前記電荷蓄積材料は、前記絶縁体材料を含む前記層内にある前記環状凹部内にあり、個々の前記ワード線層内にある前記導電性材料の直下にある、請求項24に記載のメモリアレイ。
- 前記絶縁電荷通過材料は、前記絶縁体材料を含む前記層内にある前記環状凹部内にあり、個々の前記ワード線層内にある前記導電性材料の直下にある、請求項26に記載のメモリアレイ。
- 前記環状凹部は前記絶縁体材料を含む前記層の上方に延び、前記電荷遮断材料は前記絶縁体材料を含む前記層の上方の前記環状凹部内にある、請求項24に記載のメモリアレイ。
- a)交互になった前記絶縁層および前記ワード線層とb)導体材料を含む前記層との間に導電材料を含む層を含み、前記環状凹部は前記導電材料を含む前記層内に延び、前記環状凹部内にある電荷遮断材料は、前記導電材料を含む前記層の前記導電材料に直接接している、請求項28に記載のメモリアレイ。
- a)交互になった前記絶縁層および前記ワード線層とb)導体材料を含む前記層との間に導電材料を含む層を含み、前記環状凹部は前記導電材料を含む前記層の下のいずれの場所にも存在する、請求項24に記載のメモリアレイ。
- 前記環状凹部は、前記導電材料を含む前記層の前記導電材料の最低面の下に間隔を空けていずれの場所にも存在し、前記環状凹部内にある前記電荷遮断材料は、それにより前記導電材料を含む前記層の前記導電材料の最低面に直接接しない、請求項30に記載のメモリアレイ。
- 前記チャネル材料が前記環状凹部にまったく存在しない、請求項24に記載のメモリアレイ。
- メモリアレイであって、
導体材料を含む層と、
導体材料を含む前記層の上方の絶縁体材料を含む層と、
絶縁体材料を含む前記層の上方の導電性材料を含む層と、
前記導電性材料を含む前記層の上方の交互になった絶縁層とワード線層であって、前記ワード線層が個々のメモリセルのゲート領域を含み、前記ゲート領域が個々に前記ワード線層の各個におけるワード線の一部を含む、前記絶縁層と前記ワード線層と
を含む、垂直積層と、
前記絶縁層と、前記ワード線層と、前記導電性材料を含む前記層と前記絶縁体材料を含む前記層とを通って高さ方向に延びるチャネル材料であって、前記チャネル材料が前記導体材料を含む前記層の前記導体材料に直接電気的に結合される、前記チャネル材料と、
前記ゲート領域と前記チャネル材料との間にメモリ構造を含む個々の前記メモリセルであって、前記メモリ構造が、前記ゲート領域の各個の半径方向内側の電荷遮断領域と、前記電荷遮断領域の各個の半径方向内側の電荷蓄積領域と、前記電荷蓄積領域の各個の半径方向内側の絶縁電荷通過材料とを含み、前記電荷遮断領域が電荷遮断材料を含む、個々の前記メモリセルと、
前記絶縁体材料を含む前記層内と前記導電性材料を含む前記層内の環状凹部とを含み、前記環状凹部は個々の前記ワード線層内にある導電材料の直下になるように半径方向外側に突出し、前記電荷遮断材料は前記絶縁体材料を含む前記層内と前記導電性材料を含む前記層内とにある前記環状凹部内にあり、個々の前記ワード線層内にある前記導電材料の直下にある、前記環状凹部と、を含むメモリアレイ。 - 前記導電性材料を含む前記層は選択ゲートソース制御線を含む、請求項33に記載のメモリアレイ。
- 前記導電性材料を含む前記層は、選択ゲートソース制御線を含まない、請求項33に記載のメモリアレイ。
- 前記絶縁体材料を含む前記層の上方であって、交互になった前記絶縁層と前記ワード線層の下にある、前記導電性材料を含む複数の前記層を含み、前記環状凹部は前記導電性材料を含む前記複数の層内にある、請求項33に記載のメモリアレイ。
- 前記導電性材料を含む前記複数の層のうちの少なくとも1つの層は選択ゲートソース制御線を含む、請求項36に記載のメモリアレイ。
- 前記導電性材料を含む前記複数の層のうちの少なくとも1つの層は選択ゲートソース制御線を含まない、請求項36に記載のメモリアレイ。
- 前記導電性材料を含む前記複数の層のうちの少なくとも1つの層は選択ゲートソース制御線を含み、
前記導電性材料を含む前記複数の層のうちの別の少なくとも1つの層は選択ゲートソース制御線を含まない、請求項36に記載のメモリアレイ。
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