JP2022507989A - メモリアレイおよびメモリアレイの形成において使用される方法 - Google Patents

メモリアレイおよびメモリアレイの形成において使用される方法 Download PDF

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Abstract

メモリアレイの形成において使用される方法が、基板の上方に導体材料を含む層を形成することを含む。導体材料を含む層の導体材料の直上に、エッチストップ材料を含む犠牲アイランドが形成される。犠牲アイランドと、導体材料を含む層との上方に、垂直方向に交互になった絶縁層とワード線層とを含む積層が形成される。エッチストップ材料を含む個々のベースを有するチャネル開口を形成するように、絶縁層とワード線層とを貫通して犠牲アイランドの各個のエッチストップ材料までエッチングが行われる。個々のチャネル開口を導体材料を含む層まで延長するように、チャネル開口の各個を通して犠牲アイランドが除去される。延長チャネル開口内に導体材料を含む層までチャネル材料が形成される。チャネル材料は、導体材料を含む層の導体材料に電気的に結合される。方法とは独立した構造が開示される。

Description

本明細書で開示される実施形態は、メモリアレイおよびメモリアレイの形成において使用される方法に関する。
メモリは、集積回路の一種であり、データを記憶するためにコンピュータシステムにおいて使用される。メモリは、個々のメモリセルからなる１つまたは複数のアレイ状に作製される。メモリセルは、ディジット線（ビット線、データ線、またはセンス線と呼ばれることもある）とアクセス線（ワード線と呼ばれることもある）を使用して書き込みまたは読み取りされる。センス線は、アレイの列に沿ったメモリセルを導通可能に相互接続することができ、アクセス線は、アレイの行に沿ったメモリセルを導通可能に相互接続することができる。各メモリセルは、センス線とアクセス線との組み合わせにより一意的にアドレス可能である。
メモリセルは、揮発性、半揮発性、または不揮発性の場合がある。不揮発性メモリセルは、電力がない状態で長期間、データを記憶することができる。不揮発性メモリは、従来、少なくとも約１０年の保持時間を有するメモリであるものと規定されている。揮発性メモリは、記憶が消失し、したがってデータ記憶を維持するためにリフレッシュ／再書き込みされる。揮発性メモリは、ミリ秒以下の保持時間を有し得る。上記にかかわらず、メモリセルは少なくとも２つの異なる選択可能な状態で記憶を維持または記憶するように構成される。２進システムでは、状態は「０」または「１」と見なされる。他のシステムでは、少なくとも一部の個別メモリセルを情報の３つ以上のレベルまたは状態を記憶するように構成することができる。
電界効果トランジスタは、メモリセルで使用可能な電子コンポーネントの一種である。この種のトランジスタは、半導体チャネル領域を間に有する導電ソース領域／ドレイン領域の対を含む。導電ゲートがチャネル領域に隣接し、薄膜ゲート絶縁体によってチャネル領域から分離されている。ゲートへの適切な電圧の印加により、チャネル領域を通ってソース領域／ドレイン領域の一方から他方に電流が流れることが可能になる。ゲートから電圧が取り除かれると、電流はほとんどチャネル領域を流れられなくなる。電界効果トランジスタは、追加の構造、例えば可逆的にプログラム可能な電荷蓄積領域も、ゲート絶縁体と導電ゲートとの間のゲート構造の一部として含み得る。
フラッシュメモリは、メモリの一種であり、現代のコンピュータおよびデバイスで多用される。例えば、現代のパーソナルコンピュータは、フラッシュメモリチップに記憶されたＢＩＯＳを有し得る。別の例として、コンピュータおよびその他のデバイスが、従来のハードドライブを置き換えるようにソリッドステートドライブでフラッシュメモリを使用することがますます一般的になりつつある。さらに別の例として、フラッシュメモリは、標準化されるにつれて製造業者が新しい通信プロトコルに対応することができるようにし、機能増強のためにデバイスをリモートでアップグレードする能力を提供することができるため、無線電子デバイスにおいて普及している。
ＮＡＮＤは集積フラッシュメモリの基本アーキテクチャとすることができる。ＮＡＮＤセルユニットは、メモリセルの直列組み合わせ（この直列組み合わせは一般にＮＡＮＤストリングと呼ばれる）に直列に結合された少なくとも１つの選択デバイスを含む。ＮＡＮＤアーキテクチャは、可逆的にプログラム可能な縦型トランジスタを個々に含む垂直積層メモリセルを含む３次元配列に構成されることができる。垂直積層メモリセルの下に制御回路またはその他の回路を形成することができる。他の揮発性または不揮発性メモリアレイアーキテクチャも、個々にトランジスタを含む縦型メモリセルを含み得る。
本発明の一実施形態による加工中の基板の一部を示し、図２の線１－１に沿って切り取られた断面図である。 図１の線２－２に沿って切り取られた図である。 図１に示す工程に続く加工工程における図１の基板を示し、図４の線３－３に沿って切り取られた図である。 図３の線４－４に沿って切り取られた図である。 図３に示す工程に続く加工工程における図３の基板を示し、図６の線５－５に沿って切り取られた図である。 図５の線６－６に沿って切り取られた図である。 図５に示す工程に続く加工工程における図５の基板を示す図である。 図７に示す工程に続く加工工程における図７の基板を示し、図９の線８－８に沿って切り取られた図である。 図８の線９－９に沿って切り取られた図である。 図８に示す工程に続く加工工程における図８の基板を示し、図１１の線１０－１０に沿って切り取られた図である。 図１０の線１１－１１に沿って切り取られた図である。 図１０に示す工程に続く加工工程における図１０の基板を示し、図１３の線１２－１２に沿って切り取られた図である。 図１２の線１３－１３に沿って切り取られた図である。 図１３に示す工程に続く加工工程における図１３の基板を示す図である。 図１３に示す工程に続く加工工程における図１３の基板を示し、図１６の線１５－１５に沿って切り取られた図である。 図１５の線１６－１６に沿って切り取られた図である。 図１５に示す工程に続く加工工程における図１５の基板を示し、図１８の線１７－１７に沿って切り取られた図である。 図１７の線１８－１８に沿って切り取られた図である。 図１７に示す工程に続く加工工程における図１７の基板を示し、図２０の線１９－１９に沿って切り取られた図である。 図１９の線２０－２０に沿って切り取られた図である。 図２０に示す工程に続く加工工程における図２０の基板を示す図である。 図２１に示す工程に続く加工工程における図２１の基板を示す図である。 図２２に示す工程に続く加工工程における図２２の基板を示す図であり、図２４の線２３－２３に沿って切り取られた図である。 図２３の線２４－２４に沿って切り取られた図である。 図２４の一部を示す拡大図である。 図２３に示す工程に続く工程における図２３の基板を示し、図２７の線２６－２６に沿って切り取られた図である。 図２６の線２７－２７に沿って切り取られた図である。 図２６に示す工程に続く加工工程における図２６の基板を示し、図２９の線２８－２８に沿って切り取られた図である。 図２８の線２９－２９に沿って切り取られた図である。 本発明の一実施形態による、加工中の基板の一部を示す断面図である。 図３０に示す工程に続く加工工程における図３０の基板を示す図である。 本発明の一実施形態による、加工中の基板の一部を示す断面図である。 図３２に示す工程に続く加工工程における図３２の基板を示す図である。
本発明の実施形態は、トランジスタおよび／またはメモリセルのアレイ、例えば、アレイの下に周辺制御回路（例えばＣＭＯＳアンダーアレイ）を有するＮＡＮＤまたはその他のメモリセルのアレイの形成において使用される方法を含む。本発明の実施形態は、トランジスタゲートが形成される時点とは独立して既存か今後開発されるかを問わず、いわゆる「ゲートラスト」または「リプレースメントゲート」加工と、いわゆる「ゲートファースト」加工と、その他の加工とを含む。本発明の実施形態は、製造方法とは独立してトランジスタおよび／またはメモリセル（例えばＮＡＮＤまたはその他のメモリセル）のアレイも含む。「ゲートラスト」または「リプレースメントゲート」加工と見なすことができる第１の例示の方法の実施形態について、図１から図２９を参照しながら説明する。
図１および図２に、トランジスタおよび／またはメモリセル（まだ図示されておらず）の高さ方向に延びるストリングのアレイ１２を形成する方法における加工中の基板構造１０を示す。基板構造１０は、導電性／導体／導電（すなわち本明細書では電気的に）、半導電性／半導体／半導電、または絶縁性／絶縁体／絶縁（すなわち本明細書では電気的に）材料のうちの任意の１つまたは複数を有するベース基板１１を含む。ベース基板１１上には高さ方向に様々な材料が形成されている。材料は、図１および図２に図示する材料の側方、高さ方向内側、または高さ方向外側に存在し得る。例えば、集積回路の他の部分的にまたは完全に作製されたコンポーネントが、ベース基板１１の上方、周囲、または内部のいずれかの場所に設けられ得る。メモリセルの高さ方向に延びるストリングのアレイ（例えばアレイ１２）内のコンポーネントを動作させるための制御および／またはその他の周辺回路も作製されてよく、完全にまたは部分的にアレイまたはサブアレイ内に存在しても存在しなくてもよい。また、複数のサブアレイも作製されてよく、独立して、または連係して、または互いに対するその他の方式で動作させることができる。本明細書では、「サブアレイ」はアレイとも見なされ得る。
図２に、ベース基板１１の上方に形成された構造１０の一部としての回路コンポーネント６０および６２を示す。このようなコンポーネントは、上記で言及したような制御および／またはその他の周辺回路を含むことができ、他の点では本明細書で開示されている本発明にとって重要ではない。絶縁体材料５９（例えば二酸化シリコンまたは窒化シリコン）がコンポーネント６０および６２を囲み、上方に存在する。導体材料６３を含む層６４が、（例えばアレイまたはアレイ領域１２内の）基板１１とコンポーネント／材料５９、６０および６２の上方に形成されている。任意の適切な導体材料、例えば金属材料または導電性にドープされた半導体材料のうちの一方または両方を使用することができる。一実施形態では、導体材料６３はケイ化タングステンの上に形成された、導電性にドープされたポリシリコンを含む。導電性材料６３は、アレイ１２内に形成されることになるトランジスタおよび／またはメモリセルの読み書きアクセスを制御するために使用される制御回路（例えば周辺アンダーアレイ回路）の一部を含み得る。一実施形態では、層６４内の導体材料６３は、例えば２０１７年５月１８日に公開され、参照により本明細書に全体が組み込まれる、Ｃａｉｌｌａｔらの米国特許出願公開第２０１７／０１４０８３３号に示されているような、ＮＡＮＤ回路の共通ソース（例えばソース線）としてパターン形成され得る。層６４の上方に絶縁体材料６６（例えば二酸化シリコンおよび／または窒化シリコン）を含む層６５が形成されている。
図３および図４を参照すると、層６５の絶縁体材料６６を貫通して層６４の導体材料６３まで開口６７および６８が形成されている。材料６６および５９を貫通してコンポーネント６２まで開口６９も形成されている。このような開口は、任意の既存または今後開発される技術、例えばフォトリソグラフィによって形成することができる。開口６７、６８および６９は、同じそれぞれの大きさと形状（例えば、開口６７および６９の場合は円形で、開口６８の場合は細長いトレンチ）とを有するものとして個々に示されているが、別の大きさおよび形状も使用可能である。例示の開口６９は、構造１０において開口６７および６８よりも深い。このような開口がエッチングによって形成される場合、それぞれポリシリコンおよび二酸化シリコンの材料６２および５９の形成により、追加の加工工程または考慮を必要とせずに、深い方の開口６９のエッチングを容易にすることができる。
図５および図６を参照すると、エッチストップ材料７０を含む犠牲アイランド７２が層６４の導体材料６３の直上に形成されている。これは、例えば開口６７を満たすようにエッチストップ材料７０を付着させ、次に材料７０を少なくとも絶縁体材料６６の最上面まで平坦化または研磨し戻すことによって行うことができる。一実施形態では、エッチストップ材料７０は、導電性材料（例えば導電性にドープされた半導体材料または金属材料）を含む。一実施形態では、エッチストップ材料７０は、半径方向外側の誘電性材料（例えば、二酸化シリコンまたは窒化シリコン、図示せず）と半径方向内側の導電性材料（例えば、ＴｉＮおよびＷ、図示せず）とを含む。一実施形態では、エッチストップ材料７０は絶縁性である。一実施形態では、図のように、層６４の導体材料６３の直上にエッチストップ材料７０の線７３も形成されており、線７３から間隔を空けて、線７３の間に犠牲アイランド７２がある。線７３は、犠牲線であってよく、ここで例えばエッチストップ材料７０は導電性である。線７３は犠牲線または非犠牲線であってよく、ここで例えばエッチストップ材料７０は絶縁性である。エッチストップ材料７０が導電性である一実施形態では、形成されることになる導電スルーアレイビア（ＴＡＶ）と直接電気的に結合するように非犠牲ランディングパッド７４が形成されている。このような一実施形態における導電性エッチストップ材料７０は、犠牲アイランド７２と非犠牲ランディングパッド７４のそれぞれの最上部からそれぞれの底部までの導電経路を形成する。
図７を参照すると、垂直方向に交互になった絶縁層２０とワード線層２２とを含む積層１８が犠牲アイランド７２と、線７３と、導体材料６３を含む層６４との上方に形成されている。一実施形態では、垂直方向に交互になった絶縁層２３＊（例えば、２３＊と総称する２３Ａ、２３Ｂ、２３Ｃ）と導体層２７＊（例えば、２７＊と総称する２７Ａ、２７Ｂ、２７Ｃ）とを含む積層２１が、積層１８とエッチストップ材料７０を含む層６５との間に（例えば積層１８を形成する前に積層２１を形成することによって）設けられている。加工のこの時点では、層２２および２７＊は導電性材料を含まなくてもよく、層２０および２３＊は絶縁材料を含まないか絶縁性でなくてもよい。少数の層２０および２２のみが図示されているが、層１８は数十層、１００層、またはそれ以上の層２０および２２などを含むことが多い。同様に、層２１が存在する場合、層２１はより多数またはより少数の垂直方向に交互になった層を含み得る。例示のワード線層２２および導電体層２７＊は、全体または一部が犠牲材料であってよい第１の材料２６（例えば窒化シリコン）を含む。例示の絶縁層２０および２３＊は、第１の材料２６とは異なる組成の、全体または一部が犠牲材料であってよい第２の材料２４（例えば二酸化シリコン）を含む。周辺回路および／または制御回路（図示せず）の一部であってもなくてもよい、他の回路を作製することもでき、例えば、そのような回路の複数の垂直方向に交互になった導電性材料と絶縁材料の層（図示せず）が、ワード線層２２の最上部に作製されてもよい。
図８および図９を参照すると、エッチストップ材料７０を含む個々のベース３３を有するチャネル開口２５を形成するように、絶縁層２０とワード線層２２と、積層２１がある場合には積層２１とを通って個々の犠牲アイランド７２のエッチストップ材料７０（すなわち、エッチストップとして機能する）まで、エッチングが行われている。チャネル開口２５は、（図のように）エッチストップ材料７０内まで達してもよく、またはその上で停止してもよい（図示せず）。一実施形態では、図のように、個々のアイランド７２は個々のチャネル開口２５よりも直径が大きい。あるいは、より好ましくはないが、個々のアイランド７２は個々のチャネル開口２５と同じか、より小さい水平方向の大きさであってもよい（図示せず）。
図１０および図１１を参照すると、図８および図９の個々のチャネル開口２５を通して犠牲アイランド７２（図示せず）が（例えば、他の露出した材料に対して選択的に行うことができるウェットまたはドライ等方性エッチングによって）除去されて、それらのチャネル開口（ここではベース３３Ｅを有する２５Ｅとして示されている）を層６４まで延長している。このような一実施形態では、図のように、延長チャネル開口２５Ｅが導体材料６３まで延びる。犠牲アイランド７２（図示せず）を除去する行為の結果、延長チャネル開口２５Ｅが導体材料６３（図示せず）内まで達するかまたは（図のように）その上で停止してもよい。アイランド７２の除去の前にアイランド７２がチャネル開口２５よりもそれぞれ直径が大きい一実施形態では、図のように、除去する行為によって、（例えば最初に形成されたチャネル開口２５に対して）半径方向外側に突出する、絶縁体材料６６を含む層６５内の環状凹部１５を個々に有するようにチャネル開口２５Ｅが形成される。
層の導体材料に電気的に結合されることになる導体材料を含む層まで、延長チャネル開口内にトランジスタチャネル材料が形成される。実施形態によっては、アレイの個々のメモリセルが、ゲート領域（例えば制御ゲート領域）と、ゲート領域とチャネル材料との間の横方向にメモリ構造とを含むように形成される。このような一実施形態では、メモリ構造は電荷遮断領域と、電荷蓄積材料と、絶縁電荷通過材料とを含むように形成される。個々のメモリセルの電荷蓄積材料（例えば、ドープまたは非ドープシリコンなどのフローティングゲート材料または窒化シリコンなどの電荷トラップ材料、金属ドットなど）が、電荷遮断領域の各個に高さ方向に沿って存在する。絶縁電荷通過材料（例えば、２つの絶縁体酸化物［例えば二酸化シリコン］の間に挟まれた窒素含有材料［例えば窒化シリコン］を有するバンドギャップ加工構造）が、チャネル材料と電荷蓄積材料との間に横方向に存在する。
図１２および図１３に、絶縁層２０とワード線層２２に高さ方向に沿って個々の延長チャネル開口２５Ｅ内と環状凹部１５内とに、電荷遮断材料３０と、電荷蓄積材料３２と、電荷通過材料３４とが形成された一実施形態を示す。電荷通過材料３４に沿って犠牲保護材料３５（例えばポリシリコン）が形成されている。トランジスタ材料３０、３２、および３４（例えばメモリセル材料）と、材料３５とは、例えば、積層１８の上と個々の延長チャネル開口２５Ｅ内とにそれぞれの薄い層の付着によって形成されてもよい。
図１４を参照すると、導体材料６３を露出させるように延長チャネル開口２５Ｅのベース３３Ｅから材料３０、３２および３４を除去するためにパンチエッチングが行われ、犠牲保護材料３５（図示せず）が（例えば選択的ウェットエッチングによって）除去されている。このようなパンチエッチングの結果、延長チャネル開口２５Ｅが（図のように）導体材料６３内に達するか、またはその上で停止することができる（図示せず）。
図１５および図１６を参照すると、次に、絶縁層２０とワード線層２２とに高さ方向に沿って延長チャネル開口２５Ｅ内にチャネル材料３６が形成されている。一実施形態では、図のように、チャネル材料３６は環状凹部１５にはまったく形成されない。例示のチャネル材料３６は、１つまたは複数のシリコン、ゲルマニウムおよびいわゆるＩＩＩ／Ｖ半導体材料（例えば、ＧａＡｓ、ＩｎＰ、ＧａＰおよびＧａＮ）などの適切にドープされた結晶性半導体材料を含む。材料３０、３２、３４および３６のそれぞれの厚さの例は、２５オングストロームから１００オングストロームである。延長チャネル開口２５Ｅは、半径方向中心の個体誘電性材料３８（例えばスピンオン誘電体、二酸化シリコンおよび／または窒化シリコン）を含むものとして示されている。あるいは、一例に過ぎないが、延長チャネル開口２５Ｅ内の半径方向中心部は、空き空間（図示せず）を含み、および／または、固体材料がなくてもよい（図示せず）。
図１７および図１８を参照すると、個々の線７３のエッチストップ材料７０を含む個々のベース３７を有する水平方向に細長いトレンチ４０を形成するように、絶縁層２０とワード線層２２を貫通し、積層２１がある場合は積層２１を貫通して、線７３のエッチストップ材料７０までエッチングが行われている。一実施形態では、線７３は、非犠牲線であり、例えばエッチストップ材料７０が絶縁性であるメモリアレイ（図示せず）の完成構造に残る。あるいは、図１９および図２０に示すように、線７３（図示せず）は犠牲線であり、個々の水平方向に細長いトレンチ４０を通して除去されている。これにかかわらず、チャネル材料３６を形成する前または後、およびチャネル開口２５／２５Ｅを形成する前または後に、線７３のエッチストップ材料７０まで絶縁層とワード線層とを貫通するエッチングが行われてもよく、チャネル材料３６のそのような形成の後の様子が示されている。
図２１を参照すると、ワード線層２２および層２７＊の第１の材料２６（図示せず）が、（例えば、材料２６が窒化シリコンであり、材料２４が二酸化シリコンである場合に液相または気相Ｈ３ＰＯ４を主要エッチャントとして使用して）第２の材料２４に対して選択的にエッチングされている。
図２２を参照すると、トレンチ４０を通ってワード線層２２および層２７＊内に導電性材料４８が形成されており、これは個々のワード線と形成される他のゲート線の導電性材料を含むことになる。任意の適切な導電性材料、例えば金属材料および／または導電性にドープされた半導体材料のうちの一方または両方を使用することができる。
図２３から図２５を参照すると、個々のトレンチ４０から導電性材料４８が除去されている。この結果として、ワード線２９と、個々のトランジスタおよび／またはメモリセル５６の高さ方向に延びるストリング４９とが形成されている。トランジスタおよび／またメモリセル５６の近似位置が、図２５のブラケットで示され、一部が図２３および図２４の破線輪郭線で示されており、図示されている例ではトランジスタおよび／またはメモリセル５６が基本的にリング状または環状である。導電性材料４８は、個々のトランジスタおよび／またはメモリセル５６の制御ゲート領域５２に対応する終端５０（図２５）を有すると見なすことができる。図示されている実施形態における制御ゲート領域５２は、個々のワード線２９の個々の部分を含む。材料３０、３２および３４は、制御ゲート領域５２とチャネル材料３６との間に横方向に存在するメモリ構造９５（図２５）と見なすことができる。個々のトレンチ４０には材料（例えば、５５［二酸化シリコンまたは窒化シリコンなどの誘電体および例えば５７［ポリシリコン］）が充填されている。
電荷蓄積材料３２と個々の制御ゲート領域５２との間には電荷遮断領域（例えば、電荷遮断材料３０）がある。電荷遮断は、メモリセルにおいて以下の機能を有し得る。すなわち、プログラムモードでは、電荷遮断は電荷担体が電荷蓄積材料（例えば、フローティングゲート材料、電荷トラップ材料など）から制御ゲートに向かって通過するのを防ぐことができ、消去モードでは、電荷遮断は電荷担体が制御ゲートから電荷蓄積材料に流入するのを防ぐことができる。したがって、電荷遮断は、個々のメモリセルの制御ゲート領域と電荷蓄積材料との間の電荷移動を遮断するように機能することができる。図のような電荷遮断領域の一例は、絶縁体材料３０を含む。他の例として、電荷遮断領域は、電荷蓄積材料（例えば材料３２）の横方向（例えば半径方向）外側の部分を含んでよく、そのような電荷蓄積材料は絶縁性（例えば、絶縁電荷蓄積材料３２と導電性材料４８との間にいかなる異なる組成の材料もない状態で）である。これとはかかわりなく、さらに別の例では、電荷蓄積材料と制御ゲートの導電性材料との界面は、いかなる分離組成絶縁体材料３０もない状態で電荷遮断領域として機能するのに十分であり得る。また、材料３０（存在する場合）との導電性材料４８の界面は、絶縁体材料３０と組み合わさって、電荷遮蔽領域として共に機能することができ、これに代えて、またはこれに加えて、絶縁電荷蓄積材料（例えば窒化シリコン材料３２）の横方向外側の領域であってもよい。例示の材料３０は、二酸化シリコンおよび／または窒化シリコンである。
図２６および図２７を参照すると、個々の非犠牲ランディングパッド７４の導電性エッチストップ材料７０を含む個々のベース４１を有するＴＡＶ開口３９を形成するように、絶縁層２０とワード線層２２とを貫通して個々の非犠牲ランディングパッド７４の導電性エッチストップ材料７０までエッチングが行われている。あるいは、より好ましくは、ＴＡＶ開口３９が、好ましい二酸化シリコン材料２４と導電性材料４８とを貫通してではなく、好ましい二酸化シリコン材料２４と好ましい窒化シリコン材料２６とを貫通してエッチングされるように、ＴＡＶ開口３９が水平方向に細長いトレンチ４０の形成の前（図示せず）に形成されてもよい。
図２８および図２９を参照すると、個々のＴＡＶ開口３９内に個々のＴＡＶ４７を形成するために、ＴＡＶ開口３９内に絶縁体材料４３（例えば窒化シリコンおよび／または二酸化シリコン）と導電性材料４５（例えば導電性にドープされた半導体材料および／または金属材料）とが形成されており、非犠牲ランディングパッド７４に直接電気的に結合されている。
別の実施例として、図２７のエッチストップ材料７０の少なくとも一部（導電性であるか否かを問わず）が除去されてもよく、その後、個々のＴＡＶを形成するように導電性材料４５が個々のＴＡＶ開口３９内に形成されてもよい。例えば、例示のみを目的として、エッチストップ材料７０が半径方向外側の誘電性材料（例えば二酸化シリコン）と半径方向内側の導電性材料（例えばＴｉＮライニングおよび半径方向中心のＷ）とを含む一実施形態を考えてみる。図２７の材料７０の導電性部分までのＴＡＶ開口３９の形成後、材料７０の導電性部分をエッチング除去し、半径方向外側の誘電性材料を残すことができる。次に、絶縁体材料４３を付着させ、その後、個々のＴＡＶ開口３９開口のベースから半径方向外側の誘電性材料と絶縁体材料４３とを除去し、その後、導電性材料４５を付着させてもよい。他の実施形態について図示および／または本明細書で説明している任意の他の属性または態様も使用可能である。
別の例示の実施形態を、図３０および図３１と構造１０ａとを参照しながら示し、説明する。適切な場合には上述の実施形態と同様の参照番号を使用し、何らかの構造上の相違は接尾文字「ａ」で示している。図３０を参照すると、開口６７の形成の前に層２３Ａ（任意）とその上方の導体層２７Ａとが形成されており、次に、層２７Ａ、２３Ａおよび６５を貫通して開口６７が形成されている。これは、例えば開口６８（図示せず）、および／または開口６９についても、コンポーネント６２（図示せず）に達するように行うことができる。したがって、図５および図６の犠牲アイランド７２（図示せず）（および、一実施形態では図５および図６の線７３および／または非犠牲ランディングパッド７４）が、図５および図６に示すよりも高く形成されることになる。
図３１を参照すると、材料３０、３２、３４、３６および３８が上述のものと同様にして形成されており、例えば一実施形態では、延長チャネル開口２５Ｅの環状凹部１５ａに最小限として電荷遮断材料３０が形成されている。他の実施形態について図示および／または本明細書で説明している任意の他の属性または態様も使用可能である。
図３２および図３３に、構造１０ｂに関する別の例示の加工を示す。適切な場合には上述の実施形態と同様の参照番号を使用し、何らかの構造上の相違は接尾文字「ｂ」で示している。図３２を参照すると、開口６７の形成の前に層２３Ａ（任意）、２７Ａ、２３Ｂ、２７Ｂ、２３Ｃおよび２７Ｃが形成されており、次に、これらの層および６５を貫通して開口６７が形成されている。これは、例えば、開口６８および／または６９（図示せず）についても行うことができる。したがって、図５および図６の犠牲アイランド７２（図示せず）（および、一実施形態では図５および図６の線７３および／または非犠牲ランディングパッド７４）が、図５および図６に示し、図３０および図３１に関して上述したよりも高く形成されることになる。
図３３を参照すると、上述のものと同様にして材料３０、３２、３４、３６および３８が形成されており、例えば、一実施形態では、延長チャネル開口２５Ｅの環状凹部１５ｂに最小限として電荷遮断材料３０が形成されている。他の実施形態について図示および／または本明細書で説明している任意の他の属性または態様も使用可能である。
本発明の実施形態は、製造方法とは独立してメモリアレイを包含する。ただし、そのようなメモリアレイは、方法の実施形態において本明細書に記載されている属性のいずれでも有し得る。同様に、上述の方法の実施形態は、デバイス実施形態に関して記載されている属性のいずれでも組み込むことができ、形成することができる。
一実施形態では、メモリアレイ（例えば１２）が、導体材料（例えば６３）を含む層（例えば６４）を含む垂直積層（例えば１８、２１に以下の材料６３を加えた層）を含む。導体材料を含む層の上方に絶縁体材料（例えば６６）を含む層がある。絶縁体材料を含む層の上方に、交互になった絶縁層（例えば２０）とワード線層（例えば２２）がある。ワード線層は、個々のメモリセル（例えば５６）のゲート領域（例えば５２）を含む。ゲート領域は個々に、ワード線層の各個におけるワード線（例えば２９）の一部を含む。チャネル材料（例えば３６）が、絶縁層と、ワード線層と、絶縁体材料を含む層とを通って高さ方向に延びる。チャネル材料は、導体材料を含む層の導体材料に直接電気的に結合される。個々のメモリセル（例えば５６）が、ゲート領域とチャネル材料との間にメモリ構造（例えば９５）を含む。メモリ構造は、ゲート領域の各個の半径方向内側に電荷遮断領域（例えば、存在する場合は３０、または存在しない場合には材料３２の一部）を含む。電荷遮断領域の各個の半径方向内側に電荷蓄積領域（例えば３２）がある。電荷蓄積領域の各個の半径方向内側に絶縁電荷通過材料（例えば３４）がある。電荷遮断領域は電荷遮断材料（例えば、存在する場合は３０、または存在しない場合は材料３２の一部）を含む。絶縁体材料を含む層には環状凹部（例えば１５、１５ａ、１５ｂ）がある。環状凹部は、個々のワード線内にある導電性材料（例えば４８）の直下になるように半径方向外側に突出している（例えば何らかの材料２４が環状凹部の上方にある）。電荷遮断材料は、絶縁体材料を含む層内にある環状凹部内にあり、個々のワード線層内にある導電性材料の直下にある。
一実施形態では、導体材料は金属材料の上方の導電性にドープされた半導体材料を含む。一実施形態では、電荷蓄積領域は、電荷蓄積材料を含み、電荷蓄積材料は、絶縁体材料を含む層内にある環状凹部内にあり、個々のワード線層内にある導電性材料の直下にある。上記のような一実施形態では、絶縁電荷通過材料が、絶縁体材料を含む層内にある環状凹部内にあり、ワード線層内にある導電性材料の直下にある。
一実施形態では、環状凹部（例えば１５ａ、１５ｂ）は絶縁体材料を含む層の上方に延び、電荷遮断材料が絶縁体材料を含む層の上方の環状凹部内にある。上記のような一実施形態では、導電材料（例えば４８）を含む層（例えば、２７Ａ、２７Ｂ、２７Ｃのいずれか）が、（ａ）交互になった絶縁層とワード線層と、（ｂ）導体材料を含む層との間にある。環状凹部は、導電材料を含む層内に延び、環状凹部内にある電荷遮断材料が、導電材料を含む層の導電材料に直接接している。
一実施形態では、メモリアレイは、（ａ）交互になった絶縁層とワード線層と、（ｂ）導体材料を含む層との間に導電材料を含む層を含む。環状凹部は、導電材料を含む層の下のいずれの場所にも存在する（例えば図２９）。そのような一実施形態（例えば図２９）では、環状凹部は導電材料を含む層の導電材料の最低面から間隔を空けたいずれの場所にも存在する。環状凹部に存在する電荷遮断材料は、それにより、導電材料を含む層の導電材料の最低面に直接接しない。
他の実施形態について図示および／または本明細書で説明している任意の他の属性または態様も使用可能である。
一実施形態では、メモリアレイ（例えば１２）は、導体材料（例えば６３）を含む層（例えば６４）を含む垂直積層（例えば、１８、２１に以下の材料６３を加えた層）を含む。導体材料を含む層の上方に絶縁体材料（例えば６６）を含む層（例えば６５）がある。絶縁体材料を含む層の上方に導電材料（例えば４８）を含む層（例えば２７Ｂ）がある。絶縁体材料を含む層の上方に、交互になった絶縁層（例えば２０）とワード線層（例えば２２）がある。ワード線層は、個々のメモリセル（例えば５６）のゲート領域（例えば５２）を含む。ゲート領域は個々に、ワード線層の各個におけるワード線（例えば２９）の一部を含む。チャネル材料（例えば３６）が、絶縁層と、ワード線層と、絶縁体材料を含む層とを通って高さ方向に延びる。チャネル材料は、導体材料を含む層の導体材料に直接電気的に結合される。個々のメモリセル（例えば５６）が、ゲート領域とチャネル材料との間にメモリ構造（例えば９５）を含む。メモリ構造は、ゲート領域の各個の半径方向内側の電荷遮断領域（例えば、存在する場合は３０、または存在しない場合は材料３２の一部）を含む。電荷遮断領域の各個の半径方向内側に電荷蓄積領域（例えば３２）がある。電荷蓄積領域の各個の半径方向内側に絶縁電荷通過材料（例えば３４）がある。電荷遮断領域は、電荷遮断材料（例えば、存在する場合は３０、または存在しない場合は材料３２の一部）を含む。絶縁体材料を含む層と導電性材料を含む層には環状凹部（例えば１５、１５ａ、１５ｂ）がある。環状凹部は、個々のワード線にある導電材料（例えば４８）の直下になるように半径方向外側に突出している。電荷遮断材料は、絶縁体材料を含む層内と導電性材料を含む層内とにある環状凹部内にあり、個々のワード線層内にある導電材料の直下にある。
一実施形態では、導電性材料を含む層は、（例えば、図２７、図２９、図３１および図３３の層２７Ｂ内の９１に）選択ゲートソース制御線を含む。一実施形態では、導電性材料を含む層は選択ゲートソース制御線（例えば層２７Ａ内の導電性材料）を含まない。図２７、図２９、図３１および図３３の実施形態は、例えば、層２７Ｂ内の導電性材料４８が選択ゲートソース制御線であり得る例を示している。別の例示の実施形態として、層２７Ｂ内の導電性材料４８が、間に絶縁層を有する３つの別々の層（図示せず）を含んでよく、そのようなゲートは、共同で単一の選択ゲートソース制御線として機能するように、並列に直接電気的に結合される。さらに、例示の導電層２７Ａは、ゲート誘導ドレイン漏洩を誘導する目的で、メモリセルストリング４９における記憶状態を消去するときに主目的を示し、機能し得る。例示の導電層２７Ｃは、ダミーワード線９３（図２７、図２９、図３１および図３３）を含み、ダミーワード線として機能することができ、すなわち、このような層はストリング４９の一部として動作可能なメモリセルを含まないが、半径方向に隣接するチャネル材料３６を動作時に導電性にするためのゲートとして動作可能である。
一実施形態では、絶縁体材料を含む層の上方に導電性材料を含む複数の層（例えば、２７Ａ、２７Ｂ、２７Ｃ）があり、これらの層は交互になった絶縁層とワード線の下にある。導電性材料を含むこのような複数の層に環状凹部（例えば１５ｂ）がある。上記のような一実施形態では、上記のような複数の層のうちの少なくとも１つの層（例えば２７Ｂ）が、選択ゲートソース制御線を含む導電性材料を含む。上記のような一実施形態では、導電性材料を含む上記のような複数の層のうちの少なくとも１つの層が、選択ゲートソース制御線を含まない。そのような一実施形態では、導電性材料を含む上記のような複数の層のうちの少なくとも１つの層が、選択ゲートソース制御線を含む。導電性材料を含む上記のような複数の層のうちの別の少なくとも１つの層が、選択ゲートソース制御線を含まない。
上述のアセンブリおよび構造は、集積回路／回路で使用することができ、電子システムに組み込むことができる。そのような電子システムは、例えば、メモリモジュール、デバイスドライバ、電力モジュール、通信モデム、プロセッサモジュール、および特定用途向けモジュールで使用することができ、多層マルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機など、広範囲なシステムのいずれであってもよい。
本明細書では、特に記載のない限り、「高さ方向」、「より高い」、「上部」、「下部」、「最上部」、「～の上」、「底部」、「上方」、「下方」、「下」、「真下」、「上方に」、および「下方に」は、一般に、垂直方向を基準にしている。「水平方向」は、主基板面に沿った概ねの方向（すなわち１０度以内）を指し、製造時にはその方向を基準として基板が加工される方向となり得、垂直方向は、この方向に対して概ね直角の方向である。「厳密に水平」と言う場合は、主基板面に沿った方向（すなわち主基板面からの角度がない）であり、製造時にその方向を基準にして基板が加工される方向となり得る。また、本明細書で使用する「垂直方向」および「水平方向」は、互いに概ね直角な方向であり、３次元空間における基板の向きとは独立している。さらに、「高さ方向に延びた」および「高さ方向に延び（てい）る」とは、厳密に水平な方向から少なくとも４５°だけ角度がついた方向を指す。また電界効果トランジスタに関して、「高さ方向に延び（てい）る」、「高さ方向に延びた」、水平方向に延び（てい）る、および、水平方向に延びた、とは、動作時にソース／ドレイン領域間に電流が流れるトランジスタのチャネル長の向きを基準にしている。バイポーラ接合トランジスタの場合、「高さ方向に延び（てい）る」、「高さ方向に延びた」、水平方向に延び（てい）る、および、水平方向に延びた、とは、動作時にエミッタとコレクタとの間で電流が流れるベース長の向きを基準にしている。実施形態によっては、高さ方向に延びる任意のコンポーネント、フィーチャ、および／または領域は、垂直方向に延びるか、または垂直の１０°以内に延びる。
また、「直上」および「直下」は、記載されている２つの領域／材料／コンポーネントの互いに対する少なくともいくらかの横方向（すなわち水平方向）の重なりを必要とする。また、前に「直」が付いていない「上方」の使用は、他方の領域／材料／コンポーネントの上方にある記載されている領域／材料／コンポーネントの一部が、他方の高さ方向外側にあることのみを必要としている（すなわち、記載されている２つの領域／材料／コンポーネントの横方向の重なりがあるか否かには関係がない）。したがって、前に「直」が付いていない「下方」の使用は、他方の領域／材料／コンポーネントの下方にある記載されている領域／材料／コンポーネントの一部が、他方の高さ方向内側にあることのみを必要としている（すなわち、記載されている２つの領域／材料／コンポーネントの横方向の重なりがあるか否かには関係がない）。
本明細書に記載の材料、領域および構造のいずれも同種または非同種であってよく、それにかかわらず、上にある任意の材料にわたって連続であっても不連続であってもよい。任意の材料について１つまたは複数の例示の組成が与えられている場合、その材料はそのような１つまたは複数の組成を含むか、実質的にそのような組成からなるか、またはそのような組成からなってよい。また、特に明記されていない限り、各材料は任意の適切な技術または今後開発される技術を使用して形成することができ、原子層付着、化学気相付着、物理気相付着、エピタキシャル成長、拡散ドーピング、およびイオン注入がそのような技術の例である。
さらに、「厚さ」は単独（先行する方向形容詞がない）では、異なる組成の直接隣接する材料の、または直接隣接する領域の、最も近接した表面から垂直の所与の材料または領域を通る平均直線距離と定義される。さらに、本明細書に記載の様々な材料または領域は、実質的に一定した厚さまたは一定しない厚さのものとすることができる。一定しない厚さの場合、厚さは、特に明記されていない限り平均厚さを指し、そのような材料または領域は、厚さが一定していないため何らかの最小厚さと何らかの最大厚さとを有することになる。本明細書で使用する、「異なる組成」は、互いに直接接し得る２つの記載されている材料または領域が、例えばそのような材料または領域が同質ではない場合に、化学的および／または物理的に異なっていることのみを必要とする。２つの記載されている材料または領域が互いに直接接していない場合、「異なる組成」とは、記載されている２つの材料または領域の互いに最も近接している部分が、そのような材料または領域が同質でない場合に化学的および／または物理的に異なっていることのみを必要とする。本明細書では、材料、領域、または構造は、記載されている材料、領域または構造の少なくとも一部の互いに対して物理的に接触している接触部がある場合に、別の材料、領域、または構造に「直接接して」いる。それに対して、前に「直接」が付いていない、「上方に」、「上に」、「隣接して」、「沿って」、および「接触して」は、「直接接して」いることのほかに、介在する材料、領域、または構造の結果として、記載されている材料、領域、または構造の互いに対する物理的接触がない構造も包含する。
本明細書では、領域－材料－コンポーネントは、正常動作時に、一方から他方に電流が連続して流れることができ、電荷が十分に生成される場合に原子よりも小さい正および／または負の電荷の移動によって主として流れる場合に、互いに対して「電気的に結合され」ている。領域－材料―コンポーネント間に別の電子コンポーネントがあってよく、電気的に結合されていてもよい。それに対して、領域－材料－コンポーネントが「直接電気的に結合されて」いると言う場合、直接電気的に結合されている領域－材料―コンポーネント間には介在する電子コンポーネントがない（例えば、ダイオード、トランジスタ、抵抗器、変換器、スイッチ、ヒューズなどがない）。
さらに、「金属材料」は、元素金属、２つ以上の元素金属の混合物または合金、および任意の導電性金属化合物のうちの任意の１つまたは組み合わせである。
本明細書では、エッチングする、エッチング、除去する、除去、付着させる、形成する、および／または形成に関して「選択的」であるとは、量で少なくとも２：１の比率で作用を受けるような、１つの記載されている材料の別の記載されている材料に対する作用である。また、選択的に付着させる、選択的に成長させる、または選択的に形成するとは、少なくとも最初の７５オングストロームの付着、成長または形成について、１つの材料を記載されている別の１つまたは複数の材料に対して、量で少なくとも２：１の比率で付着、成長または形成することである。
特に明記しない限り、本明細書では「または」の使用は、いずれか一方と両方とを包含する。
結び
実施形態によっては、メモリアレイの形成において使用される方法が、基板の上方に導体材料を含む層を形成することを含む。導体材料を含む層の導体材料の直上に、エッチストップ材料を含む犠牲アイランドが形成される。犠牲アイランドと、導体材料を含む層との上方に、垂直方向に交互になった絶縁層とワード線層とを含む積層が形成される。エッチストップ材料を含む個々のベースを有するチャネル開口を形成するように、絶縁層とワード線層とを貫通して犠牲アイランドの各個のエッチストップ材料までエッチングが行われる。個々のチャネル開口を導体材料を含む層まで延長するように、チャネル開口の各個を通して犠牲アイランドが除去される。延長チャネル開口内に導体材料を含む層までチャネル材料が形成される。チャネル材料は、導体材料を含む層の導体材料に電気的に結合される。
実施形態によっては、メモリアレイの形成において使用される方法が、基板の上方に導体材料を含む層を形成することを含む。線から間隔を空けて線の間にある犠牲アイランドが形成される。犠牲アイランドと線とは、導体材料を含む層の導体材料の直上にある。犠牲アイランドと線とは、エッチストップ材料を含む。犠牲アイランドと、線と、導体材料を含む層との上方に、垂直方向に交互になった絶縁層とワード線層とを含む積層が形成される。エッチストップ材料を含む個々のベースを有するチャネル開口を形成するように、絶縁層とワード線層とを貫通して犠牲アイランドの各個のエッチストップ材料までエッチングが行われる。個々のチャネル開口を導体材料を含む層まで延長するように、犠牲アイランドがチャネル開口の各個を通して除去される。延長チャネル開口内に導体材料を含む層までチャネル材料が形成される。チャネル材料は、導体材料を含む層の導体材料に電気的に結合される。線の各個のエッチストップ材料を含む個々のベースを有する水平方向に細長いトレンチを形成するように、絶縁層とワード線層とを貫通して線のエッチストップ材料までエッチングが行われる。
実施形態によっては、メモリアレイの形成において使用される方法が、基板の上方に導体材料を含む層を形成することを含む。非犠牲線から間隔を空けて非犠牲線の間に位置する犠牲アイランドが形成される。犠牲アイランドと非犠牲線とは、導体材料を含む層の導体材料の直上にある。犠牲アイランドと非犠牲線とは、絶縁性エッチストップ材料を含む。犠牲アイランドと、非犠牲線と、導体材料を含む層との上方に、垂直方向に交互になった絶縁層とワード線層とを含む積層が形成される。絶縁性エッチストップ材料を含む個々のベースを有するチャネル開口を形成するように、絶縁層とワード線層とを貫通して犠牲アイランドの各個の絶縁性エッチストップ材料までエッチングが行われる。個々のチャネル開口を導体材料を含む層まで延長するように、チャネル開口の各個を通して犠牲アイランドが除去される。延長チャネル開口内に導体材料を含む層までチャネル材料が形成される。チャネル材料が導体材料を含む層の導体材料に電気的に結合される。非犠牲線の各個の絶縁性エッチストップ材料を含む個々のベースを有する水平方向に細長いトレンチを形成するように、絶縁層とワード線層とを貫通して非犠牲線の個々の絶縁性エッチストップ材料までエッチングが行われる。非犠牲線は、メモリアレイの完成構造に残る。
実施形態によっては、メモリアレイと導電スルーアレイビア（ＴＡＶ）との形成において使用される方法が、基板の上方に導体材料を含む層を形成することを含む。犠牲アイランドと非犠牲ランディングパッドとが形成される。犠牲アイランドは、導体材料を含む層の導体材料の直上にある。犠牲アイランドと非犠牲ランディングパッドとは、それぞれの最上部からそれぞれの底部までの導電経路を形成する導電性エッチストップ材料を含む。犠牲アイランドと、非犠牲ランディングパッドと、導体材料を含む層との上方に、垂直方向に交互になった絶縁層とワード線層とを含む積層が形成される。導電性エッチストップ材料を含む個々のベースを有するチャネル開口を形成するように、絶縁層とワード線層とを貫通して犠牲アイランドの各個の導電性エッチストップ材料までエッチングが行われる。個々のチャネル開口を導体材料を含む層まで延長するように、チャネル開口の各個を通して犠牲アイランドが除去される。延長チャネル開口内に導体材料を含む層までチャネル材料が形成される。チャネル材料は、導体材料を含む層の導体材料に電気的に結合される。非犠牲ランディングパッドの各個の導電性エッチストップ材料を含む個々のベースを有するＴＡＶ開口を形成するように、絶縁層とワード線層とを貫通して非犠牲ランディングパッドの導電性エッチストップ材料までエッチングが行われる。ＴＡＶ開口の各個内に個々のＴＡＶを形成するように、非犠牲ランディングパッドに直接電気的に結合されることになる導電性材料がＴＡＶ開口内に形成される。
実施形態によっては、メモリアレイと導電スルーアレイビア（ＴＡＶ）との形成において使用される方法が、基板の上方に導体材料を含む層を形成することを含む。ランディングパッドと犠牲アイランドとが形成され、犠牲アイランドは導体材料を含む層の導体材料の直上にある。ランディングパッドと犠牲アイランドとは、エッチストップ材料を含む。ランディングパッドと、犠牲アイランドと、導体材料を含む層との上方に、垂直方向に交互になった絶縁層とワード線層とを含む積層が形成される。エッチストップ材料を含む個々のベースを有するチャネル開口を形成するように、絶縁層とワード線層とを貫通して犠牲アイランドの各個のエッチストップ材料までエッチングが行われる。個々のチャネル開口を導体材料を含む層まで延長するように、チャネル開口の各個を通して犠牲アイランドが除去される。延長チャネル開口内に導体材料を含む層までチャネル材料が形成される。チャネル材料が、導体材料を含む層の導体材料に電気的に結合される。非犠牲ランディングパッドの各個のエッチストップ材料を含む個々のベースを有するＴＡＶ開口を形成するように、絶縁層とワード線層とを貫通してランディングパッドのエッチストップ材料までエッチングが行われる。ＴＡＶ開口の各個内に個々のＴＡＶを形成するように、エッチストップ材料の少なくとも一部が除去され、その後、ＴＡＶ開口内に導電性材料が形成される。
実施形態によっては、メモリアレイが、導体材料を含む層と、導体材料を含む層の上方の絶縁体材料を含む層と、絶縁体材料を含む層の上方の交互になった絶縁層とワード線層とを含む垂直積層を含む。ワード線層は、個々のメモリセルのゲート領域を含む。ゲート領域は個々に、ワード線層の各個におけるワード線の一部を含む。絶縁層と、ワード線層と、絶縁体材料を含む層とを通って高さ方向にチャネル材料が延びる。チャネル材料は、導体材料を含む層の導体材料に直接電気的に結合される。個々のメモリセルが、ゲート領域とチャネル材料との間にメモリ構造を含む。メモリ構造は、ゲート領域の各個の半径方向内側の電荷遮断領域と、電荷遮断領域の各個の半径方向内側の電荷蓄積領域と、電荷蓄積領域の各個の半径方向内側の絶縁電荷通過材料とを含む。電荷遮断領域は、電荷遮断材料を含む。絶縁体材料を含む層内に環状凹部がある。環状凹部は、個々のワード線層内にある導電性材料の直下になるように半径方向外側に突出する。電荷遮断材料は、絶縁体材料を含む層内にある環状凹部内にあり、個々のワード線層内にある導電性材料の直下にある。
実施形態によっては、メモリアレイが、導体材料を含む層と、導体材料を含む層の上方の絶縁体材料を含む層と、絶縁体材料を含む層の上方の導電性材料を含む層と、導電性材料を含む層の上方の交互になった絶縁層とワード線層とを含む、垂直積層を含む。ワード線層は、個々のメモリセルのゲート領域を含む。ゲート領域は個々に、ワード線層の各個におけるワード線の一部を含む。絶縁層と、ワード線層と、導電性材料を含む層とを通って高さ方向にチャネル材料が延びる。チャネル材料は、導体材料を含む層の導体材料に直接電気的に結合される。個々のメモリセルが、ゲート領域とチャネル材料との間にメモリ構造を含む。メモリ構造は、ゲート領域の各個の半径方向内側の電荷遮断領域と、電荷遮断領域の各個の半径方向内側の電荷蓄積領域と、電荷蓄積領域の各個の半径方向内側の絶縁電荷通過材料とを含む。電荷遮断領域は電荷遮断材料を含む。絶縁体材料を含む層内と導電性材料を含む層内とに環状凹部がある。環状凹部は、個々のワード線層内にある導電材料の直下になるように半径方向外側に突出する。電荷遮断材料は、絶縁体材料を含む層内と導電性材料を含む層内とにある環状凹部内にあり、個々のワード線層内にある導電材料の直下にある。

Claims (39)

  1. メモリアレイの形成において使用される方法であって、
    基板の上方に導体材料を含む層を形成することと、
    前記導体材料を含む前記層の前記導体材料の直上に、エッチストップ材料を含む犠牲アイランドを形成することと、
    前記犠牲アイランドと、前記導体材料を含む前記層との上方に、垂直方向に交互になった絶縁層とワード線層とを含む積層を形成することと、
    前記エッチストップ材料を含む個々のベースを有するチャネル開口を形成するように、前記絶縁層と前記ワード線層とを貫通して前記犠牲アイランドの各個の前記エッチストップ材料までエッチングすることと、
    個々の前記チャネル開口を前記導体材料を含む前記層まで延長するように、前記チャネル開口の各個を通して前記犠牲アイランドを除去することと、
    前記延長チャネル開口内に前記導体材料を含む前記層までチャネル材料を形成することであって、前記チャネル材料が前記導体材料を含む前記層の前記導体材料に電気的に結合される、前記チャネル材料を形成することとを含む、方法。
  2. 前記エッチストップ材料は導電性材料を含む、請求項１に記載の方法。
  3. 前記エッチストップ材料は、半径方向外側の誘電材料と半径方向内側の導電性材料とを含む、請求項１に記載の方法。
  4. 個々の前記アイランドは、前記除去の前に個々の前記チャネル開口よりも直径が大きい、請求項１に記載の方法。
  5. 前記犠牲アイランドと前記エッチストップ材料とは、前記エッチストップ材料の組成とは異なる組成の絶縁体材料を含む層内にある、請求項１に記載の方法。
  6. 個々の前記アイランドは、前記除去の前に個々の前記チャネル開口よりも直径が大きく、前記除去は、前記絶縁体材料を含む前記層内に、半径方向外側に突出する環状凹部を形成し、前記方法は、前記チャネル材料の形成の前に前記環状凹部内に電荷遮断材料を形成することをさらに含む、請求項５に記載の方法。
  7. 前記チャネル材料の形成の前に、前記環状凹部内に電荷蓄積材料を形成することを含む、請求項６に記載の方法。
  8. 前記チャネル材料の形成の前に、前記環状凹部内に絶縁電荷通過材料を形成することを含む、請求項７に記載の方法。
  9. 前記チャネル材料が前記環状凹部内にはまったく形成されない、請求項６に記載の方法。
  10. 前記犠牲アイランドの形成の前に、前記エッチストップ材料の組成とは異なる組成の絶縁体材料を含む層を形成することと、
    前記積層の形成の前に、前記絶縁体材料を含む前記層の上方に導体層を形成することと、
    前記導体内と前記絶縁体材料を含む前記層内とに前記犠牲アイランドを形成することとを含む、請求項１に記載の方法。
  11. 個々の前記アイランドは、前記除去の前に個々の前記チャネル開口よりも直径が大きく、前記除去は前記絶縁体材料を含む前記層内と前記導体層内とに環状凹部を形成し、前記環状凹部は半径方向外側に突出し、前記方法は、前記チャネル材料の形成の前に前記環状凹部内に電荷遮断材料を形成することをさらに含む、請求項１０に記載の方法。
  12. 前記絶縁体材料を含む前記層の上方に複数の前記導体層を形成することと、
    前記絶縁体材料を含む前記層の上方の前記複数の導体層内に前記犠牲アイランドを形成することとを含む、請求項１０に記載の方法。
  13. 個々の前記アイランドは、前記除去の前に個々の前記チャネル開口よりも直径が大きく、前記除去は、前記絶縁材料を含む前記層内と前記絶縁材料を含む前記層の上方の前記複数の導体層内とに環状凹部を形成し、前記環状凹部は半径方向外側に突出し、前記方法は、前記チャネル材料の形成の前に前記環状凹部内に電荷遮断材料を形成することをさらに含む、請求項１２に記載の方法。
  14. メモリアレイの形成において使用される方法であって、
    基板の上方に導体材料を含む層を形成することと、
    線から間隔を空けて前記線の間に犠牲アイランドを形成することであって、前記犠牲アイランドと前記犠牲線とは前記導体材料を含む前記層の前記導体材料の直上にあり、前記犠牲アイランドと前記線とがエッチストップ材料を含む、前記犠牲アイランドを形成することと、
    前記犠牲アイランドと、前記線と、前記導体材料を含む前記層との上方に、垂直方向に交互になった絶縁層とワード線層とを含む積層を形成することと、
    前記エッチストップ材料を含む個々のベースを有するチャネル開口を形成するように、前記絶縁層と前記ワード線層とを貫通して前記犠牲アイランドの各個の前記エッチストップ材料までエッチングすることと、
    個々の前記チャネル開口を前記導体材料を含む前記層まで延長するように、前記チャネル開口の各個を通して前記犠牲アイランドを除去することと、
    前記延長チャネル開口内に前記導体材料を含む前記層までチャネル材料を形成することであって、前記チャネル材料が前記導体材料を含む前記層の前記導体材料に電気的に結合される、前記チャネル材料を形成することと、
    前記線の各個の前記エッチストップ材料を含む個々のベースを有する水平方向に細長いトレンチを形成するように、前記絶縁層と前記ワード線層とを貫通して前記線の前記エッチストップ材料までエッチングすることとを含む、方法。
  15. 前記犠牲アイランドと前記線とが導電性エッチストップ材料を含み、前記線は犠牲線であり、前記方法は、前記水平方向に細長いトレンチの各個を通して前記導電性犠牲線を除去することをさらに含む、請求項１４に記載の方法。
  16. 前記犠牲アイランドと前記線とは絶縁性エッチストップ材料を含み、前記線は犠牲線であり、前記方法は、前記水平方向に細長いトレンチの各個を通して前記絶縁性犠牲線を除去することをさらに含む、請求項１４に記載の方法。
  17. 前記犠牲アイランドと前記線とは絶縁性エッチストップ材料を含む、請求項１４に記載の方法。
  18. 前記絶縁層と前記ワード線層とを貫通して前記犠牲線の前記エッチストップ材料までの前記エッチングは、前記チャネル材料の前記形成後に行われる、請求項１４に記載の方法。
  19. メモリアレイの形成において使用される方法であって、
    基板の上方に導体材料を含む層を形成することと、
    非犠牲線から間隔を空けて前記非犠牲線の間に犠牲アイランドを形成することであって、前記犠牲アイランドと前記非犠牲線とは前記導体材料を含む前記層の前記導体材料の直上にあり、前記犠牲アイランドと前記非犠牲線とが絶縁性エッチストップ材料を含む、前記犠牲アイランドを形成することと、
    前記犠牲アイランドと、前記非犠牲線と、前記導体材料を含む前記層との上方に、垂直方向に交互になった絶縁層とワード線層とを含む積層を形成することと、
    前記絶縁性エッチストップ材料を含む個々のベースを有するチャネル開口を形成するように、前記絶縁層と前記ワード線層とを貫通して前記犠牲アイランドの各個の前記絶縁性エッチストップ材料までエッチングすることと、
    個々の前記チャネル開口を前記導体材料を含む前記層まで延長するように、前記チャネル開口の各個を通して前記犠牲アイランドを除去することと、
    前記延長チャネル開口内に前記導体材料を含む前記層までチャネル材料を形成することであって、前記チャネル材料が前記導体材料を含む前記層の前記導体材料に電気的に結合される、前記チャネル材料を形成することと、
    前記非犠牲線の各個の前記絶縁性エッチストップ材料を含む個々のベースを有する水平方向に細長いトレンチを形成するように、前記絶縁層と前記ワード線層とを貫通して前記非犠牲線の前記絶縁性エッチストップ材料までエッチングすることであって、前記非犠牲線が前記メモリアレイの完成構造に残る、前記エッチングすることとを含む、方法。
  20. 前記絶縁層と前記ワード線層とを貫通して前記非犠牲線の前記絶縁性エッチストップ材料まで前記エッチングすることは、前記チャネル材料の前記形成後に行われる、請求項１９に記載の方法。
  21. メモリアレイと導電スルーアレイビア（ＴＡＶ）との形成において使用される方法であって、
    基板の上方に導体材料を含む層を形成することと、
    犠牲アイランドと非犠牲ランディングパッドとを形成することであって、前記犠牲アイランドが前記導体材料を含む前記層の前記導体材料の直上にあり、前記犠牲アイランドと前記非犠牲ランディングパッドとが、それぞれの最上部からそれぞれの底部までの導電経路を形成する導電性エッチストップ材料を含む、前記犠牲アイランドと前記非犠牲ランディングパッドとを形成することと、
    前記犠牲アイランドと、前記非犠牲ランディングパッドと、前記導体材料を含む前記層との上方に、垂直方向に交互になった絶縁層とワード線層とを含む積層を形成することと、
    前記導電性エッチストップ材料を含む個々のベースを有するチャネル開口を形成するように、前記絶縁層と前記ワード線層とを貫通して前記犠牲アイランドの各個の前記導電性エッチストップ材料までエッチングすることと、
    個々の前記チャネル開口を前記導体材料を含む前記層まで延長するように、前記チャネル開口の各個を通して前記犠牲アイランドを除去することと、
    前記延長チャネル開口内に前記導体材料を含む前記層までチャネル材料を形成することであって、前記チャネル材料が前記導体材料を含む前記層の前記導体材料に電気的に結合される、前記チャネル材料を形成することと、
    前記非犠牲ランディングパッドの各個の前記導電性エッチストップ材料を含む個々のベースを有するＴＡＶ開口を形成するように、前記絶縁層と前記ワード線層とを貫通して前記非犠牲ランディングパッドの前記導電性エッチストップ材料までエッチングすることと、
    前記ＴＡＶ開口の各個内に個々のＴＡＶを形成するように、前記ＴＡＶ開口内に、前記非犠牲ランディングパッドに直接電気的に結合される導電性材料を形成することとを含む、方法。
  22. 前記絶縁層と前記ワード線層とを貫通して前記非犠牲線の前記導電性エッチストップ材料まで前記エッチングすることは、前記チャネル材料の前記形成後に行われる、請求項２１に記載の方法。
  23. メモリアレイと導電スルーアレイビア（ＴＡＶ）との形成において使用される方法であって、
    基板の上方に導体材料を含む層を形成することと、
    ランディングパッドと犠牲アイランドとを形成することであって、前記犠牲アイランドが前記導体材料を含む前記層の前記導体材料の直上にあり、前記ランディングパッドと前記犠牲アイランドとがエッチストップ材料を含む、前記ランディングパッドと前記犠牲アイランドとを形成することと、
    前記ランディングパッドと、前記犠牲アイランドと、前記導体材料を含む前記層との上方に、垂直方向に交互になった絶縁層とワード線層とを含む積層を形成することと、
    前記エッチストップ材料を含む個々のベースを有するチャネル開口を形成するように、前記絶縁層と前記ワード線層とを貫通して前記犠牲アイランドの各個の前記エッチストップ材料までエッチングすることと、
    個々の前記チャネル開口を前記導体材料を含む前記層まで延長するように、前記チャネル開口の各個を通して前記犠牲アイランドを除去することと、
    前記延長チャネル開口内に前記導体材料を含む前記層までチャネル材料を形成することであって、前記チャネル材料が前記導体材料を含む前記層の前記導体材料に電気的に結合される、前記チャネル材料を形成することと、
    前記非犠牲ランディングパッドの各個の前記エッチストップ材料を含む個々のベースを有するＴＡＶ開口を形成するように、前記絶縁層と前記ワード線層とを貫通して前記ランディングパッドの前記エッチストップ材料までエッチングすることと、
    前記ＴＡＶ開口の各個内に個々のＴＡＶを形成するように、前記エッチストップ材料の少なくとも一部を除去し、その後、前記ＴＡＶ開口内に導電性材料を形成することとを含む、方法。
  24. メモリアレイであって、
    導体材料を含む層と、
    導体材料を含む前記層の上方の絶縁体材料を含む層と、
    前記絶縁体材料を含む前記層の上方の交互になった絶縁層とワード線層であって、前記ワード線層が個々のメモリセルのゲート領域を含み、前記ゲート領域が個々に前記ワード線層の各個におけるワード線の一部を含む、前記絶縁層と前記ワード線層と
    を含む、垂直積層と、
    前記絶縁層と、前記ワード線層と、前記絶縁体材料を含む前記層とを通って高さ方向に延びるチャネル材料であって、前記チャネル材料が前記導体材料を含む前記層の前記導体材料に直接電気的に結合される、前記チャネル材料と、
    前記ゲート領域と前記チャネル材料との間にメモリ構造を含む個々の前記メモリセルであって、前記メモリ構造が、前記ゲート領域の各個の半径方向内側の電荷遮断領域と、前記電荷遮断領域の各個の半径方向内側の電荷蓄積領域と、前記電荷蓄積領域の各個の半径方向内側の絶縁電荷通過材料とを含み、前記電荷遮断領域が電荷遮断材料を含む、個々の前記メモリセルと、
    前記絶縁体材料を含む前記層内の環状凹部とを含み、前記環状凹部は個々の前記ワード線層内にある導電性材料の直下になるように半径方向外側に突出し、前記電荷遮断材料は、前記絶縁体材料を含む前記層内にある前記環状凹部内にあり、個々の前記ワード線層内にある前記導電性材料の直下にある、メモリアレイ。
  25. 前記導体材料は金属材料の上方に導電性にドープされた半導体材料を含む、請求項２４に記載のメモリアレイ。
  26. 前記電荷蓄積領域は電荷蓄積材料を含み、前記電荷蓄積材料は、前記絶縁体材料を含む前記層内にある前記環状凹部内にあり、個々の前記ワード線層内にある前記導電性材料の直下にある、請求項２４に記載のメモリアレイ。
  27. 前記絶縁電荷通過材料は、前記絶縁体材料を含む前記層内にある前記環状凹部内にあり、個々の前記ワード線層内にある前記導電性材料の直下にある、請求項２６に記載のメモリアレイ。
  28. 前記環状凹部は前記絶縁体材料を含む前記層の上方に延び、前記電荷遮断材料は前記絶縁体材料を含む前記層の上方の前記環状凹部内にある、請求項２４に記載のメモリアレイ。
  29. ａ）交互になった前記絶縁層および前記ワード線層とｂ）導体材料を含む前記層との間に導電材料を含む層を含み、前記環状凹部は前記導電材料を含む前記層内に延び、前記環状凹部内にある電荷遮断材料は、前記導電材料を含む前記層の前記導電材料に直接接している、請求項２８に記載のメモリアレイ。
  30. ａ）交互になった前記絶縁層および前記ワード線層とｂ）導体材料を含む前記層との間に導電材料を含む層を含み、前記環状凹部は前記導電材料を含む前記層の下のいずれの場所にも存在する、請求項２４に記載のメモリアレイ。
  31. 前記環状凹部は、前記導電材料を含む前記層の前記導電材料の最低面の下に間隔を空けていずれの場所にも存在し、前記環状凹部内にある前記電荷遮断材料は、それにより前記導電材料を含む前記層の前記導電材料の最低面に直接接しない、請求項３０に記載のメモリアレイ。
  32. 前記チャネル材料が前記環状凹部にまったく存在しない、請求項２４に記載のメモリアレイ。
  33. メモリアレイであって、
    導体材料を含む層と、
    導体材料を含む前記層の上方の絶縁体材料を含む層と、
    絶縁体材料を含む前記層の上方の導電性材料を含む層と、
    前記導電性材料を含む前記層の上方の交互になった絶縁層とワード線層であって、前記ワード線層が個々のメモリセルのゲート領域を含み、前記ゲート領域が個々に前記ワード線層の各個におけるワード線の一部を含む、前記絶縁層と前記ワード線層と
    を含む、垂直積層と、
    前記絶縁層と、前記ワード線層と、前記導電性材料を含む前記層と前記絶縁体材料を含む前記層とを通って高さ方向に延びるチャネル材料であって、前記チャネル材料が前記導体材料を含む前記層の前記導体材料に直接電気的に結合される、前記チャネル材料と、
    前記ゲート領域と前記チャネル材料との間にメモリ構造を含む個々の前記メモリセルであって、前記メモリ構造が、前記ゲート領域の各個の半径方向内側の電荷遮断領域と、前記電荷遮断領域の各個の半径方向内側の電荷蓄積領域と、前記電荷蓄積領域の各個の半径方向内側の絶縁電荷通過材料とを含み、前記電荷遮断領域が電荷遮断材料を含む、個々の前記メモリセルと、
    前記絶縁体材料を含む前記層内と前記導電性材料を含む前記層内の環状凹部とを含み、前記環状凹部は個々の前記ワード線層内にある導電材料の直下になるように半径方向外側に突出し、前記電荷遮断材料は前記絶縁体材料を含む前記層内と前記導電性材料を含む前記層内とにある前記環状凹部内にあり、個々の前記ワード線層内にある前記導電材料の直下にある、前記環状凹部と、を含むメモリアレイ。
  34. 前記導電性材料を含む前記層は選択ゲートソース制御線を含む、請求項３３に記載のメモリアレイ。
  35. 前記導電性材料を含む前記層は、選択ゲートソース制御線を含まない、請求項３３に記載のメモリアレイ。
  36. 前記絶縁体材料を含む前記層の上方であって、交互になった前記絶縁層と前記ワード線層の下にある、前記導電性材料を含む複数の前記層を含み、前記環状凹部は前記導電性材料を含む前記複数の層内にある、請求項３３に記載のメモリアレイ。
  37. 前記導電性材料を含む前記複数の層のうちの少なくとも１つの層は選択ゲートソース制御線を含む、請求項３６に記載のメモリアレイ。
  38. 前記導電性材料を含む前記複数の層のうちの少なくとも１つの層は選択ゲートソース制御線を含まない、請求項３６に記載のメモリアレイ。
  39. 前記導電性材料を含む前記複数の層のうちの少なくとも１つの層は選択ゲートソース制御線を含み、
    前記導電性材料を含む前記複数の層のうちの別の少なくとも１つの層は選択ゲートソース制御線を含まない、請求項３６に記載のメモリアレイ。
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