KR20140022204A - 비휘발성 메모리 장치의 제조 방법 - Google Patents
비휘발성 메모리 장치의 제조 방법Info
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- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000010410 layer Substances 0.000 claims abstract description 245
- 239000011229 interlayer Substances 0.000 claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 230000001590 oxidative effect Effects 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 claims description 27
- 230000000903 blocking effect Effects 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000005121 nitriding Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 238000005516 engineering process Methods 0.000 abstract description 4
- 238000000151 deposition Methods 0.000 description 13
- 238000000231 atomic layer deposition Methods 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 239000004020 conductor Substances 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 4
- 239000000470 constituent Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
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- Engineering & Computer Science (AREA)
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Abstract
본 기술은 비휘발성 메모리 장치의 제조 방법에 관한 것이다. 본 기술에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 복수의 제1 층간 절연막 및 복수의 희생층이 교대로 적층된 구조물을 형성하는 단계; 상기 구조물을 관통하는 메인 채널홀을 형성하는 단계; 상기 메인 채널홀 내벽을 따라 예비 전하 트랩막, 터널 절연막 및 채널층을 순차로 형성하는 단계; 상기 메인 채널홀 양측의 상기 복수의 희생층을 관통하는 트렌치를 형성하는 단계; 및 상기 제1 층간 절연막 내측부의 상기 예비 전하 트랩막을 산화시켜 절연 산화막을 형성하는 단계를 포함할 수 있다. 본 기술에 따르면, 전하 트랩막이 메모리 셀별로 분리되도록 하여 전하 확산을 방지함으로써 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 기판으로부터 수직 방향으로 복수의 메모리 셀이 적층되는 3차원 구조의 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래시 메모리(Flash Memory) 등이 널리 이용되고 있다.
한편, 최근 반도체 기판 상에 단층으로 메모리 셀을 형성하는 2차원 구조의 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 반도체 기판으로부터 수직 방향으로 돌출된 채널층을 따라 복수의 메모리 셀을 형성하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다. 구체적으로 보면, 이러한 3차원 구조의 비휘발성 메모리 장치에는 도전체인 플로팅 게이트 전극에 전하를 저장하는 구조와 절연체인 전하 트랩막에 전하를 저장하는 구조가 있다.
그런데 종래 기술에 의하면 제조 공정상 전하 트랩막이 채널층을 따라 복수의 메모리 셀에 걸쳐 형성된다. 이로 인해 데이터 저장을 위해 트랩된 전하가 전하 트랩막을 따라 주위로 확산될 수 있으며, 이는 비휘발성 메모리 장치의 신뢰성을 저하시키는 요인이 되고 있다.
본 발명의 일 실시예는, 전하 트랩막이 메모리 셀별로 분리되도록 하여 전하 확산을 방지함으로써 신뢰성이 향상된 비휘발성 메모리 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 복수의 제1 층간 절연막 및 복수의 희생층이 교대로 적층된 구조물을 형성하는 단계; 상기 구조물을 관통하는 메인 채널홀을 형성하는 단계; 상기 메인 채널홀 내벽을 따라 예비 전하 트랩막, 터널 절연막 및 채널층을 순차로 형성하는 단계; 상기 메인 채널홀 양측의 상기 복수의 희생층을 관통하는 트렌치를 형성하는 단계; 및 상기 제1 층간 절연막 내측부의 상기 예비 전하 트랩막을 산화시켜 절연 산화막을 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 희생막 패턴을 갖는 파이프 접속 게이트 전극을 형성하는 단계; 상기 파이프 접속 게이트 전극 상에 복수의 제1 층간 절연막 및 복수의 희생층이 교대로 적층된 구조물을 형성하는 단계; 상기 구조물을 선택적으로 식각하여 상기 희생막 패턴을 노출시키는 한 쌍의 메인 채널홀을 형성하는 단계; 상기 희생막 패턴을 제거하여 상기 한 쌍의 메인 채널홀을 연결하는 서브 채널홀을 형성하는 단계; 상기 한 쌍의 메인 채널홀 및 상기 서브 채널홀 내벽을 따라 예비 전하 트랩막, 터널 절연막 및 채널층을 순차로 형성하는 단계; 상기 메인 채널홀 양측의 상기 복수의 희생층을 관통하는 트렌치를 형성하는 단계; 및 상기 제1 층간 절연막 내측부의 상기 예비 전하 트랩막을 산화시켜 절연 산화막을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 전하 트랩막이 메모리 셀별로 분리되도록 하여 전하 확산을 방지함으로써 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1m은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2i는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2i는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1m은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 1m은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도이고, 도 1a 내지 도 1l은 도 1m의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다.
도 1a를 참조하면, 기판(100) 상에 제1 파이프 접속 게이트 전극층(105)을 형성한다. 기판(100)은 단결정 실리콘과 같은 반도체 기판일 수 있으며, 소정의 하부 구조물(미도시됨)을 포함할 수 있다. 또한, 제1 파이프 접속 게이트 전극층(105)은 도전 물질, 예컨대 도핑된 폴리실리콘 또는 금속 등을 증착하여 형성할 수 있다.
이어서, 제1 파이프 접속 게이트 전극층(105)을 선택적으로 식각하여 홈을 형성한 후, 이 홈에 매립되는 희생막 패턴(110)을 형성한다.
여기서, 희생막 패턴(110)은 후속 공정에서 제거되어 후술하는 서브 채널홀이 형성될 공간을 제공하는 역할을 하며, 후술하는 제2 파이프 접속 게이트 전극층, 제1 층간 절연막, 희생층 및 제1 파이프 접속 게이트 전극층(105)과 식각 선택비를 갖는 물질로 형성할 수 있다. 또한, 희생막 패턴(110)은 본 단면 방향의 장축과 본 단면과 교차하는 방향의 단축을 갖는 섬(Island) 모양을 가질 수 있으며, 기판(100)과 평행한 평면상에서 볼 때 복수개가 매트릭스(Matrix) 형태로 배열될 수 있다.
이어서, 제1 파이프 접속 게이트 전극층(105) 및 희생막 패턴(110) 상에 제2 파이프 접속 게이트 전극층(115)을 형성한다. 제2 파이프 접속 게이트 전극층(115)은 도전 물질, 예컨대 도핑된 폴리실리콘 또는 금속 등을 증착하여 형성할 수 있으며, 제1 파이프 접속 게이트 전극층(105)과 같은 물질로 형성할 수 있다. 한편, 제1 및 제2 파이프 접속 게이트 전극층(105, 115)은 파이프 접속 트랜지스터의 게이트 전극으로서 희생막 패턴(110)을 에워싸는 형태를 가질 수 있으며, 블록(Block) 단위로 분리될 수 있다.
도 1b를 참조하면, 제2 파이프 접속 게이트 전극층(115) 상에 복수의 제1 층간 절연막(120) 및 복수의 희생층(125)을 교대로 적층한다. 이하에서는 설명의 편의를 위하여 복수의 제1 층간 절연막(120) 및 복수의 희생층(125)이 교대로 적층된 구조물을 적층 구조물이라 하기로 한다.
여기서, 적층 구조물의 최하부 및 최상부에는 제1 층간 절연막(120)이 배치되도록 할 수 있으며, 제1 층간 절연막(120)은 산화막 계열의 물질로 형성할 수 있다. 또한, 희생층(125)은 후속 공정에서 제거되어 후술하는 게이트 전극이 형성될 공간을 제공하는 층으로서 제1 층간 절연막(120)과 식각 선택비를 갖는 물질, 예컨대 질화막 계열의 물질로 형성할 수 있다. 한편, 본 단면도에는 4개의 희생층(125)이 도시되어 있으나, 이는 예시에 불과하며 그 이상 또는 그 이하로도 형성할 수 있다.
이어서, 적층 구조물 상에 하드 마스크층(130)을 형성한다. 하드 마스크층(130)은 질화막 계열의 물질, 폴리실리콘, 비정질 탄소층(Amorphous Carbon Layer; ACL) 및 하부 반사 방지막(Bottom Anti-Reflective Coating; BARC)으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다.
도 1c를 참조하면, 하드 마스크층(130), 적층 구조물 및 제2 파이프 접속 게이트 전극층(115)을 선택적으로 식각하여 희생막 패턴(110)을 노출시키는 한 쌍의 메인 채널홀(H1)을 형성한다. 메인 채널홀(H1)은 기판(100)과 평행한 평면상에서 볼 때 원 또는 타원 모양을 가질 수 있으며, 희생막 패턴(110)마다 한 쌍씩 배치되도록 할 수 있다.
이어서, 한 쌍의 메인 채널홀(H1)에 의해 노출된 희생막 패턴(110)을 제거한다. 이때, 희생막 패턴(110)을 제거하기 위해 제1 및 제2 파이프 접속 게이트 전극층(105, 115) 및 적층 구조물과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있다. 본 공정 결과, 희생막 패턴(110)이 제거된 공간에 한 쌍의 메인 채널홀(H1)을 서로 연결하는 서브 채널홀(H2)이 형성된다.
도 1d를 참조하면, 한 쌍의 메인 채널홀(H1) 및 서브 채널홀(H2) 내벽을 따라 예비 전하 트랩막(135)을 형성한다. 예비 전하 트랩막(135)은 후속 공정에서 산화 및 질화될 수 있는 물질, 예컨대 실리콘 등을 증착하여 형성할 수 있으며, 단결정, 다결정 또는 비정질 구조의 실리콘을 포함할 수 있다.
이어서, 예비 전하 트랩막(135)의 표면을 따라 터널 절연막(140)을 형성한다. 터널 절연막(140)은 전하 터널링을 위한 것으로서 예컨대 원자층 증착(Atomic Layer Deposition; ALD) 또는 화학적 기상 증착(Chemical Vapor Deposition; CVD) 방식으로 산화막 계열의 물질을 콘포멀(Conformal)하게 증착하여 형성할 수 있다.
이어서, 터널 절연막(140)의 표면을 따라 채널층(145)을 형성한다. 채널층(145)은 예컨대 폴리실리콘과 같은 반도체 물질을 증착하여 형성할 수 있으며, 메인 채널홀(H1) 내부의 메인 채널층과 서브 채널홀(H2) 내부의 서브 채널층으로 구분될 수 있다. 특히, 상기 메인 채널층은 메모리 셀 또는 선택 트랜지스터의 채널로, 상기 서브 채널층은 파이프 접속 트랜지스터의 채널로 이용될 수 있다. 한편, 본 실시예에서는 채널층(145)이 메인 채널홀(H1) 및 서브 채널홀(H2)을 완전히 매립하는 두께로 형성될 수 있으나 본 발명이 이에 한정되지 않으며, 다른 실시예에서는 채널층(145)이 메인 채널홀(H1) 및 서브 채널홀(H2)을 완전히 매립하지 않는 얇은 두께로 형성될 수도 있다.
도 1e를 참조하면, 메인 채널홀(H1) 양측의 하드 마스크층(130) 및 적층 구조물을 선택적으로 식각하여 제1 층간 절연막(120) 및 희생층(125)을 라인(Line) 형태로 분리시키는 트렌치(T)를 형성한다.
여기서, 트렌치(T)는 본 단면과 교차하는 방향으로 연장되는 슬릿(Slit) 형태로 복수개가 평행하게 배열될 수 있으며, 분리된 제1 층간 절연막(120), 희생층(125) 및 하드 마스크층(130)을 각각 제1 층간 절연막 패턴(120A), 희생층 패턴(125A) 및 하드 마스크층 패턴(130A)이라 한다.
도 1f를 참조하면, 트렌치(T)에 의해 노출된 제1 층간 절연막 패턴(120A)을 제거한다. 이때, 제1 층간 절연막 패턴(120A)을 제거하기 위해 희생층 패턴(125A) 및 하드 마스크층 패턴(130A)과의 식각 선택비를 이용한 딥아웃(Dip-out) 방식의 습식 식각 공정을 수행할 수 있다.
도 1g를 참조하면, 제1 층간 절연막 패턴(120A)이 제거되어 노출된 예비 전하 트랩막(135)을 선택적으로 산화시켜 절연 산화막(150)을 형성한다. 이때, 예비 전하 트랩막(135)은 플라즈마 산화(Plasma Oxidation) 처리를 통하여 산화시킬 수 있으며, 본 공정 결과 층별로 분리된 예비 전하 트랩막(135)을 예비 전하 트랩막 1차 패턴(135A)이라 한다.
도 1h를 참조하면, 제1 층간 절연막 패턴(120A)이 제거된 공간에 제2 층간 절연막(155)을 형성한다. 제2 층간 절연막(155)은 희생층 패턴(125A)과 식각 선택비를 갖는 물질, 예컨대 산화막 계열의 물질을 제1 층간 절연막 패턴(120A)이 제거된 공간을 매립하는 두께로 증착한 후, 트렌치(T)를 통하여 희생층 패턴(125A)의 측면이 드러날 때까지 식각하여 형성할 수 있다.
도 1i를 참조하면, 트렌치(T)에 의해 노출된 희생층 패턴(125A)을 제거한다. 이때, 희생층 패턴(125A)을 제거하기 위해 제2 층간 절연막(155) 및 하드 마스크층 패턴(130A)과의 식각 선택비를 이용한 딥아웃 방식의 습식 식각 공정을 수행할 수 있다.
도 1j를 참조하면, 희생층 패턴(125A)이 제거되어 노출된 예비 전하 트랩막 1차 패턴(135A)을 질화시켜 전하 트랩막 패턴(160)을 형성한다. 이때, 예비 전하 트랩막 1차 패턴(135A)은 플라즈마 질화(Plasma Nitridation) 처리를 통하여 질화시킬 수 있으며, 잔류하는 예비 전하 트랩막 1차 패턴(135A)을 예비 전하 트랩막 2차 패턴(135B)이라 한다.
도 1k를 참조하면, 트렌치(T)를 통하여 희생층 패턴(125A)이 제거된 공간 내벽을 따라 전하 차단막(165)을 형성한다. 전하 차단막(165)은 전하 트랩막 패턴(160)에 저장된 전하가 외부로 이동하는 것을 차단하기 위한 것으로서 예컨대 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 방식으로 산화막 계열의 물질을 콘포멀하게 증착하여 형성할 수 있다.
도 1l을 참조하면, 희생층 패턴(125A)이 제거된 공간에 게이트 전극(170)을 형성한다. 게이트 전극(170)의 형성은 구체적으로 다음과 같은 과정에 의해 수행될 수 있다.
우선, 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 방식으로 도전 물질, 예컨대 금속 또는 금속 질화물을 콘포멀하게 증착하여 희생층 패턴(125A)이 제거된 공간을 매립하는 두께로 게이트 전극용 도전막(미도시됨)을 형성한다. 그 후에, 상기 게이트 전극용 도전막을 제2 층간 절연막(155)의 측면이 드러날 때까지 식각하여 층별로 분리시키면 제2 층간 절연막(155)들 사이에 게이트 전극(170)이 형성된다. 한편, 본 공정 결과 전하 차단막(165)도 층별로 분리될 수 있으며, 분리된 전하 차단막(165)을 전하 차단막 패턴(165A)이라 한다.
도 1m을 참조하면, 트렌치(T) 내에 절연막(175)을 형성한다. 절연막(175)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 방식으로 산화막 또는 질화막 계열의 물질을 트렌치(T)의 내벽을 따라 증착하여 형성할 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 1m에 도시된 것과 같은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치가 제조될 수 있다.
도 1m을 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는, 기판(100) 상의 파이프 접속 게이트 전극, 상기 파이프 접속 게이트 전극 내에 형성된 서브 채널층 및 상기 서브 채널층과 연결되면서 기판(100)과 수직한 방향으로 연장되는 한 쌍의 메인 채널층으로 이루어진 채널층(145), 상기 메인 채널층을 따라 교대로 적층된 복수의 제2 층간 절연막(155) 및 복수의 게이트 전극(170), 채널층(145)을 에워싸는 터널 절연막(140), 게이트 전극(170)과 터널 절연막(140) 사이에 개재되는 전하 트랩막 패턴(160), 제2 층간 절연막(155) 및 전하 트랩막 패턴(160)과 게이트 전극(170) 사이에 개재되는 전하 차단막 패턴(165A), 및 전하 트랩막 패턴(160)들 사이에 개재되는 절연 산화막(150)을 포함할 수 있다.
여기서, 상기 파이프 접속 게이트 전극은 블록별로 분리된 제1 및 제2 파이프 접속 게이트 전극층(105, 115)으로 이루어질 수 있으며, 채널층(145)은 U자 형태를 가질 수 있다. 또한, 게이트 전극(170)은 상기 메인 채널층의 측면을 둘러싸면서 본 단면과 교차하는 방향으로 연장될 수 있으며, 특히 전하 트랩막 패턴(160)들은 전하를 트랩시켜 데이터를 저장하기 위한 것으로서 예컨대 실리콘 질화막을 포함할 수 있으며, 절연 산화막(150)에 의해 메모리 셀별로 분리될 수 있다.
도 2a 내지 도 2i는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다. 먼저, 제1 실시예와 동일하게 도 1a 내지 도 1c의 공정을 수행한 후, 도 2a의 공정을 수행한다.
도 2a를 참조하면, 한 쌍의 메인 채널홀(H1) 및 서브 채널홀(H2) 내벽을 따라 예비 전하 트랩막(200)을 형성한다. 예비 전하 트랩막(200)은 전하를 트랩시켜 데이터를 저장할 수 있는 물질, 예컨대 질화막 계열의 물질을 증착하여 형성할 수 있다.
이어서, 예비 전하 트랩막(200)의 표면을 따라 터널 절연막(140)을 형성한 후, 터널 절연막(140)의 표면을 따라 채널층(145)을 형성한다. 터널 절연막(140)은 전하 터널링을 위한 것으로서 예컨대 산화막 계열의 물질을 콘포멀하게 증착하여 형성할 수 있으며, 채널층(145)은 예컨대 폴리실리콘과 같은 반도체 물질을 증착하여 형성할 수 있다.
도 2b를 참조하면, 메인 채널홀(H1) 양측의 하드 마스크층(130) 및 적층 구조물을 선택적으로 식각하여 제1 층간 절연막(120) 및 희생층(125)을 라인 형태로 분리시키는 트렌치(T)를 형성한다. 트렌치(T)는 본 단면과 교차하는 방향으로 연장되는 슬릿 형태로 복수개가 평행하게 배열될 수 있으며, 분리된 제1 층간 절연막(120), 희생층(125) 및 하드 마스크층(130)을 각각 제1 층간 절연막 패턴(120A), 희생층 패턴(125A) 및 하드 마스크층 패턴(130A)이라 한다.
도 2c를 참조하면, 트렌치(T)에 의해 노출된 제1 층간 절연막 패턴(120A)을 제거한다. 이때, 제1 층간 절연막 패턴(120A)을 제거하기 위해 희생층 패턴(125A) 및 하드 마스크층 패턴(130A)과의 식각 선택비를 이용한 딥아웃 방식의 습식 식각 공정을 수행할 수 있다.
도 2d를 참조하면, 제1 층간 절연막 패턴(120A)이 제거되어 노출된 예비 전하 트랩막(200)을 선택적으로 산화시켜 절연 산화막(150)을 형성한다. 이때, 예비 전하 트랩막(200)은 플라즈마 산화 처리를 통하여 산화시킬 수 있으며, 본 공정 결과 예비 전하 트랩막(200)이 층별로 분리되어 전하 트랩막 패턴(200A)이 형성된다.
도 2e를 참조하면, 제1 층간 절연막 패턴(120A)이 제거된 공간에 제2 층간 절연막(155)을 형성한다. 제2 층간 절연막(155)은 희생층 패턴(125A)과 식각 선택비를 갖는 물질, 예컨대 산화막 계열의 물질을 증착하여 형성할 수 있다.
도 2f를 참조하면, 트렌치(T)에 의해 노출된 희생층 패턴(125A)을 제거한다. 이때, 희생층 패턴(125A)을 제거하기 위해 제2 층간 절연막(155) 및 하드 마스크층 패턴(130A)과의 식각 선택비를 이용한 딥아웃 방식의 습식 식각 공정을 수행할 수 있다.
도 2g를 참조하면, 트렌치(T)를 통하여 희생층 패턴(125A)이 제거된 공간 내벽을 따라 전하 차단막(165)을 형성한다. 전하 차단막(165)은 전하 트랩막 패턴(200A)에 저장된 전하가 외부로 이동하는 것을 차단하기 위한 것으로서 예컨대 산화막 계열의 물질을 콘포멀하게 증착하여 형성할 수 있다.
도 2h를 참조하면, 희생층 패턴(125A)이 제거된 공간에 게이트 전극(170)을 형성한다. 게이트 전극(170)은 금속 또는 금속 질화물과 같은 도전 물질을 희생층 패턴(125A)이 제거된 공간을 매립하는 두께로 콘포멀하게 증착한 후, 제2 층간 절연막(155)의 측면이 드러날 때까지 식각하여 형성할 수 있다. 한편, 본 공정 결과 층별로 분리된 전하 차단막(165)을 전하 차단막 패턴(165A)이라 한다.
도 2i를 참조하면, 트렌치(T) 내에 절연막(175)을 형성한다. 절연막(175)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 방식으로 산화막 또는 질화막 계열의 물질을 트렌치(T)의 내벽을 따라 증착하여 형성할 수 있다.
이상의 제2 실시예에서는 예비 전하 트랩막(200)을 질화막 계열의 물질로 형성함으로써 별도의 질화 공정 없이 전하 트랩막 패턴(200A)을 형성할 수 있다는 점에서 제1 실시예와 차이가 있다.
이상에서 설명한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 전하를 트랩시켜 데이터를 저장하는 전하 트랩막이 메모리 셀별로 분리되도록 형성함으로써 전하 확산(Charge Spreading)을 방지할 수 있다. 이에 따라 메모리 셀 간의 간섭(Interference)을 최소화할 수 있을 뿐만 아니라 데이터 보유(Retention) 특성도 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 기판 105 : 제1 파이프 접속 게이트 전극층
110 : 희생막 패턴 115 : 제2 파이프 접속 게이트 전극층
120 : 제1 층간 절연막 125 : 희생층
130 : 하드 마스크층 135 : 예비 전하 트랩막
140 : 터널 절연막 145 : 채널층
150 : 절연 산화막 155 : 제2 층간 절연막
160 : 전하 트랩막 패턴 165 : 전하 차단막
170 : 게이트 전극 175 : 절연막
200 : 예비 전하 트랩막 H1 : 메인 채널홀
H2 : 서브 채널홀 T : 트렌치
110 : 희생막 패턴 115 : 제2 파이프 접속 게이트 전극층
120 : 제1 층간 절연막 125 : 희생층
130 : 하드 마스크층 135 : 예비 전하 트랩막
140 : 터널 절연막 145 : 채널층
150 : 절연 산화막 155 : 제2 층간 절연막
160 : 전하 트랩막 패턴 165 : 전하 차단막
170 : 게이트 전극 175 : 절연막
200 : 예비 전하 트랩막 H1 : 메인 채널홀
H2 : 서브 채널홀 T : 트렌치
Claims (20)
- 기판 상에 복수의 제1 층간 절연막 및 복수의 희생층이 교대로 적층된 구조물을 형성하는 단계;
상기 구조물을 관통하는 메인 채널홀을 형성하는 단계;
상기 메인 채널홀 내벽을 따라 예비 전하 트랩막, 터널 절연막 및 채널층을 순차로 형성하는 단계;
상기 메인 채널홀 양측의 상기 복수의 희생층을 관통하는 트렌치를 형성하는 단계; 및
상기 제1 층간 절연막 내측부의 상기 예비 전하 트랩막을 산화시켜 절연 산화막을 형성하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 예비 전하 트랩막은, 상기 절연 산화막에 의해 셀별로 분리되는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 예비 전하 트랩막은, 실리콘을 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 예비 전하 트랩막은, 질화막 계열의 물질을 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 절연 산화막 형성 단계는,
상기 트렌치에 의해 노출된 상기 제1 층간 절연막을 제거하는 단계;
상기 제1 층간 절연막이 제거되어 노출된 상기 예비 전하 트랩막을 산화시키는 단계; 및
상기 제1 층간 절연막이 제거된 공간에 제2 층간 절연막을 형성하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 희생층은, 상기 제1 층간 절연막과 식각 선택비를 갖는 물질로 형성하는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 절연 산화막 형성 단계 후에,
상기 트렌치에 의해 노출된 상기 희생층을 제거하는 단계; 및
상기 희생층이 제거된 공간에 전하 차단막 및 게이트 전극을 순차로 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제3 항에 있어서,
상기 절연 산화막 형성 단계 후에,
상기 트렌치에 의해 노출된 상기 희생층을 제거하는 단계; 및
상기 희생층이 제거되어 노출된 상기 예비 전하 트랩막을 질화시키는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제5 항에 있어서,
상기 제2 층간 절연막은, 상기 희생층과 식각 선택비를 갖는 물질로 형성하는
비휘발성 메모리 장치의 제조 방법.
- 제7 항에 있어서,
상기 게이트 전극 형성 단계 후에,
상기 트렌치 내에 절연막을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 기판 상에 희생막 패턴을 갖는 파이프 접속 게이트 전극을 형성하는 단계;
상기 파이프 접속 게이트 전극 상에 복수의 제1 층간 절연막 및 복수의 희생층이 교대로 적층된 구조물을 형성하는 단계;
상기 구조물을 선택적으로 식각하여 상기 희생막 패턴을 노출시키는 한 쌍의 메인 채널홀을 형성하는 단계;
상기 희생막 패턴을 제거하여 상기 한 쌍의 메인 채널홀을 연결하는 서브 채널홀을 형성하는 단계;
상기 한 쌍의 메인 채널홀 및 상기 서브 채널홀 내벽을 따라 예비 전하 트랩막, 터널 절연막 및 채널층을 순차로 형성하는 단계;
상기 메인 채널홀 양측의 상기 복수의 희생층을 관통하는 트렌치를 형성하는 단계; 및
상기 제1 층간 절연막 내측부의 상기 예비 전하 트랩막을 산화시켜 절연 산화막을 형성하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제11 항에 있어서,
상기 예비 전하 트랩막은, 상기 절연 산화막에 의해 셀별로 분리되는
비휘발성 메모리 장치의 제조 방법.
- 제11 항에 있어서,
상기 예비 전하 트랩막은, 실리콘을 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제11 항에 있어서,
상기 예비 전하 트랩막은, 질화막 계열의 물질을 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제11 항에 있어서,
상기 절연 산화막 형성 단계는,
상기 트렌치에 의해 노출된 상기 제1 층간 절연막을 제거하는 단계;
상기 제1 층간 절연막이 제거되어 노출된 상기 예비 전하 트랩막을 산화시키는 단계; 및
상기 제1 층간 절연막이 제거된 공간에 제2 층간 절연막을 형성하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제11 항에 있어서,
상기 희생층은, 상기 제1 층간 절연막과 식각 선택비를 갖는 물질로 형성하는
비휘발성 메모리 장치의 제조 방법.
- 제11 항에 있어서,
상기 절연 산화막 형성 단계 후에,
상기 트렌치에 의해 노출된 상기 희생층을 제거하는 단계; 및
상기 희생층이 제거된 공간에 전하 차단막 및 게이트 전극을 순차로 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제13 항에 있어서,
상기 절연 산화막 형성 단계 후에,
상기 트렌치에 의해 노출된 상기 희생층을 제거하는 단계; 및
상기 희생층이 제거되어 노출된 상기 예비 전하 트랩막을 질화시키는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제15 항에 있어서,
상기 제2 층간 절연막은, 상기 희생층과 식각 선택비를 갖는 물질로 형성하는
비휘발성 메모리 장치의 제조 방법. - 제17 항에 있어서,
상기 게이트 전극 형성 단계 후에,
상기 트렌치 내에 절연막을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120088475A KR20140022204A (ko) | 2012-08-13 | 2012-08-13 | 비휘발성 메모리 장치의 제조 방법 |
| US13/717,383 US8865554B2 (en) | 2012-08-13 | 2012-12-17 | Method for fabricating nonvolatile memory device |
| CN201310016706.2A CN103594423B (zh) | 2012-08-13 | 2013-01-16 | 制造非易失性存储器件的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120088475A KR20140022204A (ko) | 2012-08-13 | 2012-08-13 | 비휘발성 메모리 장치의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140022204A true KR20140022204A (ko) | 2014-02-24 |
Family
ID=50066506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120088475A KR20140022204A (ko) | 2012-08-13 | 2012-08-13 | 비휘발성 메모리 장치의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8865554B2 (ko) |
| KR (1) | KR20140022204A (ko) |
| CN (1) | CN103594423B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11849583B2 (en) | 2021-02-05 | 2023-12-19 | SK Hynix Inc. | Semiconductor device and method of manufacturing semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR102247087B1 (ko) * | 2014-07-08 | 2021-05-03 | 삼성전자주식회사 | 스토리지 장치 및 스토리지 장치의 동작 방법 |
| CN105448989B (zh) * | 2014-08-26 | 2018-12-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| KR102244219B1 (ko) | 2014-09-29 | 2021-04-27 | 삼성전자주식회사 | 메모리 장치 및 그 제조 방법 |
| KR102321739B1 (ko) | 2015-02-02 | 2021-11-05 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN107546230B (zh) * | 2017-08-31 | 2020-10-23 | 长江存储科技有限责任公司 | 一种3d nand器件栅线缝隙氧化物的沉积的方法 |
| KR102574323B1 (ko) | 2018-07-23 | 2023-09-05 | 삼성전자주식회사 | 반도체 장치 |
| KR102664686B1 (ko) | 2018-10-22 | 2024-05-08 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| CN109545794A (zh) * | 2018-11-02 | 2019-03-29 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| KR20210151373A (ko) * | 2020-06-05 | 2021-12-14 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조 방법 |
| US20230269939A1 (en) * | 2022-02-24 | 2023-08-24 | Sandisk Technologies Llc | Memory device including mixed oxide charge trapping materials and methods for forming the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080102030A (ko) * | 2007-05-17 | 2008-11-24 | 삼성전자주식회사 | 플래시 메모리 소자, 그 제조 방법 및 동작 방법 |
| KR101588852B1 (ko) * | 2008-10-31 | 2016-01-26 | 삼성전자주식회사 | 반도체 소자 및 그 형성방법 |
| US8013389B2 (en) * | 2008-11-06 | 2011-09-06 | Samsung Electronics Co., Ltd. | Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices |
| US7994011B2 (en) | 2008-11-12 | 2011-08-09 | Samsung Electronics Co., Ltd. | Method of manufacturing nonvolatile memory device and nonvolatile memory device manufactured by the method |
| KR101551901B1 (ko) * | 2008-12-31 | 2015-09-09 | 삼성전자주식회사 | 반도체 기억 소자 및 그 형성 방법 |
| KR101587601B1 (ko) * | 2009-01-14 | 2016-01-25 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 |
| KR101650841B1 (ko) | 2010-04-27 | 2016-08-25 | 삼성전자주식회사 | 수직 구조의 비휘발성 메모리 소자 |
| KR20110120661A (ko) * | 2010-04-29 | 2011-11-04 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 및 그의 제조 방법 |
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-
2012
- 2012-08-13 KR KR1020120088475A patent/KR20140022204A/ko not_active Application Discontinuation
- 2012-12-17 US US13/717,383 patent/US8865554B2/en active Active
-
2013
- 2013-01-16 CN CN201310016706.2A patent/CN103594423B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| US8865554B2 (en) | 2014-10-21 |
| CN103594423B (zh) | 2017-11-14 |
| CN103594423A (zh) | 2014-02-19 |
| US20140045311A1 (en) | 2014-02-13 |
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| Date | Code | Title | Description |
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |