JP2016058652A - 半導体記憶装置の製造方法 - Google Patents

Abstract

【課題】上の膜をエッチングするときに、その膜の下の膜の後退を抑制することができる半導体記憶装置の製造方法を提供する。
【解決手段】実施形態によれば、溝６０の側壁および底面に第１犠牲膜６１を形成し、第１犠牲膜の内側に第２犠牲膜６２を形成する。また、溝の底面と第２犠牲膜との間の第１犠牲膜の底部を残して、溝の側壁に形成された第１犠牲膜を除去する。また、第１犠牲膜の底部の上の第２犠牲膜を除去する。また、第１犠牲膜の底部を覆うように、溝の側壁に絶縁膜を形成する。また、第１犠牲膜の底部の上の絶縁膜を除去し、第１犠牲膜の底部を露出させ、露出した第１犠牲膜の底部を等方性エッチングにより除去し、溝の底面に積層膜を露出させる。また、絶縁膜の内側に、凹部に形成された積層膜のチャネル膜２０に接する導電膜を形成する。
【選択図】図９

Description

本発明の実施形態は、半導体記憶装置の製造方法に関する。

メモリセルにおけるコントロールゲートとして機能する電極層を、絶縁層を介して複数積層した積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。

そのような３次元メモリデバイスのプロセスでは、エッチング対象膜の下の薄い膜を保護しつつ、その薄い膜の上のエッチング対象膜を異方的にエッチングする技術が求められることがある。

特開２００７−２６６１４３号公報

本発明の実施形態は、上の膜をエッチングするときに、その膜の下の膜の後退を抑制することができる半導体記憶装置の製造方法を提供する。

実施形態によれば、半導体記憶装置の製造方法は、複数の第１層と、前記複数の第１層の間にそれぞれが設けられた複数の第２層とを有する積層体を導電層上に形成する工程を有する。また、実施形態によれば、半導体記憶装置の製造方法は、前記導電層に前記導電層の主面方向に延在する凹部を、前記積層体に前記積層体を貫通し前記凹部に通じるホールを形成する工程を有する。また、実施形態によれば、半導体記憶装置の製造方法は、前記ホールの側壁および前記凹部の内壁に、電荷蓄積膜およびチャネル膜を含む積層膜を形成する工程を有する。また、実施形態によれば、半導体記憶装置の製造方法は、前記積層体を貫通し、前記凹部に形成された前記積層膜に達する溝を形成する工程を有する。また、実施形態によれば、半導体記憶装置の製造方法は、前記溝の側壁および底面に、第１犠牲膜を形成する工程を有する。また、実施形態によれば、半導体記憶装置の製造方法は、前記第１犠牲膜の内側に、第２犠牲膜を形成する工程を有する。また、実施形態によれば、半導体記憶装置の製造方法は、前記溝の底面と前記第２犠牲膜との間の前記第１犠牲膜の底部を残して、前記溝の側壁に形成された前記第１犠牲膜を除去する工程を有する。また、実施形態によれば、半導体記憶装置の製造方法は、前記第１犠牲膜の前記底部の上の前記第２犠牲膜を除去する工程を有する。また、実施形態によれば、半導体記憶装置の製造方法は、前記第２犠牲膜を除去した後、前記第１犠牲膜の前記底部を覆うように、前記溝の側壁に絶縁膜を形成する工程を有する。また、実施形態によれば、半導体記憶装置の製造方法は、前記第１犠牲膜の前記底部の上の前記絶縁膜を除去し、前記第１犠牲膜の前記底部を露出させる工程を有する。また、実施形態によれば、半導体記憶装置の製造方法は、露出した前記第１犠牲膜の前記底部を等方性エッチングにより除去し、前記溝の底面に前記積層膜を露出させる工程を有する。また、実施形態によれば、半導体記憶装置の製造方法は、前記絶縁膜の内側に、前記凹部に形成された前記積層膜の前記チャネル膜に接する導電膜を形成する工程を有する。

実施形態の半導体記憶装置の模式斜視図。 実施形態の半導体記憶装置の模式断面図。 実施形態の半導体記憶装置の模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。

図１は、実施形態の半導体記憶装置におけるメモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、絶縁層の図示については省略している。

図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１方向）およびＹ方向（第２方向）とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（第３方向、積層方向）とする。

図２は、メモリセルアレイ１の模式断面図である。
メモリセルアレイ１は、図１に示すように複数の柱状部ＣＬを有するが、図２には例えば１つの柱状部ＣＬのみを表す。

基板１０上に、絶縁層４１を介して、バックゲートＢＧが設けられている。バックゲートＢＧは導電層である。例えば、バックゲートＢＧは、シリコンを主成分として含むシリコン層であり、そのシリコン層には導電性を付与するための不純物（例えばボロン）がドープされている。

バックゲートＢＧ上に、絶縁層４２を介して、ソース側選択ゲート（下部ゲート層）ＳＧＳが設けられている。

ソース側選択ゲートＳＧＳ上には、絶縁層４３を介して、複数の電極層（第１層）ＷＬと複数の絶縁層（第２層）４０とを有する積層体１５が設けられている。電極層ＷＬと絶縁層４０とは交互に積層されている。

最上層の電極層ＷＬ上には、絶縁層４０を介して、ドレイン側選択ゲート（上部ゲート層）ＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤ上には、絶縁層４４が設けられている。

ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、および電極層ＷＬは、例えば、シリコンを主成分として含むシリコン層であり、そのシリコン層には導電性を付与するための不純物として、例えばボロンがドープされている。あるいは、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、および電極層ＷＬは、金属シリサイドを含んでいてもよい。あるいは、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、および電極層ＷＬは、金属層（例えば、タングステンを主に含む層）である。

Ｙ方向に配列された柱状部ＣＬの列に対応して、ドレイン側選択ゲートＳＧＤは、Ｙ方向に複数に分離している。それぞれのドレイン側選択ゲートＳＧＤはＸ方向に延びている。

ドレイン側選択ゲートＳＧＤの上には、図１に示すように、複数のビット線ＢＬ（金属膜）が設けられている。Ｘ方向に配列された柱状部ＣＬの列に対応して、ビット線ＢＬは、Ｘ方向に複数に分離している。それぞれのビット線ＢＬはＹ方向に延びている。

絶縁層４４、ドレイン側選択ゲートＳＧＤ、積層体１５、絶縁層４３、ソース側選択ゲートＳＧＳ、および絶縁層４２を、複数の柱状部ＣＬが貫通している。柱状部ＣＬは、積層体１５の積層方向（Ｚ方向）に延びている。柱状部ＣＬは、例えば円柱もしくは楕円柱状に形成されている。

また、絶縁層４４、ドレイン側選択ゲートＳＧＤ、積層体１５、絶縁層４３、ソース側選択ゲートＳＧＳ、および絶縁層４２を、ソース層ＳＬが貫通している。ソース層ＳＬは、積層体１５の積層方向（Ｚ方向）に延びている。

柱状部ＣＬの下端およびソース層ＳＬの下端は、バックゲートＢＧに達し、バックゲートＢＧ内に設けられた連結部ＪＰに接続している。

ソース層ＳＬは、金属（例えばタングステン）を含む。ソース層ＳＬの側壁には、絶縁膜６３が設けられている。絶縁膜６３は、ソース層ＳＬと電極層ＷＬとの間、ソース層ＳＬとソース側選択ゲートＳＧＳとの間、ソース層ＳＬとドレイン側選択ゲートＳＧＤとの間、およびソース層ＳＬとバックゲートＢＧとの間に設けられている。

図３は、柱状部ＣＬの一部の拡大模式断面図である。

柱状部ＣＬは、後述するように、図７（ａ）に示すメモリホール５３内に形成される。メモリホール５３は、バックゲートＢＧに形成されバックゲートＢＧの主面方向（ＸＹ方向）に延在する凹部５１に通じている。図７（ｂ）に示すように、メモリホール５３内および凹部５１内には、チャネル膜２０が設けられている。チャネル膜２０は、例えばシリコンを主成分とするシリコン膜である。チャネル膜２０は、実質的に不純物を含まない。

メモリホール５３内のチャネル膜２０は、積層体１５の積層方向に延びる筒状に形成されている。チャネル膜２０の上端部は、ドレイン側選択ゲートＳＧＤを貫通し、図１に示すビット線ＢＬに接続されている。

チャネル膜２０は、凹部５１の内壁に沿うようにバックゲートＢＧ内にも設けられている。メモリホール５３の側壁とチャネル膜２０との間、および凹部５１の内壁とチャネル膜２０との間には、メモリ膜３０が設けられている。

図３に示すように、メモリ膜３０は、ブロック絶縁膜３５と電荷蓄積膜３２とトンネル絶縁膜３１とを有する。メモリホール５３の側壁に形成されたメモリ膜３０は、積層体１５の積層方向に延びる筒状に形成されている。

電極層ＷＬとチャネル膜２０との間に、電極層ＷＬ側から順にブロック絶縁膜３５、電荷蓄積膜３２およびトンネル絶縁膜３１が設けられている。ブロック絶縁膜３５は電極層ＷＬに接し、トンネル絶縁膜３１はチャネル膜２０に接し、電荷蓄積膜３２は、ブロック絶縁膜３５とトンネル絶縁膜３１との間に設けられている。

メモリ膜３０はチャネル膜２０の外周面を囲んでいる。電極層ＷＬは、メモリ膜３０を介して、チャネル膜２０の外周面を囲んでいる。チャネル膜２０の内側には、コア絶縁膜５０が設けられている。

電極層ＷＬはメモリセルのコントロールゲートとして機能する。電荷蓄積膜３２はチャネル膜２０から注入される電荷を蓄積するデータ記憶層として機能する。チャネル膜２０と各電極層ＷＬとの交差部分に、チャネル膜２０の周囲をコントロールゲートが囲んだ縦型トランジスタ構造のメモリセルが形成されている。

実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。

メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜を含む。

トンネル絶縁膜３１は、電荷蓄積膜３２にチャネル膜２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネル膜２０へ拡散する際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。トンネル絶縁膜３１としては、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜（ＯＮＯ膜）を用いてもよい。トンネル絶縁膜３１としてＯＮＯ膜を用いると、シリコン酸化膜の単層に比べて、低電界での消去動作が可能となる。

ブロック絶縁膜３５は、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。ブロック絶縁膜３５は、電極層ＷＬに接して設けられたキャップ膜３４と、キャップ膜３４と電荷蓄積膜３２との間に設けられたブロック膜３３とを有する。

ブロック膜３３は、例えばシリコン酸化膜である。キャップ膜３４は、シリコン酸化膜よりも誘電率の高い膜であり、例えば、シリコン窒化膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜などである。このようなキャップ膜３４を電極層ＷＬに接して設けることで、消去時に電極層ＷＬから注入されるバックトンネル電子を抑制することができる。

図１に示すように、柱状部ＣＬの上端部にはドレイン側選択トランジスタＳＴＤが設けられ、下端部にはソース側選択トランジスタＳＴＳが設けられている。

メモリセル、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、積層体１５の積層方向（Ｚ方向）に電流が流れる縦型トランジスタである。

ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネル膜２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜が設けられている。

ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネル膜２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜が設けられている。

ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。

図２に示すように、チャネル膜２０は、柱状部ＣＬおよび連結部ＪＰに一体に設けられている。メモリ膜３０は、柱状部ＣＬおよび連結部ＪＰに一体に設けられている。連結部ＪＰに設けられたチャネル膜２０と、バックゲートＢＧとの間には、メモリ膜３０が設けられている。

ソース層ＳＬの下端は、連結部ＪＰに設けられたチャネル膜２０に接している。連結部ＪＰには、バックゲートＢＧをコントロールゲートとするバックゲートトランジスタＢＧＴが設けられている。バックゲートＢＧに適切な電位を与え、バックゲートトランジスタＢＧＴをオンにすることで、柱状部ＣＬのチャネル膜２０は、連結部ＪＰのチャネル膜２０を介して、ソース層ＳＬと電気的に接続される。チャネル膜２０の上端は、図１に示すビット線ＢＬに接続されている。ソース層ＳＬの上端は、図示しない上層配線に接続されている。

次に、図４（ａ）〜図１７（ｂ）を参照して、実施形態の半導体記憶装置の製造方法について説明する。

図４（ａ）に示すように、基板１０上に絶縁層４１を介して導電層ＢＧａが形成される。基板１０は、例えば、半導体基板であり、シリコン基板である。導電層ＢＧａは、例えば、不純物がドープされたシリコン層である。

導電層ＢＧａには、図４（ｂ）に示すように凹部５１が形成され、その凹部５１内には、図５（ａ）に示すように犠牲膜５２が埋め込まれる。犠牲膜５２は、例えばシリコン窒化膜である。犠牲膜５２（凹部）が形成された部分は、メモリストリングＭＳの連結部ＪＰになる。

導電層ＢＧａ上には、図５（ｂ）に示すように、導電層ＢＧｂが形成される。犠牲膜５２は、導電層ＢＧｂで覆われる。導電層ＢＧｂは導電層ＢＧａと同じ材料であり、導電層ＢＧａおよび導電層ＢＧｂは、バックゲートＢＧを構成する。

バックゲートＢＧ上には、図６（ａ）に示すように、絶縁層４２が形成される。絶縁層４２上には、ソース側選択ゲートＳＧＳが形成される。ソース側選択ゲートＳＧＳ上には、絶縁層４３が形成される。

絶縁層４３上には、複数の電極層（第１層）ＷＬと複数の絶縁層（第２層）４０を含む積層体１５が形成される。絶縁層４３上に、電極層ＷＬと絶縁層４０とが交互に形成される。電極層ＷＬと絶縁層４０とを交互に形成する工程が複数回繰り返される。電極層ＷＬと電極層ＷＬとの間に、絶縁層４０が設けられている。電極層ＷＬと絶縁層４０との積層数は、図に示す層数に限定されない。

最上層の電極層ＷＬ上には、絶縁層４０を介して、ドレイン側選択ゲートＳＧＤが形成される。ドレイン側選択ゲートＳＧＤ上には、絶縁層４４が形成される。

バックゲートＢＧ上の積層体１００には、図６（ｂ）に示すように、メモリホール５３が形成される。積層体１００上に形成した図示しないマスク層を用いたＲＩＥ（Reactive Ion Etching）法により、メモリホール５３が形成される。

メモリホール５３は、積層体１００を貫通し、さらに犠牲膜５２の上のバックゲートＢＧも貫通して、犠牲膜５２に達する。

次に、メモリホール５３を通じた等方性エッチングにより、犠牲膜５２を除去する。これにより、図７（ａ）に示すように、バックゲートＢＧ内に形成された凹部５１が現れる。凹部５１は、バックゲートＢＧを構成する導電層ＢＧａおよび導電層ＢＧｂの主面方向に延在し、メモリホール５３とつながっている。

メモリホール５３の側壁および凹部５１の内壁には、図７（ｂ）に示すように、メモリ膜３０が形成される。そのメモリ膜３０の内側にはチャネル膜２０が形成される。チャネル膜２０の内側の空洞には、図８（ａ）に示すようにコア絶縁膜５０が形成される。

メモリホール５３に形成された、メモリ膜３０、チャネル膜２０、およびコア絶縁膜５０を含む積層膜は、柱状部ＣＬを形成する。凹部５１に形成された、メモリ膜３０、チャネル膜２０、およびコア絶縁膜５０を含む積層膜は、連結部ＪＰを形成する。連結部ＪＰは、バックゲートＢＧ内に形成されている。連結部ＪＰの最も外側にはメモリ膜３０が形成され、そのメモリ膜３０はバックゲートＢＧに接している。

積層体１００の上面上に堆積した、メモリ膜３０、チャネル膜２０、およびコア絶縁膜５０は、除去される。

次に、積層体１００に、図８（ｂ）に示すように、溝６０が形成される。積層体１００上に形成した図示しないマスク層を用いたＲＩＥ法により、溝６０が形成される。溝６０は、積層体１００を貫通し、さらに連結部ＪＰの上のバックゲートＢＧも貫通して、連結部ＪＰのメモリ膜３０に達する。

図９（ａ）は、溝６０が形成された部分の拡大断面を表す。

溝６０は紙面を貫く方向に延びている。溝６０の底面には、連結部ＪＰのメモリ膜３０が露出している。

溝６０の側壁および底面には、図９（ｂ）に示すように、第１犠牲膜６１が形成される。第１犠牲膜６１は、積層体１００、メモリ膜３０、およびチャネル膜２０とは異種材料の膜である。第１犠牲膜６１として、例えば、有機膜がＣＶＤ（Chemical Vapor Deposition）法により、溝６０の側壁および底面に沿ってコンフォーマルに形成される。第１犠牲膜６１の内側には空洞が残る。

第１犠牲膜６１の内側には、第２犠牲膜６２が形成される。第２犠牲膜６２は、第１犠牲膜６１とは異種材料の膜である。第２犠牲膜６２として、例えば、酸化シリコンを含むＳＯＧ（spin on glass）膜が塗布法により、第１犠牲膜６１の内側に埋め込まれる。

積層体１００の上面の上の第１犠牲膜６１の上に堆積した第２犠牲膜６２は、ＲＩＥ法によりエッチバックされ除去される。これにより、図１０（ａ）に示すように、第１犠牲膜６１が露出する。

次に、第１犠牲膜６１を、ＲＩＥ法によりエッチバックする。これにより、積層体１００の上面上、および溝６０の側壁に形成されていた第１犠牲膜６１は、図１０（ｂ）に示すように除去される。このＲＩＥのとき、第２犠牲膜６２がマスクとなり、溝６０の底面と第２犠牲膜６２との間の、第１犠牲膜６１の底部６１ａは残る。

また、例えば酸素プラズマを用いたＲＩＥ法により、第１犠牲膜６１をエッチバックすることで、溝６０の底面に露出するメモリ膜３０との選択比を十分確保できるので、露出した連結部ＪＰのメモリ膜３０やチャネル膜２０がオーバーエッチングにより消失してしまうことはない。

次に、第１犠牲膜６１の底部６１ａの上の第２犠牲膜６２を除去する。ＳＯＧ膜である第２犠牲膜６２は、例えばフッ酸を使ったウェットエッチング法により除去される。図１１（ａ）に示すように、溝６０の底面には、第１犠牲膜６１の底部６１ａが残ったままとなる。

積層体１００の絶縁層４０、４２、４３、４４が酸化シリコンを含む場合、第２犠牲膜６２のウェットエッチングのとき、それら絶縁層４０、４２、４３、４４の溝６０の側壁側の端部が少し後退する場合がある。

第２犠牲膜６２を除去した後、図１１（ｂ）に示すように、溝６０内に絶縁膜６３を形成する。絶縁膜６３は、第１犠牲膜６１とは異種材料の膜である。絶縁膜６３として、例えばシリコン酸化膜がＣＶＤ法により、溝６０の側壁に沿って、且つ第１犠牲膜６１の底部６１ａを覆うようにコンフォーマルに形成される。絶縁膜６３の内側には空洞が残される。第１犠牲膜６１の底部６１ａの側面および上面は、絶縁膜６３で覆われる。

次に、ＲＩＥ法により絶縁膜６３をエッチバックする。第１犠牲膜６１の底部６１ａの上の絶縁膜６３は、図１２（ａ）に示すように除去される。積層体１００の上面上に堆積していた絶縁膜６３も除去される。

絶縁膜６３のエッチバックにより、第１犠牲膜６１の底部６１ａが露出する。次に、例えば酸素プラズマを用いたアッシング法により、第１犠牲膜６１の底部６１ａを除去する。これにより、図１２（ｂ）に示すように、溝６０の底面に連結部ＪＰのメモリ膜３０が露出する。

ここで、参照例として、例えば、溝６０を形成した後、第１犠牲膜６１および第２犠牲膜６２を形成しないで、溝６０内に絶縁膜６３をコンフォーマルに形成すると、以下のような問題が懸念される。

後の工程で溝６０内に形成されるソース層ＳＬと、電極層ＷＬなどとの短絡を防ぐため、溝６０の側壁には絶縁膜６３を残しつつ、溝６０の底面の絶縁膜６３をＲＩＥ法で除去して、溝６０の底面にソース層ＳＬと接続するためのチャネル膜２０を露出させるプロセスが求められる。

溝６０の下の連結部ＪＰのメモリ膜３０の厚さは例えば２０〜３０ｎｍ程度が予想され、そのメモリ膜３０の下のチャネル膜２０の厚さはさらに薄く例えば２０ｎｍ以下が予想される。

そのような薄い膜だと、溝６０底面の絶縁膜６３のＲＩＥ時のオーバーエッチングにより、チャネル膜２０が消失してしまいソース層ＳＬとコンタクトをとれない、あるいはチャネル膜２０が非常に薄くなりソース層ＳＬとのコンタクト抵抗が高くなってしまう可能性が懸念される。

ビット密度を増大させるため、電極層ＷＬの積層数の増大および溝６０の幅の微細化が進むと、絶縁膜６３の内側の空洞のアスペクト比が高くなる。そのようなアスペクト比の高い空洞の下の膜をＲＩＥ法で制御性よくエッチングするのは難しい。

これに対して、実施形態によれば、第１犠牲膜６１の底部６１ａは、ＲＩＥのような異方性のエッチングではなく、等方性エッチングにより除去される。このため、絶縁膜６３の内側の空洞のアスペクト比が高い場合でも、第１犠牲膜６１の底部６１ａの下のチャネル膜２０の過剰なエッチングを抑制できる。この結果、後の工程で形成されるソース層ＳＬと、連結部ＪＰのチャネル膜２０との十分なコンタクトを確保でき、ソース層ＳＬとチャネル膜２０とのコンタクト抵抗の低下を防ぐことができる。

第１犠牲膜６１の底部６１ａを除去して溝６０の底面にメモリ膜３０を露出させた後、ＲＩＥ法により、溝６０の底面に露出するメモリ膜３０を除去する。このとき、溝６０の底面に露出するメモリ膜３０の上には厚い絶縁膜がない。すなわち、厚い絶縁膜を完全に除去しつつメモリ膜３０を露出させるエッチングプロセスが不要であり、そのようなエッチングプロセスで起こりがちな、薄いメモリ膜３０やその下の薄いチャネル膜２０のオーバーエッチングを抑制できる。図１３（ａ）に示すように、溝６０内の絶縁膜６３の内側の空洞の下に、チャネル膜２０に達する開口３０ａが形成され、チャネル膜２０が露出する。

その後、絶縁膜６３の内側の空洞内にソース層ＳＬを形成する。図１３（ｂ）に示すように、ソース層ＳＬは、連結部ＪＰのチャネル膜２０に接する。したがって、柱状部ＣＬのチャネル膜２０は、連結部ＪＰのチャネル膜２０を介して、ソース層ＳＬと接続される。

第１犠牲膜６１としては、有機膜に限らず、例えばシリコン膜を使うこともできる。第１犠牲膜６１がシリコン膜の場合、図１０（ｂ）の工程では、塩素系や臭素系ガスのプラズマを使用することでメモリ膜３０との選択比を確保できる。また、図１２（ｂ）の工程では、有機アルカリ溶液を使用することで、シリコン膜である第１犠牲膜６１の底部６１ａを等方性エッチングして除去することができる。

次に、図１４（ａ）〜図１７（ｂ）は、実施形態の半導体記憶装置の他の製造方法を示す模式断面図である。

図８（ａ）に示す工程まで、前述した実施形態と同様に進められる。そして、溝６０を形成する。溝６０を形成した後、または溝６０を形成するときに、図１４（ａ）に示すように、連結部ＪＰのメモリ膜３０が除去され、溝６０の底面にチャネル膜２０が露出する。

以降、第１犠牲膜６１および第２犠牲膜６２を用いた上記実施形態と同様のプロセスが進められる。

すなわち、溝６０の側壁および底面には、図１４（ｂ）に示すように、第１犠牲膜６１が形成される。第１犠牲膜６１として、例えば、有機膜がＣＶＤ法により、溝６０の側壁および底面に沿ってコンフォーマルに形成される。第１犠牲膜６１の内側には空洞が残る。

第１犠牲膜６１の内側には、第２犠牲膜６２が形成される。第２犠牲膜６２として、例えば、酸化シリコンを含むＳＯＧ膜が塗布法により、第１犠牲膜６１の内側に埋め込まれる。

積層体１００の上面の上の第１犠牲膜６１の上に堆積した第２犠牲膜６２は、ＲＩＥ法によりエッチバックされ除去される。これにより、図１５（ａ）に示すように、第１犠牲膜６１が露出する。

次に、第１犠牲膜６１を、ＲＩＥ法によりエッチバックする。これにより、積層体１００の上面上、および溝６０の側壁に形成されていた第１犠牲膜６１は、図１５（ｂ）に示すように除去される。このＲＩＥのとき、第２犠牲膜６２がマスクとなり、溝６０の底面と第２犠牲膜６２との間の、第１犠牲膜６１の底部６１ａは残る。

次に、第１犠牲膜６１の底部６１ａの上の第２犠牲膜６２を除去する。ＳＯＧ膜である第２犠牲膜６２は、例えばフッ酸を使ったウェットエッチング法により除去される。図１６（ａ）に示すように、溝６０の底面には、第１犠牲膜６１の底部６１ａが残ったままとなる。

第２犠牲膜６２を除去した後、図１６（ｂ）に示すように、溝６０内に絶縁膜６３を形成する。絶縁膜６３として、例えばシリコン酸化膜がＣＶＤ法により、溝６０の側壁に沿って、且つ第１犠牲膜６１の底部６１ａを覆うようにコンフォーマルに形成される。絶縁膜６３の内側には空洞が残される。第１犠牲膜６１の底部６１ａの側面および上面は、絶縁膜６３で覆われる。

次に、ＲＩＥ法により絶縁膜６３をエッチバックする。第１犠牲膜６１の底部６１ａの上の絶縁膜６３は、図１７（ａ）に示すように除去される。積層体１００の上面上に堆積していた絶縁膜６３も除去される。

絶縁膜６３のエッチバックにより、第１犠牲膜６１の底部６１ａが露出する。次に、例えば酸素プラズマを用いたアッシング法により、第１犠牲膜６１の底部６１ａを除去する。これにより、図１７（ｂ）に示すように、溝６０の底面に連結部ＪＰのチャネル膜２０が露出する。

この実施形態においても、第１犠牲膜６１の底部６１ａは、ＲＩＥのような異方性のエッチングではなく、等方性エッチングにより除去される。このため、絶縁膜６３の内側の空洞のアスペクト比が高い場合でも、第１犠牲膜６１の底部６１ａの下のチャネル膜２０の過剰なエッチングを抑制できる。この結果、後の工程で形成されるソース層ＳＬと、連結部ＪＰのチャネル膜２０との十分なコンタクトを確保でき、ソース層ＳＬとチャネル膜２０とのコンタクト抵抗の低下を防ぐことができる。

第１犠牲膜６１の底部６１ａを除去するときのアッシングによりチャネル膜２０の上面に形成されたシリコン酸化膜は、薬液処理により除去すればよい。その後、絶縁膜６３の内側の空洞内にソース層ＳＬを形成する。図１７（ｂ）に示すように、ソース層ＳＬは、連結部ＪＰのチャネル膜２０に接する。したがって、柱状部ＣＬのチャネル膜２０は、連結部ＪＰのチャネル膜２０を介して、ソース層ＳＬと接続される。

以上説明した実施形態によれば、溝６０の下の連結部ＪＰのチャネル膜２０を保護しつつ、ソース層ＳＬとチャネル膜２０とがコンタクトする部分の絶縁膜６３を完全に除去し、ソース層ＳＬとチャネル膜２０とのコンタクト不良を防ぐことができる。

積層体１００を形成するにあたっては、第１層（例えばシリコン窒化膜）と、第１層とは異種材料の第２層（例えばシリコン酸化膜）とを交互に積層して、積層体１００を形成してもよい。その後、積層体１００を貫通するホールまたはスリットを通じたエッチングにより第１層を除去し、第１層が除去されたスペースに、電極層ＷＬ、選択ゲートＳＧＤ、ＳＧＳとなる導電層（例えば金属層）を形成することもできる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…基板、２０…チャネル膜、３０…メモリ膜、３２…電荷蓄積膜、４０…絶縁層、５１…凹部、６０…溝、６１…第１犠牲膜、６２…第２犠牲膜、６３…絶縁膜、ＷＬ…電極層、ＳＬ…ソース層、ＣＬ…柱状部、ＪＰ…連結部

Claims (5)

1. 複数の第１層と、前記複数の第１層の間にそれぞれが設けられた複数の第２層とを有する積層体を導電層上に形成する工程と、
   前記導電層に前記導電層の主面方向に延在する凹部を、前記積層体に前記積層体を貫通し前記凹部に通じるホールを形成する工程と、
   前記ホールの側壁および前記凹部の内壁に、電荷蓄積膜およびチャネル膜を含む積層膜を形成する工程と、
   前記積層体を貫通し、前記凹部に形成された前記積層膜に達する溝を形成する工程と、
   前記溝の側壁および底面に、第１犠牲膜を形成する工程と、
   前記第１犠牲膜の内側に、第２犠牲膜を形成する工程と、
   前記溝の底面と前記第２犠牲膜との間の前記第１犠牲膜の底部を残して、前記溝の側壁に形成された前記第１犠牲膜を除去する工程と、
   前記第１犠牲膜の前記底部の上の前記第２犠牲膜を除去する工程と、
   前記第２犠牲膜を除去した後、前記第１犠牲膜の前記底部を覆うように、前記溝の側壁に絶縁膜を形成する工程と、
   前記第１犠牲膜の前記底部の上の前記絶縁膜を除去し、前記第１犠牲膜の前記底部を露出させる工程と、
   露出した前記第１犠牲膜の前記底部を等方性エッチングにより除去し、前記溝の底面に前記積層膜を露出させる工程と、
   前記絶縁膜の内側に、前記凹部に形成された前記積層膜の前記チャネル膜に接する導電膜を形成する工程と、
   を備えた半導体記憶装置の製造方法。
2. 前記溝の底面に前記凹部に形成された前記チャネル膜は露出されずに、前記溝内に前記第１犠牲膜が形成され、
   前記第１犠牲膜の前記底部を除去した後、前記溝の底面に前記凹部に形成された前記チャネル膜が露出される請求項１記載の半導体記憶装置の製造方法。
3. 前記溝の底面に前記凹部に形成された前記チャネル膜を露出させた後、前記溝内に前記第１犠牲膜が形成される請求項１記載の半導体記憶装置の製造方法。
4. 前記第１犠牲膜は有機膜またはシリコン膜であり、
   前記溝の側壁に形成された前記第１犠牲膜は、ＲＩＥ（Reactive Ion Etching）法により除去され、
   前記溝の底面の前記第１犠牲膜の前記底部は、アッシング法またはウェットエッチング法により除去される請求項１〜３のいずれか１つに記載の半導体記憶装置の製造方法。
5. 前記第１犠牲膜の前記底部の上の前記第２犠牲膜は、ウェットエッチング法により除去される請求項１〜４のいずれか１つに記載の半導体記憶装置の製造方法。

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