JPH0410710A - シユミット・トリガ回路 - Google Patents
シユミット・トリガ回路Info
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- JPH0410710A JPH0410710A JP11240190A JP11240190A JPH0410710A JP H0410710 A JPH0410710 A JP H0410710A JP 11240190 A JP11240190 A JP 11240190A JP 11240190 A JP11240190 A JP 11240190A JP H0410710 A JPH0410710 A JP H0410710A
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- 230000000694 effects Effects 0.000 description 5
- 239000000470 constituent Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は相補型ＭＯ３集積回路に関し、特にシュミット
・トリガ回路に関する。
・トリガ回路に関する。
［従来の技術］
従来のシュミット・トリガ回路は、第３図に示すように
ＰチャネルＭＯ３）ランジスタＰ３１とＮチャネルＭＯ
Ｓ）ランジスタＮ３１からなる入力インバータ回路と、
ＰチャネルＭＯ９）ランジスタＰ３４とＮチャネルＭＯ
Ｓ）ランジスタＮ３４とからなる出力インバータ回路と
を備え、互いに直列接続されてトランジスタＰ３１に対
して並列に接続されたＰチャネルＭＯ９）ランジスタＰ
３２、Ｐ３３と、互いに直列接続されてトランジスタＮ
３１に対して並列に接続されたＮチャネルＭＯＳ）ラン
ジスタＮ３２．Ｎ３３とを備えた構成となっている（特
開昭６３−２９８５４号）。
ＰチャネルＭＯ３）ランジスタＰ３１とＮチャネルＭＯ
Ｓ）ランジスタＮ３１からなる入力インバータ回路と、
ＰチャネルＭＯ９）ランジスタＰ３４とＮチャネルＭＯ
Ｓ）ランジスタＮ３４とからなる出力インバータ回路と
を備え、互いに直列接続されてトランジスタＰ３１に対
して並列に接続されたＰチャネルＭＯ９）ランジスタＰ
３２、Ｐ３３と、互いに直列接続されてトランジスタＮ
３１に対して並列に接続されたＮチャネルＭＯＳ）ラン
ジスタＮ３２．Ｎ３３とを備えた構成となっている（特
開昭６３−２９８５４号）。
この回路において、入力電圧ＶＩＮが′０”′→“１″
へ変化するときは、出力電圧Ｖ ＯＵＴは初めは“０”
であるから、トランジスタＰ３３はオン、Ｎ３３はオフ
になっている。従ってトランジスタＰ３１とＮ３１で形
成されているインバータはトランジスタＰ３１にトラン
ジスタＰ３３が並列接続されるため、Ｐチャネル側のド
ライブ能力がＮチャネル側のドライブ能力がＰチャネル
側のドライブ能力に比へ強くなる。一方、入力電圧ＶＩ
Ｎが“′１゛′→“０′′へ変化するときは、出力電圧
Ｖ ＯＵＴは初めは“１”であるためトランジスタＮ３
３はオン、Ｐ３３はオフになっている。従って、トラン
ジスタＰ３１とＮ３１で形成されているインバータはト
ランジスタＮ３１トランジスタＮ３３が並列接続される
ため、Ｎチャネル側のドライブ能力がＰチャネル側のド
ライブ能力に比へ強くなる。従って、ＶＩＮが“１″→
“０′°の場合のＶ ＯＵＴが反転する電圧ＶＩＬは、
ＶＩＮが“０゛２→“１”の場合の■ＯＵＴが反転する
電圧ＶＩＨより下回ることになり、ヒステリシス特性を
持つことここなる。
へ変化するときは、出力電圧Ｖ ＯＵＴは初めは“０”
であるから、トランジスタＰ３３はオン、Ｎ３３はオフ
になっている。従ってトランジスタＰ３１とＮ３１で形
成されているインバータはトランジスタＰ３１にトラン
ジスタＰ３３が並列接続されるため、Ｐチャネル側のド
ライブ能力がＮチャネル側のドライブ能力がＰチャネル
側のドライブ能力に比へ強くなる。一方、入力電圧ＶＩ
Ｎが“′１゛′→“０′′へ変化するときは、出力電圧
Ｖ ＯＵＴは初めは“１”であるためトランジスタＮ３
３はオン、Ｐ３３はオフになっている。従って、トラン
ジスタＰ３１とＮ３１で形成されているインバータはト
ランジスタＮ３１トランジスタＮ３３が並列接続される
ため、Ｎチャネル側のドライブ能力がＰチャネル側のド
ライブ能力に比へ強くなる。従って、ＶＩＮが“１″→
“０′°の場合のＶ ＯＵＴが反転する電圧ＶＩＬは、
ＶＩＮが“０゛２→“１”の場合の■ＯＵＴが反転する
電圧ＶＩＨより下回ることになり、ヒステリシス特性を
持つことここなる。
［発明が解決しようとする課題］
この従来のシュミット・トリガ回路は入力インバータ回
路のドライブ能力を変化させるトランジスタＰ３３とＮ
３３がトランジスタＰ３１とＮ３１で形成されているイ
ンバータの出力とトランジスタＰ３２のドレインの間、
トランジスタＮ３３のドレインの間にそれぞれ接続され
ているため、トランジスタＰ３３がオンの時は単にトラ
ンジスタＰ３１とＰ３２の並列回路ができるのではなく
、トランジスタＰ３２とオン状態のトランジスタＰ３３
の直列要素とトランジスタＰ３１の並列回路となる。ま
た、トランジスタＮ３３がオンの時は、単にｌ・ランジ
スタＮ３１とＮ３２の並列回路ができるのではなく、ト
ランジスタＮ３２とオン状態のトランジスタＮ３３の直
列要素とトランジスタＮ３１の並列回路となる。このた
め、反転電圧■し、ＶＩＨと ヒステリシス電圧（、Ｖ
１ｌＩ−Ｖ ＩＬ）を設定するときに、トランジスタ
Ｐ３１．Ｐ３２゜Ｎ３１．Ｎ３２の他に本来スイッチン
グの役目をしているに過ぎないトランジスタＰ３３とＮ
３３も考慮にいれなければならず、計算が複雑になると
いう問題があった。更に、トランジスタＰ３３゜Ｎ３３
はスイッチング時の電流経路にあたるため、スイッチン
グスピードが遅くなり、また波形も歪やすいという欠点
があった。
路のドライブ能力を変化させるトランジスタＰ３３とＮ
３３がトランジスタＰ３１とＮ３１で形成されているイ
ンバータの出力とトランジスタＰ３２のドレインの間、
トランジスタＮ３３のドレインの間にそれぞれ接続され
ているため、トランジスタＰ３３がオンの時は単にトラ
ンジスタＰ３１とＰ３２の並列回路ができるのではなく
、トランジスタＰ３２とオン状態のトランジスタＰ３３
の直列要素とトランジスタＰ３１の並列回路となる。ま
た、トランジスタＮ３３がオンの時は、単にｌ・ランジ
スタＮ３１とＮ３２の並列回路ができるのではなく、ト
ランジスタＮ３２とオン状態のトランジスタＮ３３の直
列要素とトランジスタＮ３１の並列回路となる。このた
め、反転電圧■し、ＶＩＨと ヒステリシス電圧（、Ｖ
１ｌＩ−Ｖ ＩＬ）を設定するときに、トランジスタ
Ｐ３１．Ｐ３２゜Ｎ３１．Ｎ３２の他に本来スイッチン
グの役目をしているに過ぎないトランジスタＰ３３とＮ
３３も考慮にいれなければならず、計算が複雑になると
いう問題があった。更に、トランジスタＰ３３゜Ｎ３３
はスイッチング時の電流経路にあたるため、スイッチン
グスピードが遅くなり、また波形も歪やすいという欠点
があった。
［課題を解決するための手段］
本発明のシュミット・トリガ回路は、入力端子がゲート
に入力される入力インバータ回路と、入力インバータ回
路の出力と高位側基準電位との間に接続されたスイッチ
ング用のＰチャネルトランジスタと、入力インバータ回
路の出力と低位側基準電位との間に接続されたスイッチ
ング用のＮチャネルトランジスタと、入力電圧と高位側
基準電位および低位側基準電位との間に接続されて入力
インバータ回路出力が高位の時には入力電圧をスイッチ
ング用Ｐチャネルトランジスタのゲートに導き入力イン
バータ回路出力が低位の時には入力電圧をスイッチング
用Ｎチャネルトランジスタのゲートに導くゲートコント
ロール回路と、入力インバータ回路出力がゲートに入力
される出力インバータ回路とを備えたことを特徴とする
。
に入力される入力インバータ回路と、入力インバータ回
路の出力と高位側基準電位との間に接続されたスイッチ
ング用のＰチャネルトランジスタと、入力インバータ回
路の出力と低位側基準電位との間に接続されたスイッチ
ング用のＮチャネルトランジスタと、入力電圧と高位側
基準電位および低位側基準電位との間に接続されて入力
インバータ回路出力が高位の時には入力電圧をスイッチ
ング用Ｐチャネルトランジスタのゲートに導き入力イン
バータ回路出力が低位の時には入力電圧をスイッチング
用Ｎチャネルトランジスタのゲートに導くゲートコント
ロール回路と、入力インバータ回路出力がゲートに入力
される出力インバータ回路とを備えたことを特徴とする
。
また、本発明のシュミット・トリガ回路は、上記の発明
において、ゲートコントロール回路は入力電圧と高位側
基準電位との間に設けられた第１の回路と入力電圧と低
位側基準電位との間に設けられた第２の回路とからなり
、第１の回路は基準電位側に配したＰチャネルトランジ
スタと入力電圧側に配したＮチャネルトランジスタとを
直列に接続し、これらトランジスタのゲートに入力イン
バータ出力を入力しこれらトランジスタの接続点をスイ
ッチング用Ｐチャネルトランジスタのゲートに接続して
なり、第２の回路は基準電位側に配したＮチャネルトラ
ンジスタと入力電圧側に配したＰチャネルトランジスタ
とを直列に接続し、これらトランジスタのゲートに入力
インバータ出力を入力しこれらトランジスタの接続点を
スイッチング用Ｎチャネルトランジスタのゲートに接続
してなることを特徴とする。
において、ゲートコントロール回路は入力電圧と高位側
基準電位との間に設けられた第１の回路と入力電圧と低
位側基準電位との間に設けられた第２の回路とからなり
、第１の回路は基準電位側に配したＰチャネルトランジ
スタと入力電圧側に配したＮチャネルトランジスタとを
直列に接続し、これらトランジスタのゲートに入力イン
バータ出力を入力しこれらトランジスタの接続点をスイ
ッチング用Ｐチャネルトランジスタのゲートに接続して
なり、第２の回路は基準電位側に配したＮチャネルトラ
ンジスタと入力電圧側に配したＰチャネルトランジスタ
とを直列に接続し、これらトランジスタのゲートに入力
インバータ出力を入力しこれらトランジスタの接続点を
スイッチング用Ｎチャネルトランジスタのゲートに接続
してなることを特徴とする。
また、本発明のシュミット・トリガ回路は、上記の発明
において、ゲートコントロール回路は入力電圧と高位側
基準電位との間に設けられた第１の回路と入力電圧と低
位側基準電位との間に設けられた第２の回路とからなり
、第１の回路は基準電位側に配したＰチャネルトランジ
スタと入力電圧側に配したトランスファゲートとを直列
に接続し、これらＰチャネルトランジスタとトランスフ
ァゲートのＮチャネルトランジスタのゲートに入力イン
ハータ出力を入力しトランスファゲートのＰチャネルト
ランジスタのゲートに出力インバータ回路出力を入力し
、前記のＰチャネルトランジスタとトランスファゲート
との接続点をスイッチング用Ｐチャネルトランジスタの
ゲートに接続してなり、第２の回路は基準電位側に配し
たＮチャネルトランジスタと入力電圧側に配したトラン
スファゲートとを直列に接続し、これらＮチャネルトラ
ンジスタとトランスファゲートのＰチャネルトランジス
タのゲートに入力インバータ出力を入力しトランスファ
ゲートのＮチャネルトランジスタのゲートに出力インバ
ータ回路出力を入力し、前記のＮチャネルトランジスタ
とトランスファゲートとの接続点をスイッチング用Ｎチ
ャネルトランジスタのゲートに接続してなることを特徴
とする。
において、ゲートコントロール回路は入力電圧と高位側
基準電位との間に設けられた第１の回路と入力電圧と低
位側基準電位との間に設けられた第２の回路とからなり
、第１の回路は基準電位側に配したＰチャネルトランジ
スタと入力電圧側に配したトランスファゲートとを直列
に接続し、これらＰチャネルトランジスタとトランスフ
ァゲートのＮチャネルトランジスタのゲートに入力イン
ハータ出力を入力しトランスファゲートのＰチャネルト
ランジスタのゲートに出力インバータ回路出力を入力し
、前記のＰチャネルトランジスタとトランスファゲート
との接続点をスイッチング用Ｐチャネルトランジスタの
ゲートに接続してなり、第２の回路は基準電位側に配し
たＮチャネルトランジスタと入力電圧側に配したトラン
スファゲートとを直列に接続し、これらＮチャネルトラ
ンジスタとトランスファゲートのＰチャネルトランジス
タのゲートに入力インバータ出力を入力しトランスファ
ゲートのＮチャネルトランジスタのゲートに出力インバ
ータ回路出力を入力し、前記のＮチャネルトランジスタ
とトランスファゲートとの接続点をスイッチング用Ｎチ
ャネルトランジスタのゲートに接続してなることを特徴
とする。
すなわち、本発明の要旨は、入力インバータ回路のＰチ
ャネル側とＮチャネル側のドライブ能力を変化させるス
イッチング用トランジスタをゲートコントロール回路で
制御している。
ャネル側とＮチャネル側のドライブ能力を変化させるス
イッチング用トランジスタをゲートコントロール回路で
制御している。
［実施例］
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。本実施例の
シュミット・トリガ回路は、入力電圧■Ｎがゲートに入
力されるＰチャネルＭＯ５）ランジスタＰ１とＮチャネ
ルＭＯ３）ランジスタＮ１とからなる入力インバータ回
路と、入力インバータ回路の出力と電源電圧〜’ＤＤ（
高位側基準電位）との間に接続されたスイッチング用の
ＰチャネルＭＯ３）ランジスタＰ３と、入力インバータ
回路の出力と接地電圧ＧＮＤ （低位側基準電位）との
間に接続されたスイッチング用のＮチャネルＭＯＳトラ
ンジスタＮ３と、入力インバータ回路出力がゲートに入
力されるＰチャネルＭＯ５）ランジスタＰ２とＮチャネ
ルＭＯＳ）ランジスタＮ２とからなる出力インバータ回
路と、電源電位ＶＤＤ側に配したＰチャネルＭＯＳトラ
ンジスタＰ４と入力電圧ＶＩＮ側に配したＮチャネルＭ
ＯＳ）ランジスタＮ５とを直列に接続し、これらトラン
ジスタのゲートに入力インバータ出力を入力しこれらト
ランジスタの接続点をスイッチング用Ｐチャネルトラン
ジスタＰ３のゲートに接続してなる第１のゲートコント
ロール回路１と、接地電位ＧＮＤ側に配したＮチャネル
ＭＯＳ）ランジスタＮ４と入力電圧ＶＩＮ側に配したＰ
チャネルＭＯ５）ランジスタＰ５とを直列に接続し、こ
れらトランジスタのゲートに入力インバータ出力を入力
しこれらトランジスタの接続点をスイッチング用Ｎチャ
ネルトランジスタＮ３のゲートに接続してなる第２のゲ
ートコントロール回路２と、を備えている。
シュミット・トリガ回路は、入力電圧■Ｎがゲートに入
力されるＰチャネルＭＯ５）ランジスタＰ１とＮチャネ
ルＭＯ３）ランジスタＮ１とからなる入力インバータ回
路と、入力インバータ回路の出力と電源電圧〜’ＤＤ（
高位側基準電位）との間に接続されたスイッチング用の
ＰチャネルＭＯ３）ランジスタＰ３と、入力インバータ
回路の出力と接地電圧ＧＮＤ （低位側基準電位）との
間に接続されたスイッチング用のＮチャネルＭＯＳトラ
ンジスタＮ３と、入力インバータ回路出力がゲートに入
力されるＰチャネルＭＯ５）ランジスタＰ２とＮチャネ
ルＭＯＳ）ランジスタＮ２とからなる出力インバータ回
路と、電源電位ＶＤＤ側に配したＰチャネルＭＯＳトラ
ンジスタＰ４と入力電圧ＶＩＮ側に配したＮチャネルＭ
ＯＳ）ランジスタＮ５とを直列に接続し、これらトラン
ジスタのゲートに入力インバータ出力を入力しこれらト
ランジスタの接続点をスイッチング用Ｐチャネルトラン
ジスタＰ３のゲートに接続してなる第１のゲートコント
ロール回路１と、接地電位ＧＮＤ側に配したＮチャネル
ＭＯＳ）ランジスタＮ４と入力電圧ＶＩＮ側に配したＰ
チャネルＭＯ５）ランジスタＰ５とを直列に接続し、こ
れらトランジスタのゲートに入力インバータ出力を入力
しこれらトランジスタの接続点をスイッチング用Ｎチャ
ネルトランジスタＮ３のゲートに接続してなる第２のゲ
ートコントロール回路２と、を備えている。
ここで、一般に、ＣＭＯＳインバータの反転電圧を■と
すれば、次式が成立する。ただし、Ｎ。
すれば、次式が成立する。ただし、Ｎ。
Ｐ彩画ＭＯ３）ランジスタのゲート酸化膜厚は相等しく
、ＶＴｎ＝ ｌ ＶＴＰＩ ＝ＶＴ、 Ｑｎ＝ＱＰと
仮定する。
、ＶＴｎ＝ ｌ ＶＴＰＩ ＝ＶＴ、 Ｑｎ＝ＱＰと
仮定する。
ＶＤＤは電源電圧、Ｖ Ｔｎ、 Ｖ ＴＲはＮ、
Ｐ形ＭＯ５＋−ランジスタのしきい値電圧、Ｍｎ、ＭＰ
はチャネル中の電子、正孔の平均表面移動度、Ｗｎ、Ｗ
ＰはＮ。
Ｐ形ＭＯ５＋−ランジスタのしきい値電圧、Ｍｎ、ＭＰ
はチャネル中の電子、正孔の平均表面移動度、Ｗｎ、Ｗ
ＰはＮ。
Ｐ形ＭＯ５）ランジスタのゲート幅、９．ｎ、込ＰはＮ
、 Ｐ形ＭＯ５）ランジスタのゲート長である。
、 Ｐ形ＭＯ５）ランジスタのゲート長である。
（１）、 （２）式より、ゲート幅の比Ｗｎ／ＷＰに
よって反転電圧Ｖが変化し、Ｗ ｎ／ Ｗ Ｆ’を大き
くとるとＶは下がり逆に小さくすると■は上がる。
よって反転電圧Ｖが変化し、Ｗ ｎ／ Ｗ Ｆ’を大き
くとるとＶは下がり逆に小さくすると■は上がる。
第１図の実施例において、入力端子ＶＩＮが０″→ｕ
１ ＋＋と変化するとき、初め出力電圧Ｖ ＯＵＴは１
１０ ＋＋ 入力インバータ回路の出力点３は１″で
あるからトランジスタＮ５．Ｎ４がオン状態、トランジ
スタＰ５．Ｐ４がオフ状態であり、トランジスタＰ３の
ゲートには入力電圧ＶＩＮが導かれ、入力インバータ回
路のＰチャネル側のトランジスタはＰｌとＰ３になり、
Ｐチャネル側のトランジスタの等価的なゲート幅はＷＰ
ＩにＷＰ３を加えたものになる。これに対して、トラン
ジスタＰ５がオフ、Ｎ４がオンのため、トランジスタＮ
３のゲートには接地電位ＧＮＤが導かれ、トランジスタ
Ｎ３の効果は消え、入力インバータ回路のＮチャネル側
のトランジスタはＮ１だけとなり、等価的ゲート幅はＷ
ＮＩであるから、ゲート幅の比Ｗｎ／ＷＰは（３）式の
ように小さくなり、反転電圧は上がる。
１ ＋＋と変化するとき、初め出力電圧Ｖ ＯＵＴは１
１０ ＋＋ 入力インバータ回路の出力点３は１″で
あるからトランジスタＮ５．Ｎ４がオン状態、トランジ
スタＰ５．Ｐ４がオフ状態であり、トランジスタＰ３の
ゲートには入力電圧ＶＩＮが導かれ、入力インバータ回
路のＰチャネル側のトランジスタはＰｌとＰ３になり、
Ｐチャネル側のトランジスタの等価的なゲート幅はＷＰ
ＩにＷＰ３を加えたものになる。これに対して、トラン
ジスタＰ５がオフ、Ｎ４がオンのため、トランジスタＮ
３のゲートには接地電位ＧＮＤが導かれ、トランジスタ
Ｎ３の効果は消え、入力インバータ回路のＮチャネル側
のトランジスタはＮ１だけとなり、等価的ゲート幅はＷ
ＮＩであるから、ゲート幅の比Ｗｎ／ＷＰは（３）式の
ように小さくなり、反転電圧は上がる。
ＷＮＩ／ （ＷＰ１＋ＷＰ３） ・・・・・・・・・
・・・・・・・・・（３）一方、入力電圧ＶＩＮがＩＩ
１１！→１１０ ＋＋と変化するときは、初め出力電
圧Ｖ ＯＵＴは“１” 入力インバータ回路の出力点３
は“Ｏ”であるから、トランジスタＮ４．Ｎ５がオフ状
態、トランジスタＰ４゜Ｐ５かオン状態であり、トラン
ジスタＮ３のゲートに入力端子ＶＩＮが導かれ、入力イ
ンバータ回路のＮチャネル側のトランジスタはＮ１とＮ
３になり、Ｎチャネル側のトランジスタの等価的なゲー
ト幅はＷＮｌにＷＮ３を加えたものになる。これに対し
、トランジスタＮ５がオフ、Ｐ４がオンのため、トラン
ジスタＰ３のゲートに（え電源電位ＶＤＤが導かれ、ト
ランジスタＰ３の効果は消え入力インバータ回路のＰチ
ャネル側のトランジスタはＰｌだけとなり、等価的なゲ
ート幅はＷＰＩであるから、ゲート幅の比Ｗｎ／ＷＰは
（４）式のように大きくなり、反転電圧は下がる。
・・・・・・・・・（３）一方、入力電圧ＶＩＮがＩＩ
１１！→１１０ ＋＋と変化するときは、初め出力電
圧Ｖ ＯＵＴは“１” 入力インバータ回路の出力点３
は“Ｏ”であるから、トランジスタＮ４．Ｎ５がオフ状
態、トランジスタＰ４゜Ｐ５かオン状態であり、トラン
ジスタＮ３のゲートに入力端子ＶＩＮが導かれ、入力イ
ンバータ回路のＮチャネル側のトランジスタはＮ１とＮ
３になり、Ｎチャネル側のトランジスタの等価的なゲー
ト幅はＷＮｌにＷＮ３を加えたものになる。これに対し
、トランジスタＮ５がオフ、Ｐ４がオンのため、トラン
ジスタＰ３のゲートに（え電源電位ＶＤＤが導かれ、ト
ランジスタＰ３の効果は消え入力インバータ回路のＰチ
ャネル側のトランジスタはＰｌだけとなり、等価的なゲ
ート幅はＷＰＩであるから、ゲート幅の比Ｗｎ／ＷＰは
（４）式のように大きくなり、反転電圧は下がる。
（ＷＮｌ＋ＷＮ３） ／ＷＰＩ・・・・・・・・・・・
・・・・・・・・（４）従って、 （ｉ）、 （２）
式よりＶ ＩＬ＜ Ｖ ＩＨとなり、ヒステリシス特性
を有することとなり、この時トランジスタＰ３．Ｎ３は
単なるスイッチとして機能する。また、電流経路は並列
接続されたしたＰｌ、Ｐ３あるいは、トランジスタＮｌ
、Ｎ３となり、従来に較べてトランジスタ数が減少して
いる。
・・・・・・・・（４）従って、 （ｉ）、 （２）
式よりＶ ＩＬ＜ Ｖ ＩＨとなり、ヒステリシス特性
を有することとなり、この時トランジスタＰ３．Ｎ３は
単なるスイッチとして機能する。また、電流経路は並列
接続されたしたＰｌ、Ｐ３あるいは、トランジスタＮｌ
、Ｎ３となり、従来に較べてトランジスタ数が減少して
いる。
第２図は本発明の他の一実施例の回路図である。
本実施例のシュミット・トリガ回路は、上記実施例で示
したゲートコントロール回路を変更したものであり、上
記実施例と同一部分には同一符号を付して重複説明は省
略する。
したゲートコントロール回路を変更したものであり、上
記実施例と同一部分には同一符号を付して重複説明は省
略する。
第１のゲートコントロール回路１は、電源電位ＶＤＤ側
に配したＰチャネルＭＯ５）ランジスタＰ４と入力電圧
ＶＩＮ側に配したトランスファゲートとを直列に接続し
、これらＰチャネルトランジスタＰ４とトランスファゲ
ートのＮチャネルトランジスタＮ１５のゲートに入力イ
ンバータ出力３を入力しトランスファゲートのＰチャネ
ルトランジスタＰ１５のゲートに出力インバータ回路出
力ＶＯＵＴを入力し、ＰチャネルトランジスタＰ４とト
ランスファゲートとの接続点をスイッチング用Ｐチャネ
ルトランジスタＰ３のゲートに接続して構成されている
。
に配したＰチャネルＭＯ５）ランジスタＰ４と入力電圧
ＶＩＮ側に配したトランスファゲートとを直列に接続し
、これらＰチャネルトランジスタＰ４とトランスファゲ
ートのＮチャネルトランジスタＮ１５のゲートに入力イ
ンバータ出力３を入力しトランスファゲートのＰチャネ
ルトランジスタＰ１５のゲートに出力インバータ回路出
力ＶＯＵＴを入力し、ＰチャネルトランジスタＰ４とト
ランスファゲートとの接続点をスイッチング用Ｐチャネ
ルトランジスタＰ３のゲートに接続して構成されている
。
第２のゲートコントロール回路２は、接地電位ＧＮＤ側
に配したＮチャネルＭＯ３）ランジスタＮ４と入力電圧
ＶＩＮ側に配したトランスファゲートとを直列に接続し
、これらＮチャネルトランジスタＮ４とトランスファゲ
ートのＰチャネルトラ歪が少ないという効果がある。
に配したＮチャネルＭＯ３）ランジスタＮ４と入力電圧
ＶＩＮ側に配したトランスファゲートとを直列に接続し
、これらＮチャネルトランジスタＮ４とトランスファゲ
ートのＰチャネルトラ歪が少ないという効果がある。
ンジスタＰ２５のゲートに入力インバータ出力３を入力
しトランスファゲートのＮチャネルトランジスタＮ２５
のゲートに出力インバータ回路出力Ｖ ０ｔＪＴを入力
し、ＮチャネルトランジスタＮ４とトランスファゲート
との接続点をスイッチング用ＮチャネルトランジスタＮ
３のゲートに接続して構成されている。
しトランスファゲートのＮチャネルトランジスタＮ２５
のゲートに出力インバータ回路出力Ｖ ０ｔＪＴを入力
し、ＮチャネルトランジスタＮ４とトランスファゲート
との接続点をスイッチング用ＮチャネルトランジスタＮ
３のゲートに接続して構成されている。
本実施例ではスイッチングトランジスタＰ３゜Ｎ３の動
作速度か向上し、上記実施例と同様に、第４図に示すよ
うなヒステリシス特性を奏する。
作速度か向上し、上記実施例と同様に、第４図に示すよ
うなヒステリシス特性を奏する。
［発明の効果］
以上説明したように本発明は、反転電圧を入力インバー
タ回路のゲート幅とスイッチ用トランジスタのゲート幅
とて自由に決められ、反転電圧を決める計算式（（１）
、（２）、（３）、（４））も容易であるという効果を
有する。
タ回路のゲート幅とスイッチ用トランジスタのゲート幅
とて自由に決められ、反転電圧を決める計算式（（１）
、（２）、（３）、（４））も容易であるという効果を
有する。
更に、ゲートコントロール回路によるスイッチ用トラン
ジスタの制御で作動するため、従来回路に比へスイッチ
ングスピードも速く、出力波形も
ジスタの制御で作動するため、従来回路に比へスイッチ
ングスピードも速く、出力波形も
第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の一実施例を示す回路図、第３図は従来例を示す
回路図、第４図は本発明に係る特性図である。 １．２・・・・・・・・ゲートコントロール回路、３・
・・・・・・・入力インバータ回路の出力点、Ｐｌ、Ｎ
１・・・・・入力インバータ回路の構成トランジスタ、 Ｐ２．Ｎ２・・・・・出力インバータ回路の構成トラン
ジスタ、 Ｐ３．Ｎ３・・・・・スイッチ用トランジスタ。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − １７一 第３図
明の他の一実施例を示す回路図、第３図は従来例を示す
回路図、第４図は本発明に係る特性図である。 １．２・・・・・・・・ゲートコントロール回路、３・
・・・・・・・入力インバータ回路の出力点、Ｐｌ、Ｎ
１・・・・・入力インバータ回路の構成トランジスタ、 Ｐ２．Ｎ２・・・・・出力インバータ回路の構成トラン
ジスタ、 Ｐ３．Ｎ３・・・・・スイッチ用トランジスタ。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − １７一 第３図
Claims (3)
- （１）入力電圧がゲートに入力される入力インバータ回
路と、入力インバータ回路の出力と高位側基準電位との
間に接続されたスイッチング用のＰチャネルトランジス
タと、入力インバータ回路の出力と低位側基準電位との
間に接続されたスイッチング用のＮチャネルトランジス
タと、入力電圧と高位側基準電位および低位側基準電位
との間に接続されて入力インバータ回路出力が高位の時
には入力電圧をスイッチング用Ｐチャネルトランジスタ
のゲートに導き入力インバータ回路出力が低位の時には
入力電圧をスイッチング用Ｎチャネルトランジスタのゲ
ートに導くゲートコントロール回路と、入力インバータ
回路出力がゲートに入力される出力インバータ回路とを
備えたことを特徴とするシュミット・トリガ回路。 - （２）ゲートコントロール回路は入力電圧と高位側基準
電位との間に設けられた第１の回路と入力電圧と低位側
基準電位との間に設けられた第２の回路とからなり、第
１の回路は基準電位側に配したＰチャネルトランジスタ
と入力電圧側に配したＮチャネルトランジスタとを直列
に接続し、これらトランジスタのゲートに入力インバー
タ出力を入力しこれらトランジスタの接続点をスイッチ
ング用Ｐチャネルトランジスタのゲートに接続してなり
、第２の回路は基準電位側に配したＮチャネルトランジ
スタと入力電圧側に配したＰチャネルトランジスタとを
直列に接続し、これらトランジスタのゲートに入力イン
バータ出力を入力しこれらトランジスタの接続点をスイ
ッチング用Ｎチャネルトランジスタのゲートに接続して
なることを特徴とする請求項１に記載のシュミット・ト
リガ回路。 - （３）ゲートコントロール回路は入力電圧と高位側基準
電位との間に設けられた第１の回路と入力電圧と低位側
基準電位との間に設けられた第２の回路とからなり、第
１の回路は基準電位側に配したＰチャネルトランジスタ
と入力電圧側に配したトランスファゲートとを直列に接
続し、これらＰチャネルトランジスタとトランスファゲ
ートのＮチャネルトランジスタのゲートに入力インバー
タ出力を入力しトランスファゲートのＰチャネルトラン
ジスタのゲートに出力インバータ回路出力を入力し、前
記のＰチャネルトランジスタとトランスファゲートとの
接続点をスイッチング用Ｐチャネルトランジスタのゲー
トに接続してなり、第２の回路は基準電位側に配したＮ
チャネルトランジスタと入力電圧側に配したトランスフ
アゲートとを直列に接続し、これらＮチャネルトランジ
スタとトランスファゲートのＰチャネルトランジスタの
ゲートに入力インバータ出力を入力しトランスファゲー
トのＮチャネルトランジスタのゲートに出力インバータ
回路出力を入力し、前記のＮチャネルトランジスタとト
ランスファゲートとの接続点をスイッチング用Ｎチャネ
ルトランジスタのゲートに接続してなることを特徴とす
る請求項１に記載のシュミット・トリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11240190A JPH0410710A (ja) | 1990-04-27 | 1990-04-27 | シユミット・トリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11240190A JPH0410710A (ja) | 1990-04-27 | 1990-04-27 | シユミット・トリガ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410710A true JPH0410710A (ja) | 1992-01-14 |
Family
ID=14585737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11240190A Pending JPH0410710A (ja) | 1990-04-27 | 1990-04-27 | シユミット・トリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410710A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013066052A (ja) * | 2011-09-16 | 2013-04-11 | Lapis Semiconductor Co Ltd | シュミットインバータ回路及び半導体装置 |
-
1990
- 1990-04-27 JP JP11240190A patent/JPH0410710A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013066052A (ja) * | 2011-09-16 | 2013-04-11 | Lapis Semiconductor Co Ltd | シュミットインバータ回路及び半導体装置 |
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