JPS62114317A - シユミツトトリガ回路 - Google Patents
シユミツトトリガ回路Info
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- JPS62114317A JPS62114317A JP25525585A JP25525585A JPS62114317A JP S62114317 A JPS62114317 A JP S62114317A JP 25525585 A JP25525585 A JP 25525585A JP 25525585 A JP25525585 A JP 25525585A JP S62114317 A JPS62114317 A JP S62114317A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に相補型Ｍ［ＪＳト
ランジスタ（以下ＣＭｔＪ８と記す）構造を有するシュ
ミットトリガ回路に関するものである。
ランジスタ（以下ＣＭｔＪ８と記す）構造を有するシュ
ミットトリガ回路に関するものである。
一般にＣＭ（Ｊ ８ で構成されるシュミットトリガ
回路は、第３図に示すようにＰチャンネル型ＭＯ８トラ
ンジスタ（以下ＰＭＯ８と記す）ＱＰＩと−Ｎチャンネ
ル型Ｍｕｓトランジスタ（以下ＮＭＯ８と記す）ＱＮＩ
との直列回路と、ＰＭＯ８−ＱｐｚとＮＭＯ８・ＱＮ２
との直列回路を並列に配置し、そｎぞｎのドレイン端子
Ｄｔ 、Ｄ＊’ｔ：接続しｓＪに信号反転用インバー
タＩＮＶ ＠介して出力端子ＯＵＴが接続される。ＩＮ
Ｖの出力はＱＰ２及びＱＮ２ のゲートに帰還されるよ
うに接続される。またＱＰ□及びＱＮ２のゲートは入力
端子ＩＮに接続さｎている。
回路は、第３図に示すようにＰチャンネル型ＭＯ８トラ
ンジスタ（以下ＰＭＯ８と記す）ＱＰＩと−Ｎチャンネ
ル型Ｍｕｓトランジスタ（以下ＮＭＯ８と記す）ＱＮＩ
との直列回路と、ＰＭＯ８−ＱｐｚとＮＭＯ８・ＱＮ２
との直列回路を並列に配置し、そｎぞｎのドレイン端子
Ｄｔ 、Ｄ＊’ｔ：接続しｓＪに信号反転用インバー
タＩＮＶ ＠介して出力端子ＯＵＴが接続される。ＩＮ
Ｖの出力はＱＰ２及びＱＮ２ のゲートに帰還されるよ
うに接続される。またＱＰ□及びＱＮ２のゲートは入力
端子ＩＮに接続さｎている。
この、シュミットトリガ回路は、入力端子ＩＮに印加さ
ｎる入力電圧Ｖ□、が低レベル（以下″″Ｌ”と記す）
の時、接続点Ｄ！及びＤ２は高レベル（以下″′Ｈ″と
記す）であり、出力端子ＯＵＴには′″Ｌ”が出力され
ている。そして入力′電圧ｖＸＮを′Ｌ″から徐々に増
加させていくと、接続点Ｄｌ。
ｎる入力電圧Ｖ□、が低レベル（以下″″Ｌ”と記す）
の時、接続点Ｄ！及びＤ２は高レベル（以下″′Ｈ″と
記す）であり、出力端子ＯＵＴには′″Ｌ”が出力され
ている。そして入力′電圧ｖＸＮを′Ｌ″から徐々に増
加させていくと、接続点Ｄｌ。
Ｄ２の電位が低下し始め、さらに入力電圧■０、が上昇
し接続点ＤＩ 、Ｄ、の電位が信号反転用のインバータ
回路ＩＮＶのしきい値電圧よシ低下すると、出力電圧Ｖ
ＯＵＴが′Ｈ”に反転する。この′″Ｈ”がＱＰ２ Ｑ
Ｎ２ のゲートに印加さするため、Ｑｐｚがオフし％
ＱＮ２がオンして接続点り、、Ｄ。
し接続点ＤＩ 、Ｄ、の電位が信号反転用のインバータ
回路ＩＮＶのしきい値電圧よシ低下すると、出力電圧Ｖ
ＯＵＴが′Ｈ”に反転する。この′″Ｈ”がＱＰ２ Ｑ
Ｎ２ のゲートに印加さするため、Ｑｐｚがオフし％
ＱＮ２がオンして接続点り、、Ｄ。
の電位が急激に低下し、出力′電圧Ｖ。ＵＴ”安定せし
める。この時の入力電圧■ｘＮがシュミットトリガ回路
の上限しきい侃電圧ＶＴ＋となる。
める。この時の入力電圧■ｘＮがシュミットトリガ回路
の上限しきい侃電圧ＶＴ＋となる。
次にこの状態から入力電圧Ｖ□ＮＴｈ減少させていくと
、接続点り、、Ｄ、の電位が上昇し始める。
、接続点り、、Ｄ、の電位が上昇し始める。
さらに入力電圧■ＩＮが低下し、接続点り、、Ｄ。
の電位がインバータ回路ＩＮＶのしきい値電圧より上昇
すると出力電圧Ｖ。ＵＴ が１Ｌ″に反転する。この
′Ｌ″がＱＰ２．ＱＮ２ のゲートに印加されるため
、ＱＰ２がオフし＊ＱＮｚがオフして接続点り宜 、Ｄ
、の電位が急激に上昇し出力電圧Ｖ ＯＵ’！’を安定
せしめる。この時の入力電圧■ＩＮ がシュミットトリ
ガ回路の下限しきい値電圧ｖＴ−となる０ ここで、上限しきい値電圧ｙ Ｉ＋ ＋はＱＰ□のＷ／
Ｌ 。
すると出力電圧Ｖ。ＵＴ が１Ｌ″に反転する。この
′Ｌ″がＱＰ２．ＱＮ２ のゲートに印加されるため
、ＱＰ２がオフし＊ＱＮｚがオフして接続点り宜 、Ｄ
、の電位が急激に上昇し出力電圧Ｖ ＯＵ’！’を安定
せしめる。この時の入力電圧■ＩＮ がシュミットトリ
ガ回路の下限しきい値電圧ｖＴ−となる０ ここで、上限しきい値電圧ｙ Ｉ＋ ＋はＱＰ□のＷ／
Ｌ 。
ＱＮ□のＷ／ＬとＱＰ□のＷ／Ｌ によって決まる。
一方、下限しきい値電圧ｖＴ″″″はＱＰＩのＶＶ／Ｌ
。
。
ＱＮＩのＷ／ＬとＱＮ２のＷ／Ｌによって決まる。
Ｗはトランジスタのチャンネル幅、Ｌはトランジスタの
チャンネル長である。
チャンネル長である。
上述した述米のシュミットトリガ回路においては、例え
ばヒステリシス幅Δｖ？（＝ｖ、”−ｖＴ−）金大きく
してノイズマージンを大すくシたい時に、■Ｔ＋ を高
くする場合は、ＱＰＩま友はＱＰ２のＷ／Ｉｔ−大きく
するか、ＱＮＩのＷ／Ｌ を小さくする。またＶＴ−
ｉ低くする場合は、ＱＰＩのＷ／Ｌを小さくするか、Ｑ
ＮｌまたはＱＮ２のＷ／Ｌ ４小さくする。しかしＱ
ＰＩとＱＮ□のＷ／Ｌがしきい値電圧■げと■、−の両
方に関係しており且つ相反する条件を要求するため、あ
る一定のトランジスタサイズ内で所望のしきい値電圧を
実現すするには極めて困難でろう九〇 本発明の目的はＣＭＯ８構造を有する集積回路のシュミ
ットトリガ回路の上限しきい値電圧■Ｔ＋及び下限しき
い値電圧ｖ、ｒ−’ｔそ匹それ別の条件に工って設定で
きるシュミットトリガ回路を提供することにるる。
ばヒステリシス幅Δｖ？（＝ｖ、”−ｖＴ−）金大きく
してノイズマージンを大すくシたい時に、■Ｔ＋ を高
くする場合は、ＱＰＩま友はＱＰ２のＷ／Ｉｔ−大きく
するか、ＱＮＩのＷ／Ｌ を小さくする。またＶＴ−
ｉ低くする場合は、ＱＰＩのＷ／Ｌを小さくするか、Ｑ
ＮｌまたはＱＮ２のＷ／Ｌ ４小さくする。しかしＱ
ＰＩとＱＮ□のＷ／Ｌがしきい値電圧■げと■、−の両
方に関係しており且つ相反する条件を要求するため、あ
る一定のトランジスタサイズ内で所望のしきい値電圧を
実現すするには極めて困難でろう九〇 本発明の目的はＣＭＯ８構造を有する集積回路のシュミ
ットトリガ回路の上限しきい値電圧■Ｔ＋及び下限しき
い値電圧ｖ、ｒ−’ｔそ匹それ別の条件に工って設定で
きるシュミットトリガ回路を提供することにるる。
本発明にょｎは、シュミットトリガ回路における下限し
きい値電圧を持つ第１インバータ回路と。
きい値電圧を持つ第１インバータ回路と。
シュミットトリガ回路における上限しきい値電圧を持つ
第２インバータ回路と、ソースが前記第１インバータ回
路の出力端に接続さルた第１導電型の第１ＭＯＳトラン
ジスタと、ソースが前記第２インバータ回路の出力端子
に接続さｎドレインが前記第１ＭＯＳトランジスタのド
レインに共通接続さｎた第２導電型の第２Ｍ０８）う／
ジスタと金有し、第１及び第２インバータ回路の入力端
と、第１及び第２Ｍ０Ｓトランジスタのゲートとが入力
端子に共通接続さｎていることｅ％徴とするシュミット
トリガ回路を得ることが出来る。
第２インバータ回路と、ソースが前記第１インバータ回
路の出力端に接続さルた第１導電型の第１ＭＯＳトラン
ジスタと、ソースが前記第２インバータ回路の出力端子
に接続さｎドレインが前記第１ＭＯＳトランジスタのド
レインに共通接続さｎた第２導電型の第２Ｍ０８）う／
ジスタと金有し、第１及び第２インバータ回路の入力端
と、第１及び第２Ｍ０Ｓトランジスタのゲートとが入力
端子に共通接続さｎていることｅ％徴とするシュミット
トリガ回路を得ることが出来る。
次に本発明について図面全参照して説明する。
第１図は本発明の一実施例を示すＣＭＯ８構造を有する
集積回路のシュミットトリガ回路である。
集積回路のシュミットトリガ回路である。
シュミットトリガ回路における下限しきい値電圧ｖＴ−
２持つインバータ回路ＮＶＩと、上限しきい値電圧’ｙ
Ｔ＋ ｇ持つインバータ回路ＮＶ２ ’！に並列に配置
し、七ｎぞルの入力端は入力端子ＩＮに接続さする。Ｐ
ＭＯＳ・・ＱＰＩＯのソースはインバータ回路ＮＶｌの
出力端に接続さｎ１ゲートはＮＭＯＳ・ＱＮＩＧのゲー
トと共通接続さｎｌさらに入力端子ＩＮに接続さｎる。
２持つインバータ回路ＮＶＩと、上限しきい値電圧’ｙ
Ｔ＋ ｇ持つインバータ回路ＮＶ２ ’！に並列に配置
し、七ｎぞルの入力端は入力端子ＩＮに接続さする。Ｐ
ＭＯＳ・・ＱＰＩＯのソースはインバータ回路ＮＶｌの
出力端に接続さｎ１ゲートはＮＭＯＳ・ＱＮＩＧのゲー
トと共通接続さｎｌさらに入力端子ＩＮに接続さｎる。
ＱＮＩＯのソースはインバータ回路ＮＶ２の出力端に接
続さｒＬ％ ドレインＱＰＩＯのドレインと共通接続さ
ｎ、さらにインバータ回路ＮＶ３の入力端に接続さｎる
。インバータ回路ＮＶ３の出力端は出力端子０ＵＴＫ接
続さｎる。
続さｒＬ％ ドレインＱＰＩＯのドレインと共通接続さ
ｎ、さらにインバータ回路ＮＶ３の入力端に接続さｎる
。インバータ回路ＮＶ３の出力端は出力端子０ＵＴＫ接
続さｎる。
次に不実施例の動作を説明する。
第１図において入力端子ＩＮに′Ｌｌ′が入力さｎると
、Ｑｐｌ。がオンし％ＱＮ１０がオフする。また、イン
バータ回路ＮＶＩの出力・電圧Ｖｌ及びイ／バータ回路
ＮＶ２の出力電圧Ｖ！は、そｎぞ扛インバータ回路ＮＶ
、、ＮＶ２によって入力電圧Ｖ工Ｎが反転さｎて”Ｈ”
となカ、■！はさらにＱＰＩＧを通ってＮＶ３に入力ぢ
ｎるので、出力電圧Ｖ。ＵＴは′Ｌ”になる。
、Ｑｐｌ。がオンし％ＱＮ１０がオフする。また、イン
バータ回路ＮＶＩの出力・電圧Ｖｌ及びイ／バータ回路
ＮＶ２の出力電圧Ｖ！は、そｎぞ扛インバータ回路ＮＶ
、、ＮＶ２によって入力電圧Ｖ工Ｎが反転さｎて”Ｈ”
となカ、■！はさらにＱＰＩＧを通ってＮＶ３に入力ぢ
ｎるので、出力電圧Ｖ。ＵＴは′Ｌ”になる。
そしてこの状態から入力電圧ＶＩＮ ’ｔ’徐々に増力
口させていき％ ＶＩＮ”■Ｔ−になると、Ｖｌが’Ｈ
”からＬ”に反転する。本回路において、ＮＶＩ。
口させていき％ ＶＩＮ”■Ｔ−になると、Ｖｌが’Ｈ
”からＬ”に反転する。本回路において、ＮＶＩ。
ＱＰＩＧ 及び０ＮＩＯは、ＱＰＩＧがオンからオフ。
ＱＮ ｔ ｏ がオフからオンへ切シ換わる時間よシ
ｖｌが′Ｈ″から′Ｈ″に反転する時に要するＮＶＩの
伝達遅延時間の万が十分大きくなる工うに設計しておく
。こ；ｒｔ’ｅ央現するｔめの方法としては。
ｖｌが′Ｈ″から′Ｈ″に反転する時に要するＮＶＩの
伝達遅延時間の万が十分大きくなる工うに設計しておく
。こ；ｒｔ’ｅ央現するｔめの方法としては。
インバータ回路ＮＶｌの出力端とＱｐ １ Ｇのソース
との間にＭＯＳトランジスタ等で容量を付加することな
どがある。従ってｖｌ （＝″Ｌ”）はＱＰＩ。
との間にＭＯＳトランジスタ等で容量を付加することな
どがある。従ってｖｌ （＝″Ｌ”）はＱＰＩ。
によシし中断さｎるが％ＱＮ１０はオンしているのでイ
ンバータ回路ＮＶ３の入力端にはＶ、（＝”Ｈつが印加
さｎて２り、出力電圧Ｖ。ＵＴ は６Ｌ”を保持して
いる。さらに入力電圧ＶＩＮ ｔ−増加させ、ｖｒＮ＝
ｖ’ｒ＋になるとＶｌがＨ″からＬ”に反転し、この結
果、■＝ （＝″Ｌ”）がＮＶ３にニジ反転し”ＯＵＴ
は′Ｈ”となる。
ンバータ回路ＮＶ３の入力端にはＶ、（＝”Ｈつが印加
さｎて２り、出力電圧Ｖ。ＵＴ は６Ｌ”を保持して
いる。さらに入力電圧ＶＩＮ ｔ−増加させ、ｖｒＮ＝
ｖ’ｒ＋になるとＶｌがＨ″からＬ”に反転し、この結
果、■＝ （＝″Ｌ”）がＮＶ３にニジ反転し”ＯＵＴ
は′Ｈ”となる。
矢に入力電圧ＶＩＮ七″′Ｈ” から徐々に減少式せて
いき、Ｖ工Ｎ＝ＶＴ＋になると、■３が−Ｌ”から′Ｈ
″に反転する。不回路に２いてＮν２゜ＱＰ １０及び
Ｑ はｂ Ｑｐ工。が”７から″・ＱＮＩＯがオフが
らオフへ切シ換わる時間よハ■３が′Ｌ″から′Ｈ″に
反転する時に一巽するＮＶＩの伝達遅延時間の万が十分
大きくなるように設計して２く。こｔ全実現するため方
法は、前述のＶ工、が増加していく時と同様である。
いき、Ｖ工Ｎ＝ＶＴ＋になると、■３が−Ｌ”から′Ｈ
″に反転する。不回路に２いてＮν２゜ＱＰ １０及び
Ｑ はｂ Ｑｐ工。が”７から″・ＱＮＩＯがオフが
らオフへ切シ換わる時間よハ■３が′Ｌ″から′Ｈ″に
反転する時に一巽するＮＶＩの伝達遅延時間の万が十分
大きくなるように設計して２く。こｔ全実現するため方
法は、前述のＶ工、が増加していく時と同様である。
従って■８ （二″ｌ Ｈｌ″）はＱＮｌｏによりしゃ
断さｎるがＩＩＱＰＩＯはオンしているのでインバータ
回路ＮＶ３の入力端にはＶｌ （二″’Ｌ”）が印加さ
ｎておシ、出力電圧■。ＵＴＦｉ″′Ｈ″を保持してい
る。さらにＶＩＮ’を減少させ、■□Ｎ＝ＶＴ−になる
と、■１が”Ｌ”から＠ ）（Ｉｔに反転し、この結果
Ｖ１（：＠Ｈ”）がインバータ回路ＮＶ３により反転し
、出力電圧ＶＯＵＴは′Ｌ″となる。
断さｎるがＩＩＱＰＩＯはオンしているのでインバータ
回路ＮＶ３の入力端にはＶｌ （二″’Ｌ”）が印加さ
ｎておシ、出力電圧■。ＵＴＦｉ″′Ｈ″を保持してい
る。さらにＶＩＮ’を減少させ、■□Ｎ＝ＶＴ−になる
と、■１が”Ｌ”から＠ ）（Ｉｔに反転し、この結果
Ｖ１（：＠Ｈ”）がインバータ回路ＮＶ３により反転し
、出力電圧ＶＯＵＴは′Ｌ″となる。
この回路においては、下限しきい値電圧ＶＴはインバー
タ回路ＮＶ１ｔ［成しているＰＭＯ８）ランジスタのＷ
／ＬとＮＭＵＳ）ランジスタのＷ／Ｌの比で決定し、上
限しきい値電圧Ｖ丁＋はインバータ回路Ｎｖ２ｖｉ−構
成しているＰＭＯ８）ランジスタのＷ／Ｌ とＮＭＵＳ
トランジスタのＷ／Ｌの比で決定さｎる。
タ回路ＮＶ１ｔ［成しているＰＭＯ８）ランジスタのＷ
／ＬとＮＭＵＳ）ランジスタのＷ／Ｌの比で決定し、上
限しきい値電圧Ｖ丁＋はインバータ回路Ｎｖ２ｖｉ−構
成しているＰＭＯ８）ランジスタのＷ／Ｌ とＮＭＵＳ
トランジスタのＷ／Ｌの比で決定さｎる。
以上説明したように本発明は、シェミットトリガ回路の
上限しきい値電圧及び上限しきい値電圧がそれ七ｎ別の
条件によって決まるため、所望のしきい値電圧全簡単に
設定でさ、またノイズマージンを大きくするためにヒス
テリシス幅を広くすることも容易にできる効果かめる。
上限しきい値電圧及び上限しきい値電圧がそれ七ｎ別の
条件によって決まるため、所望のしきい値電圧全簡単に
設定でさ、またノイズマージンを大きくするためにヒス
テリシス幅を広くすることも容易にできる効果かめる。
第１図は本発明の一実施例のシュミ・ｙ）ト！Ｊガ回路
を示す回路図、第２図は第１図のシコミットトリガ回路
のヒステリシス特性會示す入出力特性図％第３図は従来
のシニミットトリガ回路を示す回路図である。 ＩＮ・・・・・・入力端子、（ＪＵＴ・・・・・・出力
端子、ｖｘＮ・・・・・・入力電圧、ＶＯＵＴ・・・・
・・出力電圧＆ ＱＰ １ ｔ ＱＰ ２ ＃ＱＰＩＯ
・・・、・・Ｐチャンネル型ＭＯＳ）ランジスタ、ＱＮ
Ｉ、ＱＮ２．ＱＮＩＱ ・＝・Ｎチャンネル型ＭＯＳ）
ランジスタ、ＩＮＶ、ＮＶＩ 、ＮＶ２．ＮＶ３・・・
・・・インバータ回路。 ）ＩＶＩ Ｉンへ−７回路 茅 ｌＩ！ｒ ＄ ２ 聞 第 ３ 面
を示す回路図、第２図は第１図のシコミットトリガ回路
のヒステリシス特性會示す入出力特性図％第３図は従来
のシニミットトリガ回路を示す回路図である。 ＩＮ・・・・・・入力端子、（ＪＵＴ・・・・・・出力
端子、ｖｘＮ・・・・・・入力電圧、ＶＯＵＴ・・・・
・・出力電圧＆ ＱＰ １ ｔ ＱＰ ２ ＃ＱＰＩＯ
・・・、・・Ｐチャンネル型ＭＯＳ）ランジスタ、ＱＮ
Ｉ、ＱＮ２．ＱＮＩＱ ・＝・Ｎチャンネル型ＭＯＳ）
ランジスタ、ＩＮＶ、ＮＶＩ 、ＮＶ２．ＮＶ３・・・
・・・インバータ回路。 ）ＩＶＩ Ｉンへ−７回路 茅 ｌＩ！ｒ ＄ ２ 聞 第 ３ 面
Claims (1)
- 第１のしきい値電圧を持つ第１インバータ回路と、第２
のしきい値電圧を持つ第２インバータ回路と、ソースが
前記第１インバータ回路の出力端に接続された第１導電
型の第１ＭＯＳトランジスタと、ソースが前記第２イン
バータ回路の出力端に接続され、ドレインが前記第１Ｍ
ＯＳトランジスタのドレインに共通接続された第２導電
型の第２ＭＯＳトランジスタとを有し、前記第１及び第
２インバータ回路の入力端と前記第１及び第２ＭＯＳト
ランジスタのゲートとが入力端子に共通接続されている
ことを特徴とするシュミットトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25525585A JPH0666656B2 (ja) | 1985-11-13 | 1985-11-13 | シユミツトトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25525585A JPH0666656B2 (ja) | 1985-11-13 | 1985-11-13 | シユミツトトリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62114317A true JPS62114317A (ja) | 1987-05-26 |
| JPH0666656B2 JPH0666656B2 (ja) | 1994-08-24 |
Family
ID=17276199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25525585A Expired - Lifetime JPH0666656B2 (ja) | 1985-11-13 | 1985-11-13 | シユミツトトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666656B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5524493A (en) * | 1991-09-03 | 1996-06-11 | Aichi Tokei Denki Co., Ltd. | Electromagnetic flowmeter |
| JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| JP2013066052A (ja) * | 2011-09-16 | 2013-04-11 | Lapis Semiconductor Co Ltd | シュミットインバータ回路及び半導体装置 |
-
1985
- 1985-11-13 JP JP25525585A patent/JPH0666656B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5524493A (en) * | 1991-09-03 | 1996-06-11 | Aichi Tokei Denki Co., Ltd. | Electromagnetic flowmeter |
| JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| JP2013066052A (ja) * | 2011-09-16 | 2013-04-11 | Lapis Semiconductor Co Ltd | シュミットインバータ回路及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666656B2 (ja) | 1994-08-24 |
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