JP5450226B2 - デューティ比自動調整コンパレータ回路 - Google Patents
デューティ比自動調整コンパレータ回路 Download PDFInfo
- Publication number
- JP5450226B2 JP5450226B2 JP2010095402A JP2010095402A JP5450226B2 JP 5450226 B2 JP5450226 B2 JP 5450226B2 JP 2010095402 A JP2010095402 A JP 2010095402A JP 2010095402 A JP2010095402 A JP 2010095402A JP 5450226 B2 JP5450226 B2 JP 5450226B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- mos transistor
- threshold voltage
- power supply
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000003321 amplification Effects 0.000 claims description 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Images
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
以下、この従来回路について、図4を参照すると共に、図5に示された回路主要部のタイミングチャートを参照しつつ説明する。
まず、この従来のコンパレータ回路は、差動増幅回路1Aと、その出力段に接続され、差動増幅回路1Aの出力信号に応じて、論理値Highに相当する正電源電圧近傍の電圧又は論理値Lowに相当する負電源電圧近傍の電圧を出力するインバータ回路17Aとに大別されて構成されたものとなっている。
このような従来回路としては、例えば、特許文献1等に開示されたものなどがある。
このような問題に対して、例えば、仮に、インバータ回路17Aのインバータ閾値電圧VINV-thを、差動増幅回路1Aの出力振幅の中心になるように設定し、インバータ回路17Aの入出力信号間のデューティ比を保持する方法が考えられるが、かかる場合にあっても、電圧VINV-th設定の際に固定と仮定した電源電圧が実際には変動することもあり、また、差動増幅回路1Aの入力コモン電圧などによって差動増幅回路1Aの出力振幅の変動は避けられないため、確実に入出力信号間におけるデューティ比を確保できるものではない。
差動増幅回路とインバータ回路とを有してなるコンパレータ回路において、
前記差動増幅回路における差動対を構成する2つのMOSトランジスタのソース同士の接続点における電位に基づいて閾値電圧を生成する閾値電圧生成回路が設けられる一方、
前記インバータ回路は、インバータ動作における閾値電圧を、前記閾値電圧生成回路により生成された閾値電圧に設定可能に構成された閾値電圧可変インバータ回路であって、
前記閾値電圧生成回路は、正電源電圧と負電源電圧との間に、出力用MOSトランジスタと入力用MOSトランジスタが直列接続されて設けられ、前記入力用MOSトランジスタのゲートには、前記差動増幅回路における差動対を構成する2つのMOSトランジスタのソース同士の接続点が接続される一方、前記出力用MOSトランジスタは、ゲートとドレインが相互に接続されて前記閾値電圧可変インバータ回路に対して閾値電圧の出力を可能に構成されてなり、
前記閾値電圧可変インバータ回路は、2つのカレントミラー用MOSトランジスタを用いてなるカレントミラー回路を有すると共に、トーテムポール接続されて、インバータをなす2つの極性の異なるインバータ用MOSトランジスタを有し、前記2つのインバータ用MOSトランジスタと前記カレントミラー回路の出力側のカレントミラー用MOSトランジスタが、正電源電圧と負電源電圧との間に直接接続される一方、
前記カレントミラー回路の入力側のカレントミラー用MOSトランジスタが、正電源電圧と負電源電圧との間に、閾値入力用MOSトランジスタと直列接続されて設けられ、前記閾値入力用MOSトランジスタのゲートには、前記閾値生成回路で生成された閾値電圧が印加可能に構成されてなるものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるデューティ比自動調整コンパレータ回路の第1の構成例について、図1を参照しつつ説明する。
この第1の構成例におけるデューティ比自動調整コンパレータ回路は、差動増幅回路1と、閾値電圧生成回路2と、閾値電圧可変インバータ回路3に大別されて構成されたものとなっている。
すなわち、まず、本発明の実施の形態において、第1及び第2のMOSトランジスタ21,22には、nチャンネルMOSトランジスタが、第3及び第4のMOSトランジスタ23,24には、pチャンネルMOSトランジスタが、それぞれ用いられている。
また、第1のMOSトランジスタ21のドレインは、第3のMOSトランジスタ23のドレインに、第2のMOSトランジスタ22のドレインは、第4のMOSトランジスタ24のドレインに、それぞれ接続されている。
そして、第1のMOSトランジスタ21のゲートは、非反転入力端子とされる一方、第2のMOSトランジスタ22のゲートは、反転入力端子とされ、第1及び第2のMOSトランジスタ21,22は、第1のMOSトランジスタ21のゲートに印加される電圧Vin1と、第2のMOSトランジスタ21のゲートに印加される電圧Vin2との差動増幅を行う回路となっている。
入力用MOSトランジスタとしての第5のMOSトランジスタ25と出力用MOSトランジスタとしての第6のMOSトランジスタ26は、正電源電圧VDDと負電源電圧VSSとの間に直列接続されて設けられたものとなっている。
そして、第5のMOSトランジスタ25のゲートは、第1及び第2のMOSトランジスタ21,22のソースに接続される一方、第6のMOSトランジスタ26は、ゲートとドレインが相互に接続されると共に、次述する閾値電圧可変インバータ回路3の第7のMOSトランジスタ(図1においては「M7」と表記)27のゲートに接続されたものとなっている。
本発明の実施の形態において、第7のMOSトランジスタ27には、pチャンネルMOSトランジスタが、第8乃至第10のMOSトランジスタ28〜30には、nチャンネルMOSトランジスタが、第11のMOSトランジスタ31には、pチャンネルMOSトランジスタが、それぞれ用いられている。
すなわち、第10及び第11のMOSトランジスタ30,31は、ドレインが相互に接続されて出力端として回路出力端子9に接続される一方、第10のMOSトランジスタ30のソースは、次述する第9のMOSトランジスタ29のドレインに接続されたものとなっている。また、第11のMOSトランジスタ31のソースは、正電源電圧VDDが印加されるようになっている。
そして、第10及び第11のMOSトランジスタ30,31のゲートには、先の差動増幅回路1の第2のMOSトランジスタ22のドレインが接続されて、差動増幅回路1の出力が入力されるようになっている。
閾値電圧入力用MOSトランジスタとしての第7のMOSトランジスタ27は、そのソースに正電源電圧VDDが印加されるようになっている一方、ゲートには、先の閾値電圧生成回路2の第6のMOSトランジスタ26のゲート及びドレインが接続されており、閾値電圧生成回路2からの閾値電圧が、この第7のMOSトランジスタ7のゲートへ入力されるようになっている。
まず、差動増幅回路1は、非反転入力端子と反転入力端子の電位差(Vin1−Vin2)に応じた差動出力Vdifが、第2のMOSトランジスタ22のドレインに出力される点は、従来同様である(図2参照)。かかる差動出力Vdifの最大値は、おおよそ正電源電圧VDD近傍の値となり、最小値は、第1及び第2のMOSトランジスタ21,22のソースと閾値電圧生成回路2の第5のMOSトランジスタ25のゲートとの接続点(以下、便宜的に「ソース結合点」と称する)の電圧近傍の値となる。
ここで、Issは、テール電流、Kは、差動対を構成する第1及び第2のMOSトランジスタ21,22のトランスコンダクタンスパラメータ、Vin1及びVin2は、差動増幅回路1の入力電圧(図1参照)、Vthは、第1及び第2のMOSトランジスタ21,22の閾電圧である。
このことから、差動出力Vdifの振幅は、電源電圧や差動増幅回路1の入力コモン電圧などによって変化するものであることが理解できる。
そのため、本発明の実施の形態においては、素子サイズの等しい第5及び第6のMOSトランジスタ25,26によっ構成された閾値電圧生成回路2を設け、正電源電圧VDDとソース結合点の電圧Vsとの中間電位を、閾値電圧可変インバータ回路3における閾値電圧VINV-thとして生成している(図2参照)。
このように、閾値電圧可変インバータ回路3の閾値電圧VINV-thが、常に正電源電圧VDDとソース結合点の電圧Vsとの中間電位に設定されることで、閾値電圧可変インバータ回路3の入出力間でデューティ比が保持されるものとなっている(図2参照)。
なお、図1に示された第1の構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の構成例は、トランジスタの種類を変えたもので、基本的な構成は、図1に示された構成例と同様である。
すなわち、第2の構成例は、第1及び第2のMOSトランジスタ21,22、第8及び第9のMOSトランジスタ28,29、及び、第10のMOSトランジスタ30に、pチャンネルMOSトランジスタが用いられる一方、第3乃至7のMOSトランジスタ23〜27、及び、第11のMOSトランジスタ31に、nチャンネルMOSトランジスタが用いられたものとなっている。
また、回路動作についても、図1に示された第1の構成例と基本的に同様であるので、ここでの再度の詳細な説明は、省略することとする。
2…閾値電圧生成回路
3…閾値電圧可変インバータ回路
Claims (1)
- 差動増幅回路とインバータ回路とを有してなるコンパレータ回路において、
前記差動増幅回路における差動対を構成する2つのMOSトランジスタのソース同士の接続点における電位に基づいて閾値電圧を生成する閾値電圧生成回路が設けられる一方、
前記インバータ回路は、インバータ動作における閾値電圧を、前記閾値電圧生成回路により生成された閾値電圧に設定可能に構成された閾値電圧可変インバータ回路であって、
前記閾値電圧生成回路は、正電源電圧と負電源電圧との間に、出力用MOSトランジスタと入力用MOSトランジスタが直列接続されて設けられ、前記入力用MOSトランジスタのゲートには、前記差動増幅回路における差動対を構成する2つのMOSトランジスタのソース同士の接続点が接続される一方、前記出力用MOSトランジスタは、ゲートとドレインが相互に接続されて前記閾値電圧可変インバータ回路に対して閾値電圧の出力を可能に構成されてなり、
前記閾値電圧可変インバータ回路は、2つのカレントミラー用MOSトランジスタを用いてなるカレントミラー回路を有すると共に、トーテムポール接続されて、インバータをなす2つの極性の異なるインバータ用MOSトランジスタを有し、前記2つのインバータ用MOSトランジスタと前記カレントミラー回路の出力側のカレントミラー用MOSトランジスタが、正電源電圧と負電源電圧との間に直接接続される一方、
前記カレントミラー回路の入力側のカレントミラー用MOSトランジスタが、正電源電圧と負電源電圧との間に、閾値入力用MOSトランジスタと直列接続されて設けられ、前記閾値入力用MOSトランジスタのゲートには、前記閾値生成回路で生成された閾値電圧が印加可能に構成されてなることを特徴とするデューティ比自動調整コンパレータ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010095402A JP5450226B2 (ja) | 2010-04-16 | 2010-04-16 | デューティ比自動調整コンパレータ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010095402A JP5450226B2 (ja) | 2010-04-16 | 2010-04-16 | デューティ比自動調整コンパレータ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011228861A JP2011228861A (ja) | 2011-11-10 |
JP5450226B2 true JP5450226B2 (ja) | 2014-03-26 |
Family
ID=45043722
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010095402A Active JP5450226B2 (ja) | 2010-04-16 | 2010-04-16 | デューティ比自動調整コンパレータ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5450226B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107196629B (zh) * | 2017-05-04 | 2020-10-23 | 深圳大学 | 一种零静态功耗的离散阈值电压比较器 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5997220A (ja) * | 1982-11-26 | 1984-06-05 | Nec Corp | 電圧比較回路 |
-
2010
- 2010-04-16 JP JP2010095402A patent/JP5450226B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2011228861A (ja) | 2011-11-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4475309B2 (ja) | コンパレータ | |
JP2012070333A (ja) | レベルシフト回路及びそれを用いたスイッチングレギュレータ | |
US7573302B2 (en) | Differential signal comparator | |
JP2007251507A (ja) | 差動増幅回路 | |
US8159301B1 (en) | Differential amplifier with hysteresis | |
CN115913214B (zh) | 正负高压电平转换电路 | |
JP2007258891A (ja) | 相補信号生成回路 | |
JP4230881B2 (ja) | 半導体集積回路、及びレベル変換回路 | |
JP2005303664A (ja) | 差動増幅回路 | |
US20080297254A1 (en) | Class ab amplifier | |
JP5450226B2 (ja) | デューティ比自動調整コンパレータ回路 | |
JP2018117212A (ja) | レベルシフト回路 | |
JP6949463B2 (ja) | シングル差動変換回路 | |
JP4658868B2 (ja) | 増幅回路 | |
US7816989B2 (en) | Differential amplifier | |
KR101055788B1 (ko) | 광대역의 공통모드 입력전압 범위를 가지는 차동 증폭회로 및 그 차동 증폭회로를 구비한 입력 버퍼 | |
JP4725472B2 (ja) | 引き算回路および演算増幅器 | |
KR100669074B1 (ko) | 클램핑 회로를 이용한 차동증폭기 | |
JP4335078B2 (ja) | ソースフォロワ回路 | |
JP5203809B2 (ja) | 電流ミラー回路 | |
JP2012156826A (ja) | コンパレータ | |
JP2011015017A (ja) | 差動増幅回路 | |
CN102064777A (zh) | 放大电路 | |
US8044689B2 (en) | Semiconductor circuit | |
JP2008048039A (ja) | 演算増幅回路およびそれを用いた半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130228 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131125 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131217 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131225 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5450226 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |