JP5580350B2 - ドライバ回路 - Google Patents
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Description
T1 第1の端子
T2 第2の端子
TOUT 出力端子
L1〜L4 第1ないし第4の電位線
Mp0 出力pMOSトランジスタ
Mn0 出力nMOSトランジスタ
SW1 補助pMOSトランジスタ
SW2 補助nMOSトランジスタ
PD1 第1のプリドライバ回路
PD2 第2のプリドライバ回路
101a〜401a 第1の制御回路
101b〜401b 第2の制御回路
Claims (16)
- 第1の電位が印加される第1の端子にソースが接続され、出力信号を出力する出力端子にドレインが接続され、且つソースとバックゲートとが接続された出力pMOSトランジスタと、
前記第1の電位よりも低い第2の電位が印加される第2の端子にソースが接続され、前記出力端子にドレインが接続され、且つソースとバックゲートとが接続された出力nMOSトランジスタと、
前記出力pMOSトランジスタのゲートに出力部が接続され、第1のパルス信号が入力部に入力され、この第1のパルス信号を反転した第1のゲート信号を出力部から出力する第1のプリドライバ回路と、
前記出力nMOSトランジスタのゲートに出力部が接続され、第2のパルス信号が入力部に入力され、この第2のパルス信号を反転した第2のゲート信号を出力部から出力する第2のプリドライバ回路と、
第1の電位線にソースが接続され、前記出力pMOSトランジスタのゲートにドレインが接続された補助pMOSトランジスタと、
前記第1の電位線よりも電位が低い第2の電位線にソースが接続され、前記出力nMOSトランジスタのゲートにドレインが接続された補助nMOSトランジスタと、
前記第1のパルス信号の立ち上がりに同期して立ち上がり且つ前記第1のパルス信号の立ち下がりから遅延して立ち下がる第1の制御信号を前記補助pMOSトランジスタのゲートに出力する第1の制御回路と、
前記第2のパルス信号の立ち上がりから遅延して立ち上がり且つ前記第2のパルス信号の立ち下がりに同期して立ち下がる第2の制御信号を前記補助nMOSトランジスタのゲートに出力する第2の制御回路と、を備える
ことを特徴とするドライバ回路。 - 前記第1のパルス信号は、前記第2のパルス信号が立ち上がってからデッドタイム経過後立ち上がり、
前記第2のパルス信号は、前記第1のパルス信号が立ち下がってから前記デッドタイム経過後立ち下がる
ことを特徴とする請求項1に記載のドライバ回路。 - 第1の電位が印加される第1の端子にソースが接続され、出力信号を出力する出力端子にドレインが接続され、且つソースとバックゲートとが接続された出力pMOSトランジスタと、
前記第1の電位よりも低い第2の電位が印加される第2の端子にソースが接続され、前記出力端子にドレインが接続され、且つソースとバックゲートとが接続された出力nMOSトランジスタと、
前記出力pMOSトランジスタのゲートに出力部が接続され、第1のパルス信号が入力部に入力され、この第1のパルス信号を反転した第1のゲート信号を出力部から出力する第1のプリドライバ回路と、
前記出力nMOSトランジスタのゲートに出力部が接続され、第2のパルス信号が入力部に入力され、この第2のパルス信号を反転した第2のゲート信号を出力部から出力する第2のプリドライバ回路と、
第1の電位線にソースが接続され、前記出力pMOSトランジスタのゲートにドレインが接続された補助pMOSトランジスタと、
前記第1の電位線よりも電位が低い第2の電位線にソースが接続され、前記出力nMOSトランジスタのゲートにドレインが接続された補助nMOSトランジスタと、
入力信号の立ち下がりから遅延して立ち上がり且つ前記入力信号の立ち上がりに同期して立ち下がる第1のパルス信号を前記第1のプリドライバ回路の入力部に出力するとともに、前記入力信号の立ち下がりから遅延して立ち上がり且つ前記入力信号の立ち上がりから遅延して立ち下がる第1の制御信号を前記補助pMOSトランジスタのゲートに出力する第1の制御回路と、
前記入力信号の立ち下がりに同期して立ち上がり且つ前記入力信号の立ち上がりから遅延して立ち下がる第2のパルス信号を前記第2のプリドライバ回路の入力部に出力するとともに、前記入力信号の立ち下がりから遅延して立ち上がり且つ前記入力信号の立ち上がりから遅延して立ち下がる第2の制御信号を前記補助nMOSトランジスタのゲートに出力する第2の制御回路と、を備えることを特徴とするドライバ回路。 - 前記第1のプリドライバ回路は、
前記第1の電位線にソースが接続され、前記第1のプリドライバ回路の前記入力部にゲートが接続された第1のpMOSトランジスタと、
前記第1のpMOSトランジスタのドレインと前記第1のプリドライバ回路の前記出力部との間に接続された第1の抵抗と、
前記第1の電位線よりも電位が低い第3の電位線にソースが接続され、前記第1のプリドライバ回路の前記入力部にゲートが接続された第1のnMOSトランジスタと、
前記第1のnMOSトランジスタのドレインと前記第1のプリドライバ回路の前記出力部との間に接続された第2の抵抗と、を有し、
前記第2のプリドライバ回路は、
前記第2の電位線よりも電位が高い第4の電位線にソースが接続され、前記第2のプリドライバ回路の前記入力部にゲートが接続された第2のpMOSトランジスタと、
前記第2のpMOSトランジスタのドレインと前記第2のプリドライバ回路の前記出力部との間に接続された第3の抵抗と、
前記第2の電位線にソースが接続され、前記第2のプリドライバ回路の前記入力部にゲートが接続された第2のnMOSトランジスタと、
前記第2のnMOSトランジスタのドレインと前記第2のプリドライバ回路の前記出力部との間に接続された第4の抵抗と、を有する
ことを特徴とする請求項1ないし3のいずれか一項に記載のドライバ回路。 - 前記第1の制御回路は、
前記第1のパルス信号が入力され、入力された前記第1のパルス信号を第1の遅延時間だけ遅延させた第1の遅延信号を出力する第1の遅延回路と、
前記第1のパルス信号および前記第1の遅延信号が入力され、前記第1のパルス信号と前記第1の遅延信号を演算して得られた信号を前記第1の制御信号として出力するOR回路と、を有し、
前記第2の制御回路は、
前記第2のパルス信号が入力され、入力された前記第2のパルス信号を第2の遅延時間だけ遅延させた第2の遅延信号を出力する第2の遅延回路と、
前記第2のパルス信号および前記第2の遅延信号が入力され、前記第2のパルス信号と前記第2の遅延信号を演算して得られた信号を前記第2の制御信号として出力するAND回路と、を有する
ことを特徴とする請求項1に記載のドライバ回路。 - 前記第1の制御回路は、
前記入力信号が入力され、入力された前記入力信号を第1の遅延時間だけ遅延させた第1の遅延信号を出力する第1の遅延回路と、
前記入力信号および前記第1の遅延信号が入力され、前記入力信号と前記第1の遅延信号を演算して得られた信号を前記第1のパルス信号として出力するNOR回路と、
前記第1の遅延信号が入力され、入力された前記第1の遅延信号を反転した信号を前記第1の制御信号として出力する第1のインバータと、を有し、
前記第2の制御回路は、
前記入力信号が入力され、入力された前記入力信号を第2の遅延時間だけ遅延させた第2の遅延信号を出力する第2の遅延回路と、
前記入力信号および前記第2の遅延信号が入力され、前記入力信号と前記第2の遅延信号を演算して得られた信号を前記第2のパルス信号として出力するNAND回路と、
前記第2の遅延信号が入力され、入力された前記第2の遅延信号を反転した信号を前記第2の制御信号として出力する第2のインバータと、を有する
ことを特徴とする請求項3に記載のドライバ回路。 - 前記第1の制御回路は、
前記第1の遅延信号を、第3の遅延時間だけ遅延させて前記NOR回路に出力する第3の遅延回路をさらに有し、
前記第2の制御回路は、
前記第2の遅延信号を、第4の遅延時間だけ遅延させて前記NAND回路に出力する第4の遅延回路、をさらに有する
ことを特徴とする請求項6に記載のドライバ回路。 - 前記第1の制御回路は、
前記入力信号が入力され、入力された前記入力信号を第1の遅延時間だけ遅延させた第1の遅延信号を出力する第1の遅延回路と、
前記第1の遅延信号が入力され、入力された前記第1の遅延信号を第2の遅延時間だけ遅延させた第2の遅延信号を出力する第2の遅延回路と、
前記入力信号および前記第2の遅延信号が入力され、前記入力信号と前記第2の遅延信号を演算して得られた信号を前記第1のパルス信号として出力する第1のNOR回路と、
前記第1の遅延信号および前記第2の遅延信号が入力され、前記第1の遅延信号と前記第2の遅延信号とを演算した信号を前記第1の制御信号として出力する第2のNOR回路と、を有し、
前記第2の制御回路は、
前記入力信号が入力され、入力された前記入力信号を第3の遅延時間だけ遅延させた第3の遅延信号を出力する第3の遅延回路と、
前記第3の遅延信号が入力され、入力された前記第3の遅延信号を第4の遅延時間だけ遅延させた第4の遅延信号を出力する第4の遅延回路と、
前記入力信号および前記第4の遅延信号が入力され、前記入力信号と前記第4の遅延信号を演算して得られた信号を前記第2のパルス信号として出力する第1のNAND回路と、
前記第3の遅延信号および前記第4の遅延信号が入力され、前記第3の遅延信号と前記第4の遅延信号とを演算した信号を前記第2の制御信号として出力する第2のNAND回路と、を有する
ことを特徴とする請求項3に記載のドライバ回路。 - 前記補助pMOSトランジスタは、ソースとバックゲートとが接続され、
前記補助nMOSトランジスタは、ソースとバックゲートとが接続されていることを特徴とする請求項1ないし8のいずれか一項に記載のドライバ回路。 - 前記第1の遅延時間および前記第2の遅延時間の長さは、前記デッドタイムの長さ以下のであることを特徴とする請求項1または2に記載のドライバ回路。
- 前記第1の遅延時間の長さは、前記第2の遅延時間の長さと等しいことを特徴とする請求項5に記載のドライバ回路。
- 前記第3の電位線は、前記第2の電位線に接続され、
前記第4の電位線は、前記第1の電位線に接続されていることを特徴とする請求項4に記載のドライバ回路。 - 前記第1の電位線は、前記第1の端子に接続され、
前記第2の電位線は、前記第2の端子に接続されていることを特徴とする請求項1ないし12のいずれか一項に記載のドライバ回路。 - 前記第1のpMOSトランジスタ、第1のnMOSトランジスタ、第2のpMOSトランジスタ、および、第2のnMOSトランジスタは、ソースとバックゲートとが接続されている
ことを特徴とする請求項1ないし13のいずれか一項に記載のドライバ回路。 - 前記第1の電位は、電源電位であり、
前記第2の電位は、接地電位であることを特徴とする請求項4に記載のドライバ回路。 - 第1の入力信号が入力され、前記第1の入力信号を反転して得られた信号を前記第1のパルス信号として出力する第1のインバータと、
第2の入力信号が入力され、前記第2の入力信号を反転して得られた信号を前記第2のパルス信号として出力する第2のインバータと、をさらに備える
ことを特徴とする請求項1または2に記載のドライバ回路。
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