JPH0290066A - ヒステリシス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はヒステリス回路に関し、特に入力信号のレベル
検出回路や論理回路を用いたヒステリシス回路に関する
。

〔従来の技術〕

従来のヒステリシス回路はＰチャネルＭＯＳトランジス
タやＮチャネルＭＯＳ）ランジスタからなるインバータ
の直列回路により構成している。

第５図はかかる従来の一例を説明するためのヒステリシ
ス回路図である。

第５図に示すように、この種のヒステリシス回路は入力
端子１に接続されたＮ型ＭＯＳトランジスタ１３．Ｐ型
ＭＯＳトランジスタ１４から成るインバータ１５と、こ
のインバータ１５の出力を入力とするインバータ１６と
、このインバータ１６の出力を入力とするＮ型ＭＯＳト
ランジスタ１７、Ｐ型ＭＯＳトランジスタ１８から成る
インバータ１つとで構成され、インバータ１５とインバ
ータ１つの出力側がワイアード接続されてそのまま出力
端子５に接続されている。

かかるヒステリシス回路の動作について以下に説明する
。

まず、入力信号電圧が電源電圧Ｖ５ｇ側レベし（ローレ
ベル）にあるときにはインバータ１５の出力は電源電圧
ＶＤＤレベル（ハイレベル）となっており、インバータ
１６の出力はローレベル、インバータ１９はハイレベル
、出力端子５もハイレベルである。従って、Ｐ型ＭＯＳ
トランジスタ１４．１８がオンの状態にある。

次に、入力信号電圧がローレベルからハイレベルに向か
って立ち上がると、まずＰ型ＭＯＳトランジスタ１４が
オンからオフ状態に、且つＮ型ＭＯＳ）ランジスタ１３
がオフからオン状態にそれぞれ移行するが、Ｐ型ＭｏＳ
トランジスタ１８がオンしているためＭＯＳトランジス
タ１３゜１４だけで構成されるインバータ１５のスレッ
シュホールドレベルになっても出力は反転せず、ＭＯＳ
トランジスタ１３，１４．１７の電流特性によって決ま
る出力がインバータ１６のスレッシュホールドレベルを
越えるまで出力はハイレベルを保持する。

入力信号電圧がさらに上昇してインバータ１６が反転す
ると、Ｐ型ＭＯ３）ランジスタ１８がオンからオフへ、
且つＮ型ＭＯＳ）ランジスタ１７がオフからオンにそれ
ぞれ移行するので、出力は完全にローレベルになる。

このように、従来のヒステリシス回路はインバータ１５
とインバータ１つとをワイアード接続してインバータ１
つの状態を変え、すなわち回路全体のレシオ比を変える
ことでヒステリシス動作を行なっている。

〔発明が解決しようとする問題点〕

上述した従来のヒステリシス回路はＮ型ＭＯＳトランジ
スタ１３．１７とＰ型ＭＯＳトランジスタ１４．１８と
のレシオで決まるスレッシュホールドレベルの電圧で動
作し、且つｌ・ランジスタ１７．１８は完全なオン状態
で動作するため、状態が決まるまでに流れる電流はどう
しても大きくなってしまうという欠点がある。

また、このヒステリシス回路はＭＯＳ）−ランジスタの
レシオで動作するため、設計、特にＭＯＳトランジスタ
のばらつき、温度特性を含めた設計は非常にむずかしく
、またこのヒステリシス回路の出力は完全に電源電圧ま
で振り切っていない状態が存在するため、次段の回路の
入力スレッシュホールドレベルまで考慮しなければなら
ないという欠点もある。

本発明の目的は、かかる消費電力を低減し、且つ設計が
容易なヒステリシス回路を提供することにある。

〔問題点を解決するための手段〕

本発明のヒステリシス回路は、入力端子に接続され所定
の第一のスレッシュホールドレベル以上の入力信号レベ
ルを検出するハイレベル検出回路と、前記入力端子に接
続され前記第一のスレッシュホールドレベルよりも低い
第二のスレッシュホールドレベル以下の入力信号レベル
を検出するローレベル検出回路と、前記ハイレベル検出
回路の出力でセットされ且つ前記ローレベル検出回路の
出力でリセッｌ〜されるＲＳフリップフロップとを有し
、前記入力信号レベルが前記第一のスレッシュホールド
レベル以上のときは前記ＲＳフリップ２０ツブをセット
し、前記第二のスレッシュホールドレベル以下のときは
リセットするように構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のヒステリシス回路の概略を説明するた
めのブロック回路構成図である。

第１図に示すように、入力端子１に接続されるハイレベ
ル検出回路２とローレベル検出回路３はそれぞれ入力信
号レベルのハイ側およびロー側を検出する回路であり、
回路スレッシュホールドレベルはそれぞれＶ　ＴＨ、Ｖ
　ＴＬにな−っている。ハイレベル検出回路２の出力は
ＲＳフリップフロップのＳ信号端子に接続され、且つロ
ーレベル検出回路３の出力はＲＳフリップフロップのＲ
信号入力端子に接続され、Ｑ信号端子が出力端子５に接
続され°Ｃいる。

第２図は本発明の第一の実施例を説明するためのヒステ
リシス回路図である。

第２図に示すように、かかるビステリシス回路のハイレ
ベル検出回路２とローレベル検出回路３とはそれぞれイ
ンバータ６．７から構成され、それぞれの出力をＲ，Ｓ
フリップフロップ４のＳ、Ｒ入力としている。また、こ
のＲＳフリップフロップ４はＳ端子に接続されたインバ
ータ８と、二つのＮＯＲ＜ノア）回路９．１０とにより
構成され、Ｑ信号端子が出力端子５に接続されている。

第３図は第２図に示すヒステリシス回路のタイミング波
形図である。

第３図に示すように、まず入力信号がローレベル（ＶＴ
Ｌ以下）の場合には、ハイレベル検出回路２とローレベ
ル検出回路３ともローレベルと判定するのでＲＳフリッ
プフロップ４はリセット状部にある。

次に、入力信号がローレベルからハイレベルに移行する
場合にはまずＶ丁＋、のレベルを通過し、ローレベル検
出回路３は入力がハイレベルであると出力するので、Ｒ
Ｓフリップフロップ４はセットでもリセットでもない状
態になり前の値（リセット状態）を保持する。

次に、ＶＴＨレベルを通過すると、ハイレベル検出回路
２も入力がハイレベルであると出力し、ＲＳフリップフ
ロップ４はセットの状態に変わる。

このようにして、ヒステリシス動作を行うが、−友人力
信号がハイレベルからローレベルに立ち下がる場合は、
同様に全くこの逆のヒステリシス動作を行う。

第４図は本発明の第二の実施例を説明するためのヒステ
リシス回路図である。

第４図に示すように、この第二の実施例は二つのＮＯＲ
回路で構成されていたＲＳフリップフロップを二つのＮ
ＡＮＤ回路１１．１２で置き替え、且つハイレベル検出
回路を構成するインバータ６に接続されたインバータ８
をローベル検出回路を構成するインバータ７に接続した
回路構成である。

かかるヒステリシス回路における動作は、前述した第一
の実施例と同様の動作をするので、ここでは説明を省略
する。

また、上述した第一および第二の実施例はハイレベル検
出回路およびローレベル検出回路を共にインバータを用
いて形成した例を説明したが、インバータに代えてコン
パレータ（比較器）と基準電源を用いても各検出回路を
構成することができる。

〔発明の効果〕

以上説明したように、本発明のヒステリシス回路は入力
スレッシュホールドレベルを変えたハイおよびロー二つ
のレベル検出回路とＲＳフリ・ンプフロツブとを組み合
わせてヒステリシス動作をさせるので、低消費電力で且
つ設計を容易にすることができ、しかも出力が完全なロ
ジックレベルであるのでこれに接続される回路には特別
な注意を不要にすることができるという効果がある。

【図面の簡単な説明】

第１図は本発明のヒステリシス回路の概略を説明するた
めのブロック回路構成図、第２図は本発明の第一の実施
例を説明するためのヒステリシス回路図、第３図は第２
図に示すヒステリシス回路のタイミング波形図、第４図
は本発明の第二の実施例を説明するためのヒステリシス
回路図、第５図は従来の一例を説明するためのヒステリ
シス回路図である。 １・・・入力端子、２・・・ハイレベル検出回路、３・
・・ローレベル検出回路、４・・・ＲＳフリップフロッ
プ、５・・・出力端子、６．７．８・・・インバータ、
９．１０・・・Ｎ０Ｒ５１１，１２・・・ＮＡＮＤ。

Claims (1)

【特許請求の範囲】
1. 入力端子に接続され所定の第一のスレッシュホールドレ
   ベル以上の入力信号レベルを検出するハイレベル検出回
   路と、前記入力端子に接続され前記第一のスレッシュホ
   ールドレベルよりも低い第二のスレッシュホールドレベ
   ル以下の入力信号レベルを検出するローレベル検出回路
   と、前記ハイレベル検出回路の出力でセットされ且つ前
   記ローレベル検出回路の出力でリセットされるＲＳフリ
   ップフロップとを有し、前記入力信号レベルが前記第一
   のスレッシュホールドレベル以上のときは前記ＲＳフリ
   ップフロップをセットし、前記第二のスレッシュホール
   ドレベル以下のときはリセットすることを特徴とするヒ
   ステリシス回路。