JP2012238852A5 - - Google Patents

Claims (8)

1. ビット線と、
   ワード線と、
   ソース線と、
   メモリセルと、を有し、
   前記メモリセルは、セルトランジスタと、スタック型のキャパシタと、を有し、
   前記セルトランジスタのゲートは、前記ワード線と電気的に接続され、
   前記セルトランジスタのソースは、前記ソース線と電気的に接続され、
   前記セルトランジスタのドレインは、前記キャパシタの一方の電極と電気的に接続され、
   前記ビット線は、前記キャパシタの上に配置されることを特徴とする半導体メモリ装置。
2. ビット線と、
   ワード線と、
   ソース線と、
   メモリセルと、を有し、
   前記メモリセルは、セルトランジスタと、スタック型のキャパシタと、を有し、
   前記セルトランジスタのゲートは、前記ワード線と電気的に接続され、
   前記セルトランジスタのソースは、前記ソース線と電気的に接続され、
   前記セルトランジスタのドレインは、前記キャパシタの一方の電極と電気的に接続され、
   前記キャパシタの他方の電極は、ビット線と電気的に接続され、
   ビット線は、前記キャパシタの上に配置されることを特徴とする半導体メモリ装置。
3. 請求項１又は２において、
   前記ソース線は、前記ワード線と平行に配置されている半導体メモリ装置。
4. 請求項３において、
   前記ソース線は、前記ビット線に平行な配線と接続している半導体メモリ装置。
5. 請求項１乃至請求項４のいずれか一において、
   前記キャパシタの容量は、前記セルトランジスタのゲート容量の１倍乃至１０倍である半導体メモリ装置。
6. 請求項１乃至請求項５のいずれか一において、
   前記セルトランジスタのオフ抵抗は１×１０^１８Ω以上である半導体メモリ装置。
7. 請求項１乃至請求項６のいずれか一に記載の半導体メモリ装置において、前記ソース線の全てにおいてその電位を、データの読み出し中、保存中、書き込み中で一定に保つ半導体メモリ装置の駆動方法。
8. 請求項１乃至請求項６のいずれか一に記載の半導体メモリ装置において、
   一のデータの書き込み直後と他のデータの書き込み直後とで前記セルトランジスタのドレインおよびソースの電位が不変である半導体メモリ装置の駆動方法。