JPH01112590A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01112590A JPH01112590A JP62269654A JP26965487A JPH01112590A JP H01112590 A JPH01112590 A JP H01112590A JP 62269654 A JP62269654 A JP 62269654A JP 26965487 A JP26965487 A JP 26965487A JP H01112590 A JPH01112590 A JP H01112590A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- sub
- sense
- transistor
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000000295 complement effect Effects 0.000 claims description 2
- 230000015654 memory Effects 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置に関するものである。
従来の技術
〜第゛2図は従来のDRAMのメモリセルアレイ構を示
す図である。ビット線対101と102゜103と10
4はそれぞれセンスアンプ105゜106に接続されて
いる。ここで、第2図中に示すメモリセ#107ないし
108はワード線109に接続されており、各メモリセ
ルは第3図に示すように信号電荷蓄積用コンデンサ20
1がゲート電極をワード線109に接続した読みだし用
MOSトランジスタ2o2を介してビット線203 K
接続されている。
す図である。ビット線対101と102゜103と10
4はそれぞれセンスアンプ105゜106に接続されて
いる。ここで、第2図中に示すメモリセ#107ないし
108はワード線109に接続されており、各メモリセ
ルは第3図に示すように信号電荷蓄積用コンデンサ20
1がゲート電極をワード線109に接続した読みだし用
MOSトランジスタ2o2を介してビット線203 K
接続されている。
メモリセル107からデータを読み出す場合の動作を説
明する。まず、ワード線109が選択され、メモリセ/
l/107内の読みだし用MOSトランジスタが導通し
信号電荷がビット線1o1に読み出され、その結果、ビ
ット線101とビット線102間に微小な電位差を生じ
、これをセンスアンプ106で増幅し、デコーダ110
により指定されたMOS)ランジスタ111,112を
介してデータ線113,114に信号電圧が読み出され
る。
明する。まず、ワード線109が選択され、メモリセ/
l/107内の読みだし用MOSトランジスタが導通し
信号電荷がビット線1o1に読み出され、その結果、ビ
ット線101とビット線102間に微小な電位差を生じ
、これをセンスアンプ106で増幅し、デコーダ110
により指定されたMOS)ランジスタ111,112を
介してデータ線113,114に信号電圧が読み出され
る。
発明が解決しようとする問題点
以上のような従来の構成をとる場合、半導体記憶装置の
記憶容量が増大するにつれ、1つのビット線に接続され
るメモリ七ルの数は増大し、そのため、ビット線容量の
増大を招き、結果的にメモリ全体の動作余裕を低下させ
てしまう。そこで、ビット線を分割する必要があるわけ
であるが、従ンプとコラムデコーダを設け、サブアレイ
間で独立にデコードを行う。このような構成を採用した
場合センスアンプとコラムデコーダを各サブアレイに設
ける必要があるためチップサイズが大きくなるという問
題がある。
記憶容量が増大するにつれ、1つのビット線に接続され
るメモリ七ルの数は増大し、そのため、ビット線容量の
増大を招き、結果的にメモリ全体の動作余裕を低下させ
てしまう。そこで、ビット線を分割する必要があるわけ
であるが、従ンプとコラムデコーダを設け、サブアレイ
間で独立にデコードを行う。このような構成を採用した
場合センスアンプとコラムデコーダを各サブアレイに設
ける必要があるためチップサイズが大きくなるという問
題がある。
問題点を解決するだめの手段
本発明の半導体記憶装置は、ゲート電極にビット線を接
続したセンス用トランジスタと、このセンス用トランジ
スタのドレイン電極を副ビット線に接続する読み出しト
ランジスタと、前記ビット線と対をなす第2のビット線
をゲー)t4ffiに接続した′第2のセンス用トラン
ジスタと、この第2のセンス用トランジスタのドレイン
電極を前記副ヒツト線と対をなす第2の副ビット線に接
続する第2の読みだしトランジスタと、前記副ビット線
対上に出力された相補型出力を増幅するセンスアンプと
、第1の副ビット線と第2のビット線を接続する書き込
みトランジスタと、第2の副ビット線と第1のビット線
を接続する第2の書き込みトランジスタを備えるもので
ある。
続したセンス用トランジスタと、このセンス用トランジ
スタのドレイン電極を副ビット線に接続する読み出しト
ランジスタと、前記ビット線と対をなす第2のビット線
をゲー)t4ffiに接続した′第2のセンス用トラン
ジスタと、この第2のセンス用トランジスタのドレイン
電極を前記副ヒツト線と対をなす第2の副ビット線に接
続する第2の読みだしトランジスタと、前記副ビット線
対上に出力された相補型出力を増幅するセンスアンプと
、第1の副ビット線と第2のビット線を接続する書き込
みトランジスタと、第2の副ビット線と第1のビット線
を接続する第2の書き込みトランジスタを備えるもので
ある。
作 用
ビット線対上の電位差をセンス用トランジスタで検出し
、その信号を読み出しトランジスタを介して副ビット線
に接続することによシひとっのビット線に接続されるメ
モリ七ルの数を少なくし、ビット線容量の低減をはかり
ながら、ビット線の分割数が増加してもセンスアンプ、
コラムデコーダの数は増加しないのでチップ面積の増加
を防ぐことができ、さらに書き込みトランジスタを通し
てビット線に正帰環がかかるので高速の読み出しが可能
になるものである。
、その信号を読み出しトランジスタを介して副ビット線
に接続することによシひとっのビット線に接続されるメ
モリ七ルの数を少なくし、ビット線容量の低減をはかり
ながら、ビット線の分割数が増加してもセンスアンプ、
コラムデコーダの数は増加しないのでチップ面積の増加
を防ぐことができ、さらに書き込みトランジスタを通し
てビット線に正帰環がかかるので高速の読み出しが可能
になるものである。
実施例
以下、本発明の実施例を図面を参照して説明する。
第1図は本発明の実施例を示している。第1図において
ビット線1ないし8は各々センス用トランジスタタない
し16のゲートに接続され、センス用トランジスタ9な
いし16のドレイン電極は各々読みだしトランジスタ1
7ないし24を介して副ビット線25ないし28に接続
されている。
ビット線1ないし8は各々センス用トランジスタタない
し16のゲートに接続され、センス用トランジスタ9な
いし16のドレイン電極は各々読みだしトランジスタ1
7ないし24を介して副ビット線25ないし28に接続
されている。
副ビット線25と26はセンスアンプ29に、副ビット
線27と28はセンスアンプ3oに接続されている。セ
ンスアンプ29ないし30の出力はコラムスイッチ31
ないし34を介してデータ線35.36に接続され、コ
ラムスイッチ31ないし34のゲート電極はデコーダ3
7から出力されるデコード信号38.39に接続されて
いる。さらに、ビット線1ないし8は各々書き込みトラ
ンジスタ40ないし47を介して副ピット線26ないし
28に接続されている。
線27と28はセンスアンプ3oに接続されている。セ
ンスアンプ29ないし30の出力はコラムスイッチ31
ないし34を介してデータ線35.36に接続され、コ
ラムスイッチ31ないし34のゲート電極はデコーダ3
7から出力されるデコード信号38.39に接続されて
いる。さらに、ビット線1ないし8は各々書き込みトラ
ンジスタ40ないし47を介して副ピット線26ないし
28に接続されている。
次に、第1図に示したこの発明の実施例の動作の概′略
について説明する まず、副ビット線26ないし28と、ビット線1ないし
8をvco/2にプリチャージしておく。
について説明する まず、副ビット線26ないし28と、ビット線1ないし
8をvco/2にプリチャージしておく。
たとえばメモリセ)v48の情報を読み出す場合、まず
、ワード線49が選択され、メモリセ)v48内のスイ
ッチングトランジスタが導通し、信号電荷がビット線1
に読み出され、その結果ビット線1の電位と1ビツト線
2の電位の間に微小な電位差が生じる。
、ワード線49が選択され、メモリセ)v48内のスイ
ッチングトランジスタが導通し、信号電荷がビット線1
に読み出され、その結果ビット線1の電位と1ビツト線
2の電位の間に微小な電位差が生じる。
次に、読みだし信号線60を選択すると読みだシトラン
ジスタ17と読みだしトランジスタ18 ゛が
導通し劇ピッ)M2Sの電荷は読みだしトランジスタ1
7とセンス用トランジスタ9を通して流れ、副ビット線
26の電荷は読みだしトランジスタ18とセンス用トラ
ンジスタ1oを通して流れる。このとき、ビット線1の
電位とビット線2の電位の間に電位差があるためにセン
ス用トランジヌタ9とセンス用トランジスタ1oを流れ
る電荷量に差が生じる。
ジスタ17と読みだしトランジスタ18 ゛が
導通し劇ピッ)M2Sの電荷は読みだしトランジスタ1
7とセンス用トランジスタ9を通して流れ、副ビット線
26の電荷は読みだしトランジスタ18とセンス用トラ
ンジスタ1oを通して流れる。このとき、ビット線1の
電位とビット線2の電位の間に電位差があるためにセン
ス用トランジヌタ9とセンス用トランジスタ1oを流れ
る電荷量に差が生じる。
その結果、副ビット線26と副ビット線26の間に電位
差が生じる。この電位差をセンスアンプ29によって増
幅する。副ビット線25と副ビット線26の間の電位差
がある程度増幅されたところで書き込み信号線61を選
択し書き込みトランジスタ40.41を導通にすると副
ビット線25とビット線、副ビット線26とビット線1
が接続され、ビット線1とビット線2の電位差はさらに
大きくなシ、副ビット線25と副ピット線26の電位差
は急激に増幅される。また、それと同時にメモリセル4
8にもとのデータが再書き込みされる。
差が生じる。この電位差をセンスアンプ29によって増
幅する。副ビット線25と副ビット線26の間の電位差
がある程度増幅されたところで書き込み信号線61を選
択し書き込みトランジスタ40.41を導通にすると副
ビット線25とビット線、副ビット線26とビット線1
が接続され、ビット線1とビット線2の電位差はさらに
大きくなシ、副ビット線25と副ピット線26の電位差
は急激に増幅される。また、それと同時にメモリセル4
8にもとのデータが再書き込みされる。
以上のように、6個のトランジスタを設けるだけでビッ
ト線対を分割することができるのでビット線の分割に伴
うチップ面積の増加を防ぎながらビット線の容量を低減
することができ、さらにビット線には、書き込み用トラ
ンジスタを通して正帰還がかかるので高速の読み出しが
可能になる。
ト線対を分割することができるのでビット線の分割に伴
うチップ面積の増加を防ぎながらビット線の容量を低減
することができ、さらにビット線には、書き込み用トラ
ンジスタを通して正帰還がかかるので高速の読み出しが
可能になる。
発明の効果
本発明によれば、ビット線を多数に分割することができ
るため、ひとつのビット線に接続されるメモリセルの数
を少なくすることができ、その結果、ビット線容量の低
減が可能である。また、ビット線を分割したためのチッ
プ面積の増加を小さく抑え、ビット線に正帰還をかける
ことにより高速の読み出しを可能にする。
るため、ひとつのビット線に接続されるメモリセルの数
を少なくすることができ、その結果、ビット線容量の低
減が可能である。また、ビット線を分割したためのチッ
プ面積の増加を小さく抑え、ビット線に正帰還をかける
ことにより高速の読み出しを可能にする。
第1図は本発明の実施例における半導体記憶装置の構成
図、第2図は従来における半導体記憶装置の構成図、第
3図は第2図中に示したメモリセルの実際の構成を示す
回路図である。 1〜8・・・・・・ビット線、9〜16・・・・・・セ
ンス用トランジスタ、17〜24・・団・読みだしトラ
ンジスタ、26〜28・・・・・・副ビット線、29.
30・・団・センスアンプ、4o〜47・・・・・・書
き込みトランジスタ。
図、第2図は従来における半導体記憶装置の構成図、第
3図は第2図中に示したメモリセルの実際の構成を示す
回路図である。 1〜8・・・・・・ビット線、9〜16・・・・・・セ
ンス用トランジスタ、17〜24・・団・読みだしトラ
ンジスタ、26〜28・・・・・・副ビット線、29.
30・・団・センスアンプ、4o〜47・・・・・・書
き込みトランジスタ。
Claims (1)
- ゲート電極に第1のビット線を接続した第1のセンス用
トランジスタと、このセンス用トランジスタのドレイン
電極を第1の副ビット線に接続する読みだしトランジス
タと、前記ビット線と対をなす第2のビット線をゲート
電極に接続した第2のセンス用トランジスタと、この第
2のセンス用トランジスタのドレイン電極を前記副ビッ
ト線と対をなす第2の副ビット線に接続する第2の読み
だしトランジスタと、前記第1、第2の副ビット線上に
出力された相補型出力を増幅するセンスアンプと、前記
第1の副ビット線と前記第2のビット線を接続する第1
の書き込みトランジスタと、前記第2の副ビット線と前
記第1のビット線を接続する第2の書き込みトランジス
タを備えてなる半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62269654A JPH01112590A (ja) | 1987-10-26 | 1987-10-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62269654A JPH01112590A (ja) | 1987-10-26 | 1987-10-26 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01112590A true JPH01112590A (ja) | 1989-05-01 |
Family
ID=17475364
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62269654A Pending JPH01112590A (ja) | 1987-10-26 | 1987-10-26 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01112590A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08335389A (ja) * | 1995-06-08 | 1996-12-17 | Nec Corp | 半導体記憶装置 |
US6915251B2 (en) | 1998-01-29 | 2005-07-05 | Artisan Components, Inc. | Memories having reduced bitline voltage offsets |
JP2012119048A (ja) * | 2010-09-29 | 2012-06-21 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置およびその駆動方法 |
JP2013084319A (ja) * | 2011-10-06 | 2013-05-09 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置およびその駆動方法 |
-
1987
- 1987-10-26 JP JP62269654A patent/JPH01112590A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08335389A (ja) * | 1995-06-08 | 1996-12-17 | Nec Corp | 半導体記憶装置 |
US6915251B2 (en) | 1998-01-29 | 2005-07-05 | Artisan Components, Inc. | Memories having reduced bitline voltage offsets |
US6944582B2 (en) | 1998-01-29 | 2005-09-13 | Artisan Components, Inc. | Methods for reducing bitline voltage offsets in memory devices |
JP2012119048A (ja) * | 2010-09-29 | 2012-06-21 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置およびその駆動方法 |
US9384816B2 (en) | 2010-09-29 | 2016-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and method for driving the same |
US9825042B2 (en) | 2010-09-29 | 2017-11-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and method for driving the same |
JP2013084319A (ja) * | 2011-10-06 | 2013-05-09 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置およびその駆動方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4632107B2 (ja) | 半導体記憶装置 | |
US5923605A (en) | Space-efficient semiconductor memory having hierarchical column select line architecture | |
US7969765B2 (en) | Sense amplifier for semiconductor memory device | |
JP2006172683A (ja) | 半導体記憶装置 | |
US6191990B1 (en) | Semiconductor integrated circuit device having stabilizing capacitors connected between power lines of main amplifiers | |
KR920001328B1 (ko) | 오픈비트라인구조를 가지는 다이내믹 랜덤액세스메모리 | |
JP2001273764A (ja) | 半導体記憶装置 | |
US4578780A (en) | Dual port type semiconductor memory | |
US6956780B2 (en) | Semiconductor memory device having direct sense amplifier implemented in hierarchical input/output line architecture | |
US5303183A (en) | Semiconductor memory device | |
JP3636233B2 (ja) | ワードドライバ回路及びそれを利用したメモリ回路 | |
JPH01112590A (ja) | 半導体記憶装置 | |
JPH10326497A (ja) | 半導体記憶装置 | |
JPH08138378A (ja) | 半導体記憶装置 | |
JP3283547B2 (ja) | 半導体メモリ装置 | |
US7064993B2 (en) | Semiconductor memory device with common I/O type circuit configuration achieving write before sense operation | |
JP3159496B2 (ja) | 半導体メモリ装置 | |
US5828613A (en) | Random-access memory | |
JPH04162665A (ja) | 半導体記憶装置 | |
JP2003257181A (ja) | 半導体装置 | |
JPH06326272A (ja) | 半導体記憶装置 | |
US6741491B2 (en) | Integrated dynamic memory, and method for operating the integrated dynamic memory | |
JPS6044750B2 (ja) | 集積化メモリ | |
JPS62241198A (ja) | ダイナミツク型ram | |
JPH1186549A (ja) | ダイナミック型ram |