JP2012080005A - グラフェン配線およびその製造方法 - Google Patents
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- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 title claims abstract description 276
- 229910021389 graphene Inorganic materials 0.000 title claims abstract description 262
- 238000000034 method Methods 0.000 title description 54
- 238000004519 manufacturing process Methods 0.000 title description 25
- 239000003054 catalyst Substances 0.000 claims abstract description 209
- 239000010408 film Substances 0.000 description 325
- 239000010410 layer Substances 0.000 description 243
- 230000008569 process Effects 0.000 description 32
- 229910052751 metal Inorganic materials 0.000 description 30
- 239000002184 metal Substances 0.000 description 30
- 238000005229 chemical vapour deposition Methods 0.000 description 22
- 230000002093 peripheral effect Effects 0.000 description 21
- 238000001020 plasma etching Methods 0.000 description 21
- 239000000463 material Substances 0.000 description 18
- 238000012545 processing Methods 0.000 description 16
- 239000007789 gas Substances 0.000 description 15
- 239000006227 byproduct Substances 0.000 description 11
- 239000002041 carbon nanotube Substances 0.000 description 11
- 229910021393 carbon nanotube Inorganic materials 0.000 description 11
- 230000000694 effects Effects 0.000 description 11
- 238000005240 physical vapour deposition Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 9
- 239000010949 copper Substances 0.000 description 8
- 230000004048 modification Effects 0.000 description 8
- 238000012986 modification Methods 0.000 description 8
- 238000013519 translation Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 238000010276 construction Methods 0.000 description 4
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 4
- 229910052707 ruthenium Inorganic materials 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 238000005507 spraying Methods 0.000 description 4
- 239000004215 Carbon black (E152) Substances 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 239000003575 carbonaceous material Substances 0.000 description 3
- 239000002772 conduction electron Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 229910002804 graphite Inorganic materials 0.000 description 3
- 239000010439 graphite Substances 0.000 description 3
- 229930195733 hydrocarbon Natural products 0.000 description 3
- 150000002430 hydrocarbons Chemical class 0.000 description 3
- 230000003993 interaction Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 150000001247 metal acetylides Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 238000007652 sheet-forming process Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- HSFWRNGVRCDJHI-UHFFFAOYSA-N alpha-acetylene Natural products C#C HSFWRNGVRCDJHI-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 125000002534 ethynyl group Chemical group [H]C#C* 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002086 nanomaterial Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
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- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
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Abstract
【課題】配線構造における電気特性の向上を図る。
【解決手段】グラフェン配線は、配線溝を有する絶縁膜13と、前記配線溝内の両側面の前記絶縁膜上に形成された第1触媒膜15と、前記配線溝内の両側面の前記第1触媒膜上に形成され、両側面に対して垂直方向に積層された複数のグラフェンシートで構成された第1グラフェン層16と、を具備する。
【選択図】 図1
【解決手段】グラフェン配線は、配線溝を有する絶縁膜13と、前記配線溝内の両側面の前記絶縁膜上に形成された第1触媒膜15と、前記配線溝内の両側面の前記第1触媒膜上に形成され、両側面に対して垂直方向に積層された複数のグラフェンシートで構成された第1グラフェン層16と、を具備する。
【選択図】 図1
Description
本発明の実施形態は、グラフェン配線およびその製造方法に関する。
最先端デバイスに用いられるLSI配線構造において、その金属配線の微細化が進んでいる。微細化、薄膜化された金属配線では、その配線幅またはその配線高さが伝導電子の平均自由工程に近づくにつれて、電子の界面非弾性散乱による電気抵抗率の上昇が顕著となる。
例えば、最先端デバイスの低抵抗配線材料として用いられる銅(Cu)において、伝導電子の平均自由工程は約40nmである。このため、配線幅または配線高さが40nmに近づくにつれて電気抵抗率の上昇は顕著になる。さらに、配線幅または配線高さが伝導電子の平均自由工程以下の寸法になると、電気抵抗率の上昇はより顕著になる。
このような金属配線における電気抵抗率の上昇によって、多層配線を流れる信号の遅延(RC遅延)が生じ、LSIの性能が低下してしまう。また、金属配線における抵抗は、金属の電気抵抗率だけでなく、その配線長によっても決定される。このため、RC遅延は、特に配線長が長い配線ほど深刻となる。すなわち、上述した問題に対する本質的な解決には、配線材料の代替が必要である。
そこで近年、低抵抗材料として炭素系材料を配線に応用する研究が世界的に活発化してきている。低抵抗を期待される代表的な炭素系材料として、カーボンナノチューブ(CNT:Carbon Nanotube)がある。カーボンナノチューブは、種々のナノ構造の違いにより、様々な量子効果を発現し、絶縁体/半導体/導体と作り分けることが可能である。特に、導体としてカーボンナノチューブが形成された場合、量子化伝導(バリスティック伝導)が期待される。このため、カーボンナノチューブは、既存の金属材料(例えば、Cu配線)に替わる超低抵抗材料として利用することができる。また、バリスティック長の長さから、長距離配線の電気伝導により有利であることが期待できる。
しかしながら、カーボンナノチューブは、横方向(面内方向)に均一に成長させることが非常に困難である。このため、カーボンナノチューブを面内方向の配線材料として単純に置き換えることはできない。また、カーボンナノチューブは、折り曲げることが困難である。このため、カーボンナノチューブを用いて配線の屈折構造等を形成することができず、パターンのレイアウトに大きな制約を与えてしまう。
一方、カーボンナノチューブと同様の量子化伝導特性を有する材料として、グラフェンを配線材料に応用する研究が活発に行われている。グラフェンは、グラファイトを極めて薄くした新規炭素材料である。このため、グラフェンは、カーボンナノチューブと同様にその量子化伝導によって、金属配線に替わるLSI用低抵抗配線として使用することが期待される。また、バリスティック長も非常に長いため、長距離配線の電気伝導により有利である。さらに、グラフェン構造自体が極薄膜(単層膜)であるため、CVD(Chemical Vapor Deposition)法にて成膜することが可能である。すなわち、グラフェンは、デバイスの横方向配線の形成プロセスに対して優れた整合性を持つ。
ここで、グラフェンを配線として用いた場合の配線の抵抗は、グラフェン1枚当たりの量子化抵抗とグラフェンの積層数により決定される。すなわち、グラフェンの積層数が少ないと高抵抗となり、積層数が多いと低抵抗になる。しかし、積層数が多くなり過ぎるとグラフェン間の相互作用が強くなり、キャリアの移動度が低下し、高抵抗化する問題が生じる。
さらに、グラフェン間の結合はグラフェン面内の結合とは異なるため、電気伝導もグラフェン間とグラフェン面内では異なることが考えられる。すなわち、グラフェン面内の電気伝導と比較して、グラフェン間の電気伝導が高抵抗伝導になる可能性がある。
このように、グラフェン配線において、さらなる低抵抗を実現させることが求められている。
Byung Jin Kang, et al, "Monolayer graphene growth on sputtered thin film platinum" JOURNAL OF APPLIED PHYSICS 106, 104309-1-104309-6 (2009)
配線構造における電気特性の向上を図るグラフェン配線およびその製造方法を提供する。
本実施形態によるグラフェン配線は、配線溝を有する絶縁膜と、前記配線溝内の両側面の前記絶縁膜上に形成された第1触媒膜と、前記配線溝内の両側面の前記第1触媒膜上に形成され、両側面に対して垂直方向に積層された複数のグラフェンシートで構成された第1グラフェン層と、を具備する。
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
<第1の実施形態>
以下に、図1乃至図6を用いて、第1の実施形態に係るグラフェン配線について説明する。第1の実施形態は、配線として複数のグラフェンを配線溝内の側面に対して垂直方向に積層する例である。
以下に、図1乃至図6を用いて、第1の実施形態に係るグラフェン配線について説明する。第1の実施形態は、配線として複数のグラフェンを配線溝内の側面に対して垂直方向に積層する例である。
[構造]
図1(a)は、第1の実施形態に係るグラフェン配線の断面図を示している。図1(b)は、図1(a)の破線部の拡大図を示している。なお、図1(b)において、後述するキャップ膜21は、省略している。
図1(a)は、第1の実施形態に係るグラフェン配線の断面図を示している。図1(b)は、図1(a)の破線部の拡大図を示している。なお、図1(b)において、後述するキャップ膜21は、省略している。
図1(a)に示すように、配線構造の一例として、図示せぬトランジスタやキャパシタ等の半導体素子が形成された基板10上に、第1コンタクト層100、配線層200、および第2コンタクト層300が形成されている。
第1コンタクト層100は、基板10上に形成されている。第1コンタクト層100は、第1コンタクト層絶縁膜11および第1コンタクトプラグ12で構成されている。
第1コンタクト層絶縁膜11は、基板10上に形成され、例えばTEOS(Tetraethoxysilane)で構成されている。第1コンタクトプラグ12は、第1コンタクト層絶縁膜11内に形成され、基板10に形成された半導体素子と後述する配線層200とを電気的に接続している。第1コンタクトプラグ12の導電材料は、例えばW、CuまたはAlの単体金属で構成されている。
また、第1コンタクトプラグ12の導電材料金属の拡散を防止するために、第1コンタクトプラグ12と第1コンタクト層絶縁膜11および基板10との間に図示せぬバリアメタルを有してもよい。バリアメタルは、例えばTa、Ti、Ru、MnまたはCo、あるいはこれらの窒化物で構成される。さらに、図示せぬストッパ膜が、コンタクト層100上に形成され、例えばSiCNなどの配線層絶縁膜13に対して加工選択比の高い材料で構成されている。なお、後述する配線層絶縁膜13と第1コンタクト層絶縁膜11との加工選択比が十分に高い場合、ストッパ膜は形成されなくてもよい。
配線層200は、第1コンタクト層100上に形成されている。配線層200は、配線層絶縁膜13および配線20で構成されている。
配線層絶縁膜13は、第1コンタクト層100上に形成され、例えばSiOCで構成されている。この配線層絶縁膜13には、第1コンタクトプラグ12の部分が開口するように複数の配線溝30が設けられている。また、配線層絶縁膜13は、誘電率を下げるためにポア(微小空ホール)を含む膜であってもよい。
配線20は、配線層絶縁膜13内に設けられた配線溝30内に形成されている。この配線20の詳細については、後述する。
また、配線層絶縁膜13上に、保護膜となるキャップ膜21が形成されている。このキャップ膜21は、例えばSiNやSiCNで構成され、後述する第2コンタクトプラグ23が形成される領域において開口している。このキャップ膜21は配線層200を構成する材料の外部への拡散、および配線層200を構成する材料の酸化を防止するために形成される。しかし、後述するグラフェン層自体が安定した材料であり、酸化耐性も高いため、キャップ膜21は形成されなくてもよい。また、キャップ膜21は、第2コンタクト層300のエッチング加工の制御層としても機能することができる。
第2コンタクト層300は、配線層200上に形成されている。第2コンタクト層300は、第1コンタクト層100と同様の構造を有し、第2コンタクト層絶縁膜22および第2コンタクトプラグ23で構成されている。
第2コンタクト層絶縁膜22は、配線層200上にキャップ膜21を介して形成され、例えばTEOSで構成されている。第2コンタクトプラグ23は、第2コンタクト層絶縁膜22内に形成され、配線層200と第2コンタクト層300上に形成される図示せぬ配線層とを電気的に接続している。
以下に、本実施形態における配線20について説明する。本実施形態における配線20は、配線溝30内に形成され、第1触媒下地膜14、第1触媒膜15、第1グラフェン層16、第2触媒下地膜17、第2触媒膜18、および第2グラフェン層19で構成されている。なお、図面において、配線20は、紙面垂直方向に延在し、その方向に電流が流れる。
第1触媒下地膜14は、配線溝30内の両側面に形成されている。より具体的には、第1触媒下地膜14は、配線溝30内の両側面の配線層絶縁膜13上に形成されている。また、第1触媒下地膜14の端部(図面における下部側)は、配線溝30内の底面の第1コンタクトプラグ12に接していてもよい。両側面の配線層絶縁膜13上のみに形成されている。この第1触媒下地膜14は、後述する第1グラフェン層16の形成を容易にするための補助膜となる。また、第1触媒下地膜14は、後述する第1触媒膜15の配線層絶縁膜13への拡散を防止する。すなわち、第1触媒下地膜14は、助触媒作用および拡散バリア性を有する膜である。
第1触媒下地膜14は、例えばTaN、TiN、RuN、WN、Ta、Ti、Ru、またはW等の膜、あるいはこれらの酸化物の膜で構成されている。また、第1触媒下地膜14として、これらの材料の膜を積層して用いてもよい。特に、第1グラフェン層16の均一な成長を促進するために、第1触媒下地膜14はTaN膜およびTiN膜の積層膜であることが望ましい。また、第1触媒下地膜14は、膜厚が例えば1nm程度であり、第1グラフェン層16を均一に成長させるために連続膜であることが望ましい。また、両側面ともに同程度の膜厚であることが望ましい。なお、第1触媒下地膜14は、第1グラフェン層16の形成を容易にするために成膜することが望ましいが、成膜しなくても第1グラフェン層16を成長させることができるため、成膜しなくてもよい。
第1触媒膜15は、配線溝30内の両側面に形成されている。より具体的には、第1触媒膜15は、第1触媒下地膜14と同様に配線溝30内の両側面の第1触媒下地膜14上に形成されている。また、第1触媒膜15の端部(図面における下部側)は、配線溝30内の底面の第1コンタクトプラグ12に接していてもよい。この第1触媒膜15は、第1グラフェン層16を成長させるための本触媒である。
第1触媒膜15は、例えばCo、Ni、Fe、Ru、またはCu等の単体金属の膜、少なくともこれらのいずれかを含む合金の膜、あるいはこれらの炭化物等の膜で構成されることが望ましい。ここで、第1触媒膜15が分散して微粒子化した状態(不連続膜)であれば、第1グラフェン層16がうまく成長できない、あるいは第1グラフェン層16が不連続となって形成される可能性がある。このため、第1触媒膜15は、連続膜であることが望ましい。このため、第1触媒膜15の膜厚は少なくとも0.5nm以上である必要があり、例えば1nm程度である。
第1グラフェン層16は、配線溝30内の両側面の第1触媒膜15上に形成されている。この第1グラフェン層16は、紙面垂直方向に連続的に形成され、電子の移動経路(電流経路)はその方向に沿って形成される。また、第1グラフェン層16は、後述するように、第1触媒膜15を触媒として成長する1〜100枚程度のグラフェンからなり、量子化伝導特性を有する。ここで、グラフェンは、グラファイトの単層膜であり、炭素が六角形格子状に配列した構造を有する。以下において、グラファイトの単層膜であるグラフェンをグラフェンシートと称す。
グラフェンシート中の電子の平均自由工程は約100nm〜1μmであり、現在多くのLSIデバイスで用いられている低抵抗金属材料であるCu中の電子の平均自由工程(約40nm)と比較して、はるかに長いことが知られている。このため、グラフェンシートを低抵抗材料として配線20の導電層に用いることができる。
図1(b)に示すように、第1グラフェン層16は、配線溝30内の側面の第1触媒膜15上に、側面から垂直方向に積層された複数のグラフェンシート16a〜16eで構成されている。言い換えると、これら複数のグラフェンシート16a〜16eの面はそれぞれ、配線溝30内の側面に対して平行に、かつ底面に対して垂直に形成されている。このため、複数のグラフェンシート16a〜16eのそれぞれの面の下端部が第1コンタクトプラグ12に直接接続され、上端部が第2コンタクトプラグ23に直接接続されている。これにより、第1コンタクトプラグ12に下端部が接する全てのグラフェンシートが電気伝導に関与できる。なお、第1グラフェン層16が10枚のグラフェンシートで構成される場合、第1グラフェン層16の膜厚は3.4nm程度である。
第2触媒下地膜17は、配線溝30内の両側面に形成されている。より具体的には、第2触媒下地膜17は、配線溝30内の両側面の第1グラフェン層16上に形成されている。また、第2触媒下地膜17の端部(図面における下部側)は、配線溝30内の底面の第1コンタクトプラグ12に接していてもよい。この第2触媒下地膜17は、後述する第2グラフェン層19の形成を容易にするための補助膜となる。
第2触媒下地膜17は、第1触媒下地膜14と同様の性質および構造を有する。すなわち、第2触媒下地膜17は、例えばTaN、TiN、RuN、WN、Ta、Ti、Ru、またはW等の膜、あるいはこれらの酸化物の膜で構成されている。また、第2触媒下地膜17として、これらの材料の膜を積層して用いてもよい。特に、第2グラフェン層19の均一な成長を促進するために、第2触媒下地膜17はTaN膜およびTiN膜の積層膜であることが望ましい。また、第2触媒下地膜17は、膜厚が例えば1nm程度であり、第2グラフェン層19を均一に成長させるために連続であることが望ましい。なお、第2触媒下地膜17は、第2グラフェン層19の形成を容易にするために成膜することが望ましいが、成膜しなくても第2グラフェン層19を成長させることができるため、成膜しなくてもよい。
第2触媒膜18は、配線溝30内の両側面に形成されている。より具体的には、第2触媒膜18は、第2触媒下地膜17と同様に配線溝30内の両側面の第2触媒下地膜17上に形成されている。また、第2触媒膜18の端部(図面における下部側)は、配線溝30内の底面の第1コンタクトプラグ12に接していてもよい。この第2触媒膜18は、第2グラフェン層19を成長させるための本触媒である。
第2触媒膜18は、第1触媒膜15と同様の性質および構造を有する。すなわち、第2触媒膜18は、例えばCo、Ni、Fe、Ru、またはCu等の単体金属の膜、少なくともこれらのいずれかを含む合金の膜、あるいはこれらの炭化物等の膜で構成されることが望ましい。ここで、第2触媒膜18が分散して微粒子化した状態(不連続膜)であれば、第2グラフェン層19がうまく成長できない、あるいは第2グラフェン層19が不連続となって形成される可能性がある。このため、第2触媒膜18は、連続膜であることが望ましい。このため、第2触媒膜18の膜厚は少なくとも0.5nm以上である必要があり、例えば1nm程度である。
第2グラフェン層19は、配線溝30内の両側面の第2触媒膜18上に形成されている。この第2グラフェン層19は、第1グラフェン層16と同様の性質および構造を有する。すなわち、第2グラフェン層19は、紙面垂直方向に連続的に形成され、電子の移動経路はその方向に沿って形成される。また、第2グラフェン層19は、第2触媒膜18を触媒として成長する1〜100枚程度のグラフェンシートからなり、量子化伝導特性を有する。
ここで、第2グラフェン層19は、配線溝30内の中央部に形成されている。すなわち、第2グラフェン層19は、両側面の第2触媒膜18のそれぞれからグラフェンシートが成長して配線溝30内を埋め込み、中央部で一体となった構造である。より具体的には、第2グラフェン層19は、両側面の第2触媒膜18のそれぞれからグラフェンシートが例えば5枚程度ずつ積層されて、合わせて10枚程度に積層されたグラフェンシートで構成されている。
なお、図1において、配線20が3つのグラフェン層(2つの第1グラフェン層16および1つの第2グラフェン層19)を含む場合を示したが、4つ以上のグラフェン層を含んでもよい。また、配線溝30内の中央部がグラフェン層によって埋め込まれず、その後に形成されるキャップ膜21または第2コンタクト層絶縁膜22によって埋め込まれてもよい。
また、図1において、配線層が1層の場合を示したが、2層以上の配線層を有してもよい。すなわち、第2コンタクト層300上に、複数のグラフェン層からなる配線層200と同様の配線層が形成されてもよい。
[製造方法]
図2乃至図6は、第1の実施形態に係るグラフェン配線の製造工程の断面図を示している。
図2乃至図6は、第1の実施形態に係るグラフェン配線の製造工程の断面図を示している。
まず、図2(a)に示すように、図示せぬ半導体素子が形成された基板10上に、第1コンタクト層100が形成される。具体的には、基板10上に例えばCVD(Chemical Vapor Deposition)法により第1コンタクト層絶縁膜11が形成され、この第1コンタクト層絶縁膜11に例えばリソグラフィ法により図示せぬコンタクトホールが形成される。このコンタクトホールに、例えばCVD法により第1コンタクトプラグ12が埋め込まれる。このとき、第1コンタクトプラグ12の導電材料金属の拡散を防止するために、コンタクトホールの表面に、図示せぬバリアメタルを形成してもよい。
次に、第1コンタクト層100上に、例えばCVD法により図示せぬストッパ膜が形成されてもよい。このストッパ膜により、配線層絶縁膜13のRIE(Reactive Ion Etching)法による加工の深さが均一に揃えられる。なお、配線層絶縁膜13と第1コンタクト層100の加工選択比が十分に高い場合、ストッパ膜が形成されなくても、配線層絶縁膜13の加工の深さを十分に制御することができる。
次に、図2(b)に示すように、第1コンタクト層100上に、例えばCVD法により配線層絶縁膜13が形成される。この配線層絶縁膜13上に、RIE工程およびCMP(Chemical Mechanical Polishing)工程におけるダメージの保護膜となる図示せぬキャップ膜が形成されてもよい。配線層絶縁膜13がRIEのダメージに強い膜、例えばTEOSで構成される場合、またはポア(微小空ホール)を含まないSiOCで構成される場合、キャップ膜は形成されなくてもよい。
次に、図3(a)に示すように、配線層絶縁膜13上に、図示せぬレジストが塗布され、リソグラフィ工程が行われる。その後、配線層絶縁膜13に、RIEにより配線溝30が設けられ、シングルダマシン配線構造が形成される。
次に、図3(b)に示すように、全面に、例えばCVD法またはPVD(Physical Vapor Deposition)法により第1触媒下地膜14が形成される。すなわち、第1触媒下地膜14は、配線溝30内の底面の第1コンタクト層100上、配線溝30内の両側面の配線層絶縁膜13上および配線溝30外の上面(配線溝30以外の平坦部)の配線層絶縁膜13上に形成される。なお、第1触媒下地膜14は、形成されなくてもよい。
次に、図4(a)に示すように、並進性(異方性)の高いRIE法によりエッチバック処理が行われる。これにより、配線溝30内の底面および配線溝30外の上面の第1触媒下地膜14がエッチバックされる。すなわち、第1触媒下地膜14は、配線溝30内の両側面のみに残存し、配線溝30内の底面および配線溝30外の上面から除去される。
次に、図4(b)に示すように、全面に、例えばCVD法、PVD法、または吹き付け法により第1触媒膜15が形成される。すなわち、第1触媒膜15は、配線溝30内の底面の第1コンタクト層100上、配線溝30内の側面の第1触媒下地膜14上および配線溝30外の上面の配線層絶縁膜13上に形成される。また、第1触媒膜15は、連続膜として形成されることが望ましい。
次に、図5(a)に示すように、並進性(異方性)の高いRIE法によりエッチバック処理が行われる。これにより、配線溝30内の底面および配線溝30外の上面の第1触媒膜15がエッチバックされる。すなわち、第1触媒膜15は、配線溝30内の両側面のみに残存し、配線溝30内の底面および配線溝30外の上面から除去される。
なお、第1触媒下地膜14および第1触媒膜15を形成した後、並進性(異方性)の高いRIE法によりエッチバック処理が行われ、配線溝30内の底面および配線溝30外の上面の第1触媒下地膜14および第1触媒膜15を同時に除去してもよい。
次に、図5(b)に示すように、配線溝30内の両側面の第1触媒膜15上に、1〜100枚程度のグラフェンシートからなる第1グラフェン層16が形成される。このとき、第1触媒膜15が配線溝30内の両側面のみに形成されているため、第1グラフェン層16は配線溝30内の両側面から垂直方向に成長する。すなわち、第1グラフェン層16は、両側面から垂直方向に積層された複数(1〜100枚程度)のグラフェンシートからなり、そのグラフェンシートの面は配線溝30内の側面に対して平行で、かつ底面に対して垂直である。また、複数のグラフェンシートのそれぞれの面の下端部が第1コンタクトプラグ12に直接接続されるように形成される。
第1グラフェン層16は、例えばCVD法により形成される。CVD法の炭素源としてメタン、アセチレン等の炭化水素系ガスまたはその混合ガスが用いられ、キャリアガスとして水素や希ガスが用いられる。
これらの成分ガスを用いて単一条件のCVD法によってグラフェンシートを成長させることもできるが、多段階処理によってグラフェンシートを成長させることもできる。以下に、多段階処理によるグラフェンシートの成長について説明する。
まず、第1グラフェン層16を形成する前に、第1触媒膜15の微粒子への凝集を抑制するために、第1触媒膜15に対してプラズマ処理が行われる。このようにして、第1触媒膜15の微粒子化を防ぎ、第1触媒膜15表面の連続性を保つことにより、第1グラフェン層16の均一な成長を促進させることができる。放電ガスとして水素または希ガスが用いられることが望ましいが、どちらか一方または両方を含んだ混合ガスが用いられてもよい。処理温度は、できる限り低温である方が効果は高く、室温であることが望ましい。また、このプラズマは比較的強いほうが望ましく、高パワーリモートプラズマやプラズマに曝露させるほうがより効果が高まる。
次に、第1触媒膜15の炭化処理が行われる。放電ガスとしてメタンなどの炭化水素系、またはその混合ガスが用いられる。この処理温度は、後述する最終工程のグラフェンシートの形成より低い温度かつグラフェンシートが形成されうる温度である必要があり、例えば150〜600℃程度であることが望ましい。また、処理時間は、短くてよい。この処理も比較的強いプラズマを用いて行われることが望ましい。
次に、炭化層良質化および触媒活性化のために、第1触媒膜15に対してプラズマ処理が行われる。放電ガスとして希ガスが用いられることが望ましい。処理温度は、前工程の処理温度と次工程の処理温度との間の温度でよいが、これに限らない。この処理は比較的弱いプラズマでよいので、リモートプラズマを用いて行われることが望ましい。
最後に、グラフェンシートの形成が行われる。放電ガスとして炭化水素系ガスまたはその混合ガスが用いられる。処理温度の上限は1000℃程度、下限は200℃程度である。処理温度が200℃を下回ると成長速度が得られず、グラフェンシートの成長がほとんど起こらない。200℃以上でグラフェンシートの成長が起こり、均一な第1グラフェン層16が形成される。このため、処理温度は特に350℃程度であることが望ましい。このようなグラフェンシートの形成の処理温度は、通常のLSIデバイスにおける配線形成工程の温度と同等あるいはそれ以下である。このため、上述したグラフェンシートの形成は、半導体プロセスとの親和性に優れている。
この処理では、イオンおよび電子を除去し、ラジカルのみを基板に供給することが重要である。このため、非常に弱いプラズマをリモート化して用いることが望ましい。さらにイオンおよび電子を除去するために、基板上部に電極を設置し電圧を印加するのも効果的である。この印加電圧は、0〜±100V程度であることが望ましい。
このような多段階処理によるグラフェンシートの形成工程は、単一条件のCVD法によるグラフェンシートの形成工程に比べて、形成温度の低温化や高品質化(均一成長)を実現することができる。プロセス温度の上限値はLSIデバイスにより異なるが、できる限り低温であることが望ましい。すなわち、グラフェンシートの形成温度の低温化により、LSIデバイス全体の特性の向上を図ることができる。また、グラフェンシートの高品質化(均一成長)により、電気伝導が容易になり、低抵抗配線を実現することができる。
次に、図6(a)に示すように、図3(b)、図4(a)、図4(b)、図5(a)、および図5(b)の工程が繰り返し行われる。
より具体的には、まず、全面に、例えばCVD法またはPVD法により第2触媒下地膜17が形成される。すなわち、第2触媒下地膜17は、配線溝30内の底面の第1コンタクト層100上、配線溝30内の両側面の第1グラフェン層16上および配線溝30外の上面に形成される。その後、並進性(異方性)の高いRIE法によりエッチバック処理が行われる。これにより、配線溝30内の底面および配線溝30外の上面の第2触媒下地膜17がエッチバックされる。すなわち、第2触媒下地膜17は、配線溝30内の両側面のみに残存し、配線溝30内の底面および配線溝30外の上面から除去される。
次に、全面に、例えばCVD法、PVD法、または吹き付け法により第2触媒膜18が形成される。すなわち、第2触媒膜18は、配線溝30内の底面の第1コンタクト層100上、配線溝30内の側面の第2触媒下地膜17上および配線溝30外の上面に形成される。その後、並進性(異方性)の高いRIE法によりエッチバック処理が行われる。これにより、配線溝30内の底面および配線溝30外の上面の第2触媒膜18がエッチバックされる。すなわち、第2触媒膜18は、配線溝30内の両側面のみに残存し、配線溝30内の底面および配線溝30外の上面から除去される。
次に、配線溝30内の両側面の第2触媒膜18上に、1〜100枚程度のグラフェンシートからなる第2グラフェン層19が形成される。第2グラフェン層19は、第1グラフェン層16と同様の方法により形成される。このとき、第2触媒膜18が配線溝30内の両側面のみに形成されているため、第2グラフェン層19は配線溝30内の両側面から垂直方向に成長する。すなわち、第2グラフェン層19は、両側面から垂直方向に積層された複数(1〜100枚程度)のグラフェンシートからなり、そのグラフェンシートの面は配線溝30内の側面に対して平行で、かつ底面に対して垂直である。また、複数のグラフェンシートのそれぞれの面の下端部が第1コンタクトプラグ12に直接接続されるように形成される。
ここで、第2グラフェン層19は、両側面の第2触媒膜18のそれぞれからグラフェンシートが成長して配線溝30内を埋め込み、中央部で一体となった構造である。
これにより、第1触媒下地膜14、第1触媒膜15、第1グラフェン層16、第2触媒下地膜17、第2触媒膜18、および第2グラフェン層19で構成される配線20を含む配線層200が形成される。
次に、図6(b)に示すように、配線層200上に、配線層200を構成する材料の外部への拡散、および配線層200を構成する材料の酸化を防止するためのキャップ膜21が形成される。このキャップ膜21は、第2コンタクト層300のエッチング加工の制御層としても機能する。なお、キャップ膜21は、形成されなくてもよい。
次に、図1に示すように、配線層200上に、第2コンタクト層300が形成される。具体的には、配線層200上に例えばCVD法により第2コンタクト層絶縁膜22が形成され、この第2コンタクト層絶縁膜22に例えばリソグラフィ法により図示せぬコンタクトホールが形成される。このとき、コンタクトホールが形成される領域のキャップ膜21も開口される。このコンタクトホールに、例えばCVD法により第2コンタクトプラグ23が埋め込まれる。このとき、第2コンタクトプラグ23の導電材料金属の拡散を防止するために、コンタクトホールの表面に、図示せぬバリアメタルを形成してもよい。
このようにして、本実施形態におけるグラフェン配線が形成される。
[効果]
上記第1の実施形態によれば、配線20が複数のグラフェン層(2つの第1グラフェン層16、および1つの第2グラフェン層19)を有し、各グラフェン層は、配線溝30の両側面に垂直方向に積層され、面の端部がコンタクトプラグ(第1コンタクトプラグ12、および第2コンタクトプラグ23)に直接接続される複数のグラフェンシートで構成されている。これにより、面の端部がコンタクトプラグに直接接続される全てのグラフェンシートが電気伝導に関与することができ、低抵抗な配線構造を実現できる。
上記第1の実施形態によれば、配線20が複数のグラフェン層(2つの第1グラフェン層16、および1つの第2グラフェン層19)を有し、各グラフェン層は、配線溝30の両側面に垂直方向に積層され、面の端部がコンタクトプラグ(第1コンタクトプラグ12、および第2コンタクトプラグ23)に直接接続される複数のグラフェンシートで構成されている。これにより、面の端部がコンタクトプラグに直接接続される全てのグラフェンシートが電気伝導に関与することができ、低抵抗な配線構造を実現できる。
また、各グラフェン層は、1〜100枚程度のグラフェンシートで構成されている。このため、グラフェンシートを積層し過ぎることによって生じるグラフェンシート間の相互作用による高抵抗化の問題を解消することができる。すなわち、全てのグラフェン層が量子化伝導特性を有することができる。したがって、量子化伝導特性を有する複数のグラフェン層によって配線溝30を埋め込むことで、グラフェンシート間の相互作用による高抵抗化の問題を懸念することなく電気伝導のパスとなるグラフェンシートの絶対数(積層数)を増やすことができ、より低抵抗な配線構造を実現できる。
[変形例]
以下に、図7および図8を用いて、第1の実施形態に係るグラフェン配線の変形例について説明する。
以下に、図7および図8を用いて、第1の実施形態に係るグラフェン配線の変形例について説明する。
図7および図8は、第1の実施形態に係るグラフェン配線の変形例における製造工程の断面図を示している。
まず、図6(a)の工程まで行われる。すなわち、第1触媒下地膜14、第1触媒膜15、第1グラフェン層16、第2触媒下地膜17、第2触媒膜18、および第2グラフェン層19で構成される配線20を含む配線層200が形成される。
このとき、図7(a)に示すように、第1グラフェン層16または第2グラフェン層19を形成する際、配線溝30外の上面の配線層絶縁膜13上に、グラフェン副生成物70が形成される。このグラフェン副生成物70は、例えばアモルファスカーボン等の炭素系化合物である。このため、グラフェン副生成物70は導電性を有し、配線間におけるリーク電流の要因となる可能性がある。
これに対し、変形例では、図7(b)に示すように、配線溝30外の上面の配線層絶縁膜13上に形成されたグラフェン副生成物70を除去する。これにより、グラフェン副生成物70による配線間のリーク電流の発生を抑制することができる。
このグラフェン副生成物70の除去は、例えばCMPまたはRIEにより行われるが、RIEで行われることがより望ましい。これは、RIEによって第1グラフェン層16および第2グラフェン層19の上端部にダメージが与えられることで、第1グラフェン層16および第2グラフェン層19が多様なバンドギャップを有することになり、第2コンタクトプラグ23とのコンタクトマージンが大きくなるためである。すなわち、コンタクト材料として、種々の仕事関数を有する材料を用いることができる。
なお、全てのグラフェン副生成物70を除去する必要はなく、一部を除去することで配線間におけるグラフェン副生成物70を不連続にするだけでもよい。また、グラフェン副生成物70がリーク電流の要因とならない場合、グラフェン副生成物70は除去されなくてもよい。
さらに、図8(a)に示すように、RIEにより配線層絶縁膜13を過剰に除去してもよい。これにより、配線層絶縁膜13の上面から配線20の上端部が突出する。すなわち、配線層絶縁膜13の上面が配線20の上端部よりも低くなり、配線層絶縁膜13と配線20との間にリセス80が形成される。このリセス80は、配線層絶縁膜13上に図示せぬ犠牲層を形成し、除去することで形成されてもよい。このようにして、配線層絶縁膜13の上面を過剰に除去することで、グラフェン副生成物70を完全に除去することができる。
その後、図8(b)に示すように、全面に、キャップ膜21が形成される。このとき、リセス80が形成されていることで、配線20の突出した上端部を覆うようにキャップ膜21が形成される。言い換えると、隣接する配線20の上端部の間の領域Aは、同一の絶縁膜(キャップ膜21)で満たされている。
通常、配線20の上端部と配線層絶縁膜13の上面は同じ高さである。すなわち、配線20の上端部には、絶縁膜の界面(例えば、配線層絶縁膜13とキャップ膜21との界面)が存在し、この界面に沿って配線間でリーク電流が発生する。これに対し、本実施形態では、隣接する配線20の上端部の間の領域Aには、絶縁膜の界面(例えば、配線層絶縁膜13とキャップ膜21との界面)が存在せず、同一の絶縁膜(キャップ膜21)で満たされる。これにより、リーク電流の発生をより抑制することができる。
<第2の実施形態>
以下に、図9および図10を用いて、第2の実施形態に係るグラフェン配線について説明する。第1の実施形態は、主に素子領域にグラフェン配線が適用された。これに対し、第2の実施形態は、周辺回路領域にグラフェン配線が適用される例である。なお、第2の実施形態において、上記第1の実施形態と同様の点については説明を省略し、異なる点について説明する。
以下に、図9および図10を用いて、第2の実施形態に係るグラフェン配線について説明する。第1の実施形態は、主に素子領域にグラフェン配線が適用された。これに対し、第2の実施形態は、周辺回路領域にグラフェン配線が適用される例である。なお、第2の実施形態において、上記第1の実施形態と同様の点については説明を省略し、異なる点について説明する。
[構造]
図9は、第2の実施形態に係るグラフェン配線の断面図を示している。
図9は、第2の実施形態に係るグラフェン配線の断面図を示している。
図9に示すように、第2の実施形態において、第1の実施形態と異なる点は、周辺回路領域における配線20が金属層91を含む点である。
より具体的には、周辺回路領域における配線20は、素子領域における配線溝30よりも幅の大きい配線溝90内に形成され、第1触媒下地膜14、第1触媒膜15、第1グラフェン層16、第2触媒下地膜17、第2触媒膜18、第2グラフェン層19、および金属層91で構成されている。なお、素子領域における配線20は、第1の実施形態と同様の構造であるため、説明は省略する。
周辺回路領域において、第1触媒下地膜14は、配線溝90内の両側面の配線層絶縁膜13上のみに形成されている。第1触媒膜15は、配線溝90内の両側面の第1触媒下地膜14上のみに形成されている。第1グラフェン層16は、配線溝90内の両側面の第1触媒膜15上に形成され、第1触媒膜15を触媒として成長する1〜100枚程度のグラフェンシートからなる。第2触媒下地膜17は、配線溝90内の両側面の第1グラフェン層16上のみに形成されている。第2触媒膜18は、配線溝90内の両側面の第2触媒下地膜15上のみに形成されている。第2グラフェン層19は、配線溝90内の両側面の第2触媒膜18上に形成され、第2触媒膜18を触媒として成長する1〜100枚程度のグラフェンシートからなる。
これら周辺回路領域における第1触媒下地膜14、第1触媒膜15、第1グラフェン層16、第2触媒下地膜17、第2触媒膜18、および第2グラフェン層19はそれぞれ、素子領域における第1触媒下地膜14、第1触媒膜15、第1グラフェン層16、第2触媒下地膜17、第2触媒膜18、および第2グラフェン層19と同等の膜厚である。
金属層91は、配線溝90内の両側面の第2グラフェン層19上で、かつ配線溝90内の中央部に形成されている。言い換えると、金属層91は、配線溝90内の中央部に埋め込まれている。この金属層91は、例えばW、CuまたはAlの単体金属で構成されている。
なお、図9において、第1コンタクトプラグ12および第2コンタクトプラグ23はそれぞれ、金属層91の下端部および上端部で接続されているが、第1グラフェン層16および第2グラフェン層19の下端部および上端部に接続されていてもよい。
[製造方法]
図10は、第2の実施形態に係るグラフェン配線の製造工程の断面図を示している。
図10は、第2の実施形態に係るグラフェン配線の製造工程の断面図を示している。
まず、第1の実施形態における図6(a)の工程まで行われる。すなわち、素子領域において、第1触媒下地膜14、第1触媒膜15、第1グラフェン層16、第2触媒下地膜17、第2触媒膜18、および第2グラフェン層19で構成される配線20を含む配線層200が形成される。このとき、周辺回路領域においても、配線層200が同時に形成される。
しかし、図10に示すように、周辺回路領域における配線溝90の幅は、素子領域における配線溝30の幅よりも大きい。このため、第2グラフェン層19を形成する工程まででは配線溝90内の中央部は埋め込まれない。
これに対し本実施形態では、次に、図9に示すように、配線溝90内の両側面の第2グラフェン層19上で、かつ配線溝90内の中央部に、金属層91が充填される。この金属層91は、例えばPVD法またはCVD法により形成される。
その後、例えばCMPにより周辺回路領域および素子領域の配線溝90外の上面に余剰に形成された金属層91が除去され、配線溝90内のみに金属層91が残存する。
その後の工程は、第1の実施形態と同様のため、説明は省略する。
[効果]
上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。
上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。
さらに、第2の実施形態では、素子領域と同時に周辺回路領域における配線層200を形成する。その後、周辺回路領域における配線溝90内の中央部に金属層91を充填する。このように、周辺回路領域では、配線20の幅が素子領域と比べて十分大きいため、グラフェン層で配線溝90を埋め込まなくても、通常の金属材料で低抵抗配線を実現することが可能である。すなわち、幅の大きい周辺回路領域における配線溝90をグラフェン層で埋め込む必要がなく、途中から金属層91を充填すればよいため、プロセスを容易にし、かつプロセスの時間を短縮することができる。
<第3の実施形態>
以下に、図11および図12を用いて、第3の実施形態に係るグラフェン配線について説明する。第3の実施形態は、第2の実施形態の変形例であり、周辺回路領域における配線溝の中央部が絶縁膜で充填される例である。なお、第3の実施形態において、上記各実施形態と同様の点については説明を省略し、異なる点について説明する。
以下に、図11および図12を用いて、第3の実施形態に係るグラフェン配線について説明する。第3の実施形態は、第2の実施形態の変形例であり、周辺回路領域における配線溝の中央部が絶縁膜で充填される例である。なお、第3の実施形態において、上記各実施形態と同様の点については説明を省略し、異なる点について説明する。
[構造]
図11は、第3の実施形態に係るグラフェン配線の断面図を示している。
図11は、第3の実施形態に係るグラフェン配線の断面図を示している。
図11に示すように、第3の実施形態において、第2の実施形態と異なる点は、周辺回路領域における配線20が配線溝110内の一方の側面に形成された複数のグラフェン層で構成される点である。
より具体的には、周辺回路領域における配線20は、素子領域における配線溝30よりも幅の大きい配線溝110内に形成され、配線溝110内の一方の側面に形成された第1触媒下地膜14、第1触媒膜15、第1グラフェン層16、第2触媒下地膜17、第2触媒膜18、および第2グラフェン層19で構成されている。なお、素子領域における配線20は、第1の実施形態と同様の構造であるため、説明は省略する。
周辺回路領域において、第1触媒下地膜14は、配線溝110内の一方の側面の配線層絶縁膜13上のみに形成されている。第1触媒膜15は、配線溝110内の一方の側面の第1触媒下地膜14上のみに形成されている。第1グラフェン層16は、配線溝110内の一方の側面の第1触媒膜15上に形成され、第1触媒膜15を触媒として成長する1〜100枚程度のグラフェンシートからなる。第2触媒下地膜17は、配線溝110内の一方の側面の第1グラフェン層16上のみに形成されている。第2触媒膜18は、配線溝110内の一方の側面の第2触媒下地膜15上のみに形成されている。第2グラフェン層19は、配線溝110内の一方の側面の第2触媒膜18上に形成され、第2触媒膜18を触媒として成長する1〜100枚程度のグラフェンシートからなる。
このように配線溝110内の一方の側面に形成された配線20(グラフェン層)の下端部および上端部がそれぞれ、第1コンタクトプラグ12および第2コンタクトプラグ23に接続されている。
一方、配線溝110内の他方の側面に、ダミー配線20’が形成されている。このダミー配線20’は、配線溝110内の一方の側面に形成された配線20と同様の構造(ミラー対称構造)を有している。すなわち、ダミー配線20’は、配線溝110内の他方の側面の配線層絶縁膜13上から順に形成された第1触媒下地膜14’、第1触媒膜15’、第1グラフェン層16’、第2触媒下地膜17’、第2触媒膜18’、および第2グラフェン層19’で構成されている。
これら配線20とダミー配線20’との間、すなわち、配線溝110内の中央部に第2コンタクト層絶縁膜22およびキャップ膜21が充填されている。
[製造方法]
図12は、第3の実施形態に係るグラフェン配線の製造工程の断面図を示している。
図12は、第3の実施形態に係るグラフェン配線の製造工程の断面図を示している。
まず、第1の実施形態における図6(a)の工程まで行われる。すなわち、素子領域において、第1触媒下地膜14、第1触媒膜15、第1グラフェン層16、第2触媒下地膜17、第2触媒膜18、および第2グラフェン層19で構成される配線20を含む配線層200が形成される。
このとき、周辺回路領域においても、配線層200が同時に形成される。すなわち、周辺回路領域における配線20およびダミー配線20’が形成される。ここで、周辺回路領域における配線溝110を形成する際、第1コンタクトプラグ12が配線溝110の一方の端部(一方の側面側)で露出するように、配線溝110が形成される。これにより、配線溝110内の一方の側面に形成された配線20(グラフェン層)の下端部が第1コンタクトプラグ12に直接接続される。
しかし、図12に示すように、周辺回路領域における配線溝110の幅は、素子領域における配線溝30の幅よりも大きい。このため、第2グラフェン層19(第2グラフェン層19’)を形成する工程まででは配線溝110内の中央部は埋め込まれない。
これに対し本実施形態では、次に、図11に示すように、全面に、キャップ膜21および第2コンタクト層絶縁膜22が形成され、配線20とダミー配線20’との間、すなわち配線溝110内の中央部が充填される。
その後の工程は、第1の実施形態と同様のため、説明は省略する。
[効果]
上記第3の実施形態によれば、第2の実施形態と同様の効果を得ることができる。
上記第3の実施形態によれば、第2の実施形態と同様の効果を得ることができる。
さらに、第3の実施形態では、第2の実施形態と比べて、金属層91を充填することなく、キャップ膜21および第2コンタクト層絶縁膜22を形成することで、配線溝110を充填している。これにより、よりプロセスを容易にし、かつプロセスの時間を短縮することができる。
また、周辺回路領域において、配線20だけでなく、それと同様の構造を有するダミー配線20’も形成されている。このように、配線20付近に同様の構造を有するダミー配線20’を形成することで、後に行われるCMPの際にCMPレートのバランスがとりやすくなり、CMPの平坦性が向上する。
<第4の実施形態>
以下に、図13および図14を用いて、第4の実施形態に係るグラフェン配線について説明する。第4の実施形態は、配線20が上端部および下端部に凹凸を有している例である。なお、第4の実施形態において、上記第1の実施形態と同様の点については説明を省略し、異なる点について説明する。
以下に、図13および図14を用いて、第4の実施形態に係るグラフェン配線について説明する。第4の実施形態は、配線20が上端部および下端部に凹凸を有している例である。なお、第4の実施形態において、上記第1の実施形態と同様の点については説明を省略し、異なる点について説明する。
[構造]
図13は、第4の実施形態に係るグラフェン配線の断面図を示している。
図13は、第4の実施形態に係るグラフェン配線の断面図を示している。
図13に示すように、第4の実施形態において、第1の実施形態と異なる点は、配線20の上端部および下端部に、丸みおよび段差が生じている点である。
より具体的には、配線20の上端部および下端部は、丸みおよび段差が生じることで配線溝30内の側面側から中央部に向けて低くなるように形成されている。丸みは、第1触媒下地膜14、第1触媒膜15、第1グラフェン層16、第2触媒下地膜17、第2触媒膜18、および第2グラフェン層19のそれぞれの上端部および下端部において、全面に生じている。また、段差は、第1触媒下地膜14と第1触媒膜15との界面、第1グラフェン層16と第2触媒下地膜17との界面、第2触媒下地膜17と第2触媒膜18との界面において生じている。これは、後述する製造工程において、第1触媒下地膜14、第1触媒膜15、第2触媒下地膜17、および第2触媒膜18を加工する際のRIEの制御によって生じるものである。
[製造方法]
図14は、第4の実施形態に係るグラフェン配線の製造工程の断面図を示している。
図14は、第4の実施形態に係るグラフェン配線の製造工程の断面図を示している。
まず、第1の実施形態における図3(b)の工程まで行われる。すなわち、全面に、例えばCVD法またはPVD法により第1触媒下地膜14が形成される。
次に、図14(a)に示すように、並進性(異方性)の高いRIE法によりエッチバック処理が行われる。これにより、配線溝30内の底面および配線溝30外の上面の第1触媒下地膜14がエッチバックされる。すなわち、第1触媒下地膜14は、配線溝30内の両側面のみに残存し、配線溝30内の底面および配線溝30外の上面から除去される。
このとき、RIE法によるエッチバック処理が過剰に行われる。これにより、配線溝30内の底面がエッチバックされる。特に、配線溝30内の底面の中央部が過剰にエッチバックされるため、底面に丸みが生じて側面側から中央部に向けて低くなるように形成される。すなわち、第1コンタクトプラグ12の上面が、側面側から中央部に向けて低くなるような丸みを有する形状となる。
その後、全面に、例えばCVD法、PVD法、または吹き付け法により第1触媒膜15が形成され、並進性(異方性)の高いRIE法によりエッチバック処理が行われる。これにより、配線溝30内の底面および配線溝30外の上面の第1触媒膜15がエッチバックされる。すなわち、第1触媒膜15は、配線溝30内の両側面のみに残存し、配線溝30内の底面および配線溝30外の上面から除去される。
このとき、第1触媒下地膜14のときと同様に、RIE法によるエッチバック処理が過剰に行われ、配線溝30内の底面がさらにエッチバックされる。これにより、配線溝30内の底面にさらに丸みが生じて側面側から中央部に向けて低くなるように形成される。
次に、図14(b)に示すように、配線溝30内の両側面の第1触媒膜15上に、1〜100枚程度のグラフェンシートからなる第1グラフェン層16が形成される。複数のグラフェンシートのそれぞれの面の下端部が、上面に丸みを有する第1コンタクトプラグ12に直接接続されるように形成される。
その後、図13に示すように、上記の工程が繰り返し行われる。
より具体的には、まず、全面に、例えばCVD法またはPVD法により第2触媒下地膜17が形成され、並進性(異方性)の高いRIE法によりエッチバック処理が行われる。さらに、全面に、例えばCVD法、PVD法、または吹き付け法により第2触媒膜18が形成され、並進性(異方性)の高いRIE法によりエッチバック処理が行われる。上述したように、それぞれのエッチバック処理は、適宜過剰に行われることが望ましい。このように、エッチバック処理を過剰に行うことで、第1コンタクトプラグ12の上面に丸みとともに段差形状が生じる。
なお、第1触媒下地膜14および第1触媒膜15を形成した後、配線溝30内の底面および配線溝30外の上面の第1触媒下地膜14および第1触媒膜15を同時に除去してもよい。また、同様に、第2触媒下地膜17および第2触媒膜18を形成した後、配線溝30内の底面および配線溝30外の上面の第2触媒下地膜17および第2触媒膜18を同時に除去してもよい。
次に、配線溝30内の両側面の第2触媒膜18上に、1〜100枚程度のグラフェンシートからなる第2グラフェン層19が形成される。複数のグラフェンシートのそれぞれの面の下端部が、上面に丸みおよび段差形状を有する第1コンタクトプラグ12に直接接続されるように形成される。
このようにして、第1触媒下地膜14、第1触媒膜15、第1グラフェン層16、第2触媒下地膜17、第2触媒膜18、および第2グラフェン層19で構成される配線20を含む配線層200が形成される。この配線20は、下端部だけではなく、上端部にも丸みおよび段差形状を有している。
その後、配線層200上に、第2コンタクト層300が形成される。このとき、第2コンタクトプラグ23の下面が、上端部に丸みまたは段差形状を有する配線20上に、直接接続されるように形成される。
[効果]
上記第4の実施形態によれば、第1の実施形態と同様の効果を得ることができる。
上記第4の実施形態によれば、第1の実施形態と同様の効果を得ることができる。
さらに、第4の実施形態では、配線20が下端部および上端部に丸みを有している。これにより、配線20における第1触媒下地膜14、第1触媒膜15、第2触媒下地膜17、および第2触媒膜18と第1コンタクトプラグ12および第2コンタクトプラグ23との接触面積を増大させることができ、コンタクト抵抗を低減することができる。
ところで、通常、第1グラフェン層16および第2グラフェン層19において、複数のグラフェンシートの面の端部は、同一の高さに形成されない場合がある。その場合、第1コンタクトプラグ12および第2コンタクトプラグ23に直接接続されないグラフェンシートも存在する。
これに対し、本実施形態では、配線20の下端部および上端部に丸みまたは段差形状が設けられる。これにより、通常、第1コンタクトプラグ12および第2コンタクトプラグ23に直接接続されないはずのグラフェンシートも直接接続される可能性が高くなる。したがって、第1コンタクトプラグ12および第2コンタクトプラグ23に直接接続されるグラフェンシートの枚数が多くなり、低抵抗な配線構造を実現できる。
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
12…第1コンタクトプラグ、13…配線層絶縁膜、14…第1触媒膜、16…第1グラフェン層、16a〜16e…グラフェンシート、17…第2触媒膜、19…第2グラフェン層、23…第2コンタクトプラグ、30…配線溝。
Claims (5)
- 配線溝を有する絶縁膜と、
前記配線溝内の両側面の前記絶縁膜上に形成された第1触媒膜と、
前記配線溝内の両側面の前記第1触媒膜上に形成され、両側面に対して垂直方向に積層された複数のグラフェンシートで構成された第1グラフェン層と、
を具備することを特徴とするグラフェン配線。 - 前記配線溝内の両側面の前記第1グラフェン層上に形成された第2触媒膜と、
前記配線溝内の両側面の前記第2触媒膜上に形成され、両側面に対して垂直方向に積層された複数のグラフェンシートで構成された第2グラフェン層と、
をさらに具備することを特徴とする請求項1に記載のグラフェン配線。 - 前記第1グラフェン層に電気的に接続されるコンタクトプラグをさらに具備し、
前記複数のグラフェンシートの端部はそれぞれ、前記コンタクトプラグと直接接続されることを特徴とする請求項1に記載のグラフェン配線。 - 前記第1グラフェン層は、両側面に対して垂直方向に積層された1〜100枚程度のグラフェンシートで構成されることを特徴とする請求項1に記載のグラフェン配線。
- 配線溝を有する絶縁膜と、
前記配線溝内の両側面の前記絶縁膜上に、両側面に対して垂直方向に積層された複数のグラフェンシートで構成され、前記配線溝内を埋め込む複数のグラフェン層と、
を具備し、
前記複数のグラフェン層は、
前記配線溝内の両側面の前記絶縁膜上に第1触媒膜を介して形成される第1グラフェン層と、
前記配線溝内の両側面の前記第1グラフェン層上に第2触媒膜を介して形成される第2グラフェン層と、
を含むことを特徴とするグラフェン配線。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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US13/216,445 US9117885B2 (en) | 2010-10-05 | 2011-08-24 | Graphene interconnection and method of manufacturing the same |
KR1020110092988A KR20120035854A (ko) | 2010-10-05 | 2011-09-15 | 그래핀 배선 및 그 제조 방법 |
TW100133224A TWI517182B (zh) | 2010-10-05 | 2011-09-15 | 石墨烯(graphene)內連線及其製造方法 |
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---|---|---|---|
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Publication Number | Publication Date |
---|---|
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010225776A Withdrawn JP2012080005A (ja) | 2010-10-05 | 2010-10-05 | グラフェン配線およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9117885B2 (ja) |
JP (1) | JP2012080005A (ja) |
KR (1) | KR20120035854A (ja) |
TW (1) | TWI517182B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014183210A (ja) * | 2013-03-19 | 2014-09-29 | Toshiba Corp | グラフェン配線 |
JP2015061031A (ja) * | 2013-09-20 | 2015-03-30 | 独立行政法人産業技術総合研究所 | カーボン導電構造及びその製造方法 |
US10899620B2 (en) | 2015-03-18 | 2021-01-26 | Fujitsu Limited | Carbon conductive structure and method of manufacturing the same |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8946903B2 (en) | 2010-07-09 | 2015-02-03 | Micron Technology, Inc. | Electrically conductive laminate structure containing graphene region |
JP5637795B2 (ja) | 2010-10-05 | 2014-12-10 | 株式会社東芝 | 装置 |
US8482126B2 (en) | 2011-09-02 | 2013-07-09 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP5591784B2 (ja) | 2011-11-25 | 2014-09-17 | 株式会社東芝 | 配線及び半導体装置 |
US8519450B1 (en) * | 2012-08-17 | 2013-08-27 | International Business Machines Corporation | Graphene-based non-volatile memory |
CN103632922A (zh) * | 2012-08-20 | 2014-03-12 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
JP5755618B2 (ja) | 2012-09-06 | 2015-07-29 | 株式会社東芝 | 半導体装置 |
US8952258B2 (en) | 2012-09-21 | 2015-02-10 | International Business Machines Corporation | Implementing graphene interconnect for high conductivity applications |
US9202743B2 (en) * | 2012-12-17 | 2015-12-01 | International Business Machines Corporation | Graphene and metal interconnects |
US9293412B2 (en) | 2012-12-17 | 2016-03-22 | International Business Machines Corporation | Graphene and metal interconnects with reduced contact resistance |
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JP5813678B2 (ja) | 2013-02-15 | 2015-11-17 | 株式会社東芝 | 半導体装置 |
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US9431346B2 (en) | 2013-04-30 | 2016-08-30 | GlobalFoundries, Inc. | Graphene-metal E-fuse |
US9257391B2 (en) | 2013-04-30 | 2016-02-09 | GlobalFoundries, Inc. | Hybrid graphene-metal interconnect structures |
JP2015050305A (ja) | 2013-08-30 | 2015-03-16 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP6129772B2 (ja) | 2014-03-14 | 2017-05-17 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
US9318439B2 (en) * | 2014-03-21 | 2016-04-19 | Taiwan Semiconductor Manufacturing Company Ltd. | Interconnect structure and manufacturing method thereof |
US9570430B2 (en) * | 2014-05-13 | 2017-02-14 | GlobalFoundries, Inc. | Articles including bonded metal structures and methods of preparing the same |
US9337149B2 (en) | 2014-07-29 | 2016-05-10 | Samsung Electronics Co, Ltd. | Semiconductor devices and methods of fabricating the same |
KR102371295B1 (ko) | 2015-02-16 | 2022-03-07 | 삼성전자주식회사 | 확산 방지층을 포함하는 층 구조물 및 그 제조방법 |
US9412654B1 (en) * | 2015-04-27 | 2016-08-09 | International Business Machines Corporation | Graphene sacrificial deposition layer on beol copper liner-seed for mitigating queue-time issues between liner and plating step |
JP2017050419A (ja) * | 2015-09-02 | 2017-03-09 | 株式会社東芝 | 半導体装置とその製造方法 |
JP6077076B1 (ja) * | 2015-09-11 | 2017-02-08 | 株式会社東芝 | グラフェン配線構造及びグラフェン配線構造の作製方法 |
US9640430B2 (en) | 2015-09-17 | 2017-05-02 | Nxp Usa, Inc. | Semiconductor device with graphene encapsulated metal and method therefor |
KR101795783B1 (ko) * | 2016-06-10 | 2017-12-01 | 광주과학기술원 | 금속-그래핀 이종 접합 금속 배선, 이의 형성방법 및 이를 포함하는 반도체 소자 |
CN107564888B (zh) * | 2016-07-01 | 2020-09-15 | 中芯国际集成电路制造(上海)有限公司 | 互连结构及其制造方法 |
CN112040576A (zh) * | 2020-08-07 | 2020-12-04 | 河南墨特石墨烯科技有限公司 | 一种石墨烯电发热丝及其生产工艺 |
US11640940B2 (en) * | 2021-05-07 | 2023-05-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming interconnection structure including conductive graphene layers |
US11948837B2 (en) * | 2021-08-30 | 2024-04-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure having vertical conductive graphene and method for forming the same |
US20230090280A1 (en) * | 2021-09-23 | 2023-03-23 | Applied Materials, Inc. | Selective graphene deposition |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006120730A (ja) | 2004-10-19 | 2006-05-11 | Fujitsu Ltd | 層間配線に多層カーボンナノチューブを用いる配線構造及びその製造方法 |
JP4364253B2 (ja) | 2007-04-05 | 2009-11-11 | 株式会社東芝 | 配線、電子装置及び電子装置の製造方法 |
JP2009070911A (ja) | 2007-09-11 | 2009-04-02 | Fujitsu Ltd | 配線構造体、半導体装置および配線構造体の製造方法 |
US8467224B2 (en) | 2008-04-11 | 2013-06-18 | Sandisk 3D Llc | Damascene integration methods for graphitic films in three-dimensional memories and memories formed therefrom |
JP5395542B2 (ja) * | 2009-07-13 | 2014-01-22 | 株式会社東芝 | 半導体装置 |
JP5439120B2 (ja) | 2009-11-02 | 2014-03-12 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
2010
- 2010-10-05 JP JP2010225776A patent/JP2012080005A/ja not_active Withdrawn
-
2011
- 2011-08-24 US US13/216,445 patent/US9117885B2/en not_active Expired - Fee Related
- 2011-09-15 KR KR1020110092988A patent/KR20120035854A/ko not_active Application Discontinuation
- 2011-09-15 TW TW100133224A patent/TWI517182B/zh not_active IP Right Cessation
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US10899620B2 (en) | 2015-03-18 | 2021-01-26 | Fujitsu Limited | Carbon conductive structure and method of manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
US20120080662A1 (en) | 2012-04-05 |
TW201230063A (en) | 2012-07-16 |
US9117885B2 (en) | 2015-08-25 |
KR20120035854A (ko) | 2012-04-16 |
TWI517182B (zh) | 2016-01-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20140107 |