KR100714401B1 - 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법 - Google Patents
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Abstract
본 발명은 적층된 트랜지스터를 구비하는 반도체 장치를 제공한다. 이 반도체 장치는, 복수의 반도체층들이 층간 절연막을 개재하여 적층된 복합층 구조를 가진다. 게이트 패턴들 사이에 노출된 반도체층 상에 선택적 에피택시얼 성장 공정에 의하여 높여진 부분을 갖는 추가적 반도체층이 형성된다. 적층된 반도체층들이 전도성 기둥을 통하여 전기적으로 연결되며, 전도성 기둥은 높여진 부분과 접촉한다. 이에 따라, 전도성 기둥과 반도체층 사이의 접촉 면적이 증가하여, 전기적 접촉 저항이 감소된다.
복합층, 반도체층, 전도성 기둥, 접촉 저항
Description
도 1은 종래 기술에 따른 적층된 트랜지스터를 구비한 반도체 장치의 단면도이다.
도 2는 본 발명에 따른 적층된 트랜지스터를 구비한 반도체 장치의 단면도이다.
도 3a 내지 도 3f는 본 발명에 따른 적층된 트랜지스터를 구비한 반도체 장치 형성 방법을 도시하는 단면도들이다.
도 4a 및 도 4b는 본 발명에 따른 반도체 장치의 응용예를 도시하는 단면도들이다.
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커 패시터 등의 전자 부품(electronic element)들을 구비한다. 전자 부품들은 그들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다(integrated). 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 종래에는, 이러한 고집적화를 위해, 반도체 장치를 구성하는 전자 부품들을 더욱 미세하게 형성하는 방법이 채택되었다. 그러나, 반도체 장치 제조 공정에서의 다양한 기술적 제한으로 인해, 전자 부품들을 미세화하는 방법의 발전 속도는 제한적이다. 이에 따라, 반도체 장치의 요구되는 집적도를 달성하기 위해서는, 미세화에 따른 제한을 극복할 수 있는 새로운 반도체 장치의 제조 방법이 필요하다.
최근 들어, 이에 상응하는 고집적화의 한 방법으로 트랜지스터들을 복수의 층으로 적층하는 기술이 제시되고 있다. 도 1은 종래 기술에 따른 적층된 트랜지스터를 구비한 반도체 장치의 단면도이다.
도 1을 참조하면, 종래 기술에 따른 반도체 장치(10)는, 소자분리막(11')이 있는 반도체 기판(11) 상의 복수의 제 1 트랜지스터들(12)을 갖는다. 제 1 트랜지스터(12)는 소오스/드레인 영역(12')을 포함한다. 반도체 기판(11) 상의 제 1 트랜지스터들(12)을 덮는 하부 층간 절연막(13)이 있다. 하부 층간 절연막(13) 상에 씨 드 플러그(13')으로부터 형성된 반도체층(14)이 있다. 반도체층(14) 상에 제 2 트랜지스터들(15)이 배치되고, 그 상부에는 상부 층간 절연막(16)이 배치된다. 제 2 2 트랜지스터(15)는 소오스/드레인 영역(14')을 포함한다. 전도성 기둥(17)이 반도체층의 소오스/드레인 영역(14') 및 상하부 층간 절연막(13, 16)을 관통하여 반도체 기판(11)에 접속된다. 전도성 기둥(17)에 의하여 반도체 기판(11)과 반도체층(14)의 트랜지스터들이 전기적으로 연결된다. 통상적으로 제 2 트랜지스터(15)의 누설전류를 감소시키기 위해서 반도체층(14)을 얇게 형성한다. 그러나, 반도체층이 얇으면, 전도성 기둥과 반도체층의 소오스/드레인 영역과의 접촉 면적(A 참조)이 감소하여 접촉 저항이 증가하고, 반도체 장치의 특성 저하로 귀결된다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하고자 하는 것으로, 그 기술적 과제는 소자의 전기적 특성이 향상된 고집적화된 반도체 장치를 제공하기 위한 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 미세화에 따른 기술적 제한을 극복하면서 집적도를 증가시킬 수 있는 반도체 장치의 제조 방법을 제공하기 위한 것이다.
상기의 목적을 달성하기 위하여, 본 발명은 적층된 트랜지스터를 구비하는 반도체 장치를 제공한다. 상기 반도체 장치는, 제 1 반도체층과, 제 1 반도체층을 덮는 제 1 층간 절연막과, 층간 절연막 상에 형성되되 소오스 영역들, 드레인 영역 들, 및 소오스 영역과 드레인 영역 사이에 개재된 채널 영역을 포함하는 제 2 반도체층이 적층된 복합층 구조이다. 제 2 반도체층의 채널 영역 상에 게이트 절연막을 개재하여 게이트 패턴이 있고, 제 2 반도체층의 소오스 영역들 및 드레인 영역들 중 적어도 하나는 채널 영역보다 높은 상부면을 갖는 높여진 부분이 있다.
상기 반도체 장치는, 제 1 층간 절연막 및 제 2 반도체층을 관통하여 제 1 반도체층과 제 2 반도체층을 연결하는 제 1 전도성 기둥을 더 포함할 수 있으며, 제 1 전도성 기둥의 측면은 상기 높여진 부분에 접촉한다. 이에 따라, 제 1 전도성 기둥과 제 2 반도체층 사이의 접촉 면적이 증가되어, 전기적 접촉 저항이 감소될 수 있다.
상기 반도체 장치는, 상기 게이트 패턴의 측벽에 형성된 측벽 스페이서를 더 포함할 수 있고, 높여진 부분은 측벽 스페이서에 자기 정렬된다. 게이트 패턴의 상부면에 형성된 캐핑 패턴이 형성될 수 있다. 제 2 반도체층은 단결정이고, 높여진 부분은 제 2 반도체층으로부터 선택적 에피택시얼 성장된 반도체층일 수 있다.
상기 소오스 영역 및 상기 드레인 영역은 저농도 불순물 영역과 저농도 불순물 영역 내에 형성된 고농도 불순물 영역으로 구성되고, 고농도 불순물 영역은 제 2 반도체층의 하부면으로부터 이격되어 높여진 영역에 인접하는 제 2 반도체층의 상부 및 높여진 부분에 형성될 수 있다. 이에 따라, 제 2 반도체층의 소오스/드레인 영역이 얕은 접합을 가질 수 있다.
본 발명은 상기 반도체 장치 형성방법을 제공한다. 상기 반도체 장치 형성방법에 의하면, 제 1 반도체층을 덮는 제 1 층간 절연막이 형성되고, 제 1 층간 절연 막 상에 제 2 반도체층이 형성된다. 제 2 반도체층은 소오스 영역들, 드레인 영역들, 및 소오스 영역과 드레인 영역 사이에 개재된 채널 영역을 포함한다. 제 2 반도체층의 채널 영역 상에 게이트 절연막을 개재하여 게이트 패턴이 형성되고, 소오스 영역들 및 드레인 영역들 중 적어도 하나에, 채널 영역보다 높여진 부분이 형성된다. 제 2 반도체층 및 제 1 층간 절연막을 관통하여 제 1 반도체층과 제 2 반도체층을 연결하는 제 1 전도성 기둥이 형성될 수 있으며, 제 1 전도성 기둥의 측면은 높여진 부분에 접촉하도록 형성된다.
상기 제 2 반도체층을 형성하는 것은, 제 1 층간 절연막 내에 제 1 반도체층과 연결되는 에피택시얼 씨드 플러그를 형성하고, 제 1 층간 절연막 상에 에피택시얼 씨드 플러그로부터 성장된 단결정질의 반도체층을 형성하는 것을 포함한다.
상기 제 1 반도체층은 단결정질이고, 에피택시얼 씨드 플러그는 제 1 반도체층으로부터 선택적 에피택시얼 성장될 수 있다. 상기 단결정질의 반도체층은, 제 1 층간 절연막 상에 에피택시얼 씨드 플러그에 접촉하는 비정질 또는 폴리 실리콘층을 형성하고 열처리하여 결정화하는 것에 의하여 형성될 수 있다. 혹은, 상기 단결정질의 반도체층은 에피택시얼 씨드 플러그로부터 에피택시얼 성장될 수 있다.
상기 높여진 부분은, 게이트 패턴의 양측에 측벽 스페이서를 형성하여 제 2 반도체층의 일부분을 노출하고, 측벽 스페이서에 인접한 제 2 반도체층의 노출된 일부분으로부터 추가적 반도체층을 선택적 에피택시얼 성장시키는 것에 의하여 만들어질 수 있다.
측벽 스페이서의 형성 전에, 게이트 패턴을 마스크로 소오스 영역 및 드레인 영역에 제 1 농도의 불순물 이온이 주입된다. 그리고, 높여진 부분의 형성 후, 측벽 스페이서를 마스크로 높여진 부분에 제 1 농도보다 높은 제 2 농도의 불순물 이온을 주입하고 열처리하여, 제 2 반도체층의 하부면으로부터 이격되고 높여진 영역에 인접한 제 2 반도체층의 상부에 제 2 농도의 불순물 영역을 형성하여, 얕은 접의 고농도 소오스 영역 및 드레인 영역이 형성될 수 있다.
상기 제 1 전도성 기둥을 형성하는 것은, 제 2 반도체층을 덮는 제 2 층간 절연막을 형성하고, 제 2 층간 절연막, 제 2 반도체층 및 제 1 층간 절연막을 관통하여, 제 1 반도체층을 노출하는 제 1 콘택홀을 형성하고, 제 1 콘택홀을 채우는 전도성 물질을 증착하여 형성된다. 제 1 콘택홀의 형성시 높여진 부분의 측면이 노출되고 상기 에피택시얼 씨드 플러그의 일부는 제거될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 막(또는 층) 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막(또는 층)이 다른 막(또는 다른 층) 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 막(또는 다른 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 부분, 물질 등을 기술하기 위해서 사용되었지만, 이들 부분이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 소정 부분을 다른 부분과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 부분으로 언급된 것이 다른 실시예에서는 제 2 부분으로 언급될 수도 있다.
도 2는 본 발명에 따른 적층된 트랜지스터를 구비하는 반도체 장치의 단면도이다.
도 2를 참조하여, 본 발명에 따른 상기 반도체 장치(100)는, 소자분리막(113)에 의해 정의된 활성영역(115)을 구비한 제 1 반도체층(110) 상에 형성된다. 상기 제 1 반도체층은 통상적인 단결정질의 반도체 기판, 혹은 상기 반도체 기판 상에 절연막을 개재하여 형성된 반도체층을 구비한 소이(SOI) 기판일 수 있다. 제 1 반도체층은 제 1 도전형의 불순물, 예컨대 P형 불순물 이온이 도핑된 것일 수 있다. 제 1 반도체층(110) 상에는 복수의 제 1 트랜지스터들(120)이 배치된다. 제 1 트랜지스터(120)는 게이트 절연막(122), 게이트 전극(124), 캐핑 패턴(127) 및 제 1 측벽 스페이서(126)를 포함하여 구성될 수 있다. 게이트 절연막(122)은 실리콘 열산화막이고, 게이트 전극(124)은 제 1 도전형에 반대되는 제 2 도전형, 예컨대 N형 불순물 이온이 도핑된 폴리실리콘일 수 있다. 캐핑 패턴(127)은 실리콘 산화막 또는 실리콘 질화막이고, 제 1 측벽 스페이서(126)은 실리콘 산화막으로 형성될 수 있다. 게이트 전극(124)의 양측에 소오스 영역 및 드레인 영역을 위한 불순물 영역들(128)이 있다. 상기 불순물 영역들(128)은 제 1 도전형에 반대되는 제 2 도전형, 예컨대 N형 불순물 이온이 도핑된 것일 수 있다. 상기 불순물 영역들(128)은 저농도 불순물 영역(128a) 및 저농도 불순물 영역(128a) 내에 포함된 고농도 불순물 영역(128b)으로 구성될 수 있다.
제 1 반도체층(110) 상의 제 1 트랜지스터들(120)을 덮는 제 1 층간 절연막(130)이 있다. 제 1 층간 절연막은 실리콘 산화막일 수 있다. 제 1 층간 절연막(130)의 하부에는 식각 저지막(132)이 추가로 형성될 수 있다. 식각 저지막(132)은 후속되는 콘택홀 형성을 위한 식각 공정에 의한 제 1 반도체층의 손상을 방지하기 위한 것으로 제 1 층간 절연막에 비하여 선택적으로 식각되지 않는 물질로, 예컨대, 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
제 1 층간 절연막(130) 상에 소오스/드레인 영역들(144, 146), 및 상기 소오스 영역과 드레인 영역 사이에 개재된 채널 영역(142)을 포함하는 제 2 반도체층(140)이 있다. 제 1 반도체층(110)과 제 2 반도체층(140) 사이에는 상기 제 1 층간 절연막(130)을 관통하는 에피택시얼 씨드 플러그(135)가 있을 수 있다. 에피택시얼 씨드 플러그(135)는 단결정질의 제 1 반도체층(110)으로부터 선택적 에피택시얼 성장(selective epitaxial growth: SEG)되고, 상기 제 2 도전형의 불순물 이온이 도핑된 실리콘으로 구성될 수 있다. 제 2 반도체층(140)은 에피택시얼 씨드 플러그(135)로부터 에피택시얼 성장되고, 상기 제 1 도전형의 불순물 이온이 도핑된 실리콘층일 수 있다.
제 2 반도체층(140) 상에 제 2 트랜지스터들(150)이 배치된다. 제 2 트랜지스터(150)는 채널 영역(142) 상에 게이트 절연막(152)을 개재하여 형성된 게이트 전극(154), 캐핑 패턴(156) 및 제 2 측벽 스페이서(158)를 포함하여 구성될 수 있다. 게이트 절연막(152)은 실리콘 열산화막이고, 게이트 전극(154)은 제 1 도전형에 반대되는 제 2 도전형, 예컨대 N형 불순물 이온이 도핑된 폴리실리콘일 수 있다. 캐핑 패턴(156)은 실리콘 산화막 또는 실리콘 질화막이고, 제 2 측벽 스페이서(158)은 실리콘 산화막으로 형성될 수 있다. 게이트 전극(154)의 양측에 소오스/드레인 영역을 위한 불순물 영역들(144, 146)이 있다. 상기 불순물 영역들(144, 146)은 상기 제 2 도전형, 예컨대 N형 불순물 이온이 도핑된 것일 수 있다. 상기 불순물 영역(144, 146)은 저농도 불순물 영역(144a, 146a) 및 저농도 불순물 영역 내에 포함된 고농도 불순물 영역(144b, 146b)으로 구성될 수 있다. 상기 저농도 불순물 영역(144a, 146a)은 제 2 반도체층(140)의 하부면까지 확장되는 반면, 상기 고농도 불순물 영역(144b, 146b)은 제 2 반도체층(140)의 하부면으로부터 이격되어 제 2 반도체층(140)의 상부에만 형성될 수 있다. 고농도 불순물 영역이 제 2 반도체층(140)의 상부에만 한정되어, 얕은 접합(shallow junction)이 구현될 수 있다.
상기 불순물 영역들(144, 146) 중 적어도 하나의 상부에는 채널 영역(142)보다 높은 상부면을 갖는 높여진 부분(elevated layer; 140a)이 배치된다. 높여진 부분(140a)은 제 2 트랜지스터의 제 2 측벽 스페이서(158)에 자기 정렬되도록 인접하여 배치된다. 높여진 부분(140a)은 제 2 측벽 스페이서(158) 사이에 노출된 제 2 반도체층(140)으로부터 선택적 에피택시얼 성장된 것이다. 높여진 부분(140a)은 상기 소오스/드레인 영역을 위한 불순물과 동일 도전형의 불순물 이온이 도핑된 것으로 고농도 불순물 영역의 일부일 수 있다. 즉, 고농도 불순물 영역(144b, 146b)은 제 2 반도체층(140)의 상부 및 높여진 영역(140a)을 포함할 수 있다.
제 2 반도체층(140) 상의 제 2 트랜지스터들(150)을 덮는 제 2 층간 절연막(160)이 있다. 제 1 전도성 기둥(170)이 제 2 층간 절연막(160), 높여진 부분(140a), 제 2 반도체층(140) 및 제 1 층간 절연막(130)을 관통하여 제 1 반도체층(110)에 접속된다. 제 1 전도성 기둥(170)에 의하여 제 1 반도체층(110)과 제 2 반도체층(140)이 전기적으로 연결된다. 제 1 전도성 기둥(170)의 측면은 높여진 부분(140a) 및 제 2 반도체층(140)에 접촉한다. 추가적으로, 제 2 전도성 기둥(180)이 제 2 층간 절연막(160)을 관통하여 높여진 부분(140a)을 포함하는 소오스 영역 또는 드레인 영역에 연결될 수 있다. 제 2 전도성 기둥(180)의 하부 측면은 높여진 부분(140a) 및 제 2 반도체층(140)에 접촉한다. 제 1 및 제 2 전도성 기둥(170, 180)은 배리어 금속층 및 배리어 금속층에 의해 둘러싸인 금속물질로 구성될 수 있다. 배리어 금속층은 티타늄 또는 티타늄 질화막일 수 있고, 금속물질은 텅스텐일 수 있다.
이에 따라, 제 2 반도체층(140)의 제 2 트랜지스터(150)의 채널 영역(142)의 두께를 줄여 누설 전류를 감소하는 것과 함께, 제 1 및 제 2 전도성 기둥(170, 180)과 제 2 반도체층의 불순물 영역(144, 146) 사이의 접촉 면적(B 참조)을 증가시겨 전기적 접촉 저항을 감소시킬 수 있다.
도 3a 내지 도 3f는 본 발명에 따른 적층된 트랜지스터를 구비하는 반도체 장치 형성 방법을 도시하는 단면도들이다.
도 3a를 참조하여, 제 1 반도체층(110)에 소자분리막(113)을 형성하고, 이에 의해 활성영역(115)이 정의된다. 제 1 반도체층(110)은 단결정질의 반도체 기판, 혹은 상기 반도체 기판 상에 절연막을 개재하여 형성된 반도체층을 구비한 소이(SOI) 기판일 수 있다. 제 1 반도체층은 제 1 도전형의 불순물, 예컨대 P형 불순물 이온이 도핑된 것일 수 있다.
제 1 반도체층(110) 상의 활성영역(115)에 복수의 제 1 트랜지스터들(120)이 형성된다. 제 1 트랜지스터(120)는 게이트 절연막(122), 게이트 전극(124), 캐핑 패턴(127) 및 제 1 측벽 스페이서(126)를 포함하여 구성될 수 있다. 상기 제 1 반도체층(110) 상에 게이트 절연막(122)을 개재하여 폴리실리콘층 및 캐핑층을 형성하고 패터닝하여, 게이트 전극(124) 및 캐핑 패턴(127)이 형성된다. 폴리실리콘층은 제 2 도전형의 불순물 이온이 도핑된 것일 수 있으며, 캐핑층은 폴리실리콘층을 보호하는 것으로 예컨대 실리콘 산화막 또는 실리콘 질화막일 수 있다. 게이트 절연막(122)은 상기 제 1 반도체층의 열산화에 의한 실리콘 산화막일 수 있다.
상기 게이트 전극(124) 및 캐핑 패턴(127)을 마스크로 제 2 도전형의 제 1 농도의 불순물 이온을 주입하는 것에 의하여, 저농도의 소오스/드레인 영역(128a)이 형성된다. 이어서, 게이트 패턴과 캐핑 패턴의 양측벽에 제 2 측벽 스페이서(126)가 형성된다. 제 2 측벽 스페이서(126)는 게이트 전극(124) 및 캐핑 패턴(127)을 덮도록 실리콘 산화막을 증착하고 이방성 식각하는 것에 의하여, 형성될 수 있다. 게이트 전극(124) 및 제 1 측벽 스페이서(126)를 마스크로 제 1 농도보다 높은 제 2 농도의 제 2 도전형의 불순물 이온을 주입하여, 게이트 전극(124)의 양측에 고농도 소오스/드레인 영역(128b)이 형성된다. 소오드/드레인 영역(128)은 저농도 불순물 영역(128a) 및 저농도 불순물 영역(128a) 내에 포함된 고농도 불순물 영역(128b)으로 구성될 수 있다.
제 1 반도체층(110) 상의 제 1 트랜지스터들(120)을 덮는 제 1 층간 절연막(130)이 형성된다. 제 1 층간 절연막(130)은 고밀도 플라즈마 증착(HDP, high density plasma deposition), 비피에스지(BPSG) 또는 플라즈마 테오스(PE-TEOS) 등의 방법으로 형성된 실리콘 산화막일 수 있으며, 트랜지스터의 적층을 위하여 평탄화될 수 있다. 제 1 층간 절연막(130)의 하부에는 식각 저지막(132)이 추가로 형성될 수 있다. 식각 저지막(132)은 후속되는 콘택홀 형성을 위한 식각 공정에 의한 제 1 반도체층(110)의 손상을 방지하기 위한 것으로, 제 1 층간 절연막에 비하여 식각율이 낮은 절연막인 것이 바람직하다. 식각 저지막은 예를 들면, 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
도 3b를 참조하면, 포토레지스트 패턴(미도시)을 사용하여 제 1 층간 절연막(130)을 패터닝하는 것에 의하여, 제 1 반도체층(110)의 소정 영역, 예컨대 소오스/드레인 영역(128)의 일부를 노출시키는 씨드 콘택홀(133)이 형성된다. 씨드 콘택홀(133)에 노출되는 제 1 반도체층(110)을 씨드층으로 사용하는 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 방법에 의하여, 씨드 콘택홀(133)을 채우는 에피택시얼 씨드 플러그(135)가 형성된다. 도 3b에 도시된 것과는 달리, 에피택시얼 씨드 플러그(135)는 씨드 콘택홀(133)을 완전히 채우지 않을 수도 있다. 선택적 에피택시얼 방법은 이염화실란(dichlorosilane, DCS) 및 염산(HCl)을 포함하는 공정 가스를 사용하여 대략 800℃의 온도에서 단결정 실리콘막을 성장시킨다. 이 후, 성장된 단결정 실리콘막을 안정화시키기 위해, 열처리 공정이 추가로 실시될 수도 있다. 선택적 에피택시얼 성장 방법에 의하면, 씨드층에서만 결정 성장이 일어난다.
도 3c를 참조하면, 에피택시얼 공정에 의하여 에피택시얼 씨드 플러그(135)로부터 단결정 성장된 제 2 반도체층(140)이 형성된다. 에피택시얼 공정을 위한 다양한 방법들이 있으며, 그들 중의 하나가 상기 선택적 에피택시얼 성장(SEG) 방법이다. 선택적 에피택시얼 성장 방법에 의하면, 에피택시얼 씨드 플러그(135)를 씨드층으로 하여 성장된 제 2 반도체층(140)은 제 1 층간 절연막(130)의 상부면 전체를 덮을 수 있는 충분한 두께로 성장된다. 화학적 기계적 연마 공정에 의하여, 제 2 반도체층(140)의 상부면이 평탄화될 수 있다. 제 2 반도체층은 소정의 패턴을 갖도록 패터닝되어, 트랜지스터가 형성되는 바디층이 될 수 있다.
한편, 에피택시얼 공정은 선택적 에피택시얼 성장 방법 이외에, 고상 에피택시(solid phase epitaxy, SPE), 액상 에피택시(liquid phase epitaxy, LPE), 기상 에피택시(vapor phase epitaxy, VPE) 방법 중에서 선택된 적어도 한가지 방법일 수 있다. 고상 에피택시 방법에 의하면, 제 1 층간 절연막(130) 상에 에피택시얼 씨드 플러그(135)에 접촉하는 비정질 또는 폴리 실리콘층을 형성하고, 열처리하여 단결정질의 실리콘막이 얻어진다. 액상 에피택시 방법에 의하면, 제 1 층간 절연막(130) 상에 에피택시얼 씨드 플러그(135)에 접촉하는 비정질 또는 다결정 실리콘을 형성한 후, 이를 액상으로 만들어 소정의 조건으로 냉각함으로써 단결정 구조의 실리콘막이 얻어진다. 또한, 기상 에피택시 방법에 의하면, 화학 기상 증착 공정을 사용하여 단결정 구조의 실리콘막이 얻어진다.
도 3d를 참조하면, 제 2 반도체층(140) 상에 복수의 제 2 트랜지스터들(150)이 형성된다. 상기 제 2 반도체층(140)의 채널 영역(142) 상에 게이트 절연막(152)을 개재하여 폴리실리콘층 및 캐핑층을 형성하고 패터닝하여, 게이트 전극(154) 및 캐핑 패턴(156)이 형성된다. 게이트 절연막(152)은 열산화막일 수 있다. 폴리실리콘층은 제 2 도전형의 불순물 이온이 도핑된 것일 수 있으며, 캐핑층은 폴리실리콘층을 보호하는 것으로 예컨대 실리콘 산화막일 수 있다.
상기 게이트 전극(154)을 마스크로 제 2 도전형의 제 1 농도의 불순물 이온을 주입하는 것에 의하여, 저농도의 소오스/드레인 영역(144a, 146a)이 형성된다. 이어서, 게이트 전극(154)과 캐핑 패턴(156)의 양측벽에 제 2 측벽 스페이서(158)가 형성된다. 제 2 측벽 스페이서(158)는 게이트 전극(154) 및 캐핑 패턴(156)을 덮도록 실리콘 산화막을 증착하고 이방성 식각하는 것에 의하여, 형성될 수 있다. 제 2 측벽 스페이서(158)들에 의하여 제 2 반도체층(140)의 저농도 소오스/드레인 영역들(144a, 146a)의 일부가 노출된다. 이로써, 저농도 소오스/드레인 영역들(144a, 146a)을 구비하는 제 2 트랜지스터들(150)이 만들어진다.
도 3e를 참조하면, 상기 제 2 반도체층(140)의 노출된 저농도 소오스/드레인 영역들(144a, 146a)을 씨드층으로 하는 선택적 에피택시얼 성장 방법에 의하여, 추가적 반도체층이 형성된다. 상기 추가적 반도체층은, 제 2 트랜지스터(150)의 채널 영역(142)보다 높은 상부면을 갖는 높여진 부분들(elevated layer; 140a)이다. 상기 높여진 부분은 제 2 트랜지스터의 제 2 측벽 스페이서(158)에 자기 정렬되도록 인접하여 배치된다. 한편, 상기 높여진 부분은 소오스/드레인 영역들 중 일부에만 형성될 수 있다. 이를 위해, 상기 높여진 부분의 형성 전에, 소정의 소오스/드레인 영역들이 절연막 패턴(미도시)으로 덮일 수 있다.
상기 높여진 부분(140a)의 형성 후, 제 2 측벽 스페이서(158)를 마스크로 높여진 부분(140a)에 제 1 농도보다 높은 제 2 농도의 제 2 도전형의 불순물 이온을 주입하고 열처리하는 것에 의하여, 높여진 부분(140a)으로부터 제 2 반도체층(140)의 상부로 불순물 이온이 확산한다. 제 2 반도체층(140)의 하부면으로부터 이격되어 높여진 영역(140a)에 인접한 제 2 반도체층(140)의 상부에 고농도의 소오스/드레인 영역들(144b, 146b)이 형성된다. 높여진 부분(140a)은 소오스/드레인 영역을 위한 불순물과 동일 도전형의 불순물 이온이 도핑되어, 고농도 소오스/드레인 불순물 영역의 일부일 수 있다.
상기 저농도 소오스/드레인 영역(144a, 146a)은 제 2 반도체층(140)의 하부면까지 확장되는 반면, 고농도 소오스/드레인 영역(144b, 146b)은 제 2 반도체층(140)의 하부면으로부터 이격되어 제 2 반도체층의 상부와 높여진 부분(140a)에만 형성될 수 있다. 고농도 소오스/드레인 영역(144b, 146b)이 제 2 반도체층(140)의 상부에 한정되어, 얕은 접합(shallow junction)이 구현될 수 있다.
도 3f를 참조하면, 제 2 반도체층(140) 상의 제 2 트랜지스터들(150)을 덮는 제 2 층간 절연막(160)이 형성된다. 제 2 층간 절연막(160)은 고밀도 플라즈마 증착(HDP, high density plasma deposition), 비피에스지(BPSG) 또는 플라즈마 테오스(PE-TEOS) 등의 방법으로 형성된 실리콘 산화막일 수 있으며, 트랜지스터의 적층 을 위하여 평탄화될 수 있다.
포토레지스트 패턴(미도시)을 사용하여 제 2 층간 절연막(160), 높여진 부분(140a), 제 2 반도체층(140) 및 제 1 층간 절연막(130)을 패터닝하는 것에 의하여, 제 1 반도체층(110)의 적어도 하나의 소오스/드레인 영역(128)을 노출시키는 제 1 콘택홀(162)이 형성된다. 이때, 에피택시얼 씨드 플러그(135)의 일부는 제거될 수 있다. 제 1 콘택홀(162)을 채우는 제 1 전도성 기둥(170)이 형성된다. 제 1 전도성 기둥(170)에 의하여 제 1 반도체층(110)과 제 2 반도체층(140)이 전기적으로 연결된다. 제 1 전도성 기둥(170)의 측면은 높여진 부분(140a) 및 제 2 반도체층(140)에 접촉한다. 제 1 전도성 기둥(170)은 배리어 금속층 및 배리어 금속층에 의해 둘러싸인 금속물질로 구성될 수 있다. 배리어 금속층은 티타늄 또는 티타늄 질화막일 수 있고, 금속물질은 텅스텐일 수 있다.
추가적으로, 제 2 전도성 기둥(180)이 제 2 층간 절연막(160)을 관통하여 높여진 부분(140a)을 포함하는 소오스 영역 또는 드레인 영역(144, 146)에 연결될 수 있다. 제 2 전도성 기둥(180)의 하부 측면은 높여진 부분(140a) 및 제 2 반도체층(140)에 접촉한다. 제 2 전도성 기둥(180)은, 제 2 층간 절연막(160)을 관통하여 높여진 부분(140a)을 포함하는 소오스 영역 또는 드레인 영역을 노출하는 제 2 콘택홀(163)을 형성하고, 제 2 콘택홀을 채우는 전도성 물질을 증착하는 것에 의하여 형성될 수 있다. 전도성 물질은 배리어 금속층 및 배리어 금속층에 의해 둘러싸인 금속물질로 구성될 수 있다. 배리어 금속층은 티타늄 또는 티타늄 질화막일 수 있고, 금속물질은 텅스텐일 수 있다.
이상에서 설명한 본 발명에 따른 반도체 장치는 다양한 메모리 소자에서 응용될 수 있다. 예를 들면, 상기 반도체 장치는 디램, 게이트 전극이 전하트랩층 또는 부유 게이트 전극을 포함하는 비휘발성 메모리, 또는 에스램일 수 있다.
상기 반도체 장치가 에스램인 경우에 대하여, 도 4a 및 4b을 참조하여 본 발명에 따른 반도체 장치의 응용예들을 설명한다. 이하 설명되는 도면들에서 미설명되는 도면부호들은 도 2 및 도 3a 내지 도 3f의 것과 동일하다.
도 4a를 참조하면, 제 1 반도체층 즉, 반도체 기판(110) 상에 벌크 트랜지스터들 즉, 제 1 트랜지스터들(120)이 4개 형성된다. 제 1 트랜지스터들(120) 중 양측 가장자리의 것들은 에스램의 전송 트랜지스터(TT1, TT2)가 되고, 이들 사이의 두개는 구동 트랜지스터(TD1, TD2)가 될 수 있다. 전송 트랜지스터(TT1, TT2) 양측의 소오스 영역(128s)들은 비트라인들(미도시)에 연결된다. 제 2 트랜지스터들(150)은 부하 트랜지스터(TL1, TL2)일 수 있다. 부하 트랜지스터(TL1, TL2)들 양측의 드레인 영역들(146)은 제 1 전도성 기둥(170)을 통하여 각각 전송 트랜지스터(TT1, TT2)의 드레인 영역들(128d)에 연결된다. 부하 트랜지스터(TL1, TL2) 사이의 소오스 영역(144)은 제 2 전도성 기둥(180)을 통하여 전원라인(미도시)에 연결된다. 구동 트랜지스터(TD1, TD2) 사이의 소오스 영역(128s)은 접지된다.
제 2 전도성 기둥(180)이 형성된 위치 및 제 1 전도성(170)이 하나 더 추가된 것이 도 3f와 다르다. 이는 도 3f와 동일한 방법으로 형성될 수 있으므로, 자세한 설명은 생략한다. 또한, 소오스/드레인 영역(128s, 128d)은 도 3f의 소오스/드레인 영역(128)과 동일한 방법으로 형성되고, 동일한 구조를 가질 수 있다.
도 4b를 참조하면, 제 2 층간 절연막(160) 상에 제 3 반도체층(180)을 형성하고, 제 3 반도체층(180)에 제 3 트랜지스터들(190)이 형성될 수 있다. 제 3 트랜지스터(190)는 게이트 절연막(192), 게이트 전극(194), 캐핑 패턴(196) 및 제 3 측벽 스페이서(198)를 포함하여 구성될 수 있다. 제 3 반도체층(180)의 소오스/드레인 영역(184, 186) 상에는 다른 높여진 부분(180a)이 추가로 형성된다. 제 3 반도체층(180), 다른 높여진 부분(180a) 및 제 3 트랜지스터들(190)의 형성을 위한 상세한 설명은 전술한 제 2 반도체층(140), 높여진 부분(140a) 및 제 2 트랜지스터들(140)의 형성 방법과 동일하므로 생략한다. 다만, 미설명된 도면 부호 165는 제 3 반도체층(180)을 형성하기 위한 씨드로 사용되는 에피택시얼 씨드 플러그로서, 제 2 반도체층 상의 높여진 부분(140a)으로부터 선택적 에피택시얼 성장된다.
제 1 트랜지스터들(120)은 구동 트랜지스터(TD1, TD2)이고, 제 2 트랜지스터들(150)은 부하 트랜지스터(TL1, TL2)이고, 제 3 트랜지스터들(190)은 전송 트랜지스터(TT1, TT2)일 수 있다. 제 3 반도체층(180) 상의 제 3 트랜지스터들(190)을 덮는 제 3 층간 절연막(200)이 형성된다. 포토레지스트 패턴(미도시)을 사용하여 제 3 층간 절연막(200), 제 3 반도체층(180), 다른 높여진 부분(180a), 제 2 층간 절연막(160), 높여진 부분(140a), 제 2 반도체층(140) 및 제 1 층간 절연막(130)을 패터닝하는 것에 의하여, 제 1 반도체층(110)의 드레인 영역들(128d)을 노출시키는 콘택홀(미도시)이 형성되고, 이 콘택홀을 채우는 전도성 기둥(170)이 형성된다. 전도성 기둥(170)에 의하여 제 1 반도체층(110), 제 2 반도체층(140) 및 제 3 반도체층(180)의 드레인 영역들(128d, 146, 186)이 전기적으로 연결된다. 전도성 기둥 (170)의 측면은 제 2 반도체층(140), 높여진 부분(140a), 제 3 반도체층(180) 및 다른 높여진 부분(180a)에 접촉한다. 제 2 전도성 기둥(180)이 하나 더 추가된 점이 도 3f와 다르다. 이는 도 3f와 동일한 방법으로 형성될 수 있으므로, 자세한 설명은 생략한다. 또한, 소오스/드레인 영역(128s, 128d)은 도 3f의 소오스/드레인 영역(128)과 동일한 방법으로 형성되고, 동일한 구조를 가질 수 있다.
상기와 같은 본 발명에 의하면, 별도의 패터닝 공정이나 포토 공정이 없이도, 측벽 스페이서에 자기 정렬되는 높여진 부분을 소오스/드레인 영역 상에 형성할 수 있다. 이에 따라, 박막 트랜지스터의 채널 영역의 두께를 줄여 누설 전류를 감소하는 것과 함께, 소오스/드레인 영역과 전도성 기둥 사이의 접촉 면적을 증가시겨 전기적 접촉 저항을 감소시킬 수 있다.
Claims (21)
- 제 1 반도체층;상기 제 1 반도체층을 덮는 제 1 층간 절연막;상기 층간 절연막 상에 형성되되, 소오스 영역들, 드레인 영역들, 및 상기 소오스 영역과 상기 드레인 영역 사이에 개재된 채널 영역을 포함하는 제 2 반도체층; 및상기 제 2 반도체층의 상기 채널 영역 상에 게이트 절연막을 개재하여 형성된 게이트 패턴을 포함하되, 상기 소오스 영역들 및 상기 드레인 영역들 중 적어도 하나는 상기 채널 영역보다 높은 상부면을 갖는 높여진 부분을 포함하는 적층된 트랜지스터를 구비하는 반도체 장치.
- 청구항 1에 있어서,상기 제 1 층간 절연막 및 상기 제 2 반도체층을 관통하여 상기 제 1 반도체층과 상기 제 2 반도체층을 연결하는 제 1 전도성 기둥을 더 포함하되, 상기 제 1 전도성 기둥의 측면은 상기 높여진 부분에 접촉하는 것을 특징으로 하는 적층된 트랜지스터를 구비하는 반도체 장치.
- 청구항 2에 있어서,상기 제 2 반도체층을 덮는 제 2 층간 절연막; 및상기 제 2 층간 절연막을 관통하여 상기 높여진 부분을 포함하는 상기 소오스 영역 또는 상기 드레인 영역에 연결되는 제 2 전도성 기둥을 더 포함하되, 상기 제 2 전도성 기둥의 하부 측면은 상기 높여진 부분에 접촉하는 것을 특징으로 하는 적층된 트랜지스터를 구비하는 반도체 장치.
- 청구항 3에 있어서,상기 제 1 및 제 2 전도성 기둥은 배리어 금속층 및 상기 배리어 금속층에 의해 둘러싸인 금속물질로 구성된 것을 특징으로 하는 적층된 트랜지스터를 구비하는 반도체 장치.
- 청구항 1에 있어서,상기 게이트 패턴의 측벽에 형성된 측벽 스페이서를 더 포함하되, 상기 높여진 부분은 상기 측벽 스페이서에 자기 정렬된 것을 특징으로 하는 적층된 트랜지스터를 구비하는 반도체 장치.
- 청구항 5에 있어서,상기 게이트 패턴의 상부면에 형성된 캐핑 패턴을 더 포함하는 것을 특징으로 하는 적층된 트랜지스터를 구비하는 반도체 장치.
- 청구항 6에 있어서,상기 제 2 반도체층은 단결정질이고, 상기 높여진 부분은 상기 제 2 반도체층으로부터 선택적 에피택시얼 성장된 반도체층인 것을 특징으로 하는 적층된 트랜지스터를 구비하는 반도체 장치.
- 청구항 1에 있어서,상기 높여진 부분은 상기 소오스 영역 및 상기 드레인 영역과 동일 도전형의 불순물 이온이 도핑된 것을 특징으로 하는 적층된 트랜지스터를 구비하는 반도체 장치.
- 청구항 8에 있어서,상기 소오스 영역 및 상기 드레인 영역은 저농도 불순물 영역과 상기 저농도 불순물 영역 내에 형성된 고농도 불순물 영역으로 구성되고, 상기 고농도 불순물 영역은 상기 제 2 반도체층의 하부면으로부터 이격되어 상기 높여진 영역에 인접하는 상기 제 2 반도체층의 상부 및 상기 높여진 부분에 형성된 것을 특징으로 하는 적층된 트랜지스터를 구비하는 반도체 장치.
- 제 1 반도체층을 덮는 제 1 층간 절연막을 형성하고;상기 제 1 층간 절연막 상에 형성되되, 소오스 영역들, 드레인 영역들, 및 상기 소오스 영역과 상기 드레인 영역 사이에 개재된 채널 영역을 포함하는 제 2 반도체층을 형성하고;상기 제 2 반도체층의 상기 채널 영역 상에 게이트 절연막을 개재하여 게이트 패턴을 형성하고; 그리고상기 소오스 영역들 및 상기 드레인 영역들 중 적어도 하나에, 상기 채널 영역보다 높은 상부면을 갖는 높여진 부분을 형성하는 것을 포함하는 적층된 트랜지스터를 구비하는 반도체 장치 형성방법.
- 청구항 10에 있어서,상기 제 2 반도체층 및 상기 제 1 층간 절연막을 관통하여 상기 제 1 반도체층과 상기 제 2 반도체층을 연결하되, 그 측면이 상기 높여진 부분에 접촉하는 제 1 전도성 기둥을 형성하는 것을 포함하는 것을 특징으로 하는 적층된 트랜지스터를 구비하는 반도체 장치 형성방법.
- 청구항 10에 있어서,상기 제 2 반도체층을 형성하는 것은,상기 제 1 층간 절연막 내에, 상기 제 1 반도체층과 연결되는 에피택시얼 씨드 플러그를 형성하고; 그리고상기 제 1 층간 절연막 상에 상기 에피택시얼 씨드 플러그로부터 성장된 단결정질의 반도체층을 형성하는 것을 포함하는 적층된 트랜지스터를 구비하는 반도체 장치 형성방법.
- 청구항 12에 있어서,상기 제 1 반도체층은 단결정질이고, 상기 에피택시얼 씨드 플러그는 상기 제 1 반도체층으로부터 선택적 에피택시얼 성장되는 것을 특징으로 하는 적층된 트랜지스터를 구비하는 반도체 장치 형성방법.
- 청구항 12에 있어서,상기 단결정질의 반도체층을 형성하는 것은,상기 제 1 층간 절연막 상에 상기 에피택시얼 씨드 플러그에 접촉하는 비정질 또는 폴리 실리콘층을 형성하고, 열처리하여 결정화하는 것을 포함하는 것을 특징으로 하는 적층된 트랜지스터를 구비하는 반도체 장치 형성방법.
- 청구항 12에 있어서,상기 단결정질의 반도체층은, 상기 에피택시얼 씨드 플러그로부터 선택적 에피택시얼 성장되는 것을 특징으로 하는 적층된 트랜지스터를 구비하는 반도체 장치 형성방법.
- 청구항 10에 있어서,상기 높여진 부분을 형성하는 것은,상기 게이트 패턴의 양측에 측벽 스페이서를 형성하여 상기 제 2 반도체층의 일부분을 노출하고; 그리고상기 측벽 스페이서에 인접한 상기 제 2 반도체층의 노출된 일부분으로부터 추가적 반도체층을 선택적 에피택시얼 성장시키는 것을 포함하는 것을 특징으로 하는 적층된 트랜지스터를 구비하는 반도체 장치 형성방법.
- 청구항 16에 있어서,상기 게이트 패턴을 형성하는 것은,상기 제 2 반도체층 상에 상기 게이트 절연막을 개재하여 폴리실리콘층 및 캐핑층을 형성하고; 그리고상기 캐핑층 및 상기 폴리실리콘층을 패터닝하여, 캐핑 패턴 및 상기 게이트 패턴을 형성하는 것을 포함하는 것을 특징으로 하는 적층된 트랜지스터를 구비하는 반도체 장치 형성방법.
- 청구항 16에 있어서,상기 측벽 스페이서의 형성 전에, 상기 게이트 패턴을 마스크로 상기 소오스 영역 및 상기 드레인 영역에 제 1 농도의 불순물 이온을 주입하는 것을 더 포함하는 것을 특징으로 하는 적층된 트랜지스터를 구비하는 반도체 장치 형성방법.
- 청구항 18에 있어서,상기 높여진 부분의 형성 후, 상기 측벽 스페이서를 마스크로 상기 높여진 부분에 상기 제 1 농도보다 높은 제 2 농도의 불순물 이온을 주입하고 열처리하여, 상기 제 2 반도체층의 하부면으로부터 이격되어 상기 높여진 영역에 인접한 상기 제 2 반도체층의 상부에 상기 제 2 농도의 불순물 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 적층된 트랜지스터를 구비하는 반도체 장치 형성방법.
- 청구항 11에 있어서,상기 제 1 전도성 기둥을 형성하는 것은,상기 제 2 반도체층을 덮는 제 2 층간 절연막을 형성하고;상기 제 2 층간 절연막, 상기 제 2 반도체층 및 상기 제 1 층간 절연막을 관통하여, 상기 제 1 반도체층을 노출하는 제 1 콘택홀을 형성하고; 그리고상기 제 1 콘택홀을 채우는 전도성 물질을 증착하는 것을 포함하되, 상기 제 1 콘택홀의 형성시 상기 높여진 부분의 측면이 노출되고 상기 에피택시얼 씨드 플러그의 일부는 제거되는 것을 특징으로 하는 적층된 트랜지스터를 구비하는 반도체 장치 형성방법.
- 청구항 20에 있어서,상기 제 2 층간 절연막을 관통하여 상기 높여진 부분을 포함하는 상기 소오스 영역 또는 상기 드레인 영역을 노출하는 제 2 콘택홀을 형성하고; 그리고상기 제 2 콘택홀을 채우는 전도성 물질을 증착하여 제 2 전도성 기둥을 형성하는 것을 더 포함하되, 상기 제 2 전도성 기둥의 하부 측면은 상기 높여진 부분에 접촉하는 것을 특징으로 하는 적층된 트랜지스터를 구비하는 반도체 장치 형성 방법.
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