従来、MOSトランジスタの短チャネル効果を抑制するために、MOSトランジスタのソース/ドレイン接合面を浅く形成することが知られている。また、PチャネルMOSトランジスタ(以下、PMOSトランジスタと称す。)の短チャネル効果を抑制するためには、PMOSトランジスタの電極材料としてP型又はN型にドープされた電極を用いることが効果的であり、NチャネルMOSトランジスタ(以下、NMOSトランジスタと称す。)の短チャネル効果を抑制するためには、NMOSトランジスタの電極材料としてN型にドープされた電極を用いることが効果的である。更に、このことを利用して、NMOSトランジスタ及びPMOSトランジスタからなるCMOS(ComplementaryMOS)トランジスタにおいて、NチャネルMOSトランジスタ(以下、NMOSトランジスタと称す。)にはN型にドープされたゲート電極を用い、PMOSトランジスタにはP型にドープされたゲート電極を用いるデュアルゲートCMOSトランジスタが提案されている。
次に、従来技術により、PMOSトランジスタのソース/ドレイン接合面を浅く形成する方法について図145〜図147を用いて説明する。図145〜図147は従来のPMOSトランジスタを示す図である。図145〜図147において、1はN型シリコン基板、2はN型シリコン基板1上に形成されたゲート酸化膜、3はゲート酸化膜2上に形成されたゲート電極、4はゲート電極3上に形成された酸化膜、5はゲート電極3の側壁に形成されたサイドウォール酸化膜、6はN型シリコン基板1上にチャネル領域10を挟んで形成されるP型のソース/ドレイン領域、7はN型シリコン基板1上に形成された素子分離酸化膜である。従来、ソース/ドレイン領域6の接合面を浅く形成するために、図145 に示すようにホウ素イオン(B+)よりも質量数の大きいフッ化ホウ素イオン(BF2+)をソース/ドレイン領域6に注入していた。あるいは、ホウ素イオンのチャネリング現象を防止するために、図146(a)に示すようにシリコンイオン(Si+)あるいはゲルマニウムイオン(Ge+)をソース/ドレイン領域6に注入し、N型シリコン基板1をアモルファス化した後、図146(b)に示すようにホウ素イオン(B+)をソース/ドレイン領域6に注入していた。
また、ソース/ドレイン接合面を浅く形成した場合には、ソース/ドレイン領域のシート抵抗が増大するという問題が発生するため、図147に示すように、ソース/ドレイン領域に導伝性の高いチタンシリサイド8を設けることが提案されている。
図148は、従来のデュアルゲートCMOSトランジスタの一例を示す図である。図148において、11はP型シリコン基板、12はP型シリコン基板11上に形成された素子分離酸化膜、13はP型シリコン基板11内に形成されたNウェル、14はP型シリコン基板11内に形成されたPウェル、15はP型シリコン基板11上に形成されたゲート酸化膜、16はゲート酸化膜15上に形成されたポリシリコン膜であり、P型にドープされている。17はゲート酸化膜15上に形成されたポリシリコン膜であり、N型にドープされている。18はポリシリコン膜16及びポリシリコン膜17上に設けられたタングステンシリサイド膜である。ポリシリコン膜16上にタングステンシリサイド膜18を設けることにより、PMOSトランジスタのポリサイドゲート構造のゲート電極が構成される。また、ポリシリコン膜17上にタングステンシリサイド膜18を設けることにより、NMOSトランジスタのポリサイドゲート構造のゲート電極が構成される。19はPMOSトランジスタ及びNMOSトランジスタのゲート電極上に設けられた酸化膜、20はPMOSトランジスタ及びNMOSトランジスタのゲート電極の側壁に設けられたサイドウォール酸化膜、21はP型にドープされたPMOSトランジスタのソース/ドレイン領域であり、Nウェル13内にゲート電極を挟んで形成されている。22はN型にドープされたNMOSトランジスタのソース/ドレイン領域であり、Pウェル14内にゲート電極を挟んで形成されている。
次に図148に示すデュアルゲートCMOSトランジスタの製造方法について説明する。始めに、P型シリコン基板11の主表面に素子分離酸化膜12を形成し、PMOSトランジスタの形成領域となるNウェル13とNMOSトランジスタの形成領域となるPウェル14を形成する(図149)。次に、酸化膜15a を形成し、ポリシリコン膜9をCVD法により堆積した後、スパッタリング法によりタングステンシリサイド膜18aを堆積する(図150)。次に、PMOSトランジスタの形成領域をレジスト25で覆い、NMOSトランジスタの形成領域のポリシリコン膜9にヒ素イオン(As+)を注入する(図151)。次に図152に示すように、レジスト25を除去した後、NMOSトランジスタの形成領域をレジスト26で覆い、PMOSトランジスタの形成領域のポリシリコン膜9にフッ化ホウ素イオンを注入する(図152)。次にレジスト26を除去した後、CVD法により酸化膜を堆積し(図示せず)、フォトリソグラフィーと異方性エッチングを用いて酸化膜、タングステンシリサイド膜18a 及びポリシリコン膜9をゲート電極の形状にパターニングし、それぞれ酸化膜19、タングステンシリサイド膜18及びポリシリコン膜16a 、17aを形成する(図153)。次にCVD法により酸化膜を堆積し(図示せず)、エッチバックすることによりゲート電極の側壁にサイドウォール酸化膜20を形成する(図154)。次に、PMOSトランジスタの形成領域をレジスト27で覆い、NMOSトランジスタの形成領域にヒ素イオンを注入する(図155 )。次に、レジスト27を除去した後、NMOSトランジスタの形成領域をレジスト28で覆い、PMOSトランジスタの形成領域にフッ化ホウ素イオンを注入する(図156)。次に、レジスト28を除去した後、熱処理を行うことにより注入されたイオンを活性化させ、N型にドープされたポリシリコン膜16、P型にドープされたポリシリコン膜17、N+ 型のソース/ドレイン領域22及びP+型のソース/ドレイン領域21を形成し、ポリサイドゲート構造のデュアルゲートCMOSトランジスタを完成させる(図157)。
図158は、従来のデュアルゲートCMOSトランジスタの他の一例を示す図である。図158において、11〜17、20〜22は図148に示す従来例と同一あるいは相当するものである。23はソース/ドレイン領域21、22及びポリシリコン膜16、17上に自己整合的に形成されたチタンシリサイド膜である。このように、ゲート電極となるポリシリコン膜及びソース/ドレイン領域の表面を自己整合的にシリサイド化して得られる構造はサリサイド(SALICIDE:Self Aligned Silicide)構造と呼ばれており、ソース/ドレイン接合面を浅く形成したときに問題となるソース/ドレイン領域のシート抵抗を抑制するのに効果的である。特に、チタンシリサイドは金属シリサイド中でも低い比抵抗を有し、密着性も良好なことから、半導体デバイスの高耐熱配線として有望な材料である。
次に、図158に示すデュアルゲートCMOSトランジスタの製造方法について説明する。始めに、P型シリコン基板11の主表面に素子分離酸化膜12を形成し、PMOSトランジスタの形成領域となるNウェル13とNMOSトランジスタの形成領域となるPウェル14を形成する(図159)。次にNウェル13及びPウェル14上に順次酸化膜15a及びポリシリコン膜を堆積させた後(図示せず)、図160に示すように、フォトリソグラフィーと異方性エッチングを用いてポリシリコン膜をゲート電極の形状にパターニングし、ポリシリコン膜8を形成する。次に図161 に示すように、ポリシリコン膜8の側壁にサイドウォール酸化膜20を形成した後、PMOSトランジスタの形成領域をレジスト25で覆い、NMOSトランジスタのソース/ドレイン領域及びポリシリコン膜8にヒ素イオンを注入する(図161)。次に図162に示すように、レジスト25を除去した後、NMOSトランジスタの形成領域をレジスト26で覆い、PMOSトランジスタのソース/ドレイン領域及びポリシリコン膜8にフッ化ホウ素イオンを注入する(図162)。次に、レジスト26を除去した後、全面にチタンをスパッタし、熱処理を加えることにより、シリコンとチタンを反応させ、ソース/ドレイン領域21、22及びポリシリコン膜16、17上にチタンシリサイド膜23を形成する(図163)。
上述のように、デュアルゲートCMOSトランジスタにおいては、材質の異なる2つのゲート電極、即ち、P型にドープされたポリシリコン膜16とN型にドープされたポリシリコン膜17とを接続するために、ゲート電極をポリシリコン膜とタングステンシリサイド膜とのポリサイドゲート構造にしたり、ゲート電極をシリサイド化したりする方法が採用されている。特に、デュアルゲートCMOSトランジスタにサリサイド構造を取り入れると、短チャネル効果を抑制するためにソース/ドレイン接合面を浅く形成したときに問題となるソース/ドレイン領域におけるシート抵抗の増大をも緩和することができる。
また、半導体装置の1つとして、ポリシリコンを用いた薄膜トランジスタ(以下、TFTと称す。)があり、これは高集積SRAMの負荷トランジスタや液晶ディスプレイ用駆動トランジスタとして重要なデバイスである。しかし、TFTの応用素子の更なる高集積化、高性能化の要求からTFT自体の微細化、電気的特性の向上、また、信頼性の向上が要求されている。
TFTの微細化にとって重要な課題は、ソース/ドレイン領域を形成する不純物イオンがチャネル領域に拡散することに起因するショートチャネル効果を抑制することと、ホットキャリア耐性の向上である。
次に、従来のTFTの構造について説明する。ここでは便宜上、PチャネルMOS−TFT(以後、PMOS−TFTと称す。)を例にとって説明する。図164は従来のPMOS−TFTを示す断面構造図である。図において、101は半導体基板、102は上記半導体基板上に形成された絶縁膜、103は上記絶縁膜上に形成され、P型にドープされたゲート電極、104は上記ゲート電極上に形成されたゲート絶縁膜、105は上記ゲート絶縁膜上に形成されたポリシリコン層、105aはポリシリコン層105中に形成されるチャネル領域、105bはポリシリコン層105中に形成されるP型のソース領域、105cはポリシリコン層中に形成されるP型のドレイン領域である。また、図165は図164に示すTFTのゲート電極103より上部を上方斜めより見た鳥瞰図である。
次に図164に示すTFTの製造方法について説明する。まず、半導体基板101上に高温酸化膜をCVD法等で堆積させ、絶縁膜102を形成する。次に、絶縁膜102上にノンドープポリシリコン層103aをCVD法等で堆積させ、例えばホウ素(B)イオン等、P型を形成するイオンを注入することによりP型にドープされたポリシリコン層103aを形成する(図166)。次に、ゲート電極の形状にレジスト107をパターニングし、ポリシリコン層103aを異方性エッチングすることによりゲート電極103bを形成する(図167)。次に、レジスト107を除去した後、ゲート酸化によりゲート絶縁膜104を形成し、ゲート絶縁膜104上にノンドープポリシリコン層をCVD法等により堆積させ、その後、閾値電圧を抑制するためのヒ素(As)をイオン注入する(図示せず)。次に、レジストを堆積させ、チャネル領域、ソース領域及びドレイン領域となる領域を残すように写真製版工程を用いてパターニングを行った後、レジストをマスクとして異方性エッチングを行い、所望の形状のポリシリコン層105 を形成する(図168)。次に、先の工程で形成したレジストを除去後、チャネル領域上に再度レジスト108を形成し、該レジスト108 をマスクとしてフッ化ホウ素(BF2)をイオン注入する(図169)。次に、注入された不純物を活性化させるための熱処理を施すことによりゲート電極103、ソース領域105b及びドレイン領域105cを形成し、図164に示すTFTが完成する。
また、半導体装置の1つとして不揮発性半導体記憶装置があり、中でもデータを自由にプログラムすることができしかも電気的にデータの書き込み及び消去が可能なEEPROM(Electrically Erasable andProgrammable Read Only Memory)が知られている。このEEPROMは、書き込み及び消去ともに電気的に行えるという利点はあるが、メモリセルに2つのトランジスタを必要とするため、高集積化が困難であるという不都合があった。そこで、従来メモリセルが1つのトランジスタで構成され、書き込まれた情報電荷を一括消去することが可能なフラッシュEEPROMが提案されている。これらは例えば、米国特許第4868619号などに開示されている。
図170は従来の積層ゲート型のフラッシュEEPROMを示した断面図である。図170を参照して従来のフラッシュEEPROMの構造について説明する。
図170を参照して、P型のシリコン基板201の主表面には、ドレイン領域208とソース領域209とが所定の間隔を隔ててチャネル領域215を挟むように形成されている。そしてチャネル領域215上には膜厚100Å程度の薄い酸化膜202を介してフローティングゲート電極203が形成されている。フローティングゲート電極203 から電気的に分離されるように、フローティングゲート電極203上に層間絶縁膜204を介してコントロールゲート電極205が形成されている。フローティングゲート電極203とコントロールゲート電極205は、ポリシリコン層によって形成され、ホウ素(B)等の注入によりP+型にドープされている。熱酸化膜216はP型シリコン基板201やポリシリコン層からなるフローティングゲート電極203及びコントロールゲート電極205を覆うように形成されている。熱酸化膜216上には酸化膜等からなるスムースコート膜212が形成されている。214はアルミニウム合金等からなる配線層である。
次に、図171を参照して、フラッシュEEPROMの動作について説明する。まず、CHE(Cannel Hot Electron)を用いたフラッシュEEPROMの書き込み動作においては、ドレイン領域208に6V〜8Vの電圧VD1、コントロールゲート電極205に10V〜15Vの電圧VG1が印加される。この電圧VD1及びVG1の印加によって、ドレイン領域208と酸化膜202の近傍で発生した高いエネルギーを有する電子の一部は、コントロールゲート電極205に印加された電圧VG1に起因する電界によって、フローティングゲート電極203に引き寄せられ注入される。このようにしてフローティングゲート電極203に電子の蓄積が行われると、コントロールゲートトランジスタの閾値電圧VTHが所定の値よりも高くなる。この閾値電圧VTHが所定の値よりも高くなった状態が書き込まれた状態であり“0”の状態と呼ばれる。
また、図172を参照して、SHE(Substrate Hot Electron)を用いたフラッシュEEPROMの書き込み動作について説明する。例えば、N型シリコン基板221中のPウェル222内に形成されたNチャネル型のフラッシュEEPROMにおいて、ドレイン領域208及びソース領域209を接地し、コントロールゲート電極205に10V〜15Vの電圧VG2を印加する。さらに基板電極223に−5V〜−10Vの電圧VB2を印加する。この電圧VG2及びVB2の印加によって、N型シリコン基板221とPウェル222で形成されたPN接合に順バイアスがかかり、オン電流が生じる。この電子の一部は、コントロールゲートゲート電極205に印加された電圧VG2による電界によって、フローティングゲート電極203に引き寄せられ注入される。
また、図173を参照して、F−N(Fowler−Nordheim)トンネル現象を用いたフラッシュEEPROMの書き込み動作について説明する。例えば、ドレイン端におけるF−N書き込みにおいては、ドレイン領域208に−10V〜−12Vの電圧VD3が印加され、コントロールゲート電極205は接地電位、ソース領域209はフローティング状態に保持される。ドレイン領域208に印加された電圧VD3に起因する電界によってフローティングゲート電極203中の電子は薄い酸化膜202をF−Nトンネル現象によって通過する。このようにしてフローティングゲート電極203中に電子が蓄積されることにより、コントロールゲートトランジスタの閾値電圧VTHが高くなる。
次に、消去動作について説明する。ソース領域209に10V〜12Vの電圧VSが印加され、コントロールゲート電極205は接地電位、ドレイン領域208はフローティング状態に保持される。ソース領域209に印加された電圧VSに起因する電界によって、フローティングゲート電極203中の電子は薄い酸化膜202をF−Nトンネル現象によって通過する。このようにしてフローティングゲート電極203中の電子が引き抜かれることにより、コントロールゲートトランジスタの閾値電圧VTHが低くなる。この閾値電圧VTHが所定の値よりも低くなった状態が消去された状態であり“1”の状態と呼ばれる。
さらに、読み出し動作においては、コントロールゲート電極205に5Vの電圧VG4、ドレイン領域208に1V〜2Vの電圧VD4が印加される。このとき、コントロールゲートトランジスタのチャネル領域に電流が流れるかどうか、すなわち、コントロールゲートトランジスタがオン状態かオフ状態かによって上述した“1”、“0”の判定が行われる。これにより情報の読み出しが行われる。
さらに、図174を参照して、フラッシュEEPROMにおけるカップリング比について説明する。フラッシュEEPROMは2層構造のゲート電極を持つため、コントロールゲート電極205に印加した電圧は、フローティングゲート電極203を介してチャネル領域にかかる。つまり、フローティングゲート電極203の蓄積電荷量が同じで各端子に同じ電位を印加しても、層間絶縁膜204や酸化膜202といった構造によりフローティングゲート電極203の電位は異なる。フローティングゲート電極203の電位VFGは、コントロールゲート電圧VCG、ソース電圧VS及びドレイン電圧VD等の各端子に印加した電位のほか、閾値電圧VTH、フローティングゲート電極203とコントロールゲート電極205の容量(CFC)、フローティングゲート電極203と基板201の容量(CFB)、フローティングゲート電極203とソース領域209間の容量(CFS)及びフローティングゲート電極203とドレイン領域208間の容量(CFD)に依存し、近似的に次式で与えられる。
VFG=CFCVCG/CTOTAL+CFDVD/CTOTAL+(CFD+CFB)VS/CTOTAL+CFBVTH/CTOTAL+QFG/CTOTAL…(1)
QFG=CFC(VFG−VCG)+CFD(VFG−VD)+CFS(VFG−VS)+CFB(VFG−VTH−VS)
但し、CTOTAL=CFC+CFD+CFS+CFB
(1)式よりコントロールゲート電極203の電位VCGは、カップリング比と呼ばれるCFC/CTOTALを乗じたかたちでフローティングゲート電極203の電位VFGに影響を与える。つまり、カップリング比を大きくすると、コントロールゲート電極205に加えた電位が同じであっても、フローティングゲート電極203の電位は大きくなる。よって、カップリング比が大きいと、コントロールゲート電極205に同じ電位を印加しても、フローティングゲート電極203の電位は高くなる。このため、カップリング比が大きいほど、コントロールゲート電極205に印加した電位によりトランジスタ動作を制御することが容易になる。
上述した半導体装置において、F−Nトンネル現象を用いてデータの書き込み及び消去を行うと、ある確率で酸化膜202が破壊を起こすため、素子の信頼性が低下してしまう。
さらに、電子が酸化膜202中をトンネルすることにより、酸化膜202中に注入された電子はある確率で酸化膜202中にトラップされ、シリコン基板201と酸化膜202 の界面に界面準位を生成する。この生成された界面準位により酸化膜202の信頼性が低下し、閾値電圧が変化したり、電流駆動能力が低下するといった問題点が発生する。また、データの書き込み時あるいは消去時に、フローティングゲート電極203、ソース領域209あるいはドレイン領域208に高い電位を印加するため、ドレイン領域208と酸化膜202あるいはソース領域209と酸化膜202との界面に高い電界が生じる。特に、隣り合うメモリセル同士は、そのドレイン領域208を共有するため、データの書き込み時に非選択セルのドレイン領域208にも電位が印加されてしまう。セル非選択状態のコントロールゲート電極205は接地電位に保持されているので、このような非選択セルにおいては、フローティングゲート電極203とドレイン領域208との間に高電界が発生し、この高電界により図175に示すようなバンド間トンネリングが起こり、電子/ホール対が発生する。発生したホールはある確率で酸化膜202中に注入され、シリコン基板201 と酸化膜202の界面に界面準位を作り、酸化膜202の信頼性を低下させる。
このような酸化膜202の信頼性の低下を防止するために、シリコン基板201と酸化膜202の界面に界面準位が発生するのを抑制する方法が提案されている。酸化膜形成後、RTN(Rapid Thermal Nitridation)処理を施し、酸化膜202中に窒素を含有させると、窒素が酸化膜202中のダングリングボンドを終端するので、酸化膜202中に電荷がトラップするのを防止できる。RTN処理とは、例えばアンモニア(NH3)などの窒素を含みかつ反応性の気体雰囲気中で、ごく短時間、アニール処理を施す処理である。これにより、窒素がシリコン基板201や酸化膜202に取り込まれる。
図176は、従来の埋め込みチャネル型のフラッシュEEPROMである。図176において、201〜205、208、209、215、216は図170と同一あるいは相当する部分を示す。217はチャネル領域215に形成されたN型不純物層、218はN型不純物層217の下部に形成されたP型不純物層である。N型不純物層217及びP型不純物層218で埋め込みチャネル層を形成している。このような埋め込みチャネル型のフラッシュEEPROMにおいては、表面チャネル型のフラッシュEEPROMと異なり、ソース領域209あるいはドレイン領域208と酸化膜202との間に高電界がかかることがないので、この領域でバンド間トンネリングが発生するのを抑制できる。よって、データ書き込み時あるいは消去時に、バンド間トンネリングによるホールが発生するのを防止できるので、酸化膜202にホールが注入されるのを防止できる。
従来のMOSトランジスタにおいては以下に示すような問題点があった。
従来、PMOSトランジスタのソース/ドレイン領域の形成方法は、ソース/ドレイン接合面を浅く形成するため、フッ化ホウ素イオンを注入することにより形成されていた。従って、フッ化ホウ素イオン中に含まれるフッ素がチタンシリサイド形成時のチタンとシリコンの反応を妨げ、良好なチタンシリサイド膜を形成できないという問題点があった。
また、従来のPMOSトランジスタのソース/ドレイン領域の形成方法は、シリコンイオン又はゲルマニウムイオンによりプリアモルファス化されるため、結晶回復のための高温熱処理が必要となる。従って、ソース/ドレイン接合面を浅く形成するための条件である熱処理の低減に伴い、結晶の回復が不十分になり接合リーク電流の増大をもたらすという問題点があった。
また、NMOSトランジスタのソース/ドレイン接合面を浅く形成するためにも熱処理の低減が必要となり、それに伴って結晶の回復が不十分になり接合リーク電流の増大をもたらすという問題点があった。
さらに、従来のソース/ドレイン領域の形成方法ではPMOSトランジスタ及びNMOSトランジスタの両者とも、活性化のための熱処理によって注入された不純物が拡散し、浅い接合の形成が困難であるという問題点があった。
また、デュアルゲートCMOSトランジスタにおいては、熱処理工程時に、PMOSトランジスタのP型にドープされたゲート電極からホウ素イオンがゲート酸化膜を突き抜けてチャネル領域に侵入し、トランジスタの閾値電圧を変動させるという問題点があった。
特に、ポリサイドゲート構造のデュアルゲートCMOSトランジスタにおいては、熱処理工程時に、N型にドープされたゲート電極からはヒ素イオンが、P型にドープされたゲート電極からはホウ素イオンがシリサイド中を相互拡散することにより、ゲート電極の仕事関数を変化させ、トランジスタの閾値電圧を変動させるという問題点があった。
さらに、従来のNMOSトランジスタ及びPMOSトランジスタにおいては、そのゲート電極に不純物がドープされているため、熱処理工程時の不純物の拡散作用によりゲート酸化膜が劣化し、素子の微細化に伴い、ホットキャリア耐性が十分に得られないという問題点があった。
また従来のTFTは、近年その微細化に伴い、以下に示すような問題点があった。
ソース/ドレイン注入後の熱処理により、ソース領域及びドレイン領域の不純物が熱拡散して、チャネル領域にまで拡散してくるために、パンチスルーが発生し、本来のトランジスタ動作をしなくなってしまう。
オフ状態時に、ドレイン端に加わる電界が高くなると、ホットキャリアが発生し、素子の信頼性が劣化する。
従来のフラッシュEEPROMにおいては以下に示すような問題点があった。
従来、酸化膜202に窒素を導入する方法としてRTN処理を用いていた。RTN処理は
、多くの場合アンモニア雰囲気中でアニールを行うため、図177に示すように、酸化膜202中に窒素のみならず水素までもが含有される。この水素のドーピングにより酸化膜202の信頼性が低下するという問題点があった。さらに、製法上、シリコン基板201にも水素及び窒素が注入されるという問題点があった。
さらに、RTN処理では、1100℃程度の高温にシリコン基板201をさらすことになり、また、短時間で処理を行うため、シリコン基板201がさらされる周辺の温度は急激に変化する。このため、シリコン基板201面内に温度分布が生じ、膨張率の違いからスリット状の欠陥が発生するという問題点があった。
また、従来のフラッシュEEPROMにおいては、そのコントロールゲート電極あるいはフローティングゲート電極にホウ素等の不純物を注入するため、注入された不純物が熱処理工程時に層間絶縁膜204あるいは酸化膜202中に浸入し、層間絶縁膜204あるいは酸化膜202の膜質が劣化するという問題点があった。
特に、酸化膜202をホウ素が突き抜け、チャネル領域215に浸入すると、フラッシュEEPROMの閾値電圧を変動させるという問題点があった。
また、コントロールゲート電極205に印加された電位は、カップリング比を乗じた形でフローティングゲート電極203に印加される。このため、コントロールゲート電極205には、カップリング比による電位の減少をみこして電位を印加する必要があり、例えば、カップリング比が0.5のデバイスにおいて書き込みを行う場合、フローティングゲート電極203に5Vを印加するならば、コントロールゲート電極205には約10Vの電圧を印加しなければならない。つまり、同じ動作を保証するためには、カップリング比が小さいほどコントロールゲート電極205に高い電圧を印加しなければならず、フラッシュEEPROMの低電源電圧化が困難であるという問題点があった。
また、従来カップリング比を向上させるため、層間絶縁膜204として酸化膜よりも比誘電率の高い窒化膜を使う方法が提案されているが、窒化膜のみで層間絶縁膜204を形成するとリーク電流が大きくなるという問題がある。このリーク電流の問題を防止するためには、窒化膜と酸化膜の複合膜を層間絶縁膜204 として用いればよいが、結局、層間絶縁膜204が厚くなり、カップリング比を大きくできないという問題点があった。
また、素子の微細化を考えるとき、ソース/ドレイン注入で注入される不純物の拡散によりソース/ドレイン接合深さを浅く形成することが困難であるため、パンチスルーなどの短チャネル効果の問題点があった。
また、従来の埋め込みチャネル型のフラッシュEEPROMにおいては、埋め込みチャネル領域に注入される不純物の拡散により埋め込みチャネル層を浅く形成することが困難であるため、コントロールゲート電極205 に印加される電位でソース/ドレイン間電流を制御することが不可能になりパンチスルーなどソース/ドレイン間耐圧特性が劣化するという問題点があった。
この発明は、上記のような問題点を解決するためになされたもので、浅いソース/ドレイン接合面の形成、ソース/ドレイン領域に注入された不純物の横方向拡散の防止、ゲート電極にドープされたホウ素イオンの突き抜け抑制、ゲート電極にドープされた不純物の拡散の抑制、ホットキャリア耐性の向上、酸化膜及び層間絶縁膜の信頼性の向上及び低電源電圧化を可能とする半導体装置及びその製造方法を提供することを目的とする。
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に設けられた第1導電型の第1の電極と、前記第1の電極を挟んで前記半導体基板に設けられたソース/ドレイン領域とを備え、前記第1の絶縁膜及び前記第1の電極には、窒素がドープされていることを特徴とする。
さらに、前記第1の電極から前記半導体基板に向かう深さ方向における前記窒素の濃度ピークは、前記半導体基板と前記第1の絶縁膜との界面よりも浅い位置に存在することを特徴とする。
さらに他には、前記窒素の濃度ピークは、前記第1の絶縁膜中に存在することを特徴とする。
さらに他には、前記第1導電型は、P型あるいはN型であることを特徴とする。
さらに他には、前記ソース/ドレイン領域内部には、窒素がドープされていることを特徴とする。
さらに他には、前記第1の電極上に第2の絶縁膜と、前記第2の絶縁膜上に第2の電極とをさらに備え、前記第2の絶縁膜には、窒素がドープされていることを特徴とする。
さらに他には、前記第2の電極には、窒素がドープされていることを特徴とする。
また、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された第1の電極と、前記第1の電極を挟んで前記半導体基板に設けられたソース/ドレイン領域と、前記ソース/ドレイン領域内部に窒素がドープされている領域とを備えたことを特徴とする。
さらに、前記第1の電極上に第2の絶縁膜と、前記第2の絶縁膜上に第2の電極とをさらに備えたことを特徴とする。
さらに他には、前記ソース/ドレイン領域は、前記半導体基板の主表面から該半導体基板の内部に設けられ、前記窒素がドープされている領域は、該主面から前記ソース/ドレイン領域の内部に設けられていることを特徴とする。
また、本発明に係る半導体装置は、第1導電型の半導体基板と、前記半導体基板上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された第1の電極と、前記第1の電極を挟んで前記半導体基板に設けられた第2導電型のソース/ドレイン領域と、前記ソース/ドレイン領域の間に前記半導体基板に設けられた第2導電型の第1の不純物領域と、前記第1の不純物領域の内部に窒素を含む領域とを備えたことを特徴とする。
さらに、前記第1の電極上に第2の絶縁膜と、前記第2の絶縁膜上に第2の電極とをさらに備えたことを特徴とする。
さらに他には、前記第1の不純物領域下に第1導電型の不純物領域を備えたことを特徴とする。
また、本発明に係る半導体装置は、第1導電型の領域と第2導電型の領域を有する半導体基板と、前記第1導電型の領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成され、第2導電型にドープされた第1のゲート電極と、前記第1のゲート電極を挟んで前記第1導電型の領域に形成された第2導電型のソース/ドレイン領域と、前記第2導電型の領域上に形成され、第1導電型にドープされた第2のゲート電極と、前記第2のゲート電極を挟んで前記第1導電型の領域に形成された第1導電型のソース/ドレイン領域とを備え、前記第1のゲート電極、第2のゲート電極、第1のゲート絶縁膜及び第2のゲート電極には窒素がドープされていることを特徴とする。
さらに、前記第1導電型はP型で、前記第2導電型はN型であることを特徴とする。
また、本発明に係る半導体装置は、第1導電型の領域と第2導電型の領域を有する半導体基板と、前記第1導電型の領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成され、第2導電型にドープされたポリシリコン膜と金属シリサイド膜との積層構造からなる第1のゲート電極と、前記第1のゲート電極を挟んで前記第1導電型の領域に形成された第2導電型のソース/ドレイン領域と、前記第2導電型の領域上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成され、第1導電型にドープされたポリシリコン膜と金属シリサイド膜との積層構造からなる第2のゲート電極と、前記第2のゲート電極を挟んで前記第1導電型の領域に形成された第1導電型のソース/ドレイン領域とを備え、前記第1のゲート電極及び第2のゲート電極には窒素がドープされ、前記第1のゲート電極及び第2のゲート電極中の窒素の濃度ピークは、前記ポリシリコン膜と金属シリサイド膜との界面に存在することを特徴とする。
さらに、前記第1のゲート絶縁膜及び第2のゲート絶縁膜には窒素がドープされていることを特徴とする。
また、本発明に係る半導体装置は、チャネル領域を挟んでソース/ドレイン領域が形成され、該チャネル領域とソース/ドレイン領域との接合面を含んで窒素がドープされた領域の形成された活性層と、前記活性層の第1の面上に形成された絶縁膜と、前記絶縁膜を介して前記チャネル領域と対向する位置に形成されたゲート電極とを備えたことを特徴とする。
また、本発明に係る半導体装置は、チャネル領域を挟んでソース/ドレイン領域が形成された活性層と、前記活性層の第1の面上に形成された絶縁膜と、前記絶縁膜を介して前記チャネル領域と対向する位置に形成されたゲート電極とを備え、前記活性層及び前記絶縁膜には窒素がドープされていることを特徴とする。
また、本発明に係る半導体装置は、チャネル領域を挟んでソース/ドレイン領域が形成された活性層と、前記活性層の第1の面上に形成された絶縁膜と、前記絶縁膜を介して前記チャネル領域と対向する位置に形成されたゲート電極とを備え、前記ゲート電極及び前記絶縁膜には窒素がドープされていることを特徴とする。
また、本発明に係る半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に電極層を形成する工程と、前記電極に窒素をイオン注入する工程と、前記電極層に不純物を注入する工程と、前記電極層に窒素を注入する工程及び不純物を注入する工程の後に熱処理を行い、前記絶縁膜中に窒素を析出させる工程とを備えたことを特徴とする。
さらに、前記窒素のイオン注入において、該窒素の投影飛程RPは、その標準偏差を△RPとすると、前記絶縁膜と前記電極層との界面からの距離が5×△RP以上となる位置に設定されることを特徴とする。
また、本発明に係る半導体装置の製造方法は、半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に電極層を形成する工程と、前記電極層に窒素をイオン注入する工程と、前記電極層に不純物を注入する工程と、前記窒素及び前記不純物を注入する工程の後に前記電極層上に第2の絶縁層を形成する工程と、前記第2の絶縁層を形成する工程の後に熱処理を行い、前記第1の絶縁層及び第2の絶縁層中に窒素を析出させる工程とを備えたことを特徴とする。
また、本発明に係る半導体装置の製造方法は、半導体基板上にゲート電極を形成する工程と、前記半導体基板に窒素イオンを注入し、前記ゲート電極を挟んで前記半導体基板に窒素ドーピング領域を形成する工程と、前記窒素イオンの飛程よりも大きい飛程を持つ不純物イオンを前記半導体基板に注入し、前記窒素ドーピング領域を含むソース/ドレイン領域を形成する工程とを備えたことを特徴とする。
さらに、前記窒素イオンを前記半導体基板の主表面に対し、90度よりも小さい角度から前記半導体基板に注入することを特徴とする。
また、本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極及び前記ゲート電極を挟んで前記半導体基板に窒素イオンを注入し、前記ゲート電極に窒素をドープするとともに、前記半導体基板内に窒素ドーピング領域を形成する工程と、前記窒素イオンの飛程よりも大きい飛程をもつ不純物イオンを前記ゲート電極及び前記ゲート電極を挟んで前記半導体基板に注入し、前記ゲート電極に不純物をドープするとともに、前記窒素ドーピング領域を含むソース/ドレイン領域を形成する工程と、前記ゲート電極及び前記半導体基板に不純物を注入する工程の後に熱処理を行い、前記ゲート絶縁膜中に窒素を析出させる工程とを備えたことを特徴とする。
また、本発明に係る半導体装置の製造方法は、第1導電型の領域と第2導電型の領域を有する半導体基板上にゲート絶縁膜が形成され、前記ゲート絶縁膜上にゲート電極層が形成された半導体装置の製造方法において、前記ゲート電極層の全面に窒素をイオン注入する工程と、前記第1導電型の領域上に形成されたゲート電極層に第2導電型の不純物を導入する工程と、前記第2導電型の領域上に形成された前記ゲート電極層に第1導電型の不純物を導入する工程と、前記ゲート電極層に窒素及び不純物を導入後、熱処理を行い、前記ゲート絶縁膜中に窒素を析出させる工程とを備えたことを特徴とする。
また、本発明に係る半導体装置の製造方法は、第1導電型の領域と第2導電型の領域を有する半導体基板上にゲート絶縁膜が形成され、前記ゲート絶縁膜上にポリシリコン膜が形成され、前記ポリシリコン膜上に金属シリサイド膜が形成された半導体装置の製造方法において、前記ポリシリコン膜と金属シリサイド膜との界面に窒素をイオン注入する工程と、前記第1導電型の領域上に形成された前記ポリシリコン膜に第2導電型の不純物を導入する工程と、前記第2導電型の領域上に形成された前記ポリシリコン膜に第1導電型の不純物を導入する工程と、前記ポリシリコン膜に窒素及び不純物を導入する工程の後に、熱処理を行い、前記ゲート絶縁膜中に窒素を析出させる工程とを備えたことを特徴とする。
また、本発明に係る半導体装置の製造方法は、活性層となるポリシリコン膜と、前記活性層の第1の面上に形成された第1の絶縁膜と、前記第1の絶縁膜を介して形成されたゲート電極とを有する半導体装置の製造方法において、前記ポリシリコン膜に窒素イオンを斜め回転注入法で注入する工程と、前記窒素イオンを注入する工程の後に、前記ポリシリコン膜のソース/ドレイン領域に不純物を注入する工程とを備えたことを特徴とする。
また、本発明に係る半導体装置の製造方法は、ゲート電極に窒素をイオン注入する工程と、前記窒素イオンを注入する工程の後に、前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に活性層となるポリシリコン膜を形成する工程と、前記ポリシリコン膜を形成する工程の後に、熱処理を行い、前記ゲート絶縁膜中に窒素を析出させる工程とを備えたことを特徴とする。
この発明に係る半導体装置は、ゲート電極に窒素がドープされているので、該ゲート電極に不純物を導入する際に、窒素が不純物の拡散経路である空孔を先に占有する結果、前記不純物の拡散は抑制される。よって、前記不純物がゲート絶縁膜に混入したり、ゲート絶縁膜を突き抜けたりするのが抑制される。
さらに、ゲート絶縁膜中に窒素が析出しているため、ゲート絶縁膜/半導体基板の界面準位が減少し、半導体装置のゲート絶縁膜の信頼性及びホットキャリア耐性が向上する。また、該半導体装置が電気的に書き込み及び消去可能な半導体記憶装置である場合、データ書き込み時あるいは消去時に、バンド間トンネリングにより発生したホールがゲート絶縁膜に注入されることにより、あるいは、電子が絶縁膜をトンネルすることにより、ゲート絶縁膜/半導体基板の界面で界面準位が発生するのを防止できる。
また、ゲート電極に窒素を注入し、ゲート電極上に層間絶縁膜を形成した後に熱処理を行うと、層間絶縁膜中にも窒素が析出する。この窒素は、素子の動作時に層間絶縁膜中に準位が形成されるのを防止するため、層間絶縁膜の信頼性を向上させることができる。層間絶縁膜の膜質向上により、その膜厚を薄くすることが可能になるため、カップリング比を向上させることができ、コントロールゲート電極に印加する電位を低減させることができる。
また、この発明に係る半導体装置は、ソース/ドレイン領域内部に窒素がドープされているため、窒素の不純物拡散防止効果により、ソース/ドレイン領域の接合面は浅く形成される。よって、パンチスルーなどの短チャネル効果を抑制することができ、素子の微細化が可能となる。また、チャネル領域とソース/ドレイン領域との接合面を含むように窒素ドーピング領域を設けることにより、不純物の横方向拡散をさらに抑制することができる。また、該半導体装置が電気的に書き込み及び消去可能な半導体記憶装置である場合、ソース/ドレイン領域を形成するための不純物の拡散を抑制させることにより、ソース/ドレイン領域とゲート電極とがオーバーラップするのを防止できるので、コントロールゲート電極とソース/ドレイン領域との間の容量を小さくすることが可能となる。よって、カップリング比を大きくすることが可能となるため、コントロールゲート電極に印加する電位を低減することが可能となる。
また、この発明に係る半導体装置は、金属シリサイド膜とポリシリコン膜との2層構造からなるゲート電極に窒素がドープされ、窒素の濃度ピークはポリシリコン膜と金属シリサイド膜との界面に存在するので、ポリシリコン膜にドープされた不純物が金属シリサイド膜に拡散されるのが抑制される。よって、ゲート電極の仕事関数が正方向あるいは負方向に変化するのが抑制され、仕事関数の変化による閾値電圧の変動が抑制される。
また、半導体基板のチャネル領域に窒素をドープすると、埋め込みチャネルを形成するための不純物の拡散が抑制される。よって、埋め込みチャネル層を薄く形成できるので、厚い膜厚の埋め込みチャネル層に起因するパンチスルーは抑制される。また、窒素がドープされる領域を埋め込みチャネル層の内部に形成することにより、窒素注入に伴って発生する欠陥は埋め込みチャネル層と半導体基板との接合面にできないため、接合面において接合リーク電流が発生することもない。
また、この発明に係る半導体装置の製造方法は、ゲート電極に窒素をイオン注入し、その後熱処理を加えることにより、ゲート絶縁膜中に窒素を析出させる。つまり、ゲート絶縁膜ダメージを与えることなく窒素をゲート絶縁膜に注入でき、ゲート絶縁膜中に水素が含まれることもない。よって、水素の悪影響を受けることなく、窒素効果をもたらすことができる。
本発明は以上説明したように構成されているため、以下に記載するような効果を奏する。
本発明による半導体装置は、ゲート電極に窒素がドープされているので、ゲート電極に導入される不純物の拡散を抑制でき、不純物のゲート絶縁膜への混入及び不純物のゲート絶縁膜からの突き抜けを抑制できる。さらに、ゲート絶縁膜には窒素がドープされているので、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上せしめる。
本発明による半導体装置は、ソース/ドレイン領域内部に窒素ドーピング領域を備えているので、ソース/ドレイン領域に導入されている不純物が拡散するのを抑制でき、ソース/ドレイン領域の接合面を浅く形成することが可能となる。
また、ソース/ドレイン領域の窒素ドーピング領域により、横方向に不純物が拡散するのも防止できるので、第1の絶縁膜とソース/ドレイン領域とがオーバーラップする面積を小さくできるため、第2のゲート電極とソース/ドレイン領域との間の容量を小さくすることができる。よって、カップリング比を大きくすることができ、第2のゲート電極に印加する電圧を低減することが可能になる。
また、本発明による半導体装置は、金属シリサイド膜とポリシリコン膜との積層構造からなるゲート電極に窒素がドープされ、窒素の濃度ピークはポリシリコン膜と金属シリサイド膜との界面に存在するので、ポリシリコン膜にドープされた不純物が金属シリサイド膜に拡散するのを抑制できる。よって、ゲート電極の仕事関数が正方向あるいは負方向に変化するのを抑制でき、仕事関数の変化による閾値電圧の変動が抑制できる。
さらに、窒素を半導体基板主表面に対し、90°よりも小さい角度からイオン注入することにより、不純物のチャネル方向への拡散をさらに制御することができる。
また、本発明による半導体装置の製造方法は、窒素イオンを注入し、窒素イオンの飛程よりも大きい飛程の不純物イオンを注入してソース/ドレイン領域を形成するので、ソース/ドレイン領域内部に窒素ドーピング領域を形成することができる。
さらに、本発明による半導体装置の製造方法は、ゲート絶縁膜に窒素をイオン注入した後に、熱処理を行い、ゲート絶縁膜中に窒素を析出させるので、ゲート絶縁膜にダメージを与えることなく、しかも、水素がドープされていないゲート絶縁膜を形成することができる。
(実施の形態1)
次に本発明の一実施の形態について説明する。図1は本発明の第1実施の形態によるPMOSトランジスタを示した断面構造図である。図1において、1、4〜7、10は従来図145と同一あるいは相当するものである。斜線部30は窒素ドーピング領域を示し、P+型ゲート電極35及びゲート酸化膜36中に存在する。図2は図1に示すPMOSトランジスタのP+型ゲート電極35及びゲート酸化膜36の深さ方向のプロファイルを示した図である。図2により、ゲート酸化膜36中に窒素が析出していることが解る。ここで、窒素の析出とは、ある一定の位置に窒素がトラップされて濃度が高くなる状態を示す。
次に図1に示すPMOSトランジスタの製造工程について説明する。まず始めに、通常の素子分離工程によりN型シリコン基板1上に素子分離酸化膜7を形成後、熱酸化により100Å程度の酸化膜36aを形成し、CVD法により2000Å程度ポリシリコン膜35a を形成する(図3)。次にポリシリコン膜35aの上部に飛程中心がくるように窒素イオンを20keV、4×1015/cm2の条件で注入する(図4)。次に、ポリシリコン膜35aにホウ素イオンを20keV、4×1015/cm2の条件で注入する(図5)。次に、CVD法により2000Å程度の酸化膜を堆積し(図示せず)、フォトリソグラフィーと異方性エッチングを用いて、酸化膜及びポリシリコン膜35a をゲート電極の形状にパターニングし、それぞれ酸化膜4及びゲート電極35bを形成する(図6)。次に、CVD法により800Å程度の酸化膜を堆積し(図示せず)、エッチバックすることによりサイドウォール酸化膜5及びゲート酸化膜36bを形成後、ソース/ドレイン領域にフッ化ホウ素イオンを20keV、4×1015/cm2の条件で注入する(図7)。次に、850℃、20分程度の熱処理を加えて注入された不純物を活性化させることにより、図1に示すソース/ドレイン領域6及びゲート電極35を形成する。また、この熱処理時に、ゲート電極35bの上部にドープされた窒素は熱拡散されるが、ゲート酸化膜36b中においては窒素は偏析し、図2に示すように、窒素濃度ピークの存在するゲート酸化膜36が形成される。
ここで、上記製造工程中での窒素の注入条件についてさらに詳しく説明する。窒素の投影飛程RPは、その標準偏差を△RPとすると、P+型ゲート電極35とゲート酸化膜36の界面から5×△RPとなる位置より上の位置のゲート電極35中にくるように設定する(図8)。この条件よりも下の位置に設定すると、窒素注入によりゲート酸化膜36にダメージが及ぶ可能性がある。
以上の説明では、ゲート電極35へのドーピングとソース/ドレイン領域6へのドーピングとを別々の工程で行ったが、ゲート電極35へのドーピングをソース/ドレイン領域6へのドーピングと兼ねて行っても問題はない。また、ゲート電極へのドーピングは、フッ化ホウ素をイオン注入してもよい。さらに、上記実施の形態では、PMOSトランジスタのみの場合について示したが、上記PMOSトランジスタをCMOSトランジスタの一部に、あるいは、上記PMOSトランジスタの製造工程をCMOSトランジスタの製造工程の一部に加えてもよい。
次に本実施の形態における発明の効果について説明する。ゲート電極35中には窒素がドープされているためにホウ素の拡散が抑制される。つまり、窒素は拡散メカニズムがホウ素と同じ空孔拡散であり、かつ、ホウ素に比べて拡散係数が大きいので、窒素をホウ素と相互拡散させることにより窒素は拡散経路である空孔を先に占有する結果、ホウ素の拡散が抑制でき、その結果、ホウ素のチャネル領域10への突き抜けが抑制でき、閾値電圧の変動を効果的に抑制できる。また、イオン注入法を用いて窒素をドープすることにより、窒素の深さ及び濃度分布は制御し易くなる。
また、ゲート電極35上部に窒素をドープし、熱処理を行うことにより、窒素がゲート酸化膜36に析出する。その結果、シリコン酸化膜/シリコンの界面準位が減少し、ゲート酸化膜2の信頼性を向上せしめ、かつ、ホットキャリア耐性を効果的に向上せしめる。ここで、従来のMOSトランジスタとゲート電極に窒素注入を行ったMOSトランジスタのゲート酸化膜の信頼性を定電流ストレス法によって評価した結果を図9に示す。図9は窒素注入による酸化膜の信頼性の向上を示す図である。図9により、ゲート電極35に窒素注入を行い、ゲート酸化膜36に窒素を析出させた場合、絶縁破壊耐性が向上し、ゲート酸化膜の信頼性が向上することが解る。また、PMOSトランジスタのホットキャリア注入による閾値電圧の変化量の窒素注入量依存性を図10に示す。図10は、一定のストレス電圧を1000秒印加後、閾値電圧の変化を測定したもので、ゲート電極35に対する窒素注入量を増加させると閾値電圧の変化が減少することから、ゲート電極に窒素をドープし、ゲート酸化膜36に窒素を析出させると、PMOSトランジスタのホットキャリア耐性が向上することが解る。
また、ゲート電極35及びゲート酸化膜36内部の窒素ドーピング領域30における窒素濃度ピークは、〜1019/cm3から〜1021/cm3の範囲で設定するのが望ましい。よって、製造工程時の窒素イオンの注入量としては、〜1014/cm2から〜1016/cm2の範囲で設定してやればよい。窒素濃度ピークが〜1019/cm3よりも低くなると上述の効果は得られず、ゲート酸化膜36中の窒素濃度ピークが〜1021/cm3よりも高くなると、チャネル電子の移動度が劣化し、MOSトランジスタ特性が劣化する。
(実施の形態2)
次に、本発明の他の実施の形態を図面について説明する。図11は本発明の第2実施の形態によるPMOSトランジスタを示した断面構造図である。図11において、1〜7、10は従来図145と同一あるいは相当するものである。30はソース/ドレイン領域6の内部に形成された窒素ドーピング領域である。図12は図11に示すPMOSトランジスタのソース/ドレイン領域6の深さ方向のプロファイルを示した図である。図12により、ソース/ドレイン領域6の接合面には窒素はドープされず、ホウ素がドープされて形成されるソース/ドレイン領域6の内部に窒素ドーピング領域30が存在することがわかる。
次に図11に示すPMOSトランジスタの製造工程について説明する。まず始めに、通常の素子分離工程により素子分離酸化膜7を形成した後、N型シリコン基板1上に熱酸化により100Å酸化膜2aを形成し、続いてCVD法によりリンが5×20個/cm3程度ドープされたポリシリコン膜3aを2000Å程度堆積させ、続いてCVD法により2000Å程度の酸化膜4aを堆積させる(図13)。次に、フォトリソグラフィーと異方性エッチングにより、酸化膜4a及びポリシリコン膜3aをゲート電極の形状にパターニングし、それぞれ酸化膜4及びゲート電極3を形成する(図14)。次に、CVD法により800Å程度の酸化膜を堆積し(図示せず)、エッチバックすることによりサイドウォール酸化膜5を形成する(図15)。次に、窒素イオンを10keV、2×1015/cm2の条件で注入する(図16)。次に、ホウ素イオンを10keV、4×1015/cm2の条件で注入し(図17)、850℃、20分程度の熱処理を加えて注入された不純物を活性化させることにより、図11に示すP+型のソース/ドレイン領域6を形成するのと同時に、窒素ドーピング領域30を形成する。
次に図11に示すPMOSトランジスタの他の製造工程について説明する。図13から図15までは上述の製造工程と同一であるので説明を省略する。次に、窒素イオンを30°の入射角でN型シリコン基板1を回転させながら12keV、2.5×1015/cm2の条件で注入する(図18)。次に、ホウ素イオンを10keV、4×1015/cm2の条件で注入し(図19)、850℃、20分程度の熱処理を加えて注入された不純物を活性化させることにより、図11に示すP+型のソース/ドレイン領域6を形成するのと同時に、窒素ドーピング領域30を形成する。
ここで、上記製造工程中での窒素の注入条件について説明する。窒素の注入条件は窒素の投影飛程がホウ素の投影飛程よりも小さくなるようなエネルギーで注入することである。これは、窒素注入時に発生する欠陥がソース/ドレイン領域6とN型シリコン基板1との接合面に発生し、素子動作時に接合リーク電流が発生するのを防止するためである。
以上の説明では、ゲート電極はN型のゲート電極を用いたが、P型のゲート電極あるいはゲート電極のシート抵抗を下げるために金属シリサイドとポリシリコンの積層構造のゲート電極を用いてもよい。また図20に示すように、ソース/ドレイン領域6を低抵抗化するために、図19に示す工程後にチタンサリサイド工程を用いてソース/ドレイン領域6上にチタンシリサイド膜8を形成してもよい。さらに、上記実施の形態ではソース/ドレイン領域6の形成時にホウ素をイオン注入したが、図20に示すようなチタンシリサイド膜8をソース/ドレイン領域6に形成しない場合は、ソース/ドレイン領域6にフッ化ホウ素をイオン注入してもよい。また、上記実施の形態では、PMOSトランジスタのみの場合について示したが、上記PMOSトランジスタをCMOSトランジスタの一部に、あるいは、上記PMOSトランジスタの製造工程をCMOSトランジスタの製造工程の一部に加えてもよい。
次に本実施の形態における発明の効果について説明する。P+型のソース/ドレイン領域6には、窒素がドープされているためにホウ素の拡散が抑制される。つまり、窒素は拡散メカニズムがホウ素と同じ空孔拡散であり、かつ、ホウ素に比べて拡散係数が大きいので、窒素をホウ素と相互拡散させることにより窒素は拡散経路である空孔を先に占有する結果、ホウ素の拡散が抑制でき、ソース/ドレイン領域6の接合面を浅く形成することが可能となる。また、本実施の形態では、窒素注入による弊害を防止するために、窒素の投影飛程がホウ素の投影飛程よりも小さくなるようなエネルギーで窒素を注入したが、ホウ素の拡散は、図21に示すように、窒素注入時の窒素分布の末尾がホウ素注入時のホウ素分布の末尾より深くなくても十分に抑えられる。
さらに、イオン注入法により窒素をドープした場合、N型シリコン基板1がアモルファス化され、その後に行われるホウ素イオン注入時のチャネリング現象が抑制できるので、ソース/ドレイン領域6の接合面を浅く形成することが可能となる。また、窒素によるアモルファス化はゲルマニウム及びシリコンのイオン注入による程アモルファス化されないため、結晶を回復させるための高温熱処理を必要とせず、浅い接合面の形成により有効である。さらに、ソース/ドレイン領域6にフッ化ホウ素を注入しないでソース/ドレイン領域6を形成できるので、サリサイド工程を用いてソース/ドレイン領域の低抵抗化を図った場合に、フッ化ホウ素中のフッ素によるシリサイド反応の妨げを無くすことができ、良好な金属シリサイド膜を形成できる。また、窒素を斜め回転イオン注入法でドーピングすることによりホウ素の横方向の拡散がさらに抑制でき、その結果、トランジスタの実効的なゲート長を長くすることが可能となる。
また、ソース/ドレイン領域6内部の窒素ドーピング領域30における窒素濃度ピークは、〜1019/cm3から〜1021/cm3の範囲で設定するのが望ましい。よって、製造工程時の窒素イオンの注入量としては、〜1014/cm2から〜1016/cm2の範囲で設定してやればよい。窒素濃度ピークが〜1019/cm3よりも低くなると上述の効果は得られず、窒素濃度ピークが〜1021/cm3よりも高くなるとホウ素の活性化率が低下し、ソース/ドレイン領域6の抵抗が上昇する。
(実施の形態3)
次に本発明の他の実施の形態について説明する。図22は本発明の第3実施の形態によるPMOSトランジスタを示した断面構造図である。図22において、1、2、5〜7、10、30、35、36は図1あるいは図12に示すものと同一あるいは相当するものである。本実施の形態は実施の形態1と実施の形態2とを組み合わせた発明である。
次に図22に示すPMOSトランジスタの製造工程について説明する。まず始めに、通常の素子分離工程によりN型シリコン基板1上に素子分離酸化膜7を形成後、熱酸化により100Å程度の酸化膜36a を形成し、CVD法により2000Å程度のポリシリコン膜35aを形成する(図23)。次に、フォトリソグラフィーと異方性エッチングによりポリシリコン膜35aと酸化膜36aをゲート電極の形状にパターニングし、それぞれポリシリコン膜35bとゲート酸化膜2を形成する(図示せず)。次に、CVD法により800Å程度の酸化膜を堆積し(図示せず)、エッチバックすることによりサイドウォール酸化膜5及びゲート酸化膜36bを形成する(図24)。次に、ポリシリコン膜35b及びソース/ドレイン領域に窒素イオンをポリシリコン膜35bの上部に飛程中心がくるように10keV、2×1015/cm2の条件で注入する(図25)。次に、ポリシリコン膜35b及びソース/ドレイン領域にホウ素イオンを10keV、4×1015/cm2の条件で注入する(図26)。次に、850℃、20分程度の熱処理を加えて注入された不純物を活性化させることにより、図22に示すソース/ドレイン領域6、ゲート電極35及び窒素ドーピング領域30を形成する。また、この熱処理時に、ゲート電極35bの上部にドープされた窒素は熱拡散されるが、ゲート酸化膜36b中においては窒素は偏析し、図2に示すように、窒素濃度ピークの存在するゲート酸化膜36が形成される。またソース/ドレイン領域6及びゲート電極35への窒素注入条件は、それぞれ実施の形態1及び実施の形態2で説明したとおりである。
次に図22に示すPMOSトランジスタの他の製造工程について説明する。まず始めに、通常の素子分離工程によりN型シリコン基板1上に素子分離酸化膜7を形成後、熱酸化により100Å程度の酸化膜36aを形成し、CVD法により2000Å程度のポリシリコン膜35aを形成する(図27)。次に、ポリシリコン膜35aの上部に飛程中心がくるように窒素イオンを20keV、4×1015/cm2の条件で注入する(図28)。次に、ポリシリコン膜35aにホウ素イオンを20keV、4×1015/cm2の条件で注入する(図29)。次に、フォトリソグラフィーと異方性エッチングによりポリシリコン膜35aをゲート電極の形状にパターニングし、ゲート電極35bを形成する(図示せず)。次に、CVD法により800Å程度の酸化膜を堆積し(図示せず)、エッチバックすることによりサイドウォール酸化膜5及びゲート酸化膜36bを形成する(図30)。次に、ソース/ドレイン領域に窒素を10keV、2×1015/cm2の条件でイオン注入する(図31)。次に、ソース/ドレイン領域にホウ素イオンを10keV、4×1015/cm2の条件で注入する(図32)。最後に、850℃、20分程度の熱処理を加える。この熱処理における作用は、上記第1の製造工程中で詳述しているのでここではその記載を省略する。
この第2の製造工程においては、ゲート電極35には窒素とホウ素が2度注入されることになるが、ゲート電極35のパターニング前にCVD法により2000Å程度の酸化膜を堆積し、その後パターニングすることにより、ゲート電極35に対する不純物導入のストッパー膜となる酸化膜をゲート電極上に形成し、その後の窒素とホウ素のイオン注入においてはソース/ドレイン領域6にのみ注入してもよい。またこの製造工程では、ゲート電極35のパターニング前にホウ素イオン注入を行ったが、該工程を省略してソース/ドレイン領域6へのホウ素イオン注入でゲート電極35へのドーピングを行ってもよい。
上記実施の形態では、PMOSトランジスタのみの場合について示したが、上記PMOSトランジスタをCMOSトランジスタの一部に、あるいは、上記PMOSトランジスタの製造工程をCMOSトランジスタの製造工程の一部に加えてもよい。また図33に示すように、ゲート電極35及びソース/ドレイン領域6を低抵抗化するために、図26又は図32に示す工程後にチタンサリサイド工程を用いてゲート電極35及びソース/ドレイン領域6上にチタンシリサイド8を形成してもよい。
次に本実施の形態における発明の効果について説明する。ゲート電極35中には窒素がドープされているため、実施の形態2で詳述したようにホウ素の拡散が抑制され、ホウ素がゲート酸化膜36を突き抜けてチャネル領域10に侵入するのを抑制でき、閾値電圧の変動が効果的に抑制できる。また、ゲート電極35上部に窒素をドープし、熱処理を行うことにより、窒素がゲート酸化膜36に析出する。その結果、シリコン酸化膜/シリコンの界面準位が減少し、ゲート酸化膜36の信頼性を向上せしめ、かつ、ホットキャリア耐性を効果的に向上せしめる。さらに、ソース/ドレイン領域6には窒素がドーピングされているので、実施の形態1で詳述したようにホウ素の拡散が抑制され、ソース/ドレイン領域6の接合面を浅く形成することが可能となる。また、工程数は増加するが、ゲート電極35とソース/ドレイン領域6への窒素ドーピング工程を別々に行うことにより、それぞれの窒素プロファイルを変化させ、最適化することが可能となり、ホウ素のゲート酸化膜36の突き抜け及びソース/ドレイン領域6中の拡散をさらに効果的に抑制せしめる。
(実施の形態4)
次に本発明の他の実施の形態について説明する。図34は本発明の第4実施の形態によるNMOSトランジスタを示した断面構造図である。図において、4、5、7、10は従来図145に示すものと同一あるいは相当するものである。40はP型シリコン基板、斜線部30は窒素ドーピング領域を示し、N+型ゲート電極41及びゲート酸化膜42中に存在する。43はチャネル領域10を挟んで形成されるN-型ソース/ドレイン領域、44はN-型ソース/ドレイン領域に隣接して形成されるN+型ソース/ドレイン領域である。N-型ソース/ドレイン領域43とN+型ソース/ドレイン領域44とでLDD(Lightly−Doped Drain)構造のNMOSトランジスタを構成している。図35は図34に示すNMOSトランジスタのN+型ゲート電極41及びゲート酸化膜42の深さ方向のプロファイルを示した図である。図35により、ゲート酸化膜42中に窒素が析出していることが解る。ここで、窒素の析出とは、ある一定の位置に窒素がトラップられて濃度が高くなる状態を示す。
次に図34に示すNMOSトランジスタの製造工程について説明する。まず始めに、通常の素子分離構成によりP型シリコン基板40上に素子分離酸化膜7を形成後、熱酸化により100Å程度の酸化膜42aを形成し、CVD法により2000Å程度のポリシリコン膜41aを形成する(図36)。次に、ポリシリコン膜41aの上部に飛程中心がくるように窒素イオンを20keV、1×1016/cm2の条件で注入する(図37)。次に、ポリシリコン膜41aにヒ素イオンを30keV、4×1015/cm2の条件で注入する(図38)。次に、フォトリソグラフィーと異方性エッチングによりポリシリコン膜41aをゲート電極の形状にパターニングし、ゲート電極41bを形成する(図示せず)。次に、N型ソース/ドレイン領域にヒ素イオンを45°の入射角でP型シリコン基板40を回転させながら50keV、4×1013/cm2の条件で注入する(図39)。次に、CVD法により800Å程度の酸化膜を堆積し(図示せず)、エッチバックすることによりサイドウォール酸化膜5及びゲート酸化膜42bを形成する(図40)。次に、N+型ソース/ドレイン領域にヒ素イオンを50keV、4×1015/cm2の条件で注入する(図41)。
最後に850℃、20分程度の熱処理を加えることにより注入された不純物を活性化させ、図34に示すN-型ソース/ドレイン領域43、N+型ソース/ドレイン領域44、ゲート電極41及び窒素ドーピング領域30を形成する。また、この熱処理時に、ゲート電極41bの上部にドープされた窒素は熱拡散されるが、ゲート酸化膜42b中においては窒素は偏析し、図35に示すように、窒素濃度ピークの存在するゲート酸化膜36が形成される。また、本実施の形態においても、ゲート電極41への窒素注入条件は、実施の形態2で説明したとおりである。つまり、窒素の投影飛程RPは、その標準偏差を△RPとすると、N+型ゲート電極44とゲート酸化膜42の界面から5×△RPとなる位置より上の位置のゲート電極41中にくるように設定する。
以上の説明では、ポリシリコン膜にヒ素をイオン注入することによりN型にドープされたゲート電極41を形成したが、リンを5×1020/cm3程度にドープしたドープドポリシリコン膜を用いてN型にドープされたゲート電極41を形成してもよい。また、本実施の形態では、NMOSトランジスタのみの場合について示したが、上記NMOSトランジスタをCMOSトランジスタの一部に、あるいは、上記NMOSトランジスタの製造工程をCMOSトランジスタの製造工程の一部に加えてもよい。
次に本実施の形態における発明の効果について説明する。ゲート電極41上部には窒素がドープされているため、その後の熱処理により、窒素がゲート酸化膜42に析出する。その結果、シリコン酸化膜/シリコンの界面準位が減少し、ゲート酸化膜42の信頼性を向上せしめ、かつ、ホットキャリア耐性を効果的に向上せしめる。ゲート酸化膜42の信頼性の評価については実施の形態1中の図9で説明したとおりである。また、NMOSトランジスタのホットキャリア注入による閾値電圧の窒素注入量依存性を図42に示す。図42は、一定のストレス電圧を1000秒印加後、閾値電圧の変化を測定したもので、ゲート電極41に対する窒素注入量を増加させると閾値電圧の変化が減少することから、ゲート電極に窒素をドープし、窒素をゲート酸化膜42に析出させると、NMOSトランジスタのホットキャリア耐性が向上することが解る。
また、ゲート電極41及びゲート酸化膜42内部の窒素ドーピング領域30における窒素濃度ピークは、〜1019/cm3から〜1021/cm3の範囲で設定するのが望ましい。よって、製造工程時の窒素イオンの注入量としては、〜1014/cm2から〜1016/cm2の範囲で設定してやればよい。窒素濃度ピークが〜1019/cm3よりも低くなると上述の効果は得られず、ゲート酸化膜42中の窒素濃度ピークが〜1021/cm3よりも高くなると、チャネル電子の移動度が劣化し、MOSトランジスタ特性が劣化する。
(実施の形態5)
次に本発明の他の実施の形態について説明する。図43は本発明の第5実施の形態によるNMOSトランジスタを示した断面構造図である。図において、2、3、4、5、7、10、30、40、43、44は従来図145あるいは実施の形態図34に示すものと同一あるいは相当するものである。つまり、本実施の形態におけるNMOSトランジスタにおいては、N+型ソース/ドレイン領域43の内部に窒素ドーピング領域30が形成されている。図44はNMOSトランジスタのN+型ソース/ドレイン領域43の深さ方向のプロファイルを示した図である。図44により、N+型ソース/ドレイン領域43の接合面には窒素はドープされず、ヒ素がドープされて形成されるN+型ソース/ドレイン領域43の内部に窒素ドーピング領域30が存在することがわかる。
次に図43に示すNMOSトランジスタの製造工程について説明する。まず、通常の素子分離工程によりP型シリコン基板40上に素子分離酸化膜7を形成後、熱酸化により100Å程度の酸化膜2aを形成し、該酸化膜上にCVD法によりリンを5×1020/cm3程度にドープしたポリシリコン膜を2000Å程度形成し、さらに該ポリシリコン膜上に2000Å程度の酸化膜を形成する(図示せず)。次に、フォトリソグラフィーと異方性エッチングにより酸化膜及びポリシリコン膜をゲート電極の形状にパターニングし、それぞれ酸化膜4及びゲート電極3を形成する(図45)。次に、N-型ソース/ドレイン領域にヒ素イオンを45°の入射角でP型シリコン基板40を回転させながら50keV、4×1013/cm2の条件で注入する(図46)。次に、CVD法により800Å程度の酸化膜を堆積させ(図示せず)、エッチバックすることによってサイドウォール酸化膜5及びゲート酸化膜2を形成し、さらにN+型ソース/ドレイン領域に窒素イオンを10keV、2×1015/cm2の条件で注入する(図47)。次に、N+型ソース/ドレイン領域にヒ素イオンを50keV、4×1015/cm2の条件で注入する(図48)。次に、850℃、20分程度の熱処理を加えることにより注入された不純物を活性化させ、図43に示すN-型ソース/ドレイン領域43、N+型ソース/ドレイン領域44及び窒素ドーピング領域30を形成する。
ここで、上記製造工程中での窒素の注入条件については、実施の形態1で説明した通りである。つまり、窒素の注入条件は窒素の投影飛程がヒ素の投影飛程よりも小さくなるようなエネルギーで注入することである。
以上の説明では、リンドープドポリシリコンを堆積させてゲート電極を形成したが、ノンドープポリシリコンを堆積させた後にN型の不純物を注入してゲート電極を形成してもよい。また、ゲート電極のシート抵抗を下げるために金属シリサイドとポリシリコンの積層構造のゲート電極を用いてもよい。また図49に示すように、ソース/ドレイン領域を低抵抗化するために、図48に示す工程後にチタンサリサイド工程を用いてN+型ソース/ドレイン領域44上にチタンシリサイド8を形成してもよい。また、上記実施の形態では、NMOSトランジスタのみの場合について示したが、上記NMOSトランジスタをCMOSトランジスタの一部に、あるいは、上記NMOSトランジスタの製造工程をCMOSトランジスタの製造工程の一部に加えてもよい。
次に本実施の形態における発明の効果について説明する。N+型ソース/ドレイン領域44内には窒素がドープされているため、ヒ素の拡散が抑制される。つまり、実施の形態1でホウ素と窒素の関係について詳述したことがヒ素と窒素の関係についてもいえるので、窒素とヒ素とを相互拡散させることにより、ヒ素の拡散を抑制でき、従来よりもソース/ドレイン領域の接合面を浅く形成することが可能となる。
また、N+型ソース/ドレイン領域44部の窒素ドーピング領域30における窒素濃度ピークは、〜1019/cm3から〜1021/cm3の範囲で設定するのが望ましい。よって、製造工程時の窒素イオンの注入量としては、〜1014/cm2から〜1016/cm2の範囲で設定してやればよい。窒素濃度ピークが〜1019/cm3よりも低くなると上述の効果は得られず、窒素濃度ピークが〜1021/cm3よりも高くなるとヒ素の活性化率が低下し、N+型ソース/ドレイン領域44の抵抗が上昇する。
(実施の形態6)
次に本発明の他の実施の形態について説明する。図50は本発明の第6の実施の形態を示すデュアルゲートCMOSトランジスタの断面構成図である。図50において、10〜14、20、21、23は従来図158と同一あるいは相当するものである。斜線部30は窒素ドーピング領域を示し、PMOSトランジスタにおいてはソース/ドレイン領域21内部、P+型ポリシリコン膜50及びゲート酸化膜47中に存在し、NMOSトランジスタにおいてはN+型ポリシリコン膜51及びゲート酸化膜48中に存在する。52はPウェル14中にチャネル領域10を挟んで形成されるN-型ソース/ドレイン領域、53はN-型ソース/ドレイン領域に隣接して形成されるN+型ソース/ドレイン領域である。P+型ポリシリコン膜50、N+型ポリシリコン膜51、P+型のソース/ドレイン領域21及びN+型ソース/ドレイン領域53上にはチタンシリサイド膜23が形成され、2層構造のゲート電極を構成するとともに、ソース/ドレイン領域の低抵抗化をも図っている。
次に図50に示すデュアルゲートCMOSトランジスタの製造工程について説明する。まず、P型シリコン基板11にNウェル13及びPウェル14を形成後、通常の素子分離工程によりP型シリコン基板11上に素子分離酸化膜12を形成する。次に、熱酸化により100Å程度の酸化膜49を形成し、CVD法により2000Å程度のポリシリコン膜55を堆積させる(図51)。次に、ポリシリコン膜55の上部に飛程中心がくるように窒素イオンを20keV、4×1015/cm2の条件で注入する(図52)。次に、PMOSトランジスタ形成領域をレジスト60で覆い、NMOSトランジスタ形成領域のポリシリコン膜55にヒ素イオンを30keV、4×1015/cm2の条件で注入する(図53)。次に、レジスト60を除去した後、NMOSトランジスタ形成領域をレジスト61で覆い、PMOSトランジスタ形成領域のポリシリコン膜55にホウ素イオンを20keV、4×1015/cm2の条件で注入する(図54)。次に、レジスト61を除去した後、フォトリソグラフィーと異方性エッチングによりポリシリコン膜55をPMOSトランジスタ及びNMOSトランジスタのゲート電極の形状にパターニングし、ポリシリコン膜50aとポリシリコン膜51aを形成する(図55)。次に、PMOSトランジスタ形成領域をレジスト62で覆い、Pウェル14上のN-型ソース/ドレイン領域にヒ素イオンを45°の入射角でP型シリコン基板11を回転させながら50keV、4×1013/cm2の条件で注入する(図56)。次に、レジスト62を除去した後、CVD法により800Åの酸化膜を堆積させ(図示せず)、エッチバックすることによりサイドウォール酸化膜20、ゲート酸化膜47a及びゲート酸化膜48aを形成する(図57)。次に、PMOSトランジスタ形成領域をレジスト63で覆い、Pウェル14上のN+ 型ソース/ドレイン領域にヒ素イオンを50keV、4×1015/cm2の条件で注入する(図58)。次に、レジスト63を除去した後、NMOSトランジスタ形成領域をレジスト64で覆い、Nウェル13上のソース/ドレイン領域に窒素イオンを10keV、2×1015/cm2の条件で注入後、ホウ素イオンを10keV、4×1015/cm2の条件で注入する(図59)。
次に、レジスト64を除去した後、850℃、20分程度の熱処理を加えることにより注入された不純物を活性化させ、図50に示すソース/ドレイン領域21、P+型ポリシリコン膜50、N-型ソース/ドレイン領域52、N+型ソース/ドレイン領域53、N+型ゲート電極51及び窒素ドーピング領域30を形成する。また、この熱処理時に、ポリシリコン膜50a及びポリシリコン膜51aの上部にドープされた窒素は熱拡散されるが、ゲート酸化膜47a及びゲート酸化膜48a中においては窒素は偏析し、窒素濃度ピークの存在するゲート酸化膜47及びゲート酸化膜48が形成される(図示せず)。次に、スパッタ法により500Å程度のチタンを堆積させ、700℃、30秒程度の熱処理を加えることによりP+型ポリシリコン膜50、51、P+型のソース/ドレイン領域21及びN+型ソース/ドレイン領域53上にチタンシリサイド膜23を形成し、酸化膜上の未反応のチタンを除去することにより(図示せず)、図50に示すデュアルゲートCMOSトランジスタが形成される。
次に図50に示すデュアルゲートCMOSトランジスタの他の製造工程について説明する。まず、前述の製造工程により図51に至るまで形成する。次に、PMOSトランジスタ形成領域をレジスト60で覆い、ポリシリコン膜55の上部に飛程中心がくるように窒素イオンを25keV、1×1016/cm2の条件で注入する(図60)。次に、レジスト60をそのままの状態にして、ポリシリコン膜55にヒ素イオンを30keV、4×1015/cm2の条件で注入する(図61)。次に、レジスト60を除去後、NMOSトランジスタ形成領域をレジスト61で覆い、ポリシリコン膜55の上部に飛程中心がくるように窒素イオンを15keV、4×1015/cm2の条件で注入する(図62)。次に、レジスト61をそのままの状態にして、ポリシリコン膜55にホウ素イオンを20keV、4×1015/cm2の条件で注入する(図63)。次に、レジスト61を除去した後、フォトリソグラフィー及び異方性エッチングを用いてポリシリコン膜55をPMOSトランジスタ及びNMOSトランジスタのゲート電極の形状にパターニングし、それぞれポリシリコン膜50a及びポリシリコン膜51aを形成する(図64)。以下の工程は前述の製造工程(図面では図56から図59までが対応する)と同一であるので、ここではその説明を省略する。
以上2通りの製造工程では、ポリシリコン膜50aにホウ素をドープする工程とソース/ドレイン領域にホウ素をドープする工程と別々の工程で行ったが、ポリシリコン膜50aへのドーピングをソース/ドレイン領域へのドーピング工程で兼ねて行ってもよい。また、ポリシリコン膜にヒ素をドープする工程をN-型ソース/ドレイン領域又はN+型ソース/ドレイン領域にヒ素をドープする工程で兼ねて行ってもよい。
次に本実施の形態の効果について説明する。PMOSトランジスタ領域において、P+型ポリシリコン膜50及びP型のソース/ドレイン領域21内には窒素がドープされているため、実施の形態1及び実施の形態2で詳述したような効果を得ることができ、さらに、NMOSトランジスタ領域において、N+型ポリシリコン膜51に窒素がドープされているため、実施の形態4で詳述した効果を得ることができる。また、窒素イオンをポリシリコン膜50aに注入する工程とN+型ポリシリコン膜51aに注入する工程とを別々の工程で行う製造方法においては、ポリシリコン膜50a及びポリシリコン膜51aに注入されるイオンの性質に応じてそれぞれの窒素プロファイルを最適化することができ、PMOSトランジスタ領域におけるP+型ポリシリコン膜50からのホウ素の突き抜け及びNMOSトランジスタ領域におけるゲート酸化膜/シリコン基板の界面準位の発生をさらに効果的に抑制せしめる。
(実施の形態7)
次に本発明の他の実施の形態について説明する。図65は本発明の第7の実施の形態を示すデュアルゲートCMOSトランジスタの断面構成図である。図65において、10〜14、20、21、50〜53は実施の形態図50と同一あるいは相当するものである。70はタングステンシリサイド膜であり、P+型ポリシリコン膜50上に形成される。タングステンシリサイド膜70とP+型ポリシリコン膜50の2層構造によりPMOSトランジスタのゲート電極を構成し、該ゲート電極及びゲート酸化膜47中に斜線で示す窒素ドーピング領域30が存在する。また、タングステンシリサイド膜70上には酸化膜19が形成される。71はタングステンシリサイド膜であり、N+型ポリシリコン膜51上に形成される。タングステンシリサイド膜71とN+型ポリシリコン膜51の2層構造によりNMOSトランジスタのゲート電極を構成し、該ゲート電極及びゲート酸化膜48中に斜線で示す窒素ドーピング領域30が存在する。また、タングステンシリサイド膜71上には酸化膜19が形成される。図66はPMOSトランジスタのゲート電極及び酸化膜47の深さ方向のプロファイルを示した図であり、図67はNMOSトランジスタのゲート電極及びゲート酸化膜48の深さ方向のプロファイルを示した図である。図66により、PMOSトランジスタのゲート電極において、P+型ポリシリコン膜50とタングステンシリサイド膜70の界面に窒素の濃度ピークが存在し、ゲート酸化膜47中には窒素が析出していることが解る。また、図67により、NMOSトランジスタのゲート電極において、N+型ポリシリコン膜51とタングステンシリサイド膜71の界面に窒素の濃度ピークが存在し、ゲート酸化膜48中には窒素が析出していることが解る。
次に図65に示すデュアルゲートCMOSトランジスタの製造工程について説明する。まず、P型シリコン基板11にNウェル13及びPウェル14を形成後、通常の素子分離工程によりP型シリコン基板11上に素子分離酸化膜12を形成する(図示せず)。次に、熱酸化により100Å程度の酸化膜49を形成し、CVD法により2000Å程度のポリシリコン膜55を堆積させる(図68)。次に、スパッタ法により1000Å程度のタングステンシリサイド膜72を堆積させる(図69)。次に、ポリシリコン膜55とタングステンシリサイド膜72の界面近傍に飛程中心がくるように窒素イオンを40keV、1×1016/cm2の条件で注入する(図70)。次にPMOSトランジスタ形成領域をレジスト60で覆い、NMOSトランジスタ形成領域のポリシリコン膜55にヒ素イオンを120keV、4×1015/cm2の条件で注入する(図71)。次に、レジスト60を除去後、NMOSトランジスタ形成領域をレジスト61で覆い、PMOSトランジスタ形成領域のポリシリコン膜55にホウ素イオンを30keV、4×1015/cm2の条件で注入する(図72)。次に、レジスト61を除去後、CVD法により2000Å程度の酸化膜を堆積させ(図示せず)、フォトリソグラフィーと異方性エッチングにより酸化膜、タングステンシリサイド膜72及びポリシリコン膜55をゲート電極の形状にパターニングし、酸化膜19、タングステンシリサイド膜70a、タングステンシリサイド膜71a、ポリシリコン膜50a及びポリシリコン膜51aを形成する(図73)。次に、PMOSトランジスタ形成領域をレジスト62で覆い、N-型ソース/ドレイン領域にヒ素イオンを45°の入射角でP型シリコン基板11を回転させながら50keV、4×1013/cm2の条件で注入する(図74)。
次に、レジスト62を除去後、CVD法により800Åの酸化膜を堆積させ、エッチバックすることにより、サイドウォール酸化膜20、ゲート酸化膜47a及びゲート酸化膜48aを形成し(図示せず)、PMOSトランジスタ形成領域をレジスト63で覆い、N+型ソース/ドレイン領域にヒ素イオンを50keV、4×1013/cm2の条件で注入する(図75)。次に、レジスト63を除去後、NMOSトランジスタ形成領域をレジスト64で覆い、PMOSトランジスタのソース/ドレイン領域に窒素を10keV、2×1015/cm2の条件で注入後、ホウ素イオンを10keV、4×1015/cm2の条件で注入する(図76)。次に、レジスト64を除去後、850 ℃、20分程度の熱処理を加えることにより注入された不純物を活性化させ、図65に示すタングステンシリサイド膜70、71、P+型ポリシリコン膜50、N+型ポリシリコン膜51、ソース/ドレイン領域21、N-型ソース/ドレイン領域52、N+型ソース/ドレイン領域53及び窒素ドーピング領域30を形成する。また、この熱処理時に、ポリシリコン膜50aとタングステンシリサイド膜70aの界面及びポリシリコン膜51aとタングステンシリサイド膜71aの界面にドープされた窒素は熱拡散されるが、ゲート酸化膜47a及びゲート酸化膜48a中においては窒素は偏析し、図66及び図67に示すように窒素濃度ピークの存在するゲート酸化膜47及びゲート酸化膜48が形成される。
次に本実施の形態における発明の効果について説明する。P+型ポリシリコン膜50とタングステンシリサイド膜70との界面近傍及びN+ 型ポリシリコン膜51とタングステンシリサイド膜71との界面近傍には窒素がドープされているため、ホウ素のタングステンシリサイド膜70中への拡散及びヒ素のタングステンシリサイド膜71中への拡散が抑制される。つまり、窒素の拡散係数がホウ素やヒ素に比べて大きいために、窒素が拡散経路を先に占有する結果、ホウ素のタングステンシリサイド膜70中への拡散及びヒ素のタングステンシリサイド膜71中への拡散を抑制し、ホウ素とヒ素の相互拡散による仕事関数の変化に起因した閾値電圧の変動を効果的に抑制せしめる。なお、本実施の形態では、ソース/ドレイン領域21内部に窒素ドーピング領域30を形成したが、ソース/ドレイン領域21をフッ化ホウ素イオンを例えば20keV、4×1015/cm2の条件で注入して形成する場合は、ソース/ドレイン領域21内部の窒素ドーピング領域30は形成しなくてもよい。
(実施の形態8)
図77はこの発明の第8実施の形態を示すPMOS−TFTの断面構造図である。図において、101〜105は従来図100 に示すTFTと同一あるいは相当する部分を示す。斜線部110は窒素のドープされた領域である窒素ドーピング領域を示す。図78は図77のa−a’断面における深さ方向の不純物プロファイルを示し、図79は図77のb−b’断面における深さ方向の不純物プロファイルを示す。図78及び図79より、窒素ドーピング領域110は、ソース端面及びドレイン端面の外側にあるチャネル領域まで形成されることがわかる。
次に図77に示すTFTの製造工程について説明する。まず、半導体基板101に絶縁膜102を形成した後、CVD法によりノンドープポリシリコン層を2000Å程度堆積させる。次に、該ノンドープポリシリコン層にホウ素をイオン注入し、P型にドープされたポリシリコン層を形成した後、写真製版工程と異方性エッチングにより、該ポリシリコン層をゲート電極の形状にパターニングし、ゲート電極103を形成する(図示せず)。次に、熱酸化により、100Åのゲート絶縁膜104を形成した後、CVD法によりノンドープ多結晶シリコン層を2000Å程度堆積させる。次に、閾値電圧を制御するために、該ノンドープ多結晶シリコン層にヒ素を50keV、1×1012〜1×1013/cm2の条件でイオン注入し、N型にドープされたポリシリコン層を形成する。次に、該多結晶シリコン層を写真製版工程と異方性エッチングを用いてチャネル領域、ソース領域及びドレイン領域となる領域を残すようにパターニングし、所望の形状の多結晶ポリシリコン層105を形成する(図80)。次に、写真製版工程を用いてチャネル領域にレジスト107を設け、窒素を15°〜60°の入射角で半導体基板101を回転させながら10keV、2×1015/cm2の条件でイオン注入する(図81)。次に、10keV、4×1015/cm2の条件でフッ化ホウ素をイオン注入し(図82)、850℃、20分程度の熱処理を加えて注入された不純物を活性化させ、図77に示すようなP型のソース領域105b、ドレイン領域105cを形成するのと同時に、窒素ドーピング領域110を形成する。
ここで、窒素注入条件とソース/ドレイン注入条件の関係について記述する。窒素の注入エネルギーは、その飛程RP がフッ化ホウ素の飛程RPよりも小さくなるように設定する。窒素ドーピング領域110がソース/ドレイン接合面よりも深く形成されると、窒素注入時に形成される結晶欠陥がソース/ドレイン接合面に形成される空乏層内に含まれることになり、接合リーク電流を発生させる要因となるからである。
以上の説明では、ゲート電極にはフッ化ホウ素をイオン注入したが、ホウ素を用いても問題はない。また、P型のゲート電極ではなく、N型のゲート電極を用いても問題はない。また、P型のソース/ドレイン領域にもフッ化ホウ素イオンを用いたが、ホウ素イオンを用いてもよい。また、上記実施の形態では、PチャネルMOS薄膜トランジスタの場合について示したが、CMOS薄膜トランジスタの一部に上記PチャネルMOS薄膜トランジスタを、あるいは、CMOSプロセスの一部に上記プロセスを加えても問題はない。
次に本実施の形態における発明の効果について説明する。ソース領域105b及びドレイン領域105cには窒素がドーピングされているため、ホウ素の拡散が抑制される。つまり、窒素は拡散メカニズムがホウ素と同じ空孔拡散であり、かつ、ホウ素に比べて拡散係数が大きいため、窒素をホウ素と相互拡散させることにより、窒素が拡散経路である空孔を先に占有する結果、ホウ素の拡散が抑制できる。従って、窒素の作用により、ホウ素のチャネル領域への横方向拡散が抑制され、実効的なゲート長を長くでき、ショートチャネル効果によるパンチスルーが発生するのを防止できる。また、窒素を斜め回転注入することにより、さらに一層ホウ素の横方向拡散が抑制される。
(実施の形態9)
第8実施の形態では、本発明をPMOS−TFTに適用した場合について説明したが、第9実施の形態では本発明をNチャネルMOS−TFT(以後、NMOS−TFTと称す。)に適用した場合について説明する。NMOS−TFTを構成する場合、図77において、注入される不純物の導電型をPMOS−TFTを構成する場合と逆にしてやればよい。つまり、ゲート電極103、ソース領域105b及びドレイン領域105cはN型にドープし、チャネル領域105aはP型にドープする。図83は図77に示すTFTをNチャネル型で形成した場合にa−a’断面における深さ方向の不純物プロファイルを示し、図84はb−b’断面における深さ方向の不純物プロファイルを示す。図83及び図84より、窒素ドーピング領域110 は、ソース端面及びドレイン端面の外側にあるチャネル領域まで形成されることがわかる。
次に本発明におけるNMOS−TFTの製造工程について説明する。基本的には、実施の形態8で詳述したPMOS−TFTの製造工程と同一であるため、図面は図80〜図82を用いる。但し、不純物注入条件が異なるため、ここでの不純物で実施の形態7と異なる場合は、図面中()内に記載されたものを採用する。まず、半導体基板101に絶縁膜102を形成した後、CVD法によりノンドープポリシリコン層を2000Å程度堆積させる。次に、該ノンドープポリシリコン層にヒ素をイオン注入し、N型にドープされたポリシリコン層を形成した後、写真製版工程と異方性エッチングにより、該ポリシリコン層をゲート電極の形状にパターニングし、ゲート電極103を形成する(図示せず)。次に、熱酸化により、100Åのゲート絶縁膜104を形成した後、CVD法によりノンドープポリシリコン層を2000Å程度堆積させる。次に、閾値電圧を制御するために、該ノンドープポリシリコン層にフッ化ホウ素を20keV、1×1012〜1×1013/cm2の条件でイオン注入し、P型にドープされたポリシリコン層を形成する。次に、該ポリシリコン層を写真製版工程と異方性エッチングを用いてチャネル領域、ソース領域及びドレイン領域となる領域を残すようにパターニングし、所望の形状のポリシリコン層105を形成する(図80)。次に、写真製版工程を用いてチャネル領域にレジスト107を設け、窒素を15°〜60°の入射角で半導体基板101を回転させながら10keV、2×1015/cm2の条件でイオン注入する(図81)。次に、30keV、4×1015/cm2の条件でヒ素をイオン注入し(図82)、850℃、20分程度の熱処理を加えて注入された不純物を活性化させ、N型のソース領域105b、ドレイン領域105cを形成するのと同時に、窒素ドーピング領域110を形成する(図82)。
本実施の形態においても、窒素注入条件とソース/ドレイン注入条件の関係については実施の形態8と同様である。つまり、窒素の注入エネルギーは、その飛程RPがヒ素の飛程RPよりも小さくなるように設定する。
以上の説明では、ゲート電極には、ヒ素注入を用いたが、リンを用いても問題はない。また、N型のゲート電極ではなく、P型のゲート電極を用いても問題はない。また、N型のソース/ドレイン領域にもヒ素を用いたが、リンイオン注入を用いてもよい。また、上記実施の形態では、NチャネルMOS薄膜トランジスタの場合について示したが、CMOS薄膜トランジスタの一部に上記NMOS薄膜トランジスタあるいはCMOSプロセスの一部に上記プロセスを加えても問題はない。
次に、本実施の形態における発明の効果について説明する。本実施の形態においても実施の形態8と同様に、N型のソース/ドレイン領域に窒素がドープされているため、ヒ素あるいはリンの拡散が抑制される。つまり、実施の形態8でホウ素と窒素の関係について詳述したことがヒ素と窒素、あるいは、リンと窒素の関係についてもいえるので、窒素とヒ素とを相互拡散させることにより、ヒ素の拡散を抑制できる。よって、窒素の作用により、ヒ素あるいはリンのチャネル領域への横方向拡散が抑制され、実効的なゲート長を長くでき、ショートチャネル効果によるパンチスルーを防止することができる。また、窒素を斜め回転注入することにより、さらに一層リンあるいはヒ素の横方向拡散が抑制される。
(実施の形態10)
図85はこの発明の第10実施の形態を示すPMOS−TFTの断面構造図である。図において、101〜103、105、110は図77に示すTFTと同一あるいは相当する部分を示す。但し、本実施の形態においては、斜線部に示す窒素ドーピング領域110はソース領域105b及びドレイン領域105cのみならず、ポリシリコン層105及びゲート絶縁膜111に形成されている。図86は図85のa−a’断面における深さ方向の不純物プロファイルを示す。図85のb−b’断面における深さ方向の不純物プロファイルは、図78と同一である。図86より、ゲート絶縁膜111には、窒素が析出していることが解る。
次に本実施の形態におけるPMOS−TFTの製造工程について説明する。実施の形態8に記載した工程で、ゲート電極103までを形成する。次に、熱酸化により、100Åのゲート絶縁膜111aを形成した後、CVD法によりノンドープ多結晶シリコン層106を2000Å程度堆積させる(図示せず)。次に、該ノンドープ多結晶シリコン層106に窒素を15°〜60°の入射角で半導体基板101 を回転させながら10keV、2×1015/cm2の条件でイオン注入する(図87)。更に、閾値電圧を制御するために、ポリシリコン層106にヒ素を50keV、1×1012〜1×1013/cm2の条件でイオン注入し(図示せず)、ポリシリコン層106を写真製版工程と異方性エッチングを用いてチャネル領域、ソース領域及びドレイン領域となる領域を残すようにパターニングし、所望の形状のポリシリコン層105を形成する(図88)。次に、写真製版工程を用いてチャネル領域にレジスト107を設け、30keV、4×1015/cm2の条件でフッ化ホウ素をイオン注入し(図89)、850℃、20分程度の熱処理を加えて注入された不純物を活性化させることにより、図85に示すP型のソース領域105b、ドレイン領域105c及び窒素ドーピング領域110を形成する。また、この熱処理時に、ポリシリコン膜105に注入された窒素が熱拡散され、ゲート絶縁膜111a中に窒素が偏析し、窒素ドーピング領域110を持つゲート絶縁膜111が形成される。
ここで、窒素注入条件とソース/ドレイン注入条件の関係については実施の形態1と同一である。つまり、窒素の注入エネルギーは、その飛程RP がフッ化ホウ素の飛程RPよりも小さくなるように設定する。
上記製造工程では、窒素の回転斜め注入法を用いたが、垂直注入を行い、後の熱処理によってゲート電極3の側壁部のチャネル部に窒素を拡散させてもよい。
次に、本実施の形態による発明の効果について説明する。ゲート絶縁膜111中には窒素が偏析しているため、ポリシリコン層/シリコン酸化膜(ゲート絶縁膜)の界面準位が減少し、ゲート絶縁膜111の信頼性を向上せしめる。つまり、界面準位の減少によりドレイン端で発生したホットキャリアがゲート絶縁膜111 中にトラップされるのを抑制でき、効果的にホットキャリア耐性を向上せしめる。また、ソース/ドレイン領域にも窒素がドープされているので、実施の形態8で詳述した効果、即ち、ソース/ドレイン領域を構成する不純物の拡散に起因するパンチスルーの発生を防止できる。
(実施の形態11)
第10実施の形態では、本発明をPMOS−TFTに適用した場合について説明したが、第11実施の形態では本発明をNMOS−TFTに適用した場合について説明する。NMOS−TFTを構成する場合、図85において、注入される不純物の導電型をPMOS−TFTを構成する場合と逆にしてやればよい。つまり、ゲート電極103、ソース領域105b及びドレイン領域105cはN型にドープし、チャネル領域105aはP型にドープする。図90は図85に示すTFTをNチャネル型で形成した場合のa−a’断面における深さ方向の不純物プロファイルを示す。b−b’断面における深さ方向の不純物プロファイルについては、図83と同一である。図90より、ゲート絶縁膜111には、窒素が析出しているのが解る。
次に本実施の形態におけるNMOS−TFTの製造工程について説明する。基本的には、実施の形態10で詳述したPMOS−TFTの製造工程と同一であるため、図面は図87〜図89を用いる。但し、不純物注入条件が異なるため、ここでの不純物で実施の形態10と異なる場合は、図面中()内に記載されたものを採用する。実施の形態8に記載した工程で、ゲート電極103までを形成する。次に、熱酸化により、100Åのゲート絶縁膜111aを形成した後、CVD法によりノンドープポリシリコン層を2000Å程度堆積させる。次に、該ノンドープポリシリコン層に窒素を15°〜60°の入射角で半導体基板101を回転させながら10keV、2×1015/cm2の条件でイオン注入し(図87)、更に、閾値電圧を制御するために、ポリシリコン層にフッ化ホウ素を30keV、1×1012〜1×1013/cm2の条件でイオン注入する(図示せず)。次に、ポリシリコン層を写真製版工程と異方性エッチングを用いてチャネル領域、ソース領域及びドレイン領域となる領域を残すようにパターニングし、所望の形状の多結晶ポリシリコン層105を形成する(図88)。次に、写真製版工程を用いてチャネル領域にレジスト107を設け、30keV、4×1015/cm2の条件でヒ素をイオン注入し(図89)、850℃、20分程度の熱処理を加えて注入された不純物を活性化させることにより、N型のソース領域105b、ドレイン領域105c及び窒素ドーピング領域110を形成する。また、この熱処理時にポリシリコン膜105に注入された窒素が熱拡散され、ゲート絶縁膜111a中に窒素が偏析し、窒素ドーピング領域を持つゲート絶縁膜111が形成される(図89)。以上の工程を経て、図85に示すTFTが完成する。
次に、本実施の形態による発明の効果について説明する。チャネル領域下のゲート絶縁膜111a中には窒素が偏析しているため、ポリシリコン層/シリコン酸化膜(ゲート絶縁膜)の界面準位が減少し、ゲート絶縁膜111の信頼性を向上せしめる。つまり、界面準位の減少によりドレイン端で発生したホットキャリアがゲート絶縁膜111中にトラップされるのを抑制でき、効果的にホットキャリア耐性を向上せしめる。また、ソース/ドレイン領域にも窒素がドープされているので、実施の形態8で詳述した効果、即ち、ソース/ドレイン領域を構成する不純物の拡散に起因するパンチスルーの発生を防止できる。
(実施の形態12)
図91は本発明の第12実施の形態を示すPMOS−TFTの断面構造図である。図において、101、102、105、110、111は図77に示すTFTと同一あるいは相当する部分を示す。但し、本実施の形態においては窒素ドーピング領域110はゲート電極120及びチャネル領域105a下のゲート絶縁膜111中に存在する。図92は図91のa−a’断面における不純物プロファイルを示す。図92よりゲート絶縁膜111のチャネル領域中に窒素が析出していることが解る。
次に図91に示すTFTの製造方法について説明する。まず、半導体基板101に絶縁膜102を形成した後、CVD法によりポリシリコン層120aを2000Å程度堆積させる。次に該ポリシリコン層120aに10keV、2×1015/cm2の条件で窒素をイオン注入する(図93)。次にポリシリコン層120aにフッ化ホウ素をイオン注入する(図94)。次に写真製版工程と異方性エッチングにより、該ポリシリコン層をゲート電極の形状にパターニングし、ゲート電極120bを形成する。次に、熱酸化により100Åのゲート絶縁膜111aを形成した後、CVD法によりポリシリコン層を2000Å程度堆積させ、閾値電圧を制御するために該ポリシリコン層にヒ素を30keV、1×1012〜1×1013/cm2の条件でイオン注入する(図示せず)。次にポリシリコン層を写真製版工程と異方性エッチングを用いてチャネル領域、ソース領域及びドレイン領域となる領域を残すようにパターニングし、所望の形状のポリシリコン層105を形成する(図95)。次に、写真製版工程を用いてチャネル領域にレジスト107を設け、30keV、4×1015/cm2の条件でフッ化ホウ素をイオン注入し(図96)、850℃、20分程度の熱処理を加え、注入された不純物を活性化させることにより、P型のソース領域105b及びドレイン領域105cを形成する。また、この熱処理時に、ゲート電極120に注入された窒素が熱拡散され、ゲート絶縁膜111a中に窒素が偏析し、窒素ドーピング領域を持つゲート絶縁膜111が形成される(図96)。
次に、本実施の形態による発明の効果について説明する。ゲート電極120中には、窒素がドープされているため、不純物活性化のための熱処理時にホウ素が拡散し、ゲート絶縁膜111を突き抜けてチャネル領域105aに侵入するのを防止できる。つまり、実施の形態7で詳述したように窒素の拡散防止効果によるものである。また、ゲート電極120中に窒素をドープし、その後熱処理を施すことによって、窒素がゲート絶縁膜中に析出する。その結果、実施の形態10に記載したような効果、つまり、ホットキャリア注入によってゲート絶縁膜中に界面準位が発生するのを抑制し、ゲート絶縁膜120の信頼性を向上させる。
(実施の形態13)
第12実施の形態では、本発明をPMOS−TFTに適用した場合について説明したが、第13実施の形態では本発明をNMOS−TFTに適用した場合について説明する。NMOS−TFTを構成する場合、図91において、注入される不純物の導電型をPMOS−TFTを構成する場合と逆にしてやればよい。つまり、ゲート電極120 、ソース領域105b及びドレイン領域105cはN型にドープし、チャネル領域105aはP型にドープする。図97は図91に示すTFTをNチャネル型で形成した場合のa−a’断面における深さ方向の不純物プロファイルを示す。図91より、チャネル領域105a下のゲート絶縁膜111中に窒素が析出していることが解る。
本実施の形態におけるNMOS−TFTの製造工程については、基本的には実施の形態12で詳述したPMOS−TFTの製造工程とほぼ同一であり、PMOS−TFTで用いたイオン種と逆導電型のイオン種を用いればよい。NMOS−TFTを形成する場合のイオン注入条件については、上記実施の形態に記載されており、本実施の形態のここではその記載について省略する。
本実施の形態においても、実施の形態12と同様、ゲート電極120中に窒素がドープされているため、不純物を活性化させるための熱処理時にゲート電極中にドープされたヒ素が拡散し、ゲート絶縁膜111に注入されるのを防止することができる。また、この熱処理時にゲート絶縁膜111中に窒素が析出するため、ホットキャリア注入によってゲート絶縁膜111中に界面準位が発生するのを防止でき、つまり、ゲート絶縁膜の信頼性を向上させることができる。
(実施の形態14)
図98は本発明の第14実施の形態を示すデュアルゲートCMOS−TFTの鳥瞰図である。また、図99は図98のA−A’断面、つまり、PMOS−TFTの断面構造を示し、図100は図98のB−B’断面、つまり、NMOS−TFTの断面構造を示す。図98〜100において、101は半導体基板、102は絶縁膜を示す。斜線部110は窒素ドーピング領域、125はノンドープポリシリコン層、126はタングステンシリサイド(WSi2)層、127はP型ポリシリコン層であり、ノンドープポリシリコン層125、タングステンシリサイド層126及びP型ポリシリコン層127の3層構造でPMOS−TFTのゲート電極を形成している。128はゲート絶縁膜、129はチャネル領域129a、P型のソース領域129b及びドレイン領域129cを持つポリシリコン層である。130はN型ポリシリコン層であり、ノンドープポリシリコン層125、タングステンシリサイド層126及びN型ポリシリコン層130の3層構造でNMOS−TFTのゲート電極を形成している。131はゲート絶縁膜、132はチャネル領域132a、N型のソース領域132b及びドレイン領域132cを持つポリシリコン層である。なお、窒素ドーピング領域110は、タングステンシリサイド層126、P型ポリシリコン層127、ゲート絶縁膜128、N型ポリシリコン層130及びゲート絶縁膜131中に存在する。図101は図99のa−a’断面における不純物プロファイルを示し、図102は図100のb−b’断面における不純物プロファイルを示す。図101により、PMOS−TFTのゲート電極において、窒素の濃度分布のピークはP型ポリシリコン層127とタングステンシリサイド層126との界面及びゲート絶縁膜128中に存在する。また、図102により、NMOS−TFTのゲート電極において、窒素の濃度分布のピークはN型ポリシリコン層130とタングステンシリサイド層126との界面及びゲート絶縁膜128中に存在する。
次に図98に示すTFTの製造工程について説明する。まず、半導体基板101上に絶縁膜102を形成した後、CVD法によりポリシリコン層125aを500 Å程度堆積させる。次に該ポリシリコン層125a上にスパッタ法により500Åのタングステンシリサイド層126aを堆積させ、該タングステンシリサイド層126a上にポリシリコン層135を1000Å程度堆積させる(図103)。次に、ポリシリコン層135とタングステンシリサイド層126aの界面付近に窒素をイオン注入する。本実施の形態においては、窒素のイオン注入条件は40keV、2×1015/cm2程度に設定すればよい(図104)。次に、PMOS−TFTとなる領域をレジストで覆い、NMOS−TFTとなる領域にヒ素をイオン注入する。また逆にNMOS−TFTとなる領域をレジストで覆い、PMOS−TFTとなる領域にフッ化ホウ素をイオン注入する。図105は、注入後のTFTの断面構造図である。次にポリシリコン膜135、タングステンシリサイド層126a、ノンドープポリシリコン層125aをゲート電極の形状にパターニング後、熱酸化により100Åのゲート酸化膜を形成し、CVD法によりポリシリコン層を2000Å程度堆積させる。次にPMOS−TFT及びNMOS−TFTのそれぞれの領域ごとに閾値電圧制御用のイオン注入を行った後に、ポリシリコン層をパターニングし、ポリシリコン層129及びポリシリコン層132を形成する(図106)。
次に、NMOS−TFTのソース領域132b及びドレイン領域132c以外の領域レジスト140 を設け、30keV、4×1015/cm2の条件でヒ素をイオン注入する。この段階でのTFTの上面図を図107に示す。更に、850℃、20分程度の熱処理を加え、ヒ素イオンを活性化させることにより、NMOS−TFTのソース領域132b及びドレイン領域132cを形成する。次に、レジスト140を除去し、PMOS−TFTのソース領域129b及びドレイン領域129c以外の領域にレジスト141を設け、30keV、4×1015/cm2の条件でフッ化ホウ素をイオン注入する。この段階でのTFTの上面図を図108に示す。更に、850℃、20分程度の熱処理を加え、ホウ素イオンを活性化させることにより、PMOS−TFTのソース領域129b及びNMOS−TFTのドレイン領域129cを形成する。
ところで、このソース/ドレイン領域の活性化のための熱処理工程において、ゲート電極中に含まれる不純物も拡散される。しかし、タングステンシリサイド層126とポリシリコン層127との界面付近及びタングステンシリサイド層126と多結晶シリコン層130との界面付近にドープされた窒素の効果により、ホウ素及びヒ素のタングステンシリサイド層126中への拡散は抑制されることになり、ゲート電極の仕事関数の変化に起因した閾値電圧の変動を効果的に抑制せしめる。
(実施の形態15)
図109は本発明の第15実施の形態によるスタックゲート型フラッシュEEPROMを示す断面構造図である。図109において、201、205、208、209、212、215は従来図37と同一あるいは相当する部分を示す。206はコントロールゲート電極205及びフローティングゲート電極221の側壁に設けられたサイドウォール酸化膜、212aはスムースコート膜212に設けられ、ドレイン領域208 と接続するためのコンタクトホール、213はスムースコート膜212上及びコンタクトホール212aの壁面に設けられた窒化チタン(TiN)等のチタン合金膜、214はチタン合金膜213上に設けられアルミニウム合金配線層、斜線部219は窒素ドーピング領域である。220は酸化膜であり、100Å程度の厚みを有する。221はポリシリコン膜からなるフローティングゲート電極であり、1000Å程度の厚みを有する。222は窒化膜と酸化膜の複合膜からなる層間絶縁膜であり、200Å程度の厚みを有する。なお、窒素ドーピング領域219は酸化膜220、ポリシリコン膜221及び層間絶縁膜222中に存在する。図110は図109に示すフラッシュEEPROMのコントロールゲート電極205、層間絶縁膜222、フローティングゲート電極221及び酸化膜220の深さ方向の窒素プロファイルを示した図である。
次に図109に示すフラッシュEEPROMの製造工程について説明する。まず、P型のシリコン基板201の所定の領域にウェル領域及び素子分離酸化膜を形成した後(図示せず)、全面に100Å程度の酸化膜220aを形成し、該酸化膜220a上に1000Å程度のポリシリコン膜221aを形成する(図111)。次に、ポリシリコン膜221aに窒素を10keV、〜4×1015/cm2の条件でイオン注入する(図112)。この時、窒素の投影飛程RPは、その標準偏差を△RPとすると、ポリシリコン膜221aと酸化膜220aの界面から5×△RPとなる位置より上の位置のポリシリコン膜221a中にくるように設定する(図113)。この条件よりも下の位置に設定すると、窒素注入により酸化膜220aにダメージが及ぶ可能性がある。
次に、ポリシリコン膜221aにホウ素を20keV、4×1015/cm2の条件でイオン注入する(図114)。次に、ポリシリコン膜221a上に酸化膜と窒化膜の複合膜からなる層間絶縁膜222aを200Å程度形成する。その後、層間絶縁膜222a上にポリシリコン膜205aを2500Å程度形成する(図115)。次に、ポリシリコン膜205a上の所定の領域にレジスト225を形成し、レジスト225をマスクとして異方性エッチングを行うことによりポリシリコン膜205a、層間絶縁膜222a、ポリシリコン膜221a及び酸化膜220aをパターニングする(図116)。これにより、コントロールゲート電極205 、層間絶縁膜222b、フローティングゲート電極221b及び酸化膜220bが形成される(図117)。次に、レジスト225 を除去した後、メモリセルのソース領域となる部分を覆うようにレジスト226を形成し、レジスト226及びコントロールゲート電極205をマスクとしてシリコン基板201の主表面にヒ素(As)を35keV、5×1015/cm2の条件でイオン注入する(図118)。その後、レジスト226は除去される。
次に、メモリセルのドレイン領域となる部分を覆うようにレジスト227を形成し、レジスト227及びコントロールゲート電極205 をマスクとしてシリコン基板201の主表面にヒ素を35keV、1×1016/cm2の条件でイオン注入する(図119)。その後、レジスト227は除去される。次に、全面に酸化膜206aを2000Å程度形成し(図120)、異方性のリアクティブイオンエッチングを行うことにより、サイドウォール酸化膜206を形成する。このように形成されるサイドウォール酸化膜206aのチャネル方向の幅は2000Åであり、これは図120に示す酸化膜206aの厚みとほぼ同じ大きさになる。よって、酸化膜206aの厚みを調整することによってサイドウォール酸化膜206のチャネル方向の幅は容易に制御することができる。サイドウォール酸化膜206 を形成した後、850℃、60秒程度の熱処理を行うことにより注入された不純物を活性化させ、ソース領域209及びドレイン領域208を形成する。この熱処理により、フローティングゲート電極221bに注入されたホウ素及び窒素は拡散されるが、窒素はホウ素よりも速く拡散され、酸化膜220b及び層間絶縁膜222b中には窒素のみ析出し、酸化膜220、フローティングゲート電極221及び層間絶縁膜222中に窒素ドーピング領域219が形成される(図121)。
次に、CVD法を用いてスムースコート膜212を5000Å〜15000Å程度形成した後、リフロー法により800℃〜1000℃の温度条件下で熱処理を施すことによってスムースコート膜212の表面を平坦化する。なお、スムースコート膜212は、例えばPSG膜、BPSG膜、窒化膜、ノンドープ酸化膜あるいはこれらの積層膜によって形成される(図122)。次に、スムースコート膜212のドレイン領域に位置する部分に口径0.6μm〜1.5μm程度のコンタクトホール212aを設ける(図123)。次に、コンタクトホール212a側面及びスムースコート膜212上にドレイン領域と電気的に接続するための窒化チタンからなるチタン合金膜213を形成する(図124)。最後に、スパッタリング法を用いてチタン合金膜213上に10000Å程度のアルミニウム合金配線層214を形成し、写真製版技術とドライエッチング技術を用いてチタン合金膜213とアルミニウム合金配線層214をパターニングする。これにより、チタン合金膜213とアルミニウム合金配線層214とからなり、ドレイン領域208に電気的に接続されたビット線が形成される。このようにして、図109に示すフラッシュEEPROMが完成する。なお、ソース/ドレイン注入については、図117に示す工程でレジスト225をマスクとして同時に行ってもよい。
次に、本実施の形態によるフラッシュEEPROMの発明の効果について説明する。本実施の形態では、フローティングゲート電極221に窒素をイオン注入し、その後の熱拡散により酸化膜220及び層間絶縁膜222中に窒素を析出させるので、RTN処理にみられるような水素のドーピングがない。よって、酸化膜220中の窒素効果によりF−Nトンネリングを用いて書き込みや消去などの動作を行う場合に、ホットキャリア注入に起因するトラップや界面準位の発生及びバンド間トンネリングにより発生するホールに起因するトラップや界面準位の発生を抑制でき、しかも、水素のドーピングに伴う酸化膜の劣化が発生しないため、酸化膜220の信頼性が向上し、フラッシュEEPROMの初期故障の発生確率が減少する。同時に、層間絶縁膜222中の窒素効果により層間絶縁膜222の信頼性も向上する。また、層間絶縁膜222の信頼性が向上すると、層間絶縁膜222を薄くすることが可能となるため、コントロールゲート電極205とフローティングゲート電極221の間の容量(CFC)を大きくすることができる。つまり、同じ電位をコントロールゲート電極205に印加しても、カップリング比の大きい素子の方がチャネルに大きな電界がかかり電流駆動能力が向上するので、同じ効果を得たい場合、コントロールゲート電極205への印加電位は小さくでき、低電源電圧化が可能となる。
さらに、フローティングゲート電極221中には窒素がドープされているためにホウ素の拡散が抑制される。つまり、窒素は拡散メカニズムがホウ素と同じ空孔拡散であり、かつ、ホウ素に比べて拡散係数が大きいので、窒素とホウ素を相互拡散させることにより窒素は拡散経路である空孔を先に占有する結果、ホウ素の拡散を抑制できる。よって、ホウ素のチャネル領域215への突き抜け及び酸化膜220への注入を抑制でき、閾値電圧の変動を効果的に抑制できる。
また、本実施の形態のフラッシュEEPROMの製造工程ではイオン注入法により窒素をドープするため、RTN処理と異なりシリコン基板201が急激な温度変化にさらされることがない。このため、ストライプ状欠陥の発生も抑制できる。
また、RTN処理では窒素ドーピング時に熱を加える必要があるため、シリコン基板201の広範囲にわたって窒素が拡散する可能性があるが、本実施の形態における製造工程ではイオン注入法により窒素をドープするため窒素注入時に熱処理工程を行う必要がない。よって、ゲート電極のパターニング後に熱処理を行うことができるので、ソース領域209及びドレイン領域208に窒素を拡散させたくない場合に有効である。
(実施の形態16)
図125は本発明の第16実施の形態によるスタックゲート型フラッシュEEPROMのメモリセル部分を示す断面構造図である。図125において、201〜203、206、208、209、215は従来図37と同一あるいは相当する部分を示す。また、メモリセル部分以外の記載されていない部分の構成は図109に示すものと同一である。斜線部219は窒素ドーピング領域を示す。222は窒化膜と酸化膜の複合膜からなる層間絶縁膜であり、200Å程度の厚みを有する。223はポリシリコン膜からなるコントロールゲート電極であり、2500Å程度の厚みを有する。窒素ドーピング領域は層間絶縁膜222及びコントロールゲート電極223中に存在する。
次に図125に示すフラッシュEEPROMの製造工程について説明する。まず、P型のシリコン基板201の所定の領域にウェル領域及び素子分離酸化膜を形成した後(図示せず)、全面に100Å程度の酸化膜202a、1000Å程度のポリシリコン膜203a、酸化膜及び窒化膜の複合膜からなる200Å程度の層間絶縁膜222a及び2500Å程度のポリシリコン膜223aをこの順で形成する(図126)。次に、ポリシリコン膜223aに窒素を10keV、〜4×1015/cm2の条件でイオン注入する(図127)。この時、実施の形態15の図113で説明したように、窒素の投影飛程RPは、その標準偏差を△RPとすると、ポリシリコン膜223aと層間絶縁膜222aの界面から5×△RPとなる位置より上の位置のポリシリコン膜223a中にくるように設定する。
次に、ポリシリコン膜223aにホウ素を20keV、4×1015/cm2の条件でイオン注入する(図128)。以後、実施の形態15の図116以後の製造工程を経て図125に示すフラッシュEEPROMが完成する。ただし、本実施の形態における不純物活性化のための熱処理工程では、コントロールゲート電極223にドープされた窒素が層間絶縁膜222に析出する。
次に、本実施の形態によるフラッシュEEPROMの発明の効果について説明する。本実施の形態においても、実施の形態15に示す効果、つまり、層間絶縁膜222の信頼性の向上及びそれに伴う素子の低電源電圧化が可能となる。また、コントロールゲート電極223に窒素を注入することにより熱処理時にコントロールゲート電極にドープされたホウ素が拡散するのを防止でき、ホウ素が層間絶縁膜222に注入されるのを防止できる。
(実施の形態17)
図129は本発明の第17実施の形態によるスタックゲート型フラッシュEEPROMのメモリセル部分を示す断面構造図である。図129において、201、206、208、209、215、219〜223は実施の形態図109 あるいは図125と同一あるいは相当する部分を示す。また、メモリセル部分以外の記載されていない部分の構成は図109に示すものと同一である。本実施の形態は実施の形態15と実施の形態16とを組み合わせた発明である。
次に図129に示すフラッシュEEPROMの製造工程について説明する。実施の形態15の図115に示す製造工程まで行った後、ポリシリコン膜223aに窒素を10keV、〜4×1015/cm2の条件でイオン注入する(図130)。次にポリシリコン膜223aにホウ素を20keV、4×1015/cm2の条件でイオン注入する(図131)。以後、実施の形態15の図116以後の製造工程を経て図129に示すフラッシュEEPROMが完成する。ただし、本実施の形態における不純物活性化のための熱処理工程では、フローティングゲート電極221bにドープされた窒素が酸化膜220b及び層間絶縁膜222bに析出するのと同時に、コントロールゲート電極223bにドープされた窒素も層間絶縁膜222bに析出する。
本実施の形態による発明の効果については、実施の形態15及び実施の形態16に詳述した通りであるので、ここではその記載を省略する。
(実施の形態18)
図132は本発明の第18実施の形態による埋め込みチャネル型のフラッシュEEPROMのメモリセル部分を示す断面構造図である。図132において、201〜205、208、209、215、217、218は従来図43と同一あるいは相当する部分を示す。206はコントロールゲート電極205及びフローティングゲート電極203の側壁に設けられたサイドウォール酸化膜である。斜線部219は窒素ドーピング領域であり、N型不純物層217内部に形成される。
次に図132に示す埋め込みチャネル型のフラッシュEEPROMの製造工程について記載する。まず、P型のシリコン基板201の所定領域にウェル領域及び素子分離酸化膜を形成する(図示せず)。次に、シリコン基板201 の主表面からの深さが500Åよりも小さくなるような飛程でシリコン基板201に窒素をイオン注入する(図133)。次に、その主表面からの深さが500Å以下になるような飛程でヒ素又はリンなどのN型不純物を注入し(図134)、次に、ホウ素などのP型不純物を主表面からの深さが500Å以上になるような飛程で注入する(図135)。つまり、窒素の注入条件は、窒素の飛程がヒ素の飛程よりも小さくなるようなエネルギーで注入することである。次に、全面に100Å程度の酸化膜202a、1000Å程度のポリシリコン膜203a、酸化膜及び窒化膜の複合膜からなる200Å程度の層間絶縁膜204a及び2500Å程度のポリシリコン膜205aをこの順で形成する(図136)。以後の製造工程は、実施の形態15の図116以降に示すものと同一であるため、ここではその記載を省略する。ただし、本実施の形態においては、実施の形態15での熱処理工程によりN型不純物層217、P型不純物層218に注入された不純物の活性化が行われ、同時に窒素ドーピング領域219も形成される。なお、上記不純物のイオン注入条件によりN型不純物層217は窒素ドーピング領域219を覆うように形成されるため、窒素のイオン注入時に発生する欠陥がN型不純物層217とP型不純物層218との接合面に発生せず、接合リーク電流が増加することもないので、窒素注入による弊害を心配する必要もない。
次に本実施の形態による発明の効果について説明する。N型不純物層217よりも浅い領域には窒素がドープされているため、ヒ素の拡散が抑制される。つまり、窒素は拡散メカニズムがヒ素と同じ空孔拡散であり、かつ、拡散係数がヒ素よりも大きいので、熱処理工程時のヒ素の拡散を抑制することができる。また、同じメカニズムによりP型不純物層218のホウ素の拡散も抑制できる。よって、薄いN型不純物層217を形成することができるので、埋め込みチャネル型のフラッシュEEPROMにおいてパンチスルーを抑制することができる。また、窒素注入条件によりN型不純物層217の厚さを所望の値に制御することができる。
(実施の形態19)
図137は本発明の第19実施の形態によるスタックゲート型のフラッシュEEPROMを示す断面構造図である。図137において、201〜205、208、209、215は従来図37と同一あるいは相当する部分を示す。206はコントロールゲート電極205及びフローティングゲート電極203の側壁に設けられたサイドウォール酸化膜である。斜線部230はドレイン領域208の内部に形成される窒素ドーピング領域である。図138は図137に示すフラッシュEEPROMのドレイン領域208の深さ方向のプロファイルを示した図である。図138により、ドレイン領域208の接合面には窒素はドープされず、ヒ素がドープされて形成されるドレイン領域208の内部に窒素ドーピング領域230が存在することがわかる。
次に図137に示すスタックゲート型のフラッシュEEPROMの製造工程について説明する。まず、P型のシリコン基板201の所定の領域にウェル領域及び素子分離酸化膜を形成した後(図示せず)、全面に100Å程度の酸化膜202a、1000Å程度のポリシリコン膜203a、酸化膜及び窒化膜の複合膜からなる200Å程度の層間絶縁膜204a、2500Å程度のポリシリコン膜205a及び1000Å程度の酸化膜207aをこの順に形成する(図139)。次に、酸化膜202a、ポリシリコン膜203a、層間絶縁膜204a、ポリシリコン膜205a及び酸化膜207aをゲート電極の形状にパターニングし、酸化膜202、フローティングゲート電極203、層間絶縁膜204、コントロールゲート電極205及び酸化膜207を形成する。次に、ソース形成領域をレジスト225で覆い、レジスト225及び酸化膜207をマスクとして、ドレイン形成領域に窒素を10keV、〜8×1015/cm2の条件でイオン注入する(図140)。次に、ヒ素を35keV、5×1015/cm2の条件でイオン注入する(図141)。つまり、窒素の注入条件は、窒素の飛程がヒ素の飛程よりも小さくなるようなエネルギーで注入することである。その後、レジスト225を除去する。以後の製造工程は、実施の形態15の図119以降に示すものと同一であるため、ここではその記載を省略する。ただし、本実施の形態においては、実施の形態15での熱処理工程によりソース領域209及びドレイン領域208に注入された不純物の活性化が行われ、同時に窒素ドーピング領域230も形成される。なお、上記不純物のイオン注入条件によりドレイン領域208は窒素ドーピング領域230を覆うように形成されるため、窒素のイオン注入時に発生する欠陥がドレイン領域208とシリコン基板201との接合面に発生せず、接合リーク電流が増加することもないので、窒素注入による弊害を心配する必要もない。
次に本実施の形態による発明の効果について記載する。ドレイン領域208には窒素がドープされているため、熱処理工程時にドレイン領域208に注入されたヒ素が拡散されるのを防止できる。よって、ドレイン領域208においてシリコン基板201とのPN接合面を浅く形成することが可能となり、パンチスルーなどの短チャネル効果を抑制することが可能となる。また短チャネル効果を抑制できることから素子の微細化が可能となる。
また、ドレイン領域にドープされた窒素によりドレイン領域208に注入されたヒ素の拡散が抑制されるため、ヒ素の横方向への拡散による酸化膜202とドレイン領域208とのオーバラップ領域が少なくなり、コントロールゲート電極205とドレイン領域208の間の容量(CFS)は小さくなる。従って、カップリング比(CFC/CTOTAL)を大きくすることができ、コントロールゲート電極205の電位(VCG)とフローティングゲート電極203の電位(VFG)との電位差が小さくなる。つまり、同じ電位をコントロールゲート電極205に印加してもカップリング比の大きい素子の方がチャネル領域215に大きな電界がかかり、電流駆動能力が向上する。よって、同じ効果を得たい場合、カップリング比が大きいほどコントロールゲート電極205への印加電圧(VCG)は小さくて済み、低電源電圧化が可能となる。
(実施の形態20)
図142は本発明の第20実施の形態によるスタックゲート型のフラッシュEEPROMを示す断面構造図である。図142において、201〜205、208、209、215は従来図100と同一あるいは相当する部分を示す。206はコントロールゲート電極205及びフローティングゲート電極203の側壁に設けられたサイドウォール酸化膜である。231はソース領域209の内部に形成される窒素ドーピング領域である。
本実施の形態に示すスタックゲート型のフラッシュEEPROMの製造方法については、実施の形態19に示す窒素ドーピング工程をソース注入工程の前に行えばよい。また、本実施の形態においても、窒素の注入条件は、実施の形態19に示す場合と同様、窒素の飛程がヒ素の飛程よりも小さくなるようなエネルギーで注入することである。
本実施の形態においても、実施の形態19で示した発明の効果と同一の効果を得ることができる。
(実施の形態21)
図143は本発明の第21実施の形態に示すスタックゲート型のフラッシュEEPROMの断面構造図である。図35において、201〜205、206、208、209、230、231は実施の形態図137あるいは図142と同一あるいは相当する部分を示す。本実施の形態は実施の形態19と実施の形態20を組み合わせた発明である。つまり、ドレイン領域208の内部には窒素ドーピング領域230が形成され、ソース領域209の内部には窒素ドーピング領域231が形成されている。
本実施の形態に示すスタックゲート型のフラッシュEEPROMの製造工程については、実施の形態19に示す窒素ドーピング工程をゲート電極をパターニングする工程の後で行えばよい(図144)。
本実施の形態においては、ドレイン領域208及びソース領域209の内部にそれぞれ窒素ドーピング領域230及び窒素ドーピング領域231が設けられているので、実施の形態19又は実施の形態20に示す効果がより顕著に現れる。また、本実施の形態において酸化膜207を設けずに窒素注入を行い、コントロールゲート電極205にも窒素をドープしてもよい。
なお、窒素をドープする領域については、所望の効果に応じて上記実施の形態を組み合わせて選択すればよい。