JPH03129774A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH03129774A JPH03129774A JP1314438A JP31443889A JPH03129774A JP H03129774 A JPH03129774 A JP H03129774A JP 1314438 A JP1314438 A JP 1314438A JP 31443889 A JP31443889 A JP 31443889A JP H03129774 A JPH03129774 A JP H03129774A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明はゲート電極の形成方法に改良を加えたMIS型
構造の半導体装置及びその製造方法に関する。
構造の半導体装置及びその製造方法に関する。
(従来の技術)
近年、コンピューターや通信機器の重要部分には大規模
集積回路(LSI)が多用されている。
集積回路(LSI)が多用されている。
これらのLSIは、数ミリ角の半導体基板上に多数の電
界効果トランジスタ(F’ET)を集積して形成されて
いる。最近では、このLSIは多種多様の機能を果たす
ために、より一層の集積化がなされている。この様なL
SIに用いられているFETの中で、広く知られている
ものの製造方法を第9図に示して説明する。
界効果トランジスタ(F’ET)を集積して形成されて
いる。最近では、このLSIは多種多様の機能を果たす
ために、より一層の集積化がなされている。この様なL
SIに用いられているFETの中で、広く知られている
ものの製造方法を第9図に示して説明する。
先ス、n型のシリコン基板(1)上にフィールド酸化膜
■及び薄い膜(4□)を形成し、これらの膜上にLPC
VD法によって多結晶シリコン膜(5□)を形成する。
■及び薄い膜(4□)を形成し、これらの膜上にLPC
VD法によって多結晶シリコン膜(5□)を形成する。
さらにこの多結晶シリコン膜(51)にホウ素CB)を
導入したP型及びリン(P)あるいはヒ素次いで、この
全面にレジスト(図示せず)を塗布し、これをパターニ
ングしてマスクを形成する。
導入したP型及びリン(P)あるいはヒ素次いで、この
全面にレジスト(図示せず)を塗布し、これをパターニ
ングしてマスクを形成する。
このマスク上から異方性エツチングを行って、多結晶シ
リコン(5□)の不要部を除去することにより、ゲート
電極(5□)を形成する。この後マスクを除去する (
第12図(b))。
リコン(5□)の不要部を除去することにより、ゲート
電極(5□)を形成する。この後マスクを除去する (
第12図(b))。
しかる後、再び露出面を熱酸化して薄い酸化膜(4,)
を形成する(第譬漬(C))。
を形成する(第譬漬(C))。
さらに、ゲートttt極上からPMO8領域にはホウ素
CB)をNHO3領域にはリン(P)あるいはヒ素(A
s)基板(1)表面に導入することにより、この電極と
自己整合的にP型のソース・ドレイン領域0゜■を形成
する。最後にシラン系ガスを用いたLPCVD法により
層間絶縁膜としてSin、膜(10□)。
CB)をNHO3領域にはリン(P)あるいはヒ素(A
s)基板(1)表面に導入することにより、この電極と
自己整合的にP型のソース・ドレイン領域0゜■を形成
する。最後にシラン系ガスを用いたLPCVD法により
層間絶縁膜としてSin、膜(10□)。
(10□)を堆積した後、所望の領域に開孔を設け、こ
こにAff系の電極配線(9)を形成する(第9図(d
))。
こにAff系の電極配線(9)を形成する(第9図(d
))。
以上の工程を経てFETは完成する。
しかしながらこの様なF E ’l’には次の様な問題
点があった。即ち、 ■ スケーリング則に従ってFET全体が微細化される
が、この際ゲート酸化膜はたかだか100A或はそれ以
下になってしまう。この様なF” E Tは特に動作中
に高い電界のかかるゲート電極(5□)のエツジ部分(
破線の丸で囲んだ領域)でソース領域0或はドレイン領
域(8)間にて耐圧が低下する。
点があった。即ち、 ■ スケーリング則に従ってFET全体が微細化される
が、この際ゲート酸化膜はたかだか100A或はそれ以
下になってしまう。この様なF” E Tは特に動作中
に高い電界のかかるゲート電極(5□)のエツジ部分(
破線の丸で囲んだ領域)でソース領域0或はドレイン領
域(8)間にて耐圧が低下する。
■ また、ゲート電極(5□)のエツジ部分では、ホッ
トキャリアが結晶格子に衝突してここに界面準位を形成
してしまう。この界面準位はキャリアを捕獲するために
キャリアの平均の易動度は低下し、ドレイン電流が小さ
くなり、信頼性の劣化をもたらす。
トキャリアが結晶格子に衝突してここに界面準位を形成
してしまう。この界面準位はキャリアを捕獲するために
キャリアの平均の易動度は低下し、ドレイン電流が小さ
くなり、信頼性の劣化をもたらす。
■ プラズマcvoH!A(to、)形成時に水素がゲ
ート電極(52)に侵入し、これがホウ素(2(4)を
基板α)中へ押し出す事によって、チャネルとなる領域
での不純物濃度が変化し、これに起因して閾値電圧の制
御性が悪かった。
ート電極(52)に侵入し、これがホウ素(2(4)を
基板α)中へ押し出す事によって、チャネルとなる領域
での不純物濃度が変化し、これに起因して閾値電圧の制
御性が悪かった。
(発明が解決しようとする課題)
従来の電界効果トランジスタの製造方法では、ゲート酸
化WAの詩λり化に伴うゲート耐圧の低下が生じ、また
ホットキャリアストレスによりゲート電極とのオーバー
ラツプ領域でのドレイン接合部に界面準位を発生させる
ためキャリアの易動度低下が起き、さらにゲート電極中
の不純物がチャネル領域へ拡散し閾値が変動するという
問題があった。
化WAの詩λり化に伴うゲート耐圧の低下が生じ、また
ホットキャリアストレスによりゲート電極とのオーバー
ラツプ領域でのドレイン接合部に界面準位を発生させる
ためキャリアの易動度低下が起き、さらにゲート電極中
の不純物がチャネル領域へ拡散し閾値が変動するという
問題があった。
本発明は上記問題点に鑑みなされたもので、ゲート耐圧
が高く、しかもキャリアの易動度の低下を来たすことが
なく、さらに、は閾値電圧の変動が少ない優れた半導体
装置をしかも容易に形成する事ができる半導体装置の製
造方法を提供する事を目的とする。
が高く、しかもキャリアの易動度の低下を来たすことが
なく、さらに、は閾値電圧の変動が少ない優れた半導体
装置をしかも容易に形成する事ができる半導体装置の製
造方法を提供する事を目的とする。
(課題を解決するための手段)
上記目的を遠戚するために、第1の発明は一導電型の半
導体層上にゲート絶縁膜を介して形成されるゲート電極
と、このゲート電極の両側に形成される逆導電型のソー
ス・ドレイン領域とを備える半導体装置において、前記
ゲート絶縁1漠は、前記半導体層との界面近傍での窒素
原子濃度が1stom・%以上、10al;on・%以
下である事を特徴とする半導体装置。ここで界面近傍と
は、基板表面からIOA程度までのゲート絶縁膜の厚さ
をいう。
導体層上にゲート絶縁膜を介して形成されるゲート電極
と、このゲート電極の両側に形成される逆導電型のソー
ス・ドレイン領域とを備える半導体装置において、前記
ゲート絶縁1漠は、前記半導体層との界面近傍での窒素
原子濃度が1stom・%以上、10al;on・%以
下である事を特徴とする半導体装置。ここで界面近傍と
は、基板表面からIOA程度までのゲート絶縁膜の厚さ
をいう。
また第2の発明は半導体基板上にゲート絶縁膜を介して
一導電型を呈する不純物含有のゲート電極を形成する工
程と、このゲート電極の両側の前記基板表面にソース・
ドレイン領域を形成する工程とを備えた半導体装置の製
造方法において、前記ゲート電極表面に酸化膜を形成す
る工程と、ついでこの酸化膜に窒素を含有させる工程と
、その後この窒素含有の酸化膜表面に絶縁膜を堆積する
工程とを具備する事を特徴とする半導体装置の製造方法
を提供するものである。
一導電型を呈する不純物含有のゲート電極を形成する工
程と、このゲート電極の両側の前記基板表面にソース・
ドレイン領域を形成する工程とを備えた半導体装置の製
造方法において、前記ゲート電極表面に酸化膜を形成す
る工程と、ついでこの酸化膜に窒素を含有させる工程と
、その後この窒素含有の酸化膜表面に絶縁膜を堆積する
工程とを具備する事を特徴とする半導体装置の製造方法
を提供するものである。
(作用〉
第1の発明によれば、我々が行った実験結果から、FE
Tのゲート絶縁膜中の窒素原子濃度を基板近傍で高く設
定することによりFET力<i1%速に動作する事が判
明した。特に、この濃度を1〜10atom・%に設定
するJGにより、F’ETを所謂相補型回路に組んだ場
合においても従来のものに比べて極めて高進動作が可能
である事も判った。またこの範囲は2〜8 atom・
%に設定する事がより好ましい。この様に規定した理由
は、2%より少なければゲート絶縁耐圧の向上が少ない
ためであり、また8%より多ければ界面準位密度が高く
なりすぎ、特性劣化を生ずるためである。
Tのゲート絶縁膜中の窒素原子濃度を基板近傍で高く設
定することによりFET力<i1%速に動作する事が判
明した。特に、この濃度を1〜10atom・%に設定
するJGにより、F’ETを所謂相補型回路に組んだ場
合においても従来のものに比べて極めて高進動作が可能
である事も判った。またこの範囲は2〜8 atom・
%に設定する事がより好ましい。この様に規定した理由
は、2%より少なければゲート絶縁耐圧の向上が少ない
ためであり、また8%より多ければ界面準位密度が高く
なりすぎ、特性劣化を生ずるためである。
また第2の発明によれば、ゲート電極の側壁に窒素含有
の酸化膜が形成される事によって、このゲートfflt
Mのエツジ部分とソース・ドレイン領域間にこの膜が介
在することになる。この最も電界の集中するゲート%t
4のエツジに、酸化膜に比べ耐圧性の高いこの窒素含有
膜が形成されることにより、ゲート電極とソース・ドレ
イン領域間の耐圧は向上する。
の酸化膜が形成される事によって、このゲートfflt
Mのエツジ部分とソース・ドレイン領域間にこの膜が介
在することになる。この最も電界の集中するゲート%t
4のエツジに、酸化膜に比べ耐圧性の高いこの窒素含有
膜が形成されることにより、ゲート電極とソース・ドレ
イン領域間の耐圧は向上する。
また、ホットキャリアによる界面準位が発生しやすいゲ
ートftwとドレイン領域のオーバーラツプ領域で酸化
膜に比べてこの準位の形成されにくい窒素含有酸化膜が
形成されているため、この準位に起因するキャリアの易
動度低下を防止できる。
ートftwとドレイン領域のオーバーラツプ領域で酸化
膜に比べてこの準位の形成されにくい窒素含有酸化膜が
形成されているため、この準位に起因するキャリアの易
動度低下を防止できる。
さらに、水素が発生しやすい層間絶縁1摸形成工程の前
までに、この水素を通しにくい窒素含有酸化膜によって
ゲート電極を被覆するために、ゲート電極中への水素の
侵入に起因するFETの閾埴電圧変動の問題を未然に防
ぐことができる。
までに、この水素を通しにくい窒素含有酸化膜によって
ゲート電極を被覆するために、ゲート電極中への水素の
侵入に起因するFETの閾埴電圧変動の問題を未然に防
ぐことができる。
(実施例)
本発明の詳細を実施例を用いて説明する。
髪よΔ失凰班
本発明の第1の実施例に係る電界効果トランジスタの製
造方法を第工図に沿って説明する。
造方法を第工図に沿って説明する。
先ず、半導体基板例えばn型の単結晶シリコン基板α)
の表面にP型つェル領域■及び素子分離用のフィールド
絶縁膜(3)を形成した後塩酸希釈酸化によって、70
入厚の薄い熱酸化膜(4□)を形成する。
の表面にP型つェル領域■及び素子分離用のフィールド
絶縁膜(3)を形成した後塩酸希釈酸化によって、70
入厚の薄い熱酸化膜(4□)を形成する。
ライで全面にL P CV D (Lot+ Pres
sure ChemicalVapour Depos
ition)法により多結晶シリコン膜(51)を約4
000Å堆積する(第1図(a))。
sure ChemicalVapour Depos
ition)法により多結晶シリコン膜(51)を約4
000Å堆積する(第1図(a))。
次ぎに、レジストのマスク(6□)を形成し、この上か
ら多結晶シリコン膜(51)中へ不純物例えばホウ素(
B)イオンをドーズ量2 X 1015an−”加速電
圧30にeVにて注入し、1〕十型多結晶シリコン(5
□)を形成する(第1図(b))。
ら多結晶シリコン膜(51)中へ不純物例えばホウ素(
B)イオンをドーズ量2 X 1015an−”加速電
圧30にeVにて注入し、1〕十型多結晶シリコン(5
□)を形成する(第1図(b))。
さらに、マスク(6□)を除去した後、再びレジストの
マスク(6□)を形威し、このマスク上から多結晶シリ
コン膜(51)中へ不純物例えばリン(P)イオンをド
ーズ量2X10”alI−”+加速電圧30KeVにて
注入する事によってこんどはn+型多結晶シリコン(5
,)を形成する(第1図(C))。
マスク(6□)を形威し、このマスク上から多結晶シリ
コン膜(51)中へ不純物例えばリン(P)イオンをド
ーズ量2X10”alI−”+加速電圧30KeVにて
注入する事によってこんどはn+型多結晶シリコン(5
,)を形成する(第1図(C))。
その後レジスI−のマスクを除去し、除去細土に再びパ
ターニングを施した電極形成用のマスクを形成し、この
マスク上から例えば異方性エツチングを行って不要の多
結晶シリコン膜を除去する事によって、n生型のゲート
fl!、極(55)及びP生型のゲート電極(5,)を
夫々形成する。(43)は夫々の電極のゲート酸化膜で
ある(第1図(d))。
ターニングを施した電極形成用のマスクを形成し、この
マスク上から例えば異方性エツチングを行って不要の多
結晶シリコン膜を除去する事によって、n生型のゲート
fl!、極(55)及びP生型のゲート電極(5,)を
夫々形成する。(43)は夫々の電極のゲート酸化膜で
ある(第1図(d))。
次いで1例えば酸素雰囲気中で温度900℃にて熱処理
を行って、夫々のゲート電極(54)、 (55)上及
び露出した基板O)、Pウェル(2)表面に100λ度
の熱酸化膜を形成する。以下の説明では、この膜を後酸
化膜と称する。
を行って、夫々のゲート電極(54)、 (55)上及
び露出した基板O)、Pウェル(2)表面に100λ度
の熱酸化膜を形成する。以下の説明では、この膜を後酸
化膜と称する。
この酸化膜(4,)はゲート酸化#(4□)の膜Jりと
同等もしくはそれ以下または半分以下である事が望まし
い。具体的な膜pAでいうと、IOA以上、200八以
下が良く、好ましくは30Å以上、200Å以下にする
。その理由は、 ■ これより厚いと、ゲート電極の形状を極端に悪くし
てしまい、電極下にバーズビークを生じるためである。
同等もしくはそれ以下または半分以下である事が望まし
い。具体的な膜pAでいうと、IOA以上、200八以
下が良く、好ましくは30Å以上、200Å以下にする
。その理由は、 ■ これより厚いと、ゲート電極の形状を極端に悪くし
てしまい、電極下にバーズビークを生じるためである。
■ またこれより薄いと、ゲート電極下の酸化膜中へ十
分な窒素を倣給できないためである(第1図(e))。
分な窒素を倣給できないためである(第1図(e))。
この酸化膜形成工程の後、続けて、窒素原子の含有ガス
例えばアンモニアガスを含む雰囲気中で、温度1050
℃にて60秒間のランプ加熱を行い、窒素を含有する後
酸化膜(44)を形成する(第1図(f))。
例えばアンモニアガスを含む雰囲気中で、温度1050
℃にて60秒間のランプ加熱を行い、窒素を含有する後
酸化膜(44)を形成する(第1図(f))。
この後、P生型のゲート電極(54)をマスクにして基
板(1)にホウ素を導入してP生型のソース・ドレイン
領域(7□)、(8□)を形成する。同様に、n+型の
ゲート電極(5,)と自己整合的にn“型のソース・ド
レイン領域(7□)、(8□)を形成(第1図(C))
。
板(1)にホウ素を導入してP生型のソース・ドレイン
領域(7□)、(8□)を形成する。同様に、n+型の
ゲート電極(5,)と自己整合的にn“型のソース・ド
レイン領域(7□)、(8□)を形成(第1図(C))
。
最後に、CV D (Che[1lical Vapo
ur Deposition)法より層間絶縁膜として
SiO□膜(10,) を堆積し、ソース・ドレイン
領域上(71) 、 (7□)、(8□)、(8□)に
開孔を設け、ここに電極配線0を形成する。(lO□)
はこの後に設けた表面保護膜である。この堆積膜の工程
はプラズマCVDで行なうため、従来より水素が入りや
すかったがこの実施例では、ゲート電t4(5,)内の
不純物拡散は見られなかった。これは、ゲート?!!極
(54)全体を水素を通しにくい窒化1[4,)でra
っでいるために、水素がゲート電極(5,)内に侵入で
きなかづたためと考えられる(第1図(g))。
ur Deposition)法より層間絶縁膜として
SiO□膜(10,) を堆積し、ソース・ドレイン
領域上(71) 、 (7□)、(8□)、(8□)に
開孔を設け、ここに電極配線0を形成する。(lO□)
はこの後に設けた表面保護膜である。この堆積膜の工程
はプラズマCVDで行なうため、従来より水素が入りや
すかったがこの実施例では、ゲート電t4(5,)内の
不純物拡散は見られなかった。これは、ゲート?!!極
(54)全体を水素を通しにくい窒化1[4,)でra
っでいるために、水素がゲート電極(5,)内に侵入で
きなかづたためと考えられる(第1図(g))。
以上の様な工程を経る小によって、T” M OS(Q
、)及びN M OS ((J、)を同一基板上に形成
する半ができる。このFETのうち、P M OS (
Q工)について別途実験を行ってドレイン耐圧を811
1定したところ、12Vであった。比鮫のために、後酸
化膜を窒化しない従来のP M OSのドレイン耐圧を
測定したところIIVであり1本実施例のものの方が約
lO%高かった。この様にゲート耐圧が本実施例のもの
について向上した運出は、ゲート電極のエツジとソース
・ドレイン領域間に絶縁耐圧の高い窒化膜が介在するた
めと考えられる。第2図はエツジ部分(A)の拡大図で
あり窒素含有の後酸化膜がこの間に介在する様子を示す
。
、)及びN M OS ((J、)を同一基板上に形成
する半ができる。このFETのうち、P M OS (
Q工)について別途実験を行ってドレイン耐圧を811
1定したところ、12Vであった。比鮫のために、後酸
化膜を窒化しない従来のP M OSのドレイン耐圧を
測定したところIIVであり1本実施例のものの方が約
lO%高かった。この様にゲート耐圧が本実施例のもの
について向上した運出は、ゲート電極のエツジとソース
・ドレイン領域間に絶縁耐圧の高い窒化膜が介在するた
めと考えられる。第2図はエツジ部分(A)の拡大図で
あり窒素含有の後酸化膜がこの間に介在する様子を示す
。
また、この実施例のMOSFETは、第2図に示す如く
、ゲート電極のエツジ部分の近傍が界面準位の増大しに
くい窒化111(4,)であるため、ホットキャリアに
よって界面増位の生じやすい領域(破線で囲んだ領域)
にも発生しにくい。このためキャリアの易動度の低下を
防止する小ができる。
、ゲート電極のエツジ部分の近傍が界面準位の増大しに
くい窒化111(4,)であるため、ホットキャリアに
よって界面増位の生じやすい領域(破線で囲んだ領域)
にも発生しにくい。このためキャリアの易動度の低下を
防止する小ができる。
この実施例では、P型を呈する不純物にB(ボロン)を
用いたが、Bを含む他の物質例えばl1F2等を用いて
も良い、また同様に、n型を呈する不純物にP(リン)
を用いたが、他のドーパント例えばAs (ヒ素)を用
いても良い。
用いたが、Bを含む他の物質例えばl1F2等を用いて
も良い、また同様に、n型を呈する不純物にP(リン)
を用いたが、他のドーパント例えばAs (ヒ素)を用
いても良い。
またここでは、後酸化膜の窒化は、その膜内に原子バー
セントで工%以上、50%以下、好ましくは3%以上、
40%以下の窒素を有することが望ましい。
セントで工%以上、50%以下、好ましくは3%以上、
40%以下の窒素を有することが望ましい。
第スゴしS濾鮭
本発明の第2の実施例を説明する。本実施例は、第1図
(a)から第1図(f)に示した後酸化膜を窒化する工
程まで全く同様に行う。この後、例えば酸素雰囲気中に
て温度1oso℃2時間60秒の熱処理を行って後酸化
膜(4,)の表面を再び酸化する。
(a)から第1図(f)に示した後酸化膜を窒化する工
程まで全く同様に行う。この後、例えば酸素雰囲気中に
て温度1oso℃2時間60秒の熱処理を行って後酸化
膜(4,)の表面を再び酸化する。
これにより、後酸化膜(44)は、表面近傍で窒素濃度
が低くなりゲートmr+(s、)、 (si)に近くな
るに従って濃い分布となる。以下の工程は実施例1と全
く同様に行う。
が低くなりゲートmr+(s、)、 (si)に近くな
るに従って濃い分布となる。以下の工程は実施例1と全
く同様に行う。
以上の工程を経るpIGによって、第1の実施例と同様
の効果を得る。
の効果を得る。
策Aシυに妃鯉
本発明の第3の実施例を説明する。この実施例は、第1
の実施例で形成した窒素含有の後酸化膜の代わりに窒素
及びフッ素を含有する後酸化膜を用いた点で第1の実施
例と異なる。後酸化膜にフッ素を含ませる方戚は例えば
、アンモニアガスの代わりにNF、等のフッ素及び窒素
を含むガス中で熱処理するか、或は後酸化膜の形成後フ
ッ素をイオン注入して導入しひき続きアンモニア雰囲気
中でランプ加熱する小によって形成できる。
の実施例で形成した窒素含有の後酸化膜の代わりに窒素
及びフッ素を含有する後酸化膜を用いた点で第1の実施
例と異なる。後酸化膜にフッ素を含ませる方戚は例えば
、アンモニアガスの代わりにNF、等のフッ素及び窒素
を含むガス中で熱処理するか、或は後酸化膜の形成後フ
ッ素をイオン注入して導入しひき続きアンモニア雰囲気
中でランプ加熱する小によって形成できる。
この様にフッ素及び窒素を含む後酸化膜を用いる事によ
って、第1の実施例と同様の効果を得る他に次の様な効
果を得る。即ち、弗素を導入することにより、シリコン
基板(ソース・ドレイン領域を含む)とゲート酸化膜界
面でのシリコン原子のダングリング・ボンド(d B
g 1 i n(5b o n d)が埋められ、FE
Tの耐圧及び信頼性は一層向上する。
って、第1の実施例と同様の効果を得る他に次の様な効
果を得る。即ち、弗素を導入することにより、シリコン
基板(ソース・ドレイン領域を含む)とゲート酸化膜界
面でのシリコン原子のダングリング・ボンド(d B
g 1 i n(5b o n d)が埋められ、FE
Tの耐圧及び信頼性は一層向上する。
尚、フッ素のイオン注入による導入は、後酸化膜の形成
前、後酸化膜の形成後、後酸化膜の窒化後、この窒素を
含む後酸化1模の再酸化後のいずれで行っても良い。
前、後酸化膜の形成後、後酸化膜の窒化後、この窒素を
含む後酸化1模の再酸化後のいずれで行っても良い。
本発明は上記実施例に限られるものではなく。
以下の様にしても良い事が判った。
■ 窒化するためにアンモニアガスを用いたが、窒素原
子を含む他のガス例えばN2等でも良い。また窒素と弗
素原子を含むガスとしてNF3 を用いたが他のフッ素
を含むガスでも良い。
子を含む他のガス例えばN2等でも良い。また窒素と弗
素原子を含むガスとしてNF3 を用いたが他のフッ素
を含むガスでも良い。
■ 後酸化膜を窒化する方法には熱酸化を用いたが、こ
れ以外の方法例えばプラズマ窒化及び、L P CV
D (Low Pressure chemical
vapour deposition)法による窒化シ
リコン膜(S13N4)の堆積によっても行う事ができ
る。
れ以外の方法例えばプラズマ窒化及び、L P CV
D (Low Pressure chemical
vapour deposition)法による窒化シ
リコン膜(S13N4)の堆積によっても行う事ができ
る。
■ ゲート絶縁膜には酸化膜を用いたが、他の材料例え
ば窒化膜等を用いても良いのであって。
ば窒化膜等を用いても良いのであって。
本発明はMO8型F E T以外の他171Ml5型F
ETに対しても適用できる。
ETに対しても適用できる。
■ ゲート電極は多結晶シリコンで形成したが、金属例
えば高融点金)、!ICとの積層膜あるいは、高融点金
属とシリコンの化合物膜で形成しても良い。
えば高融点金)、!ICとの積層膜あるいは、高融点金
属とシリコンの化合物膜で形成しても良い。
■ 基板にはシリコンを用いたが、これ以外の半導体例
えばGe、 GaAs、 Inl’等でも差し支えない
。
えばGe、 GaAs、 Inl’等でも差し支えない
。
尚、本発明は上進した実施例に限られるものではなく、
その主旨の逸脱しない範囲内で種々変形してLA施でき
ることは言うまでもない。
その主旨の逸脱しない範囲内で種々変形してLA施でき
ることは言うまでもない。
叉±夏失凰班
本実施例を第3図に沿って説明する。
N型単結晶シリコン基板(υの表内に、p −well
領域■及び素子分RVt域■形成後、HCn希釈酸化に
よりシリコン基板上にシリコン酸化法を例えば50A形
成後、さらにアンモニア雰囲気中でのランプ加熱を例え
ば1050℃60秒で行なうことにより、シリコン基板
と該窒素を含有するゲート絶縁膜の界面よりlOAの範
囲における窒素原子のa)M(原子濃度)が平均で1〜
10atom・%の範囲にあるゲート絶縁膜を形成する
(第3図(a))。
領域■及び素子分RVt域■形成後、HCn希釈酸化に
よりシリコン基板上にシリコン酸化法を例えば50A形
成後、さらにアンモニア雰囲気中でのランプ加熱を例え
ば1050℃60秒で行なうことにより、シリコン基板
と該窒素を含有するゲート絶縁膜の界面よりlOAの範
囲における窒素原子のa)M(原子濃度)が平均で1〜
10atom・%の範囲にあるゲート絶縁膜を形成する
(第3図(a))。
第3図(a)のA部分を拡大したものが第3図(b)で
ある。(19)はガス状のN13.である。
ある。(19)はガス状のN13.である。
この後、前記ゲーi・絶縁膜@)に密着してLPCVD
法により、多結晶シリコン膜0を約4000 A堆積す
る(第3図(C))。
法により、多結晶シリコン膜0を約4000 A堆積す
る(第3図(C))。
さらにレジストのマスク■を形成し、PMO5領域にB
(ボロン)もしくはBFa(71を例えば2×10E1
5is−”イオン注入しl)+型多結晶シリコン膜(8
)とした後(第3図(d))、再びレジストのマスク0
を形成しNMO8領域に1)(リン)もしくは^S(ヒ
ソ)■)を例えば2 X 10 E 15a+1−”イ
オン注入しN◆型多結晶シリコン膜(1(4)を形成す
る(第3図(e))。
(ボロン)もしくはBFa(71を例えば2×10E1
5is−”イオン注入しl)+型多結晶シリコン膜(8
)とした後(第3図(d))、再びレジストのマスク0
を形成しNMO8領域に1)(リン)もしくは^S(ヒ
ソ)■)を例えば2 X 10 E 15a+1−”イ
オン注入しN◆型多結晶シリコン膜(1(4)を形成す
る(第3図(e))。
さらに、前記多結晶シリコン膜をパターンニングし、ゲ
ート電極を形成する(第3図(f))。
ート電極を形成する(第3図(f))。
その後例えば900℃酸素雰囲気中で前記多結^ムシリ
コン膜上に100A程度の酸化膜(11)を形成する(
第3図(g))。
コン膜上に100A程度の酸化膜(11)を形成する(
第3図(g))。
更に、前記ゲート電極に対してセルファラインでPMO
8,NMO3のソース、ドレイン領域にそれぞれP型不
純物(B(ボロン)もしくは13F2)、N型不純物(
P (リン)もしくはAs(ヒソ))を導入しその後の
熱工捏を経てN型、P型拡散層(13,14)をそれぞ
れ形成する。その後CVD法によりシリコン酸化膜(1
5)を堆積じ、所望領域にゲート電極、ソース、ドレイ
ン部との配線引き出し口を開孔(IG) L 、 AQ
をスパッタ法で堆積し、パターンニングしてAQ配41
A(17)とし、表面をパシベーション膜(18)で覆
った後パッド部を(図示しない)開孔する(第3図(h
))。
8,NMO3のソース、ドレイン領域にそれぞれP型不
純物(B(ボロン)もしくは13F2)、N型不純物(
P (リン)もしくはAs(ヒソ))を導入しその後の
熱工捏を経てN型、P型拡散層(13,14)をそれぞ
れ形成する。その後CVD法によりシリコン酸化膜(1
5)を堆積じ、所望領域にゲート電極、ソース、ドレイ
ン部との配線引き出し口を開孔(IG) L 、 AQ
をスパッタ法で堆積し、パターンニングしてAQ配41
A(17)とし、表面をパシベーション膜(18)で覆
った後パッド部を(図示しない)開孔する(第3図(h
))。
以上の工程を経てシリコン基板と該窒素を含有するゲー
ト絶縁膜の界面より10大の範囲における窒素原子の濃
度(原子′a度)が平均で1〜lOatom・%の範囲
にあるゲート絶縁膜を形成する。
ト絶縁膜の界面より10大の範囲における窒素原子の濃
度(原子′a度)が平均で1〜lOatom・%の範囲
にあるゲート絶縁膜を形成する。
第3図(i)は、この実施例にしたがって作製したゲー
ト絶縁膜のシリコン、酸素及び窒素の濃度プロファイル
(オージェ分析結果)である。
ト絶縁膜のシリコン、酸素及び窒素の濃度プロファイル
(オージェ分析結果)である。
本実施例により以下の効果を奏する。即ち、ゲート絶縁
膜をシリコン基板をH(4希釈酸化して得た従来の半導
体装置では、微細化が進むにつれて、高電界部で表面ラ
フネス散乱の影響が大きくなり、モビリティの低下が問
題であった。この問題は、高速デバイスの実現が難しい
ことを示す。
膜をシリコン基板をH(4希釈酸化して得た従来の半導
体装置では、微細化が進むにつれて、高電界部で表面ラ
フネス散乱の影響が大きくなり、モビリティの低下が問
題であった。この問題は、高速デバイスの実現が難しい
ことを示す。
これに対して本発明はこの様な問題がない。この事を以
下具体的に説明する。
下具体的に説明する。
第4図に、本発明を用いて作製したMOSFETのモビ
リティを従来技術を用いて作製したMOSFETのもの
と比較して示す。第4図(a〉、第4図(b)はそれぞ
れNチャネル、PチャネルMO3FETに対応するもの
である。
リティを従来技術を用いて作製したMOSFETのもの
と比較して示す。第4図(a〉、第4図(b)はそれぞ
れNチャネル、PチャネルMO3FETに対応するもの
である。
また第5図は、シリコン基板と該窒素を含有するゲート
絶縁膜の界面より10人の範囲におけるシリコンと酸素
と窒素原子に対する窒素原子の濃度(原子濃度)に対す
る高電界側のモビリティを示す。第5図(a)、第5図
(b)はそれぞれNチャネル、PチャネルMO3FET
に対応するものである。
絶縁膜の界面より10人の範囲におけるシリコンと酸素
と窒素原子に対する窒素原子の濃度(原子濃度)に対す
る高電界側のモビリティを示す。第5図(a)、第5図
(b)はそれぞれNチャネル、PチャネルMO3FET
に対応するものである。
以上の図から高電界側で、本発明を用いたMOSFET
は、Nチャネルでモビリティが著しく向上し、Pチャネ
ルで低下することが解る。本発明は、シリコン基板と窒
素を含有するゲート絶縁膜の界面において、窒素原子に
対する窒″J4原子の濃度(原子濃度)がlO大の範囲
でシリコンと酸素と窒素原子に対して平均で1〜10a
tom・%の範囲にあるため、窒素原子が生じさせる表
面ラフネス散乱が酸化膜をゲート絶縁膜に用いた場合と
比べNチャネルで減少しPチャネルで増大することによ
る。
は、Nチャネルでモビリティが著しく向上し、Pチャネ
ルで低下することが解る。本発明は、シリコン基板と窒
素を含有するゲート絶縁膜の界面において、窒素原子に
対する窒″J4原子の濃度(原子濃度)がlO大の範囲
でシリコンと酸素と窒素原子に対して平均で1〜10a
tom・%の範囲にあるため、窒素原子が生じさせる表
面ラフネス散乱が酸化膜をゲート絶縁膜に用いた場合と
比べNチャネルで減少しPチャネルで増大することによ
る。
第6図に1本発明を用いて作製したCMO5NAND回
路(2人力を実線、3人力を波線で示す)のスピードを
従来技術を用いて作製した回路のものと比較した結果を
示す。回路のスピードはNチャネルのモビリティの著し
い向上により1本発明を用いて作製したCMOSインバ
ーター回路では、本発明で制限した界面の窒素濃度の範
囲において、従来技術を用いて作製した回路に比べ、ス
ピードが向上する。本発明で規定した界面の窒素濃度の
範囲つまり1 atoa+・%以上、lOatom・%
以下においてのみ、PMO3FIETでのモビリティの
低下は回路のスピードを劣化させない。
路(2人力を実線、3人力を波線で示す)のスピードを
従来技術を用いて作製した回路のものと比較した結果を
示す。回路のスピードはNチャネルのモビリティの著し
い向上により1本発明を用いて作製したCMOSインバ
ーター回路では、本発明で制限した界面の窒素濃度の範
囲において、従来技術を用いて作製した回路に比べ、ス
ピードが向上する。本発明で規定した界面の窒素濃度の
範囲つまり1 atoa+・%以上、lOatom・%
以下においてのみ、PMO3FIETでのモビリティの
低下は回路のスピードを劣化させない。
尚、PチャネルMO3FETにおける上記のモビリティ
の低下は、表面チャネル型MO3F[ETの場合である
。
の低下は、表面チャネル型MO3F[ETの場合である
。
埋込チャネル型の場合においてもゲート高電界側では表
内ラフネス散乱が問題となる。従って、埋込チャネル型
を用いたCMOSデバイスの場合に於いても本発明を用
いればCMOSインバーター回路及びNAND回路のス
ピードは向上する。
内ラフネス散乱が問題となる。従って、埋込チャネル型
を用いたCMOSデバイスの場合に於いても本発明を用
いればCMOSインバーター回路及びNAND回路のス
ピードは向上する。
次ぎに、この様にCMOSデバイスを形成する実施例を
以下順次説明する。
以下順次説明する。
ゲート絶縁膜形成の工ね以外は、実施例4と同一である
。したがって、以下の実施例においては、ゲート絶縁膜
形状の工程のみ示す。
。したがって、以下の実施例においては、ゲート絶縁膜
形状の工程のみ示す。
失凰鮭旦
H(4希釈酸化によりシリコン基板(υ上にシリコン酸
化膜を例えば50入形成後、アンモニア雰囲気中でのラ
ンプ加熱を例えば1100℃60秒で行なった後(第3
図(b)、酸素(2(4) n囲気中でのランプ加熱を
例えば1100℃60秒で行なうことにより、シリコン
基板(4)と該窒素を含有するゲート絶縁膜(21)の
界面より10人の範囲における窒素原子の濃度(原子濃
度)が平均で1〜10atom・%の範囲にあるゲート
絶縁膜を形成する(第7図)。
化膜を例えば50入形成後、アンモニア雰囲気中でのラ
ンプ加熱を例えば1100℃60秒で行なった後(第3
図(b)、酸素(2(4) n囲気中でのランプ加熱を
例えば1100℃60秒で行なうことにより、シリコン
基板(4)と該窒素を含有するゲート絶縁膜(21)の
界面より10人の範囲における窒素原子の濃度(原子濃
度)が平均で1〜10atom・%の範囲にあるゲート
絶縁膜を形成する(第7図)。
第3図(j)は、この実施例にしたがって作製したゲー
ト絶縁膜中のシリコン、M索及び濃度プロファイル(オ
ージェ分析結果)である。
ト絶縁膜中のシリコン、M索及び濃度プロファイル(オ
ージェ分析結果)である。
去10生灸
+1cQ希釈酸化によりシリコン基板(1)上にシリコ
ン酸化膜■を例えば50入形成後、前記シリコン酸化膜
に密着してLPCVD法で、窒化硅素膜(22)を堆積
する(第8図)。その後、再収ucQ希釈酸化を行なう
ことにより(第9図)、 シリコン基板と該窒素を含有
するゲート絶縁膜の界面より10入の範囲における窒素
原子の濃度(Dズ子潴度)が平均で1〜lOatom・
%の範囲にあるゲート絶縁膜(23)を形成する。
ン酸化膜■を例えば50入形成後、前記シリコン酸化膜
に密着してLPCVD法で、窒化硅素膜(22)を堆積
する(第8図)。その後、再収ucQ希釈酸化を行なう
ことにより(第9図)、 シリコン基板と該窒素を含有
するゲート絶縁膜の界面より10入の範囲における窒素
原子の濃度(Dズ子潴度)が平均で1〜lOatom・
%の範囲にあるゲート絶縁膜(23)を形成する。
第3図(h)は、この実施例にしたがって作製したゲー
ト絶縁膜中のシリコン、酸素及び窒素の濃度プロファイ
ル(オージェ分析結果)である。
ト絶縁膜中のシリコン、酸素及び窒素の濃度プロファイ
ル(オージェ分析結果)である。
尖凰鮭ユ
実施例4及び実施例5におけるHCQ希釈酸化の代わり
にドライ窒素酸化、水素燃焼酸化、もしくは酸素雰囲気
中でのランプ加熱を行なうことによりシリコン基板上に
シリコン酸化膜を形成しても良い。
にドライ窒素酸化、水素燃焼酸化、もしくは酸素雰囲気
中でのランプ加熱を行なうことによりシリコン基板上に
シリコン酸化膜を形成しても良い。
尖旌杷互
実施例4、実施例5、実施例6及び実施例7において、
酸素雰囲気中でのランプ加熱の温度は450℃〜130
0℃の範囲で選択して良い、且つ、各温度に応じて、所
望の界面での濃度が得られるように、加熱時間を選択し
て良い。ここで1300℃はウェハー面に急激な加熱に
よる“反り″が生ずる温度であり、450℃はシンター
温度に対応する。
酸素雰囲気中でのランプ加熱の温度は450℃〜130
0℃の範囲で選択して良い、且つ、各温度に応じて、所
望の界面での濃度が得られるように、加熱時間を選択し
て良い。ここで1300℃はウェハー面に急激な加熱に
よる“反り″が生ずる温度であり、450℃はシンター
温度に対応する。
失り爽主
実施例4、実施例5、実施例6及び実施例7において、
アンモニア雰囲気中でのランプ加熱の温度は450℃〜
1300℃の範囲で選択して良い。且つ、各温度に応じ
て、所望の界面での濃度が得られるように、加熱時間を
選択して良い。ここで1300℃はウェハー面に急激な
加熱によるパ反り”が生ずる温度であり、450℃はシ
ンター温度に対応する。
アンモニア雰囲気中でのランプ加熱の温度は450℃〜
1300℃の範囲で選択して良い。且つ、各温度に応じ
て、所望の界面での濃度が得られるように、加熱時間を
選択して良い。ここで1300℃はウェハー面に急激な
加熱によるパ反り”が生ずる温度であり、450℃はシ
ンター温度に対応する。
尚、本発明は上記実施例に限定されるものではなく、そ
の主旨を逸脱しない範囲で種々変形して実施できること
はいうまでもない。
の主旨を逸脱しない範囲で種々変形して実施できること
はいうまでもない。
;〔発明の効果〕
上記構成により、高速性に優れたデバイスをしかも容易
に形成することができる。
に形成することができる。
第1図は本発明の第1の実施例を示す工程順の断面図、
第2図は本発明の第1の実施例を説明する図、第3図は
本発明の第3.第5.第6の実施例を説明する図、第4
図、第5図及び第6図は本発明の第4の実施例を説明す
る図、第7図は本発明の第5の実施例を説明する図、第
8図及び第9図は本発明の第6の実施例を説明する図、
第10図は従来例を示す図である。 I N型単結晶シリコン基板 2 P型ウェル 3 素子分離領域 4 ゲート絶縁膜 5 多結晶シリコン膜 6 レジスト膜 7 P型不純物躬 8 N型不純物入り 9ftt極 シリコン酸化膜 P型ソース、ドレイン領域 N型ソース、ドレイン領域 CVDシリコン酸化膜 コンタクト間孔部 周配線 パシベーション膜 アンモニア雰囲気中の窒化 酸素雰囲気中の酸化 窒素を含有する絶縁膜 LPCSVD法で堆積したシリ 窒素を含有する絶縁膜 コン窒化、膜
第2図は本発明の第1の実施例を説明する図、第3図は
本発明の第3.第5.第6の実施例を説明する図、第4
図、第5図及び第6図は本発明の第4の実施例を説明す
る図、第7図は本発明の第5の実施例を説明する図、第
8図及び第9図は本発明の第6の実施例を説明する図、
第10図は従来例を示す図である。 I N型単結晶シリコン基板 2 P型ウェル 3 素子分離領域 4 ゲート絶縁膜 5 多結晶シリコン膜 6 レジスト膜 7 P型不純物躬 8 N型不純物入り 9ftt極 シリコン酸化膜 P型ソース、ドレイン領域 N型ソース、ドレイン領域 CVDシリコン酸化膜 コンタクト間孔部 周配線 パシベーション膜 アンモニア雰囲気中の窒化 酸素雰囲気中の酸化 窒素を含有する絶縁膜 LPCSVD法で堆積したシリ 窒素を含有する絶縁膜 コン窒化、膜
Claims (5)
- (1)一導電型の半導体層上にゲート絶縁膜を介して形
成されるゲート電極と、このゲート電極の両側に形成さ
れる逆導電型のソース・ドレイン領域とを備える半導体
装置において、前記ゲート絶縁膜は、前記半導体層との
界面近傍での窒素原子濃度が1atom・%以上、10
atom・%以下である事を特徴とする半導体装置。 - (2)前記半導体層がn型の第1の半導体装置と、前記
半導体層がP型の第2の半導体装置とを具備し、前記第
1の半導体装置と前記第2の半導体装置を相補型回路に
組み合わせた事を特徴とする請求項1記載の半導体装置
。 - (3)半導体基板上にゲート絶縁膜を介して一導電型を
呈する不純物含有のゲート電極を形成する工程と、この
ゲート電極の両側の前記基板表面にソース・ドレイン領
域を形成する工程とを備えた半導体装置の製造方法にお
いて、前記ゲート電極表面に酸化膜を形成する工程と、
ついでこの酸化膜に窒素を含有させる工程と、その後こ
の窒素含有の酸化膜表面に絶縁膜を堆積する工程とを具
備する事を特徴とする半導体装置の製造方法。 - (4)前記窒化された酸化膜表面を酸化する事を特徴と
する請求項3記載の半導体装置の製造方法。 - (5)前記窒化する工程は、窒素原子及び弗素原子含有
の雰囲気中で行う事を特徴とする請求項3記載の半導体
装置の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1-184409 | 1989-07-17 | ||
JP18440989 | 1989-07-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03129774A true JPH03129774A (ja) | 1991-06-03 |
JP2889295B2 JP2889295B2 (ja) | 1999-05-10 |
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ID=16152664
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
---|---|
JP (1) | JP2889295B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5434813A (en) * | 1992-09-02 | 1995-07-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and manufacturing method of the same |
JPH11204793A (ja) * | 1997-10-24 | 1999-07-30 | Lsi Logic Corp | 電子デバイスのゲート酸化物を硬化させる方法及び半導体デバイス |
JP2005531158A (ja) * | 2002-06-26 | 2005-10-13 | セムエキップ インコーポレイテッド | 半導体デバイス及び半導体デバイスの製造方法 |
JP2009016824A (ja) * | 2007-06-29 | 2009-01-22 | Samsung Electronics Co Ltd | 半導体素子の製造方法 |
JP2009071319A (ja) * | 2008-10-30 | 2009-04-02 | Renesas Technology Corp | 半導体集積回路装置 |
JP2010278464A (ja) * | 2010-08-06 | 2010-12-09 | Sharp Corp | 半導体装置の製造方法 |
JP2011029661A (ja) * | 1993-09-02 | 2011-02-10 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-12-05 JP JP1314438A patent/JP2889295B2/ja not_active Expired - Lifetime
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5434813A (en) * | 1992-09-02 | 1995-07-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and manufacturing method of the same |
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US7723233B2 (en) | 2002-06-26 | 2010-05-25 | Semequip, Inc. | Semiconductor device and method of fabricating a semiconductor device |
JP2010161397A (ja) * | 2002-06-26 | 2010-07-22 | Semequip Inc | 半導体デバイス及び半導体デバイスの製造方法 |
US8236675B2 (en) | 2002-06-26 | 2012-08-07 | Semequip, Inc. | Semiconductor device and method of fabricating a semiconductor device |
JP2009016824A (ja) * | 2007-06-29 | 2009-01-22 | Samsung Electronics Co Ltd | 半導体素子の製造方法 |
JP2009071319A (ja) * | 2008-10-30 | 2009-04-02 | Renesas Technology Corp | 半導体集積回路装置 |
JP2010278464A (ja) * | 2010-08-06 | 2010-12-09 | Sharp Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2889295B2 (ja) | 1999-05-10 |
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