KR0161393B1 - 불휘발성 반도체 메모리장치의 제조방법 - Google Patents

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Abstract

CMOS 기술을 사용하는 불휘발성 반도체 메모리장치의 제조방법이 개시되어 있다. 반도체기판에 N웰, P웰 및 저농도의 P웰을 형성한 후, 상기 N웰 및 P웰 상에 각각, P-채널 트랜지스터 및 N-채널 트랜지스터를 형성한다. 상기 저농도의 P웰 상에 EEPROM 셀을 형성하며, 상기 EEPROM 셀은 부유게이트를 갖는 두 개의 트랜지스터로 이루어지고, 한 트랜지스터의 부유게이트는 다른 트랜지스터 방향의 가장자리 하단에 터널링이 가능한 얇은 산화막과 겹쳐지는 영역을 가지며, 상기 하단 영역은 한 종류의 N형 불순물로 이온 주입된 것을 특징으로 한다. 터널링이 가능한 얇은 산화막을 부유게이트를 포함한 게이트의 가장자리 하부에만 형성함으로써 메모리셀 사이즈를 크게 줄일 수 있다.

Description

불휘발성 반도체 메모리장치의 제조방법
제1도는 종래 방법에 의한 불휘발성 반도체 메모리장치의 단면도.
제2도는 본 발명에 의한 불휘발성 반도체 메모리장치의 단면도.
제3a도 내지 제3g도는 본 발명에 희한 불휘발성 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들.
* 도면의 주요부분에 대한 부호의 설명
10 : N형 반도체기판 100 : P형 반도체기판
15, 102 : N웰 16 : 저농도 P웰
14, 104 : 필드산화막 17 : 제1 게이트산화막
19, 7 : 불순물영역 21, 5 : 제2 게이트산화막
18, 1 : 부유게이트 20, 2 : 유전막
22, 3 : 제2 게이트 24, 106 : 제1 절연층
25, 107 : 콘택홀 27, 105 : 플러그영역
26, 108 : 제1 금속층 28, 110 : 제2 절연층
29, 111 : 비아홀 30, 112 : 제2 금속층
본 발명은 불휘발성 반도체 메모리장치의 제조방법에 관한 것으로, 특히 CMOS(Complementary Metal-Oxide-Semiconductor) 기술을 사용하는 EEPROM(Electrically Erasable Programmable Read-Only Memory) 장치의 제조방법에 관한 것이다.
메모리소자를 기억 유지라는 점에서 분류하면 불휘발성 메모리(non-volatile memory)와 휘발성 메모리(volatile memory)로 나누어진다. 불휘발성이란 메모리의 드라이브 전원이 OFF로 되어도 기억 소자 또는 회로가 갖는 기억 내용이 소멸되지 않고 유지되는 성질을 말하며, 휘발성이란 그 반대의 성질을 말한다. 이러한 불휘발성 메모리소자로는 대표적으로, 전기적으로 데이터의 프로그램/소거(program/erase)가 가능한 EEPROM을 들 수 있다.
EEPROM의 메모리셀은 반도체기판 상에 F-N(Fowler-Nordheim)터널링(trmmeling)을 위한 얇은 산화막을 개재하여 형성된 1차 게이트, 즉 부유게이트(floating gate)을 위한 얇은 산화막을 개재하여 형성된 1차 게이트, 즉 부유게이트(floasting gate)와, 상기 부유게이트 상에 유전막, 예컨대ONO(Oxide/Nitride/Oxide)막을 개재하여 적층된 2차 게이트로 구성되어 있다. 따라서, 전압이 상기 부유게이트와 기판 사이의 얇은 산화막을 가로질러 인가될 때, 전자가 터널링 효과에 의해 상기 얇은 산화막을 통해 부유게이트로 주입(injection)되거나 퇴출(withdraw)됨으로써 데이터 저장이 이루어진다.
이러한EEPROM에서 셀을 구동시키기 위한 주변회로 트랜지스터는 일반적인 MOS 트랜지스터로서, 1층의 폴리실리콘 게이트 구조를 갖는다. 통상적으로는, 메모리셀의 2차 게이트를 형성하는 폴리실리콘을 상기 주변회로 트랜지스터의 게이트로 사용한다.
제1도는 종래 방법에 의한 EEPROM 장치의 단면도로서, 이를 참조하여 종래 방법을 설명하고자 한다.
먼저, P형의 반도체기판(100)에 통상의 이온주입/확산 공정으로 N웰(Nwell; 102)을 형성한 후, 채널 스토퍼(stopper) 이온주입 및 필드산화막(104) 형성공정을 차례로 실시한다. 제1 N형 불순물을 선택적으로 이온 주입하여 매몰 N+영역(6)을 형성한 후, 결과물 상에 제1 게이트산화막9도시되지 않음)을 형성한다. 상기 제1 게이트산화막을 선택적으로 제거하여 작은 윈도우를 정의한 후, 상기 윈도우를 통해 기판(100)에 제2 N형 불순물을 이온 주입하여 불순물영역(7)을 형성한다. 상기 윈도우에 얇은 산화막(a 참조)을 형성한 후, 결과물 상에 제1 폴리실리콘층을 침적한다. 상기 제1 폴리실리콘층 및 제1 게이트산화막을 차례로 식각하여 부유게이트(1)를 형성한 후, 열산화 공정을 실시하여 유전막(2) 및 제2 게이트산화막(5)을 동시에 형성한다. 기판(100)에 선택적으로 문턱전압 조절용 이온주입을 실시한 후, 제2 게이트산화막(5) 및 유전막(2) 상에 폴리실리콘으로 이루어진 제2 게이트(3)를 형성한다.
마스크 공정 및 이온주입 공정을 이용하여 N-채널 및 P -채널 트랜지스터의 소오스/드레인(N+, P+)들을 형성한 후, 결과물 상에 BPSG(borophosphosilicate glass)를 침적하여 제1 절연층(106)을 형성한다. 상기 제1 절연층(106)을 선택적으로 제거하여 콘택홀(107)을 형성한 후, 그 위에 상기 콘택홀(107)을 통해 N-채널/P-채널 트랜지스터 및 메모리셀의 소오스, 드레인 및 게이트에 선택적으로 접속되는 제1 금속층(108)을 형성한다. 이때, 상기 제1 금속층(108)을 형성하기 전에, 콘택홀(107)에 의해 노출된 기판 영역에 N+플러그영역(105)을 형성할 수 있다. 비아홀(111)을 갖는 제2 절연층(110)을 결과물 상에 형성한 후, 그 위에, 상기 비아홀(111)을 통해 제1 금속층(108)에 접속되는 제2 금속층(112)을 형성한다.
상술한 종래의 불휘발성 반도체 메모리장치의 제조방법은 다음과 같은 문제점들을 갖는다.
첫째, 부유게이트를 포함한 게이트의 길이는 부유게이트(1) 하단의 이온주입 영역 길이(b)와 유효 채널길이(L)의 합이 되므로, 게이트의 길이는 원하는 유효 채널길이(L) 하에서 부유게이트 하단의 이온주입 영역 길이(b)에 의해 결정된다. 상기 부유게이트 하단의 이온주입 영역(b) 상에는 터널링이 일어날 수 있을 정도의 얇은 산화막(a)이 형성되어야 하는데, 이것이 부유게이트를 포함한 게이트의 길이가 터지는 원인이 된다. 이는, 얇은 산화막 영역(a)을 포함한 부유게이트 하단의 이온주입 영역 길이(b)가 얇은 산화막 영역(a)과 채널방향 영역(b2), 및 게이트 가장자리 영역(b1)으로 이루어지기 때문이다. 상기 영역 b1과 b2는 얇은 산화막 영역(a)을 부유게이트 하단의 이온주입 영역(b) 내에 형성하기 위해 불가피한 영역이며, 터널링을 위한 얇은 산화막 영역 a의 크기는 공정 능력에 따른다. 따라서, 상술한 종래 방법에서는 부유게이트를 포함한 게이트 길이를 효과적으로 줄이지 못함으로써 메모리셀의 사이즈가 커지는 단점이 있다.
둘째, 터널링이 가능한 얇은 산화막 영역(a)은 공정 진행시 정의되는 영역(상술한 윈도우 영역)과 크기가 같으며, 그 크기는 셀 사이즈의 축소를 위해 최소화되어야 하므로 공정상의 어려움이 있다.
셋째, 부유게이트 하단의 이온주입 영역(b)은 N형 불순물이 두차례 이온 주입되어 형성되기 때문에(상술한 매몰 N+영역(6) 및 불순물영역(7)) 공정이 복잡해진다.
넷째, N웰 기술을 사용하므로 p형 반도체기판에만 적용이 가능하다.
따라서, 본 발명의 목적은 상술한 종래 방법의 문제점들을 해결할 수 있는 불휘발성 반도체 메모리장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은,
반도체기판에 N웰, P웰 및 저농도의 P웰을 형성하는 단계;
상기 N웰 및 P웰 상에 각각, P-채널 트랜지스터 및 N-채널 트랜지스터를 형성하는 단계; 및
상기 저농도의 P웰 상에 EEPROM셀을 형성하는 단계를 구비하며,
상기 EEPROM 셀은 부유게이트를 갖는 두 개의 트랜지스터로 이루어지고, 한 트랜지스터의 부유게이트는 다른 트랜지스터 방향의 가장자리 하단에 터널링이 가능한 얇은 산화막과 겹쳐지는 영역을 가지며, 상기 하단 영역은 한 종류의 N형 불순물로 이온 주입된 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법을 제공한다.
상기 저농도의 P웰 상에 EEPROM 셀을 형성하는 단계는, 상기 반도체기판 상에 제1 게이트산화막을 형성하고, 그 속에 윈도우를 정의하는 단계; 상기 윈도우를 통해 상기 반도체기판에 N형 불순물을 이온 주입하는 단계; 상기 윈도우에 얇은 산화막을 형성하는 단계; 상기 결과물 상에 제1 게이트 층을 형성하고 상기 저농도의 P웰을 제외한 영역 상의 상기 제1 게이트 층을 식각하는 단계; 상기 결과물 상에 유전막을 형성하고 상기 저농도의 P웰을 제외한 영역 상의 상기 유전막을 식각하는 단계; 상기 결과물 상에 제2 게이트산화막 및 제2 게이트 층을 차례로 형성하는 단계; 및 게이트의 가장자리 하단에 상기 얇은 산화막이 겹쳐지도록 상기 제2 게이트층, 유전막 및 제1 게이트 층을 차례로 식각하여 메모리셀 트랜지스터의 게이트를 정의하는 단계로 이루어진다.
상기 반도체기판은 N형 반도체기판 이나 P형 반도체기판의 어느 쪽을 사용하여도 무방하다.
상기 저농도의 P웰 상의 EEPROM 셀을 형성하는 단계 후, 상기 결과물 상에, 콘택홀을 갖는 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에, 상기 콘택홀을 통해 상기 N-채널 및 P-채널 트랜지스터 및 메모리셀 트랜지스터에 선택적으로 접속되는 제1 금속층을 형성하는 단계; 상기 제 금속층 상에, 비아홀을 갖는 제2 절연층을 형성하는 단계; 및 상기 제2 절연층 상에, 상기 비아홀을 통해 상기 제1 금속층에 접속되는 제2 금속층을 형성하는 단계를 더 구비할 수 있다.
또한 상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 N웰, P웰 및 저농도의 P웰을 형성하는 단계; 상기 N웰에 P-채널 트랜지스터 영역을, 상기 P웰에 N-채널 트랜지스터 영역을, 상기 저농도의 P웰에 메모리셀 트랜지스터 영역을 각각 정의하는 단계; 상기 트랜지스터 영역들의 주위에 필드산화막을 형성하는 단계; 상기 필드산화막이 형성된 결과물 상에 제1 게이트산화막을 형성하고, 그 속에 윈도우를 정의하는 단계; 상기 윈도우를 통해 상기 반도체기판에 N형 불순물을 이온 주입하는 단계; 상기 윈도우에 얇은 산화막을 형성하는 단계; 상기 결과물 상에 제1 게이트 층을 형성하고 상기 메모리셀 트랜지스터 영역을 제외한 영역의 상기 제1 게이트 층을 식각하는 단계; 상기 결과물 상에 유전막을 형성하고 상기 메모리셀 트랜지스터 영역을 제외한 영역의 상기 유전막을 식각하는 단계; 상기 결과물 상에 제2 게이트산화막 및 제2 게이트 층을 차례로 형성하는 단계; 게이트의 가장자리 하단에 상기 얇은 산화막이 겹쳐지도록, 상기 메모리셀 트랜지스터 영역의 제2 게이트층, 유전막 및 제1 게이트 층을 차례로 식각하여 메모리셀 트랜지스터의 게이트를 정의하는 단계; 상기 메모리셀 트랜지스터 영역을 제외한 영역의 제2 게이트층 및 제2 게이트산화막을 식각하여 N-채널 및 P-채널 트랜지스터의 게이트들을 정의하는 단계; 및 상기 트랜지스터들의 소오스 및 드레인들을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법을 제공할 수도 있다.
상기 메모리셀 트랜지스터 영역을 제외한 영역의 유전막을 식각하는 단계에서 제1 게이트산화막이 함께 식각된다.
상기 트랜지스터들의 소오스 및 드레인들을 형성하는 단계 후, 상기 결과물 상에, 콘택홀을 갖는 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에, 콘택홀을 통해 상기 N-채널 및 P-채널 트랜지스터 및 메모리셀 트랜지스터에 선택적으로 접속되는 제1 금속층을 형성하는 단계; 상기 제1 금속층 상에, 비아홀을 갖는 제2 절연층을 형성하는 단계; 및 상기 제2 절연층 상에, 상기 비아홀을 통해 상기 제1 금속층에 접속되는 제2 금속층을 형성하는 단계를 더 구비할 수 있다.
본 발명에 의하면, 터널링이 가능한 얇은 산화막을 부유게이트를 포함한 게이트의 가장자리 하부에만 형성함으로써 셀의 사이즈를 크게 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
제2도는 본 발명에 의한 불휘발성 반도체 메모리장치의 단면도이다. 여기서, 참조부호 10은 N형 반도체기판, 15는 N웰, 16은 저농도 P웰, 14는 필드산화막, 17은 제1 게이트산화막, 18은 부유게이트, 19는 불순물영역, 20은 유전막, 21은 제2 게이트산화막, 22는 제2 게이트층, 24는 제1 절연층, 25는 콘택홀, 26은 제1 금속층, 27은 N+플러그영역, 28은 제2 절연층, 29는 비아홀, 그리고 30은 제2 금속층을 나타낸다.
제2도를 참조하면, N형 반도체기판(10)에 P-채널 트랜지스터가 형성되는 N웰(15), N-채널 트랜지스터가 형성되는 P웰(도시되지 않음), 및 EEPROM 셀이 형성되는 저농도의 P웰(16)이 형성되어 있다. 상기 EEPROM 셀은 제1게이트(즉, 부유게이트: 18)와 제2게이트(22)가 적층된 구조의 두 개의 트랜지스터로 이루어지고, 한 트랜지스터의 부유게이트(18)는 다른 트랜지스터 방향의 가장자리 하단에 터널링이 가능한 얇은 산화막과 겹쳐지는 영역(A)을 가진다. 상기 게이트 가장자리의 하단은 한 종류의 N형 불순물로 이온 주입된 영역(19)만을 갖는다.
따라서, 터널링이 가능한 얇은 산화막(A)이 부유게이트(18)를 포함한 게이트의 가장자리 하부에만 형성되기 때문에, 동일한 유효 채널길이(L)를 갖는 셀의 제작시, 셀 사이즈를 크게 줄일 수 있다. 또한, 상기 얇은 산화막을 성장시키는 영역을 제2도의 B와 같이 부유게이트(18) 하부의 영역에 관계없이 크게 할 수 있으므로, 공정 마진(margin)이 증가한다.
제3a도 내지 제3g도는 본 발명에 의한 불휘발성 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
제3a도는 N웰 이온주입을 실시하는 단계를 도시한다. N형 반도체기판(10) 상에 패드산화막(11) 및 질화막(12)을 차례로 형성하고 상기 막들을 사진식각 공정으로 차례로 패터닝 하여 N웰 영역을 정의한다. 이어서, 상기 정의된 N웰 영역에 N형 불순물, 예컨대 인(P)을 고농도로 이온 주입한다.
제3b도는 P웰 이온주입을 실시하는 단계를 도시한다. 상기와 같이 N웰(15)을 형성한 후, 상기 질화막(12)을 산화방지 마스크로 사용하여 열산화공정을 실시함으로써, 정의된 N웰 영역에 두꺼운 산화막(13)을 성장시킨다. 이어서, 상기 질화막(12)을 제거한 후, 결과물 전면에 P형 불순물, 예컨대 보론(B)을 고농도로 이온 주입하다.
제3c도는 포토레지스트(PR)로 N-채널 트랜지스터가 형성될 P웰 영역을 정의한 후, P형 불순물, 예컨대 보론을 고농도로 이온 주입하는 단계를 도시한다.
제3d도는 상기 결과물에 열처리를 실시한 후, 산화막(11, 13)을 전면 제거함으로써 N웰(15), P웰(16a) 및 메모리셀이 형성될 저농도 P웰(16)로 이루어진 트리플-웰(triple-well)구조를 형성하는 단계를 도시한다.
이하, 제3e도 내지 제3g도는 메모리셀이 형성될 저농도 P웰(16) 영역만을 도시한다.
제3e도는 제1 게이트산화막(17)을 형성하는 단계를 도시한다. 상기 트리플-웰이 형성된 반도체기판(10) 상에 패드산화막 및 질화막을 차례로 형성하고 이를 패터닝하여 액티브 영역을 정의한다. 이어서, N웰 이외의 영역에 채널 스토퍼용 P형 불순물을 이온주입한 후, LOCOS 공정 또는 SEPOX 공정을 실시하여 필드산화막(14)을 형성한다. 다음에, 상기 질화막을 제거한 후, 희생산화 공정을 실시한다. 이어서, 상기 결과물 전면에 열산화 공정을 실시하여 제1게이트산화막(17)을 형성한 후, 포토레지스트(PR)를 이용하여 터널링을 위한 윈도우(w)를 정의한다. 다음에, 상기 윈도우(w)를 통해 상기 저농도 P웰(16)에 N형 불순물, 예컨대 비소(As)를 고농도로 이온 주입한다.
제3f도는 얇은 산화막(35), 제1게이트층(18') 및 유전막(20)을 형성하는 단계를 도시한다. 상기한 이온주입에 의해 윈도우(w) 하부에 겹쳐지는 저농도 P웰(16) 영역에 불순물 영역(19)을 형성한 후, 상기 윈도우(w)에 얇은 산화막(35)을 형성한다. 이어서, 상기 결과물 상에 도전물질, 예컨대 폴리실리콘을 침적하여 제1게이트층(18')을 형성하고 상기 저농도 P웰(16)을 제외한 영역의 상기 제1게이트층을 식각한다. 다음에, 상기 결과물 상에 질화막을 침적하고 그 상부를 산화시켜 ONO막으로 이루어진 유전막(20)을 형성하고, 상기 저농도 P웰(16)을 제외한 영역의 상기 유전막을 식각한다. 이때, 제1게이트산화막이 함께 식각된다.
제3g도는 메모리셀의 게이트를 정의하는 단계를 도시한다. 상기 결과물 상에 산호공정을 실시하여 제2게이트산화막(도시되지 않음)을 형성한 후, 그 위에 도전물질, 예컨대 폴리실리콘을 침적하여 제2게이트층(22)을 형성한다. 이어서, 게이트의 가장자리 하단에 상기 얇은 산화막(35)이 겹쳐지도록, 메모리셀의 제2게이트층(22), 유전막(20) 및 제1게이트층(18')을 차례로 식각하여 부유게이트(18)를 포함하는 메모리셀의 게이트를 정의한다. 다음에, 상기 메모리셀을 제외한 영역, 즉 N웰 및 P웰 상의 제2게이트층 및 제2게이트산화막을 차례로 식각하여 N-채널 트랜지스터 및 P-채널 트랜지스터의 게이트들을 정의한 후, 메모리셀의 비트라인 콘택 부위에만 N형 불순물을 이온 주입하여 N+플러그영역(제2도의 27)을 형성한다. 이어서, 상기 결과물 전면에 산화막을 침적하고, 열처리한 후 상기 산화막을 이방성 식각하여 상기 게이트들의 측벽에 스페이서를 형성한다. 다음에, N-채널 트랜지스터에 N+소오스/드레인을 형성하고, P-채널 트랜지스터에 P+소오스/드레인을 형성한 후, 결과물 전면에 제1절연층(제2도의 24)을 형성한다. 이어서, 사진식각 공정으로 상기 제1 절연층을 선택적으로 제거하여 콘택홀(제2도의 25)을 형성한 후, 결과물 상에 상기 콘택홀을 통해 N-채널 및 P-채널 트랜지스터와 메모리셀의 소오스, 드레인 및 게이트에 선택적으로 접속되는 제1금속층(제2도의 26)을 형성한다. 다음에, 상기 결과물 상에 제2절연층(제2도의 28)을 형성한 후, 사진식각 공정으로 상기 제2절연층을 선택적으로 제거하여 비아홀(제2도의 29)을 형성한다. 계속해서, 상기 결과물 상에, 비아홀을 통해 상기 제1금속층에 접속되는 제2금속층(제2도의 30)을 형성함으로써 더블-금속배선 공정을 완성한다.
따라서, 상술한 바와 같이 본 발명에 의한 불휘발성 반도체 메모리장치의 제조방법에 의하면, 터널링이 가능한 얇은 산화막을 부유게이트를 포함한 게이트의 가장자리 하부에만 형성함으로써 메모리셀 사이즈를 크게 줄일 수 있다. 또한, 얇은 산화막을 성장시키는 영역을 부유게이트 하부의 영역에 관계없이 크게 할 수 있으므로 공정마진을 증가시킬 수 있다. 더욱이 부유게이트 하부의 영역에 한가지 불순물로만 이온주입 영역을 형성하기 때문에 공정이 훨씬 단순해지며, 트리플-웰 구조를 채택하기 때문에 P형 반도체기판이나 N형 반도체기파의 어느 것을 사용하여도 무방하다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (8)

  1. 반도체기판에 N웰, P웰 및 저농도의 P웰을 형성하는 단계; 상기 N웰 및 P웰 상에 각각, P-채널 트랜지스터 및 N-채널 트랜지스터를 형성하는 단계; 및 상기 저농도의 P웰 상에 EEPROM셀을 형성하는 단계를 구비하며, 상기 EEPROM셀은 부유게이트를 갖는 두 개의 트랜지스터로 이루어지고, 한 트랜지스터의 부유게이트는 다른 트랜지스터 방향의 가장자리 하단에 터널링이 가능한 얇은 산화막과 겹쳐지는 영역을 가지며, 상기 하단 영역은 한 종류의 N형 불순물로 이온 주입된 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  2. 제1항에 있어서, 상기 저농도의 P웰 상에 EEPROM셀을 형성하는 단계는, 상기 반도체기판 상에 제1게이트산화막을 형성하고, 그 속에 윈도우를 정의하는 단계; 상기 윈도우를 통해 상기 반도체기판에 N형 불순물을 이온 주입하는 단계; 상기 윈도우에 얇은 산화막을 형성하는 단계; 상기 결과물 상에 제1게이트층을 형성하고 상기 저농도의 P웰을 제외한 영역 상의 상기 제1게이트층을 식각하는 단계; 상기 결과물 상에 유전막을 형성하고 상기 저농도의 P웰을 제외한 영역 상의 상기 유전막을 식각하는 단계; 상기 결과물 상에 제2게이트산화막 및 제2게이트층을 차례로 형성하는 단계; 및 게이트의 가장자리 하단에 상기 얇은 산화막이 겹쳐지도록 상기 제2게이트층, 유전막 및 제1게이트층을 차례로 식각하여 메모리셀 트랜지스터의 게이트를 정의하는 단계로 이루어진 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  3. 제1항에 있어서, 상기 반도체기판은 N형 불순물로 도핑되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  4. 제1항에 있어서, 상기 저농도의 P웰 상에 EEPROM셀을 형성하는 단계 후, 상기 결과물 상에, 콘택홀을 갖는 제1절연층을 형성하는 단계; 상기 제1절연층 상에, 상기 콘택홀을 통해 상기 N-채널 및 P-채널 트랜지스터 및 메모리셀 트랜지스터에 선택적으로 접속되는 제1금속층을 형성하는 단계; 상기 제1금속층 상에, 비아홀을 갖는 제2절연층을 형성하는 단계; 및 상기 제2절연층 상에, 상기 비아홀을 통해 상기 제1금속층에 접속되는 제2금속층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  5. 반도체기판 상에 N웰, P웰 및 저농도의 P웰을 형성하는 단계; 상기 N웰에 P-채널 트랜지스터 영역을, 상기 P웰에 N-채널 트랜지스터 영역을, 상기 저농도의 P웰에 메모리셀 트랜지스터 영역을 각각 정의하는 단계; 상기 트랜지스터 영역들의 주위에 필드산화막을 형성하는 단계; 상기 필드산화막이 형성된 결과물 상에 제1게이트산화막을 형성하고, 그 속에 윈도우를 정의하는 단계; 상기 윈도우를 통해 상기 반도체기판에 N형 불순물을 이온 주입하는 단계; 상기 윈도우에 얇은 산화막을 형성하는 단계; 상기 결과물 상에 제1 게이트층을 형성하고 상기 메모리셀 트랜지스터 영역을 제외한 영역의 상기 제1게이트층을 식각하는 단계; 상기 결과물 상에 유전막을 형성하고 상기 메모리셀 트랜지스터 영역을 제외한 영역의 상기 유전막을 식각하는 단계; 상기 결과물 상에 제2게이트 산화막 및 제2게이트층을 차례로 형성하는 단계; 게이트의 가장자리 하단에 상기 얇은 산화막이 겹쳐지도록, 상기 메모리셀 트랜지스터 영역의 제2게이트층, 유전막 및 제1게이트층을 차례로 식각하여 메모리셀 트랜지스터의 게이트를 정의하는 단계; 상기 메모리 셀 트랜지스터 영역을 제외한 영역의 제2게이트층 및 제2게이트산화막을 식각하여 N-채널 및 P-채널 트랜지스터의 게이트들을 정의하는 단계; 및 상기 트랜지스터들의 소오스 및 드레인들을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  6. 제5항에 있어서, 상기 반도체기판은 N형 불순물로 도핑되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  7. 제5항에 있어서, 상기 메모리셀 트랜지스터 영역을 제외한 영역의 상기 유전막을 식각하는 단계에서 상기 제1게이트산화막이 함께 식각되는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  8. 제5항에 있어서, 상기 트랜지스터들의 소오스 및 드레인들을 형성하는 단계 후, 상기 결과물 상에, 콘택홀을 갖는 제1절연층을 형성하는 단계; 상기 제1절연층 상에, 상기 콘택홀을 통해 상기 N-채널 및 P-채널 트랜지스터 및 메모리셀 트랜지스터에 선택적으로 접속되는 제1금속층을 형성하는 단계; 상기 제1금속층 상에 비아홀을 갖는 제2절연층을 형성하는 단계; 및 상기 제2절연층 상에, 상기 비아홀을 통해 상기 제1금속층에 접속되는 제2금속층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
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