JPH11191616A - 不揮発性半導体メモリ装置の改善されたウェル構造及びその製造方法 - Google Patents
不揮発性半導体メモリ装置の改善されたウェル構造及びその製造方法Info
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- JPH11191616A JPH11191616A JP10272085A JP27208598A JPH11191616A JP H11191616 A JPH11191616 A JP H11191616A JP 10272085 A JP10272085 A JP 10272085A JP 27208598 A JP27208598 A JP 27208598A JP H11191616 A JPH11191616 A JP H11191616A
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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Abstract
(57)【要約】
【課題】 不揮発性半導体メモリ装置の改善されたウェ
ル構造及びその製造方法を提供する。 【解決手段】 チャネル熱電子注入方式によりデータを
プログラムし、バルク領域を通してＦ−Ｎトンネリング
方式によって消去することにより、素子分離特性及び動
作の信頼性を向上させる。
ル構造及びその製造方法を提供する。 【解決手段】 チャネル熱電子注入方式によりデータを
プログラムし、バルク領域を通してＦ−Ｎトンネリング
方式によって消去することにより、素子分離特性及び動
作の信頼性を向上させる。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リ装置に係り、特にＮＯＲ型のフラッシュＥＥＰＲＯＭ
（NOR-type flash electrically erasable programmabl
e read only memory）のセル領域及び周辺領域の改善さ
れたウェル構造及びその製造方法に関する。
リ装置に係り、特にＮＯＲ型のフラッシュＥＥＰＲＯＭ
（NOR-type flash electrically erasable programmabl
e read only memory）のセル領域及び周辺領域の改善さ
れたウェル構造及びその製造方法に関する。
【０００２】
【従来の技術】一般に、不揮発性半導体メモリ装置の種
類にはマスクＲＯＭ、ＥＰＲＯＭ（electrically progr
ammable ＲＯＭ）、ＥＥＰＲＯＭ及びフラッシュＥＥＰ
ＲＯＭなどがある。このうち、フラッシュＥＥＰＲＯＭ
はＥＥＰＲＯＭの動作特性のみならず、データを一挙に
電気的に消去する機能及び低消費電力特性をもつので、
最近では個人用のノットブックコンピュータの永久メモ
リのみならず、ディジタルカメラ、メモリカードのよう
な携帯端末機の記録媒体としても脚光を浴びている。
類にはマスクＲＯＭ、ＥＰＲＯＭ（electrically progr
ammable ＲＯＭ）、ＥＥＰＲＯＭ及びフラッシュＥＥＰ
ＲＯＭなどがある。このうち、フラッシュＥＥＰＲＯＭ
はＥＥＰＲＯＭの動作特性のみならず、データを一挙に
電気的に消去する機能及び低消費電力特性をもつので、
最近では個人用のノットブックコンピュータの永久メモ
リのみならず、ディジタルカメラ、メモリカードのよう
な携帯端末機の記録媒体としても脚光を浴びている。
【０００３】不揮発性半導体メモリ装置で貯蔵されたデ
ータの状態は、セルトランジスタのスレッショルド電圧
値により決められる。スレッショルド電圧とは、セルト
ランジスタのゲート端子とソース端子との電圧差を次第
に大きくする場合にターンオン状態となる臨界電圧をい
う。
ータの状態は、セルトランジスタのスレッショルド電圧
値により決められる。スレッショルド電圧とは、セルト
ランジスタのゲート端子とソース端子との電圧差を次第
に大きくする場合にターンオン状態となる臨界電圧をい
う。
【０００４】ＥＰＲＯＭ、ＥＥＰＲＯＭまたはフラッシ
ュＥＥＰＲＯＭにおける各セルトランジスタはコントロ
ールゲートとは隔離されたフローティングゲートを備え
る。前記フローティングゲートに貯蔵される電荷量を変
化させることにより、各セルトランジスタのスレッショ
ルド電圧は所望のレベルに変更される。これにより、デ
ータはリード動作時、区別可能にプログラムされる。
ュＥＥＰＲＯＭにおける各セルトランジスタはコントロ
ールゲートとは隔離されたフローティングゲートを備え
る。前記フローティングゲートに貯蔵される電荷量を変
化させることにより、各セルトランジスタのスレッショ
ルド電圧は所望のレベルに変更される。これにより、デ
ータはリード動作時、区別可能にプログラムされる。
【０００５】各セルトランジスタに貯蔵されているデー
タの状態をリードするため、プログラムされたセルの貯
蔵状態を点検する必要がある。このためにはデコーダ回
路を用いて所望のメモリセルを選択し、リードするのに
必要な電圧形態の信号をメモリセルとそれに関連付けら
れている回路などに加える。その結果、メモリセルの貯
蔵状態に応じて電流又は電圧信号をビットラインに印加
する。このような電流又は電圧信号をセンスアンプで測
定すると、メモリセルに貯蔵されている情報はデータ
“１”またはデータ“０”を示す。
タの状態をリードするため、プログラムされたセルの貯
蔵状態を点検する必要がある。このためにはデコーダ回
路を用いて所望のメモリセルを選択し、リードするのに
必要な電圧形態の信号をメモリセルとそれに関連付けら
れている回路などに加える。その結果、メモリセルの貯
蔵状態に応じて電流又は電圧信号をビットラインに印加
する。このような電流又は電圧信号をセンスアンプで測
定すると、メモリセルに貯蔵されている情報はデータ
“１”またはデータ“０”を示す。
【０００６】フラッシュＥＥＰＲＯＭのメモリセルアレ
ーの構造は、メモリセルのビットラインへの連結形態に
応じてＮＯＲ型とＮＡＮＤ型に大別される。ＮＯＲ型の
場合は、図１に示したように、各々のメモリセルＭ１，
Ｍ３，Ｍ５がビットラインＢＬ１と共通ソースライン
（ＣＳＬ）との間に連結されているが、ＮＡＮＤ型の場
合は、図２に示したように、多数のメモリセルＭ１，Ｍ
２〜Ｍ４が選択用のトランジスタＳＴ１，ＳＴ２と共に
ストリング構造を形成し、ビットラインＢＬと接地ライ
ンとの間に直列に連結されている。
ーの構造は、メモリセルのビットラインへの連結形態に
応じてＮＯＲ型とＮＡＮＤ型に大別される。ＮＯＲ型の
場合は、図１に示したように、各々のメモリセルＭ１，
Ｍ３，Ｍ５がビットラインＢＬ１と共通ソースライン
（ＣＳＬ）との間に連結されているが、ＮＡＮＤ型の場
合は、図２に示したように、多数のメモリセルＭ１，Ｍ
２〜Ｍ４が選択用のトランジスタＳＴ１，ＳＴ２と共に
ストリング構造を形成し、ビットラインＢＬと接地ライ
ンとの間に直列に連結されている。
【０００７】図１及び図２に示したメモリセルトランジ
スタは、それぞれワードラインに連結されたコントロー
ルゲートＣＧと、前記コントロールゲートＣＧから隔離
されたフローティングゲートＦＧを有する。図１に示し
たＮＯＲ型のセルアレー構造は図２に示したＮＡＮＤ型
のものに比べてセルトランジスタの集積度面では不利で
あるが、リード動作面では相対的に多いセル電流量によ
る高速動作を有する。したがって、このような高速動作
により、フラッシュＥＥＰＲＯＭのメモリセルアレーの
構造は、ＮＡＮＤ型からＮＯＲ型に変わる趨勢であり、
セルトランジスタの高集積化を図るための多様な技術が
開示されている。
スタは、それぞれワードラインに連結されたコントロー
ルゲートＣＧと、前記コントロールゲートＣＧから隔離
されたフローティングゲートＦＧを有する。図１に示し
たＮＯＲ型のセルアレー構造は図２に示したＮＡＮＤ型
のものに比べてセルトランジスタの集積度面では不利で
あるが、リード動作面では相対的に多いセル電流量によ
る高速動作を有する。したがって、このような高速動作
により、フラッシュＥＥＰＲＯＭのメモリセルアレーの
構造は、ＮＡＮＤ型からＮＯＲ型に変わる趨勢であり、
セルトランジスタの高集積化を図るための多様な技術が
開示されている。
【０００８】かかる技術の一つとしては、ＮＯＲ型のフ
ラッシュＥＥＰＲＯＭが論文題目“A SIGNAL TRANSISTO
R EEPROM CELL AND ITS IMPLEMENTATION IN A 512K CMO
S EEPROM"，Satyen Mukherjee et al.，IEDM，pp，616-
619に記載されている。米国特許番号第４，６９８，７
８７号にも開示されている前記技術において、メモリセ
ルへのデータプログラムはチャネル熱電子（ＣＨＥ）注
入方式により行われ、プログラムされたデータの消去
は、図３Ａに示したように、一側方向の接合領域である
ソース領域を通してＦ−Ｎ（Fowler-Nordheim）トンネ
リング方式により行われる。
ラッシュＥＥＰＲＯＭが論文題目“A SIGNAL TRANSISTO
R EEPROM CELL AND ITS IMPLEMENTATION IN A 512K CMO
S EEPROM"，Satyen Mukherjee et al.，IEDM，pp，616-
619に記載されている。米国特許番号第４，６９８，７
８７号にも開示されている前記技術において、メモリセ
ルへのデータプログラムはチャネル熱電子（ＣＨＥ）注
入方式により行われ、プログラムされたデータの消去
は、図３Ａに示したように、一側方向の接合領域である
ソース領域を通してＦ−Ｎ（Fowler-Nordheim）トンネ
リング方式により行われる。
【０００９】図１における任意のセルトランジスタの断
面に対応する図３Ａを参照すれば、一側方向の接合領域
であるソース領域（又はドレイン領域）へのデータ消去
動作を示している。データ消去とは、プログラムされた
セルトランジスタのスレッショルド電圧値を初期のスレ
ッショルド電圧値に変化させることであり、これは電荷
の放出により達成される。このため、選択されたワード
ラインに連結されているセルトランジスタのコントロー
ルゲートＣＧに約０Ｖ（ボルト）を印加し、ソース領域
１２に約１２Ｖを印加すると、フローティングゲートＦ
Ｇに貯蔵された電子がＦ−Ｎトンネリングにより下部の
ゲート酸化膜を通してソース領域１２に放出される。
面に対応する図３Ａを参照すれば、一側方向の接合領域
であるソース領域（又はドレイン領域）へのデータ消去
動作を示している。データ消去とは、プログラムされた
セルトランジスタのスレッショルド電圧値を初期のスレ
ッショルド電圧値に変化させることであり、これは電荷
の放出により達成される。このため、選択されたワード
ラインに連結されているセルトランジスタのコントロー
ルゲートＣＧに約０Ｖ（ボルト）を印加し、ソース領域
１２に約１２Ｖを印加すると、フローティングゲートＦ
Ｇに貯蔵された電子がＦ−Ｎトンネリングにより下部の
ゲート酸化膜を通してソース領域１２に放出される。
【００１０】以下、前記ソース消去動作を本発明と区分
するためにＮＯＲ型のセルトランジスタの各動作モード
を詳しく説明する。図３Ａにおいて、セルトランジスタ
が自分のフローティングゲートＦＧ内に電子を保有して
いると、これをデータ“１”状態とし、保有していなけ
れば、データ“０”状態とする。データ“０”状態のセ
ルトランジスタをデータ“１”状態に変更する動作を、
本分野ではプログラム動作という。このようなプログラ
ム動作のためには、約２Ｖのスレッショルド電圧を有す
るセルトランジスタに必要な電圧信号を印加してスレッ
ショルド電圧を約７Ｖに増加させるべきである。このよ
うなプログラム動作において、選択されたビットライン
に連結されたドレインＤには約５〜６Ｖが、選択された
ワードラインに連結されたコントロールゲートＣＧには
約１０〜１２Ｖが、ソースＳ及び基板又はバルク１０に
は０Ｖが印加される。
するためにＮＯＲ型のセルトランジスタの各動作モード
を詳しく説明する。図３Ａにおいて、セルトランジスタ
が自分のフローティングゲートＦＧ内に電子を保有して
いると、これをデータ“１”状態とし、保有していなけ
れば、データ“０”状態とする。データ“０”状態のセ
ルトランジスタをデータ“１”状態に変更する動作を、
本分野ではプログラム動作という。このようなプログラ
ム動作のためには、約２Ｖのスレッショルド電圧を有す
るセルトランジスタに必要な電圧信号を印加してスレッ
ショルド電圧を約７Ｖに増加させるべきである。このよ
うなプログラム動作において、選択されたビットライン
に連結されたドレインＤには約５〜６Ｖが、選択された
ワードラインに連結されたコントロールゲートＣＧには
約１０〜１２Ｖが、ソースＳ及び基板又はバルク１０に
は０Ｖが印加される。
【００１１】これにより、セルトランジスタがターンオ
ンされてセル電流はドレイン領域１３からソース領域１
２に流れる。この際、発生した熱電子の一部は、前記コ
ントロールゲートＣＧの垂直電界によりゲート酸化膜
（トンネル酸化膜）を通して前記フローティングゲート
ＦＧに注入される。前記チャネル熱電子の注入によりセ
ルトランジスタのスレッショルド電圧は初期の２Ｖから
７Ｖに上昇する。前記プログラム動作が終了しても、フ
ローティングゲートＦＧに注入された熱電子は、周囲の
ゲート酸化膜及びＯＮＯ構造の三重膜によりトラッピン
グ（trapping）されるので、プログラム完了されたセル
トランジスタは別途の消去動作前までは永久的にデータ
を保有する。
ンされてセル電流はドレイン領域１３からソース領域１
２に流れる。この際、発生した熱電子の一部は、前記コ
ントロールゲートＣＧの垂直電界によりゲート酸化膜
（トンネル酸化膜）を通して前記フローティングゲート
ＦＧに注入される。前記チャネル熱電子の注入によりセ
ルトランジスタのスレッショルド電圧は初期の２Ｖから
７Ｖに上昇する。前記プログラム動作が終了しても、フ
ローティングゲートＦＧに注入された熱電子は、周囲の
ゲート酸化膜及びＯＮＯ構造の三重膜によりトラッピン
グ（trapping）されるので、プログラム完了されたセル
トランジスタは別途の消去動作前までは永久的にデータ
を保有する。
【００１２】一方、上述した消去動作は前記フローティ
ングゲートＦＧに貯蔵されている電子を放出させてセル
トランジスタのスレッショルド電圧を初期のスレッショ
ルド電圧（ここでは約２Ｖ）とする動作である。この場
合、選択されたセルトランジスタのドレインＤに接続さ
れたビットラインはフローティングさせ、ソースＳに連
結された共通ソースラインＣＳＬには約１２〜１５Ｖを
印加し、ワードラインには０Ｖを印加する。これによ
り、フローティングゲートＦＧとソース接合領域１２と
の電圧差により約１００Å程度のトンネル酸化膜を通し
て電子トンネリング現象、すなわちＦ−Ｎトンネリング
が発生する。
ングゲートＦＧに貯蔵されている電子を放出させてセル
トランジスタのスレッショルド電圧を初期のスレッショ
ルド電圧（ここでは約２Ｖ）とする動作である。この場
合、選択されたセルトランジスタのドレインＤに接続さ
れたビットラインはフローティングさせ、ソースＳに連
結された共通ソースラインＣＳＬには約１２〜１５Ｖを
印加し、ワードラインには０Ｖを印加する。これによ
り、フローティングゲートＦＧとソース接合領域１２と
の電圧差により約１００Å程度のトンネル酸化膜を通し
て電子トンネリング現象、すなわちＦ−Ｎトンネリング
が発生する。
【００１３】このような方式により、フローティングゲ
ートＦＧ内にトラッピングされている電子が前記酸化膜
を通してソース領域１２に放出される。この消去動作に
よりフローティングゲートＦＧの内部には電子が殆ど存
在しなくなるので、セルトランジスタのスレッショルド
電圧が低くなり、もとのスレッショルド電圧値である２
Ｖを維持する。
ートＦＧ内にトラッピングされている電子が前記酸化膜
を通してソース領域１２に放出される。この消去動作に
よりフローティングゲートＦＧの内部には電子が殆ど存
在しなくなるので、セルトランジスタのスレッショルド
電圧が低くなり、もとのスレッショルド電圧値である２
Ｖを維持する。
【００１４】一方、リード動作時には、選択されたトラ
ンジスタのビットラインに約１Ｖの電圧を印加し、ワー
ドラインには約４〜５Ｖの電圧を印加して電流パスを形
成させることにより、貯蔵されたデータの状態はビット
ラインにより感知される。
ンジスタのビットラインに約１Ｖの電圧を印加し、ワー
ドラインには約４〜５Ｖの電圧を印加して電流パスを形
成させることにより、貯蔵されたデータの状態はビット
ラインにより感知される。
【００１５】図３Ａに示した参照番号１４は、ソース接
合領域のブレークダウン電圧を高め、ＢＴＢＴ（BAND T
O BAND TUNNELING）電流を低減するために、前記ソース
領域１２より低い濃度分布を有するＮ型のイオン注入領
域を示す。すなわち、図３Ａに示したセルトランジスタ
は、本分野でその長所が知られているＤＤＤ（DoubleDo
ped Drain）構造を有する。しかしながら、このような
セルトランジスタの構造でもＢＴＢＴ電流量は減少せ
ず、一定の量として依然として存在する。一定の量で流
れるＢＴＢＴ電流により、ホールによるトンネル酸化膜
の退化現象が発生する。
合領域のブレークダウン電圧を高め、ＢＴＢＴ（BAND T
O BAND TUNNELING）電流を低減するために、前記ソース
領域１２より低い濃度分布を有するＮ型のイオン注入領
域を示す。すなわち、図３Ａに示したセルトランジスタ
は、本分野でその長所が知られているＤＤＤ（DoubleDo
ped Drain）構造を有する。しかしながら、このような
セルトランジスタの構造でもＢＴＢＴ電流量は減少せ
ず、一定の量として依然として存在する。一定の量で流
れるＢＴＢＴ電流により、ホールによるトンネル酸化膜
の退化現象が発生する。
【００１６】前記トンネル酸化膜の退化は、ホールがト
ンネル酸化膜にトラップされる現象であり、これにより
トンネル酸化膜は劣化する。かつ、前記ＤＤＤ構造の採
用は、トランジスタの有効チャネル長を減少させるの
で、チャネル長は一般的な構造よりも長い。仮に、ＤＤ
Ｄ構造を採用してチャネル長を一般的なチャネル長とし
て設定すると、プログラム時のドレイン電圧によるパン
チスルー現象の発生確率は非常に高い。したがって、図
３Ａに示した構造は高集積化には困難である。
ンネル酸化膜にトラップされる現象であり、これにより
トンネル酸化膜は劣化する。かつ、前記ＤＤＤ構造の採
用は、トランジスタの有効チャネル長を減少させるの
で、チャネル長は一般的な構造よりも長い。仮に、ＤＤ
Ｄ構造を採用してチャネル長を一般的なチャネル長とし
て設定すると、プログラム時のドレイン電圧によるパン
チスルー現象の発生確率は非常に高い。したがって、図
３Ａに示した構造は高集積化には困難である。
【００１７】図３Ａに示したソース消去による前記問題
点を改善し、低電源動作及び高集積化を図るため、ネガ
ティブゲートバイアス（negative gate biased）消去動
作をもつＮＯＲ型のフラッシュメモリが論文題目“High
Speed Sub-halfmicron flash Memory Technology with
Simple Stacked Gate Structure Cell"，Seiichi Mori
et al.，1994 Symposium Technology Digest of Techn
ical Papers，pp.53-54 に開示されており、図４にその
構造を示す。
点を改善し、低電源動作及び高集積化を図るため、ネガ
ティブゲートバイアス（negative gate biased）消去動
作をもつＮＯＲ型のフラッシュメモリが論文題目“High
Speed Sub-halfmicron flash Memory Technology with
Simple Stacked Gate Structure Cell"，Seiichi Mori
et al.，1994 Symposium Technology Digest of Techn
ical Papers，pp.53-54 に開示されており、図４にその
構造を示す。
【００１８】図４において、セル領域内のセルトランジ
スタＭ１，Ｍ２に対する消去動作は、図３Ａと同様にソ
ース領域１２により達成される。しかしながら、消去動
作のためにメモリセルトランジスタのコントロールゲー
トに約−１０Ｖのネガティブ電圧を印加し、周辺領域に
ネガティブ電圧の発生のためのダブルウェル構造を形成
することが、図３Ａにおける消去動作の場合と異なる。
かつ、ソースには＋５Ｖが印加され、ドレインはフロー
ティング状態となる。前記ネガティブゲートバイアス消
去動作によりソース領域１２を通して消去を行うと、前
記ＢＴＢＴ電流は図３Ａの場合よりも減少する。したが
って、トンネル酸化膜の劣化問題は相対的に小さくな
る。しかしながら、前記構造には、セルトランジスタの
ドレイン領域１３の下部に基板１０の不純物濃度より低
いＰ型のポケットレーヤーを形成すべき負担があるの
で、０．４μｍのデザインルールを有する。
スタＭ１，Ｍ２に対する消去動作は、図３Ａと同様にソ
ース領域１２により達成される。しかしながら、消去動
作のためにメモリセルトランジスタのコントロールゲー
トに約−１０Ｖのネガティブ電圧を印加し、周辺領域に
ネガティブ電圧の発生のためのダブルウェル構造を形成
することが、図３Ａにおける消去動作の場合と異なる。
かつ、ソースには＋５Ｖが印加され、ドレインはフロー
ティング状態となる。前記ネガティブゲートバイアス消
去動作によりソース領域１２を通して消去を行うと、前
記ＢＴＢＴ電流は図３Ａの場合よりも減少する。したが
って、トンネル酸化膜の劣化問題は相対的に小さくな
る。しかしながら、前記構造には、セルトランジスタの
ドレイン領域１３の下部に基板１０の不純物濃度より低
いＰ型のポケットレーヤーを形成すべき負担があるの
で、０．４μｍのデザインルールを有する。
【００１９】前記ＮＯＲ型のフラッシュメモリのセル領
域及び周辺領域のウェル構造とトランジスタを示す図４
を参照すれば、周辺領域にはメモリセルトランジスタＭ
１，Ｍ２の駆動のために低電圧用のＮ型及びＰ型のＭＯ
Ｓトランジスタ２０，２１と高電圧用のＮ型及びＰ型の
ＭＯＳトランジスタ２２，２３が配置される。ここで、
Ｎ型のウェル１６，１７内にポケットＰウェル１９，２
０を製造するとき、側面拡散によりＮ型のウェル１６，
１７の下部がドットラインに沿い形成できる。この場
合、Ｎ型のウェル１６，１７間の距離は、参照符号
“Ｌ”として狭い。したがって、素子間の絶縁特性は低
下するという問題点がある。フラッシュメモリの高集積
化に応じて前記距離“Ｌ”が減少するので、絶縁特性は
深刻な問題となり得る。かつ、ポケットＰウェル１９，
２０の不純物濃度は同一になるので、高電圧用のＮＭＯ
Ｓトランジスタ２２と低電圧用のＮＭＯＳトランジスタ
２０のスレッショルド電圧がそれぞれ異なるように調節
しにくい。一方、基板１０の表面がセル領域で露出され
るので、製造工程時に汚れてセルトランジスタＭ１，Ｍ
２の動作特性が低下するおそれもある。
域及び周辺領域のウェル構造とトランジスタを示す図４
を参照すれば、周辺領域にはメモリセルトランジスタＭ
１，Ｍ２の駆動のために低電圧用のＮ型及びＰ型のＭＯ
Ｓトランジスタ２０，２１と高電圧用のＮ型及びＰ型の
ＭＯＳトランジスタ２２，２３が配置される。ここで、
Ｎ型のウェル１６，１７内にポケットＰウェル１９，２
０を製造するとき、側面拡散によりＮ型のウェル１６，
１７の下部がドットラインに沿い形成できる。この場
合、Ｎ型のウェル１６，１７間の距離は、参照符号
“Ｌ”として狭い。したがって、素子間の絶縁特性は低
下するという問題点がある。フラッシュメモリの高集積
化に応じて前記距離“Ｌ”が減少するので、絶縁特性は
深刻な問題となり得る。かつ、ポケットＰウェル１９，
２０の不純物濃度は同一になるので、高電圧用のＮＭＯ
Ｓトランジスタ２２と低電圧用のＮＭＯＳトランジスタ
２０のスレッショルド電圧がそれぞれ異なるように調節
しにくい。一方、基板１０の表面がセル領域で露出され
るので、製造工程時に汚れてセルトランジスタＭ１，Ｍ
２の動作特性が低下するおそれもある。
【００２０】上述したように、従来のＮＯＲ型のフラッ
シュメモリでは、データの消去が一側方向の接合領域で
あるソース領域を通して行われるので、ＢＴＢＴ電流に
よりトンネル酸化膜の劣化問題を完全に解決しにくいと
いう問題点がある。かつ、セルトランジスタＭ１，Ｍ２
のサイズの縮小は、動作特性の保障条件により影響を受
けて限界に至る。その上、周辺領域にポケットウェルを
製造するとき、そのポケットウェルを取り囲むウェル間
の絶縁特性が低下し、周辺領域の高電圧用のＮＭＯＳト
ランジスタのスレッショルド電圧を低く調節することも
困難であり、かつセル領域の露出された基板の表面が汚
れやすい。
シュメモリでは、データの消去が一側方向の接合領域で
あるソース領域を通して行われるので、ＢＴＢＴ電流に
よりトンネル酸化膜の劣化問題を完全に解決しにくいと
いう問題点がある。かつ、セルトランジスタＭ１，Ｍ２
のサイズの縮小は、動作特性の保障条件により影響を受
けて限界に至る。その上、周辺領域にポケットウェルを
製造するとき、そのポケットウェルを取り囲むウェル間
の絶縁特性が低下し、周辺領域の高電圧用のＮＭＯＳト
ランジスタのスレッショルド電圧を低く調節することも
困難であり、かつセル領域の露出された基板の表面が汚
れやすい。
【００２１】
【発明が解決しようとする課題】従って、本発明の第１
の目的は、前記従来の問題点を解決することのできる不
揮発性半導体メモリ装置のウェル構造及びそれによる製
造方法を提供することにある。
の目的は、前記従来の問題点を解決することのできる不
揮発性半導体メモリ装置のウェル構造及びそれによる製
造方法を提供することにある。
【００２２】本発明の第２の目的は、ソース領域を通さ
なくてもデータを消去することのできるＮＯＲ型のフラ
ッシュメモリのウェル構造及びそれによる製造方法を提
供することにある。
なくてもデータを消去することのできるＮＯＲ型のフラ
ッシュメモリのウェル構造及びそれによる製造方法を提
供することにある。
【００２３】本発明の第３の目的は、ＢＴＢＴ電流によ
るトンネル酸化膜の劣化を完全に解決することのできる
ＮＯＲ型のフラッシュＥＥＰＲＯＭのセル領域及び周辺
領域の改善されたウェル構造及びそれによる製造方法を
提供することにある。
るトンネル酸化膜の劣化を完全に解決することのできる
ＮＯＲ型のフラッシュＥＥＰＲＯＭのセル領域及び周辺
領域の改善されたウェル構造及びそれによる製造方法を
提供することにある。
【００２４】本発明の第４の目的は、セルトランジスタ
のサイズ及び周辺領域のサイズを最小とするＮＯＲ型の
フラッシュＥＥＰＲＯＭを提供することにある。
のサイズ及び周辺領域のサイズを最小とするＮＯＲ型の
フラッシュＥＥＰＲＯＭを提供することにある。
【００２５】本発明の第５の目的は、周辺領域に位置す
るウェル間の絶縁特性を強化することができ、周辺領域
の高電圧用のＮＭＯＳトランジスタのスレッショルド電
圧を低電圧用のものに比べて低く調節することのできる
ＮＯＲ型のフラッシュＥＥＰＲＯＭのセル領域及び周辺
領域の改善されたウェル構造及びそれによる製造方法を
提供することにある。
るウェル間の絶縁特性を強化することができ、周辺領域
の高電圧用のＮＭＯＳトランジスタのスレッショルド電
圧を低電圧用のものに比べて低く調節することのできる
ＮＯＲ型のフラッシュＥＥＰＲＯＭのセル領域及び周辺
領域の改善されたウェル構造及びそれによる製造方法を
提供することにある。
【００２６】本発明の第６の目的は、高集積化に好適で
あり、製造時の汚染防止特性及び製造後の動作特性の優
れた不揮発性半導体メモリ装置を提供することにある。
あり、製造時の汚染防止特性及び製造後の動作特性の優
れた不揮発性半導体メモリ装置を提供することにある。
【００２７】本発明の第７の目的は、高集積化に好適で
あり、素子分離特性の優れたＮＯＲ型の不揮発性半導体
メモリ装置を提供することにある。
あり、素子分離特性の優れたＮＯＲ型の不揮発性半導体
メモリ装置を提供することにある。
【００２８】本発明の第８の目的は、改善されたデータ
消去動作を有するＮＯＲ型のフラッシュＥＥＰＲＯＭを
提供することにある。
消去動作を有するＮＯＲ型のフラッシュＥＥＰＲＯＭを
提供することにある。
【００２９】
【課題を解決するための手段】前記目的を達成するため
の本発明は、セルトランジスタをチャネル熱電子注入方
式によりプログラムし、前記セルトランジスタのバルク
領域を通してＦ−Ｎトンネリング方式により消去するた
めにＮＯＲ型のセルアレー構造で形成されたセルトラン
ジスタが位置するセル領域と、前記セル領域とは電気的
に隔離され、低電圧及び高電圧用のＰ型及びＮ型トラン
ジスタを含む周辺領域とを備え、前記セル領域と周辺領
域は第１導電型の基板に形成されている不揮発性半導体
メモリ装置において、前記セル領域に形成された第１導
電型とは反対の第２導電型の第１ウェルと、前記セルト
ランジスタのバルク領域として作用するために前記第１
ウェルに形成された第１導電型の第１ポケットウェル
と、前記低電圧用のＰ型トランジスタの下部に形成され
た前記第２導電型の第２ウェルと、前記第２ウェルから
隔離され、前記高電圧用のＰ型トランジスタの下部に形
成された第２導電型の第３ウェルと、前記高電圧用のＮ
型トランジスタの下部に第３ウェルに形成された第１導
電型の第２ポケットウェルと、前記低電圧用のＮ型トラ
ンジスタの下部に形成された第１導電型の第４ウェルと
を備えることを特徴とする不揮発性半導体メモリ装置を
提供する。
の本発明は、セルトランジスタをチャネル熱電子注入方
式によりプログラムし、前記セルトランジスタのバルク
領域を通してＦ−Ｎトンネリング方式により消去するた
めにＮＯＲ型のセルアレー構造で形成されたセルトラン
ジスタが位置するセル領域と、前記セル領域とは電気的
に隔離され、低電圧及び高電圧用のＰ型及びＮ型トラン
ジスタを含む周辺領域とを備え、前記セル領域と周辺領
域は第１導電型の基板に形成されている不揮発性半導体
メモリ装置において、前記セル領域に形成された第１導
電型とは反対の第２導電型の第１ウェルと、前記セルト
ランジスタのバルク領域として作用するために前記第１
ウェルに形成された第１導電型の第１ポケットウェル
と、前記低電圧用のＰ型トランジスタの下部に形成され
た前記第２導電型の第２ウェルと、前記第２ウェルから
隔離され、前記高電圧用のＰ型トランジスタの下部に形
成された第２導電型の第３ウェルと、前記高電圧用のＮ
型トランジスタの下部に第３ウェルに形成された第１導
電型の第２ポケットウェルと、前記低電圧用のＮ型トラ
ンジスタの下部に形成された第１導電型の第４ウェルと
を備えることを特徴とする不揮発性半導体メモリ装置を
提供する。
【００３０】前記第２ウェルと第３ウェルとの間には、
前記低電圧用のトランジスタと前記高電圧用のトランジ
スタとの絶縁特性を強化するために前記第４ウェルの導
電型と同一の第１導電型の第５ウェルをさらに備えるこ
とが望ましい。
前記低電圧用のトランジスタと前記高電圧用のトランジ
スタとの絶縁特性を強化するために前記第４ウェルの導
電型と同一の第１導電型の第５ウェルをさらに備えるこ
とが望ましい。
【００３１】前記他の目的を達成するための本発明は、
セルトランジスタをチャネル熱電子注入方式によりプロ
グラムし、前記セルトランジスタのバルク領域を通して
Ｆ−Ｎトンネリング方式により消去するためにＮＯＲ型
のセルアレー構造で形成されたセルトランジスタが位置
するセル領域と、前記セル領域とは電気的に隔離され、
低電圧及び高電圧用のＰ型及びＮ型トランジスタを含む
周辺領域とを備える不揮発性半導体メモリ装置のウェル
を製造する方法において、Ｐ型の半導体基板の上部に酸
化膜及び窒化膜を順次に形成した後、Ｐ型のウェルの形
成部分に対応する窒化膜をマスキングし、前記窒化膜の
露出部位を食刻して前記酸化膜の一部を露出させる段階
と、前記露出された酸化膜を通してＮ型の不純物をイオ
ン注入して前記セル領域に第１ウェルと第１局部酸化膜
を形成するとともに、前記周辺領域には第２、第３ウェ
ル及び第２、第３局部酸化膜を相互に離隔して形成する
段階と、前記残存する窒化膜を取り除く段階と、前記露
出された酸化膜を通して前記Ｐ型の不純物をイオン注入
した後、その結果物の全面に局部酸化及び熱処理を施し
て前記周辺領域で第２ウェルの両側に第４及び第５ウェ
ルを形成する段階と、前記第１乃至第３局部酸化膜と前
記露出された酸化膜を取り除き、その結果物の全面にバ
ッファリング酸化膜を形成した後、パンチスルーを防止
するためにＰ型の不純物を前記第１乃至第３ウェルの深
さより深く前記基板に注入する段階と、前記第１及び第
３ウェルの上部にあるバッファリング酸化膜の一部を露
出させ、前記露出されたバッファリング酸化膜を通して
Ｐ型の不純物をイオン注入した後、フォトマスクパター
ンを形成して第１ウェルには第１ポケットウェルを、第
３ウェルには第２ポケットウェルを形成する段階と、前
記ウェルを熱処理する段階とを備えることを特徴とする
不揮発性半導体メモリ装置のウェルを製造する方法を提
供する。
セルトランジスタをチャネル熱電子注入方式によりプロ
グラムし、前記セルトランジスタのバルク領域を通して
Ｆ−Ｎトンネリング方式により消去するためにＮＯＲ型
のセルアレー構造で形成されたセルトランジスタが位置
するセル領域と、前記セル領域とは電気的に隔離され、
低電圧及び高電圧用のＰ型及びＮ型トランジスタを含む
周辺領域とを備える不揮発性半導体メモリ装置のウェル
を製造する方法において、Ｐ型の半導体基板の上部に酸
化膜及び窒化膜を順次に形成した後、Ｐ型のウェルの形
成部分に対応する窒化膜をマスキングし、前記窒化膜の
露出部位を食刻して前記酸化膜の一部を露出させる段階
と、前記露出された酸化膜を通してＮ型の不純物をイオ
ン注入して前記セル領域に第１ウェルと第１局部酸化膜
を形成するとともに、前記周辺領域には第２、第３ウェ
ル及び第２、第３局部酸化膜を相互に離隔して形成する
段階と、前記残存する窒化膜を取り除く段階と、前記露
出された酸化膜を通して前記Ｐ型の不純物をイオン注入
した後、その結果物の全面に局部酸化及び熱処理を施し
て前記周辺領域で第２ウェルの両側に第４及び第５ウェ
ルを形成する段階と、前記第１乃至第３局部酸化膜と前
記露出された酸化膜を取り除き、その結果物の全面にバ
ッファリング酸化膜を形成した後、パンチスルーを防止
するためにＰ型の不純物を前記第１乃至第３ウェルの深
さより深く前記基板に注入する段階と、前記第１及び第
３ウェルの上部にあるバッファリング酸化膜の一部を露
出させ、前記露出されたバッファリング酸化膜を通して
Ｐ型の不純物をイオン注入した後、フォトマスクパター
ンを形成して第１ウェルには第１ポケットウェルを、第
３ウェルには第２ポケットウェルを形成する段階と、前
記ウェルを熱処理する段階とを備えることを特徴とする
不揮発性半導体メモリ装置のウェルを製造する方法を提
供する。
【００３２】
【発明の実施の形態】以下、本発明の望ましい実施例を
添付の図面を参照して詳しく説明する。なお、図面中、
同一の構成要素及び部分には、可能な限り同一の符号及
び番号を共通して使用する。以下の説明では、具体的な
特定の詳細を示しているが、本発明は前記特定の詳細に
限るものでなく、当該技術分野における通常の知識をも
つ者により各種の変形が可能なのは明らかである。ま
た、関連する周知技術については適宜説明を省略する。
添付の図面を参照して詳しく説明する。なお、図面中、
同一の構成要素及び部分には、可能な限り同一の符号及
び番号を共通して使用する。以下の説明では、具体的な
特定の詳細を示しているが、本発明は前記特定の詳細に
限るものでなく、当該技術分野における通常の知識をも
つ者により各種の変形が可能なのは明らかである。ま
た、関連する周知技術については適宜説明を省略する。
【００３３】図３Ｂは、本発明に適用される消去方法又
は基板を説明するための図１に示したセルトランジスタ
の断面図である。図３Ｂにおいては、チャネル又は基板
１０への消去が行われるので、図３ＡのようなＢＴＢＴ
電流が発生しない。消去動作時にセルトランジスタのワ
ードラインに０Ｖを印加し、基板１０に約１５Ｖを印加
する。そうでなければ、ワードラインに約−１０Ｖを印
加し、前記基板１０に約５Ｖの消去電圧を印加する。こ
れにより、選択されたワードラインに属する多数のセル
のうち、フローティングゲート内に電子を保有している
セルが一挙に消去される。すなわち、前記印加電圧によ
り基板１０と選択されたセルのフローティングゲートと
の間には電圧差が発生し、この電圧差によりフローティ
ングゲート内に貯蔵された電子がトンネル酸化膜を通し
て基板１０又はバルクシリコンに放出される。これもＦ
−Ｎトンネリング方式による消去動作である。消去動作
の完了により選択されたセルのスレッショルド電圧は、
初期の電圧、例えば約２Ｖ程度に低くなる。前記基板１
０に正の高電圧を印加するためには、前記基板１０にそ
の基板１０と同一の導電型のウェルをポケット型とする
必要がある。これがバルク領域である。
は基板を説明するための図１に示したセルトランジスタ
の断面図である。図３Ｂにおいては、チャネル又は基板
１０への消去が行われるので、図３ＡのようなＢＴＢＴ
電流が発生しない。消去動作時にセルトランジスタのワ
ードラインに０Ｖを印加し、基板１０に約１５Ｖを印加
する。そうでなければ、ワードラインに約−１０Ｖを印
加し、前記基板１０に約５Ｖの消去電圧を印加する。こ
れにより、選択されたワードラインに属する多数のセル
のうち、フローティングゲート内に電子を保有している
セルが一挙に消去される。すなわち、前記印加電圧によ
り基板１０と選択されたセルのフローティングゲートと
の間には電圧差が発生し、この電圧差によりフローティ
ングゲート内に貯蔵された電子がトンネル酸化膜を通し
て基板１０又はバルクシリコンに放出される。これもＦ
−Ｎトンネリング方式による消去動作である。消去動作
の完了により選択されたセルのスレッショルド電圧は、
初期の電圧、例えば約２Ｖ程度に低くなる。前記基板１
０に正の高電圧を印加するためには、前記基板１０にそ
の基板１０と同一の導電型のウェルをポケット型とする
必要がある。これがバルク領域である。
【００３４】図３Ｂに示したセルトランジスタをプログ
ラムする場合、ワードラインに約１０Ｖを、ビットライ
ンには約６Ｖを印加する。これにより、セルトランジス
タのターンオンによる電流と共に発生する熱電子はフロ
ーティングゲートＦＧに注入される。その結果、プログ
ラム完了された前記セルトランジスタは約７Ｖのスレッ
ショルド電圧を有する。
ラムする場合、ワードラインに約１０Ｖを、ビットライ
ンには約６Ｖを印加する。これにより、セルトランジス
タのターンオンによる電流と共に発生する熱電子はフロ
ーティングゲートＦＧに注入される。その結果、プログ
ラム完了された前記セルトランジスタは約７Ｖのスレッ
ショルド電圧を有する。
【００３５】一方、プログラムされた前記セルトランジ
スタに対するリード動作は、ビットラインに約１Ｖを、
ソースラインには約０Ｖを、ワードラインには約５Ｖの
電源電圧を印加することにより達成される。この場合、
前記セルトランジスタは、約７Ｖ程度のスレッショルド
電圧を有するので、対応するビットラインには電流が殆
ど流れない。したがって、ビットラインに連結されたセ
ンスアンプは、これをデータ“１”として出力する。し
かしながら、前記セルトランジスタがプログラム動作完
了後でも約２Ｖのスレッショルド電圧を有すると、これ
はデータ“０”としてプログラムされた場合である。こ
の場合、リード動作時は前記ビットラインに一定のレベ
ルの電流が流れる。したがって、センスアンプはこれを
データ“０”として感知する。
スタに対するリード動作は、ビットラインに約１Ｖを、
ソースラインには約０Ｖを、ワードラインには約５Ｖの
電源電圧を印加することにより達成される。この場合、
前記セルトランジスタは、約７Ｖ程度のスレッショルド
電圧を有するので、対応するビットラインには電流が殆
ど流れない。したがって、ビットラインに連結されたセ
ンスアンプは、これをデータ“１”として出力する。し
かしながら、前記セルトランジスタがプログラム動作完
了後でも約２Ｖのスレッショルド電圧を有すると、これ
はデータ“０”としてプログラムされた場合である。こ
の場合、リード動作時は前記ビットラインに一定のレベ
ルの電流が流れる。したがって、センスアンプはこれを
データ“０”として感知する。
【００３６】図５は、本発明の実施例によるＮＯＲ型の
フラッシュメモリのセル領域及び周辺領域のウェル構造
を示した断面図である。データのプログラムをチャネル
熱電子注入方式で行い、消去をチャネル又はバルク領域
を通してＦ−Ｎトンネリング方式で行うため、セル領域
にはＮＯＲ型のセルアレー構造を形成するセルトランジ
スタＭ１，Ｍ２が位置する。前記セル領域のウェル構造
は、Ｐ型の基板１０の導電型とは反対の導電型（Ｎ）で
形成された第１のＮウェル３０と、前記セルトランジス
タＭ１，Ｍ２の前記バルク領域として作用するために前
記第１のＮウェル３０により取り囲まれ、前記基板１０
の導電型と同一の導電型（Ｐ）で形成された第１ポケッ
トＰウェル３６とからなる。
フラッシュメモリのセル領域及び周辺領域のウェル構造
を示した断面図である。データのプログラムをチャネル
熱電子注入方式で行い、消去をチャネル又はバルク領域
を通してＦ−Ｎトンネリング方式で行うため、セル領域
にはＮＯＲ型のセルアレー構造を形成するセルトランジ
スタＭ１，Ｍ２が位置する。前記セル領域のウェル構造
は、Ｐ型の基板１０の導電型とは反対の導電型（Ｎ）で
形成された第１のＮウェル３０と、前記セルトランジス
タＭ１，Ｍ２の前記バルク領域として作用するために前
記第１のＮウェル３０により取り囲まれ、前記基板１０
の導電型と同一の導電型（Ｐ）で形成された第１ポケッ
トＰウェル３６とからなる。
【００３７】一方、前記セル領域とはフィールド酸化膜
４０により電気的に隔離されて低電圧（ＬＶ）及び高電
圧用（ＨＶ）のトランジスタ２０，２１，２２，２３が
位置する周辺領域は、前記低電圧及び高電圧用のトラン
ジスタのうち、Ｐ型トランジスタ２１，２３をそれぞれ
収容するために前記基板１０の導電型とは反対の導電型
で前記基板１０にそれぞれ隔離して形成された第２のＮ
ウェル３１及び第３のＮウェル３２と、前記高電圧用の
トランジスタのうち、Ｎ型トランジスタ２２を収容する
ために前記第３のＮウェル３２により取り囲まれ、前記
基板１０の導電型と同一の導電型で形成された第２ポケ
ットＰウェル３７と、前記低電圧用のトランジスタのう
ち、Ｎ型のトランジスタ２０を収容するために前記基板
１０の導電型と同一の導電型で前記第１のＮウェル３０
と第２のＮウェル３１との間の前記基板１０に形成され
た第１のＰウェル３４とからなる。前記第２のＮウェル
３１と第３のＮウェル３２との間には、前記低電圧用の
トランジスタと前記高電圧用のトランジスタとの絶縁特
性を強化するため、前記第１のＰウェル３４と同一の導
電型からなる第２のＰウェル３５を形成することができ
る。したがって、データの消去がバルク３６を通して行
われるので、ＢＴＢＴ電流により発生するトンネル酸化
膜の劣化問題は完全に解決され得る。かつ、基板１０の
表面がセル領域及び周辺領域のいずれでも露出されず、
ウェルの下部に位置するので、製造工程中の汚染に鈍感
になり、トランジスタの動作特性が保障される。
４０により電気的に隔離されて低電圧（ＬＶ）及び高電
圧用（ＨＶ）のトランジスタ２０，２１，２２，２３が
位置する周辺領域は、前記低電圧及び高電圧用のトラン
ジスタのうち、Ｐ型トランジスタ２１，２３をそれぞれ
収容するために前記基板１０の導電型とは反対の導電型
で前記基板１０にそれぞれ隔離して形成された第２のＮ
ウェル３１及び第３のＮウェル３２と、前記高電圧用の
トランジスタのうち、Ｎ型トランジスタ２２を収容する
ために前記第３のＮウェル３２により取り囲まれ、前記
基板１０の導電型と同一の導電型で形成された第２ポケ
ットＰウェル３７と、前記低電圧用のトランジスタのう
ち、Ｎ型のトランジスタ２０を収容するために前記基板
１０の導電型と同一の導電型で前記第１のＮウェル３０
と第２のＮウェル３１との間の前記基板１０に形成され
た第１のＰウェル３４とからなる。前記第２のＮウェル
３１と第３のＮウェル３２との間には、前記低電圧用の
トランジスタと前記高電圧用のトランジスタとの絶縁特
性を強化するため、前記第１のＰウェル３４と同一の導
電型からなる第２のＰウェル３５を形成することができ
る。したがって、データの消去がバルク３６を通して行
われるので、ＢＴＢＴ電流により発生するトンネル酸化
膜の劣化問題は完全に解決され得る。かつ、基板１０の
表面がセル領域及び周辺領域のいずれでも露出されず、
ウェルの下部に位置するので、製造工程中の汚染に鈍感
になり、トランジスタの動作特性が保障される。
【００３８】前記セルトランジスタＭ１，Ｍ２の積層ゲ
ート５５及び低電圧及び高電圧用のトランジスタ２０，
２１，２２，２３のゲート５６は、前記本発明のウェル
構造でフィールド酸化膜４０，４１，４２，４３を形成
した後、通常の製造方法により製造される。
ート５５及び低電圧及び高電圧用のトランジスタ２０，
２１，２２，２３のゲート５６は、前記本発明のウェル
構造でフィールド酸化膜４０，４１，４２，４３を形成
した後、通常の製造方法により製造される。
【００３９】図６乃至図１５は、図５に示したセル領域
及び周辺回路領域におけるウェル及びトランジスタの製
造工程を順次に示した図面である。以下、この図面を参
照して図５に示した構造の製造過程を説明する。
及び周辺回路領域におけるウェル及びトランジスタの製
造工程を順次に示した図面である。以下、この図面を参
照して図５に示した構造の製造過程を説明する。
【００４０】図６を参照すれば、Ｐ型の半導体基板１０
の上部に酸化膜６０及び窒化膜６２を順次に形成する。
これは望ましくは約５〜１５Ωｃｍの比抵抗を有するＰ
型の基板１０を初期洗浄した後、その上部に約３００〜
９００Åの厚さを有するように酸化膜デポジッション
（deposition）工程を行い、約１０００Åの窒化膜６２
を沈積する。
の上部に酸化膜６０及び窒化膜６２を順次に形成する。
これは望ましくは約５〜１５Ωｃｍの比抵抗を有するＰ
型の基板１０を初期洗浄した後、その上部に約３００〜
９００Åの厚さを有するように酸化膜デポジッション
（deposition）工程を行い、約１０００Åの窒化膜６２
を沈積する。
【００４１】図７は、図５に示した第１乃至第３のＮウ
ェル３０，３１，３２の形成のためのイオン注入段階を
示す。具体的には、Ｐウェルが形成される部分の上部に
ある前記窒化膜６２のみを覆うようにフォトレジスト膜
パターン６３を形成し、露出された窒化膜６２を食刻し
て前記酸化膜６０の一部を露出させる。その後、前記露
出された酸化膜６０を通してＮ型の不純物、例えばリン
（Ｐ）を１００〜２００ｋｅＶのエネルギーで前記基板
１０内にイオン注入する。
ェル３０，３１，３２の形成のためのイオン注入段階を
示す。具体的には、Ｐウェルが形成される部分の上部に
ある前記窒化膜６２のみを覆うようにフォトレジスト膜
パターン６３を形成し、露出された窒化膜６２を食刻し
て前記酸化膜６０の一部を露出させる。その後、前記露
出された酸化膜６０を通してＮ型の不純物、例えばリン
（Ｐ）を１００〜２００ｋｅＶのエネルギーで前記基板
１０内にイオン注入する。
【００４２】図８は、前記第１乃至第３のＮウェル３
０，３１，３２の形成及び図５に示した第１及び第２の
Ｐウェル３４，３５の形成のためのイオン注入段階を示
す。図８を参照すれば、局部酸化、例えばＬＯＣＯＳ及
び熱処理、例えば１０００℃以上のドライブインを施す
と、前記セル領域には第１のＮウェル３０と第１局部酸
化膜６４が形成されるとともに、前記周辺領域には第２
及び第３のＮウェル３１，３２と第２及び第３の局部酸
化膜６５，６６がそれぞれ離隔して形成される。ここ
で、局部酸化膜の厚さは約３０００〜６０００Åとなる
ことが望ましい。
０，３１，３２の形成及び図５に示した第１及び第２の
Ｐウェル３４，３５の形成のためのイオン注入段階を示
す。図８を参照すれば、局部酸化、例えばＬＯＣＯＳ及
び熱処理、例えば１０００℃以上のドライブインを施す
と、前記セル領域には第１のＮウェル３０と第１局部酸
化膜６４が形成されるとともに、前記周辺領域には第２
及び第３のＮウェル３１，３２と第２及び第３の局部酸
化膜６５，６６がそれぞれ離隔して形成される。ここ
で、局部酸化膜の厚さは約３０００〜６０００Åとなる
ことが望ましい。
【００４３】その後、前記フォトレジスト膜パターン６
３及び窒化膜６２を取り除いた後、前記局部酸化膜６
４，６５，６６をイオン注入マスクとして用いてＰ型の
不純物、例えばボロン（Ｂ）を５０ｋｅＶ以下のエネル
ギーで前記基板１０にイオン注入する。
３及び窒化膜６２を取り除いた後、前記局部酸化膜６
４，６５，６６をイオン注入マスクとして用いてＰ型の
不純物、例えばボロン（Ｂ）を５０ｋｅＶ以下のエネル
ギーで前記基板１０にイオン注入する。
【００４４】図９は、図８におけるイオン注入による第
１及び第２のＰウェル３４，３５と、パンチスルー防止
のためのイオン注入段階を示す。図９を参照すれば、図
８のイオン注入を通して低電圧用のＮＭＯＳのためのＰ
ウェル３４とＰウェル３５がＮウェル３１の両側に同時
に形成される。その後、前記局部酸化膜６４，６５，６
６及び前記露出された酸化膜６０を取り除き、その結果
物の全面にバッファリング酸化膜７０を形成する。前記
バッファリング酸化膜７０は、高エネルギー注入時、バ
ッファの役目を果たすが、これは酸化工程のために約５
００Å以上の厚さで形成する。その後、パンチスルー防
止のためにＰ型の不純物、例えばボロンを１ＭｅＶ以上
の高いエネルギーで第１乃至第３のＮウェル３０，３
１，３２の深さより深く、すなわち参照符号７２まで前
記バッファリング酸化膜７０の全面にイオン注入する。
前記工程により前記第１乃至第３のＮウェル３０，３
１，３２間の側面拡散が防止されて高電圧及び低電圧用
のトランジスタ間の素子分離特性が保障される。
１及び第２のＰウェル３４，３５と、パンチスルー防止
のためのイオン注入段階を示す。図９を参照すれば、図
８のイオン注入を通して低電圧用のＮＭＯＳのためのＰ
ウェル３４とＰウェル３５がＮウェル３１の両側に同時
に形成される。その後、前記局部酸化膜６４，６５，６
６及び前記露出された酸化膜６０を取り除き、その結果
物の全面にバッファリング酸化膜７０を形成する。前記
バッファリング酸化膜７０は、高エネルギー注入時、バ
ッファの役目を果たすが、これは酸化工程のために約５
００Å以上の厚さで形成する。その後、パンチスルー防
止のためにＰ型の不純物、例えばボロンを１ＭｅＶ以上
の高いエネルギーで第１乃至第３のＮウェル３０，３
１，３２の深さより深く、すなわち参照符号７２まで前
記バッファリング酸化膜７０の全面にイオン注入する。
前記工程により前記第１乃至第３のＮウェル３０，３
１，３２間の側面拡散が防止されて高電圧及び低電圧用
のトランジスタ間の素子分離特性が保障される。
【００４５】図１０は、図５の第１及び第２ポケットＰ
ウェル３６，３７の形成のためのイオン注入段階を示
す。図１０を参照すれば、前記第１及び第３のＮウェル
３０，３２の上部の前記バッファリング酸化膜７０の一
部をフォトレジスト膜パターン７５を用いて露出させ、
Ｐ型の不純物、例えばボロンを前記Ｎウェルのドーズよ
り高く、８０Ｋｅｖ以上のエネルギーで注入する。
ウェル３６，３７の形成のためのイオン注入段階を示
す。図１０を参照すれば、前記第１及び第３のＮウェル
３０，３２の上部の前記バッファリング酸化膜７０の一
部をフォトレジスト膜パターン７５を用いて露出させ、
Ｐ型の不純物、例えばボロンを前記Ｎウェルのドーズよ
り高く、８０Ｋｅｖ以上のエネルギーで注入する。
【００４６】図１１は、図５に示したウェルを完成する
段階を示す。図１１を参照すれば、図１０のイオン注入
により前記セルトランジスタＭ１，Ｍ２のバルク領域と
して作用する第１ポケットＰウェル３６及び高電圧用の
ＮＭＯＳトランジスタ２２のための第２ポケットＰウェ
ル３７が形成される。その後、前記フォトレジスト膜パ
ターン７５を取り除き、その結果物の全面に高温熱処理
を行い前記ウェル３０〜３２，３４〜３７を完全な形態
として形成する。
段階を示す。図１１を参照すれば、図１０のイオン注入
により前記セルトランジスタＭ１，Ｍ２のバルク領域と
して作用する第１ポケットＰウェル３６及び高電圧用の
ＮＭＯＳトランジスタ２２のための第２ポケットＰウェ
ル３７が形成される。その後、前記フォトレジスト膜パ
ターン７５を取り除き、その結果物の全面に高温熱処理
を行い前記ウェル３０〜３２，３４〜３７を完全な形態
として形成する。
【００４７】図６乃至図１１の工程により、セル領域の
セルトランジスタＭ１，Ｍ２と周辺領域の高電圧用のＮ
ＭＯＳトランジスタ２２が形成される第１及び第２ポケ
ットＰウェル３６，３７と、低電圧用のＮＭＯＳトラン
ジスタ２０が形成される第１のＰウェル３４と、低電圧
用のＰＭＯＳトランジスタ２１と高電圧用のＰＭＯＳト
ランジスタ２３が形成される第２及び第３のＮウェル３
１，３２とが完全に形成される。
セルトランジスタＭ１，Ｍ２と周辺領域の高電圧用のＮ
ＭＯＳトランジスタ２２が形成される第１及び第２ポケ
ットＰウェル３６，３７と、低電圧用のＮＭＯＳトラン
ジスタ２０が形成される第１のＰウェル３４と、低電圧
用のＰＭＯＳトランジスタ２１と高電圧用のＰＭＯＳト
ランジスタ２３が形成される第２及び第３のＮウェル３
１，３２とが完全に形成される。
【００４８】下記では、図５に示したセルトランジスタ
Ｍ１，Ｍ２の積層ゲート５５及び低電圧及び高電圧用の
トランジスタ２０〜２３のゲート５６を前記本発明によ
るウェル構造で形成する方法を説明する。
Ｍ１，Ｍ２の積層ゲート５５及び低電圧及び高電圧用の
トランジスタ２０〜２３のゲート５６を前記本発明によ
るウェル構造で形成する方法を説明する。
【００４９】図１２は、フィールド酸化膜の形成段階を
示す。図１２を参照すれば、一般的な素子分離方法であ
るＬＯＣＯＳ工程を用いてトランジスタ素子が実質的に
形成されるアクティブ領域と素子分離のためにフィール
ド酸化膜４０〜４３が４０００Åの厚さで形成される。
示す。図１２を参照すれば、一般的な素子分離方法であ
るＬＯＣＯＳ工程を用いてトランジスタ素子が実質的に
形成されるアクティブ領域と素子分離のためにフィール
ド酸化膜４０〜４３が４０００Åの厚さで形成される。
【００５０】図１３は、プログラム及び消去効率を高め
るためにセル領域のみにトンネル酸化膜５０、第１ポリ
シリコン層（poly-1）５１及びＯＮＯ膜５２を順次に形
成する段階を示す。ここで、トンネル酸化膜５０は８０
〜１００Åの厚さで蒸着し、第１ポリシリコン層５１に
ＰＯＣｌ3 を蒸着することができる。その後、周辺領域
のＯＮＯ膜及び第１ポリシリコン層をフォトレジスト膜
パターン７７を用いて露出させて異方性食刻する。
るためにセル領域のみにトンネル酸化膜５０、第１ポリ
シリコン層（poly-1）５１及びＯＮＯ膜５２を順次に形
成する段階を示す。ここで、トンネル酸化膜５０は８０
〜１００Åの厚さで蒸着し、第１ポリシリコン層５１に
ＰＯＣｌ3 を蒸着することができる。その後、周辺領域
のＯＮＯ膜及び第１ポリシリコン層をフォトレジスト膜
パターン７７を用いて露出させて異方性食刻する。
【００５１】図１４は、第２ポリシリコン層、タングス
テンシリサイド層及びセルトランジスタの形成のための
フォトレジスト膜パターンを形成する段階を示す。図１
４を参照すれば、図１３の工程後、周辺領域のトランジ
スタのスレッショルド電圧を合わせるためのイオン注入
を選択的に行い、低電圧用のトランジスタに用いられる
ゲート酸化膜（８０〜１５０Å）及び高電圧用のトラン
ジスタに用いられるゲート酸化膜（２００〜３５０Å）
を選択的に酸化させる。その後、セル領域及び周辺領域
のコントロールゲートに用いられる第２ポリシリコン層
（poly-2）５３を蒸着し、ＰＯＣｌ3 を蒸着することも
できる。ポリサイド構造のゲートを形成する場合、前記
第２ポリシリコン層５３の上にタングステンシリサイド
（ＷＳｉｘ）層５４を形成する。その後、フォトレジス
ト膜パターン７８を用いて周辺領域を覆い、セル領域を
選択的にオープンする。
テンシリサイド層及びセルトランジスタの形成のための
フォトレジスト膜パターンを形成する段階を示す。図１
４を参照すれば、図１３の工程後、周辺領域のトランジ
スタのスレッショルド電圧を合わせるためのイオン注入
を選択的に行い、低電圧用のトランジスタに用いられる
ゲート酸化膜（８０〜１５０Å）及び高電圧用のトラン
ジスタに用いられるゲート酸化膜（２００〜３５０Å）
を選択的に酸化させる。その後、セル領域及び周辺領域
のコントロールゲートに用いられる第２ポリシリコン層
（poly-2）５３を蒸着し、ＰＯＣｌ3 を蒸着することも
できる。ポリサイド構造のゲートを形成する場合、前記
第２ポリシリコン層５３の上にタングステンシリサイド
（ＷＳｉｘ）層５４を形成する。その後、フォトレジス
ト膜パターン７８を用いて周辺領域を覆い、セル領域を
選択的にオープンする。
【００５２】図１５は、セル領域のセルトランジスタ及
び周辺領域の高電圧及び低電圧用のトランジスタを形成
する段階を示す。図１５を参照すれば、前記フォトレジ
スト膜パターン７８をエッチングマスクとして用いてセ
ル領域のタングステンシリサイド層５４、第２ポリシリ
コン層５３、ＯＮＯ膜５２及び第１ポリシリコン膜５１
を順次に食刻してフローティングゲートＦＧ及びコント
ロールゲートＣＧをもつセルトランジスタＭ１，Ｍ２を
形成する。その後、前記フォトレジスト膜パターン７８
を取り除く。
び周辺領域の高電圧及び低電圧用のトランジスタを形成
する段階を示す。図１５を参照すれば、前記フォトレジ
スト膜パターン７８をエッチングマスクとして用いてセ
ル領域のタングステンシリサイド層５４、第２ポリシリ
コン層５３、ＯＮＯ膜５２及び第１ポリシリコン膜５１
を順次に食刻してフローティングゲートＦＧ及びコント
ロールゲートＣＧをもつセルトランジスタＭ１，Ｍ２を
形成する。その後、前記フォトレジスト膜パターン７８
を取り除く。
【００５３】次いで、フォトレジスト膜パターン８０を
用いてセル領域を覆い、周辺領域は選択的にオープンし
た後、前記露出された周辺領域のタングステンシリサイ
ド層５４及び第２ポリシリコン層５３を食刻して高電圧
及び低電圧用のトランジスタを形成する。ここで、図１
４と図１５の工程順序を変えて周辺領域のパターンを先
に形成することもできる。
用いてセル領域を覆い、周辺領域は選択的にオープンし
た後、前記露出された周辺領域のタングステンシリサイ
ド層５４及び第２ポリシリコン層５３を食刻して高電圧
及び低電圧用のトランジスタを形成する。ここで、図１
４と図１５の工程順序を変えて周辺領域のパターンを先
に形成することもできる。
【００５４】図１２乃至図１５の工程により、第１ポケ
ットＰウェル３６上のセル領域には、トンネル酸化膜５
０と、第１ポリシリコン層５１、ＯＮＯ膜５２及び第２
ポリシリコン層５３からなるスタックゲート５５とをも
つセルトランジスタＭ１，Ｍ２が形成される。周辺領域
には低電圧のゲート酸化膜５０と、第２ポリシリコン層
５３及びタングステンシリサイド層５４からなる低電圧
のゲート電極５６とをもつ低電圧用のＮＭＯＳ及びＰＭ
ＯＳトランジスタ２０，２１が第１のＰウェル３４及び
第２のＮウェル３１上に形成され、高電圧のゲート酸化
膜５０と、第２ポリシリコン層５３及びタングステンシ
リサイド層５４からなる高電圧のゲート電極５６とをも
つ高電圧用のＮＭＯＳ及びＰＭＯＳトランジスタ２２，
２３が第２ポケットＰウェル３７及び第３のＮウェル３
２の一部位に形成される。
ットＰウェル３６上のセル領域には、トンネル酸化膜５
０と、第１ポリシリコン層５１、ＯＮＯ膜５２及び第２
ポリシリコン層５３からなるスタックゲート５５とをも
つセルトランジスタＭ１，Ｍ２が形成される。周辺領域
には低電圧のゲート酸化膜５０と、第２ポリシリコン層
５３及びタングステンシリサイド層５４からなる低電圧
のゲート電極５６とをもつ低電圧用のＮＭＯＳ及びＰＭ
ＯＳトランジスタ２０，２１が第１のＰウェル３４及び
第２のＮウェル３１上に形成され、高電圧のゲート酸化
膜５０と、第２ポリシリコン層５３及びタングステンシ
リサイド層５４からなる高電圧のゲート電極５６とをも
つ高電圧用のＮＭＯＳ及びＰＭＯＳトランジスタ２２，
２３が第２ポケットＰウェル３７及び第３のＮウェル３
２の一部位に形成される。
【００５５】図５はトランジスタの完全な形成のため
に、不純物イオン注入により形成されたトランジスタの
セル領域と周辺領域を示す断面図である。セルトランジ
スタとＮＭＯＳトランジスタの場合、Ａｓ（Arseni
c），Ｐｈ（Phosphorous）のようなＮ型の不純物のイオ
ン注入によりソース、ドレイン接合部を形成し、ＰＭＯ
Ｓトランジスタの場合はＢ（boron），ＢＦ２（born fl
uoride）のようなＰ型の不純物のイオン注入によりソー
ス、ドレイン接合部を形成する。
に、不純物イオン注入により形成されたトランジスタの
セル領域と周辺領域を示す断面図である。セルトランジ
スタとＮＭＯＳトランジスタの場合、Ａｓ（Arseni
c），Ｐｈ（Phosphorous）のようなＮ型の不純物のイオ
ン注入によりソース、ドレイン接合部を形成し、ＰＭＯ
Ｓトランジスタの場合はＢ（boron），ＢＦ２（born fl
uoride）のようなＰ型の不純物のイオン注入によりソー
ス、ドレイン接合部を形成する。
【００５６】従来のセルトランジスタの場合、接合構造
は従来のソース消去の場合はソースのＢＴＢＴ電流を減
少させ、接合ブレークダウン電圧を高めるように図３Ａ
に示したように相対的に高い濃度のＮ＋領域と低い濃度
のＮ−領域のＤＤＤ構造を採用したが、本発明の場合
は、基板又はバルクへの消去を行うので、ＤＤＤ、ＬＤ
Ｄ（lightly doped drain）のみならず、従来の構造の
接合も可能である。チャネルの下部のバルク基板への消
去のために、Ｐ型の基板のＮウェル内にはポケットＰウ
ェル（PPWELL）が存在するので、正の電圧がセルトラン
ジスタのチャネルの下部のバルクに印加されると、Ｎウ
ェルとＰ型の基板は逆方向の接合を形成するので、基板
への漏れ電流はなくなる。
は従来のソース消去の場合はソースのＢＴＢＴ電流を減
少させ、接合ブレークダウン電圧を高めるように図３Ａ
に示したように相対的に高い濃度のＮ＋領域と低い濃度
のＮ−領域のＤＤＤ構造を採用したが、本発明の場合
は、基板又はバルクへの消去を行うので、ＤＤＤ、ＬＤ
Ｄ（lightly doped drain）のみならず、従来の構造の
接合も可能である。チャネルの下部のバルク基板への消
去のために、Ｐ型の基板のＮウェル内にはポケットＰウ
ェル（PPWELL）が存在するので、正の電圧がセルトラン
ジスタのチャネルの下部のバルクに印加されると、Ｎウ
ェルとＰ型の基板は逆方向の接合を形成するので、基板
への漏れ電流はなくなる。
【００５７】周辺領域のうち、論理回路などを構成する
ために低電圧で動作するＣＭＯＳの場合に、ＮＭＯＳは
Ｐサブ（Ｐ型の基板）に形成されたＰウェル内に形成さ
れ、ＰＭＯＳはＰサブ上に形成されたＮウェル内に形成
される。接合構造としては単一チャネルにおけるパンチ
スルーを防止するためのＬＤＤ構造や従来の構造を使用
することができる。正又は負の高電圧をセルに印加する
ためのＣＭＯＳの場合、ＮＭＯＳはボディー効果を減少
させ、低いスレッショルド電圧を維持させ、負の電圧が
Ｐサブに放出されることを防止するためにＰサブ上に形
成されたＰウェルに比べて相対的に低い濃度を有するＮ
ウェルにより取り囲まれたポケットＰウェル上に形成さ
れ、ＰＭＯＳはＮウェル上に形成される。この際、Ｎウ
ェルは回路の動作時、正の電圧として充電されるので、
論理回路を構成する低電圧で動作するトランジスタが形
成されるＮウェルとは隔離されるべきである。この際、
前記Ｎウェルが隔離されず、使用されると、高電圧が放
出される。かつ、このような高電圧を駆動させるための
回路に用いられる接合はＤＤＤ、ＬＤＤを用いて高電圧
における接合ブレークダウン電圧を高める。ＤＤＤやＬ
ＤＤ接合の形成過程ではスペーサの使用も可能であり、
スペーサの形成前に一回のイオン注入を行い、スペーサ
の使用後にもイオン注入してＤＤＤやＬＤＤのような接
合構造を形成することができる。接合の形成完了後、Ｈ
ＴＯとＢＰＳＧをデポジッションした後、８００℃以上
の温度でＢＰＳＧリフローを行い、金属導線と接合、金
属導線とポリ電極を連結するコンタクトを形成して金属
導線を接合、金属導線とポリ電極を連結する。
ために低電圧で動作するＣＭＯＳの場合に、ＮＭＯＳは
Ｐサブ（Ｐ型の基板）に形成されたＰウェル内に形成さ
れ、ＰＭＯＳはＰサブ上に形成されたＮウェル内に形成
される。接合構造としては単一チャネルにおけるパンチ
スルーを防止するためのＬＤＤ構造や従来の構造を使用
することができる。正又は負の高電圧をセルに印加する
ためのＣＭＯＳの場合、ＮＭＯＳはボディー効果を減少
させ、低いスレッショルド電圧を維持させ、負の電圧が
Ｐサブに放出されることを防止するためにＰサブ上に形
成されたＰウェルに比べて相対的に低い濃度を有するＮ
ウェルにより取り囲まれたポケットＰウェル上に形成さ
れ、ＰＭＯＳはＮウェル上に形成される。この際、Ｎウ
ェルは回路の動作時、正の電圧として充電されるので、
論理回路を構成する低電圧で動作するトランジスタが形
成されるＮウェルとは隔離されるべきである。この際、
前記Ｎウェルが隔離されず、使用されると、高電圧が放
出される。かつ、このような高電圧を駆動させるための
回路に用いられる接合はＤＤＤ、ＬＤＤを用いて高電圧
における接合ブレークダウン電圧を高める。ＤＤＤやＬ
ＤＤ接合の形成過程ではスペーサの使用も可能であり、
スペーサの形成前に一回のイオン注入を行い、スペーサ
の使用後にもイオン注入してＤＤＤやＬＤＤのような接
合構造を形成することができる。接合の形成完了後、Ｈ
ＴＯとＢＰＳＧをデポジッションした後、８００℃以上
の温度でＢＰＳＧリフローを行い、金属導線と接合、金
属導線とポリ電極を連結するコンタクトを形成して金属
導線を接合、金属導線とポリ電極を連結する。
【００５８】
【発明の効果】上述したように、本発明によれば、ＢＴ
ＢＴ電流によるトンネル酸化膜の劣化問題を解決するこ
とができ、セルトランジスタのサイズ縮小も可能であ
り、かつ周辺領域にポケットウェルを製造するとき、そ
のポケットウェルを取り囲むウェルと周辺ウェルとの絶
縁特性が向上される。その上、周辺領域の高電圧用のＮ
ＭＯＳトランジスタのスレッショルド電圧を相対的に低
く調節することが容易であり、汚染にも鈍感である。こ
れにより、高集積化と素子絶縁に有利であり、セル動作
の信頼性も改善される。
ＢＴ電流によるトンネル酸化膜の劣化問題を解決するこ
とができ、セルトランジスタのサイズ縮小も可能であ
り、かつ周辺領域にポケットウェルを製造するとき、そ
のポケットウェルを取り囲むウェルと周辺ウェルとの絶
縁特性が向上される。その上、周辺領域の高電圧用のＮ
ＭＯＳトランジスタのスレッショルド電圧を相対的に低
く調節することが容易であり、汚染にも鈍感である。こ
れにより、高集積化と素子絶縁に有利であり、セル動作
の信頼性も改善される。
【図１】 本発明に適用される通常のＮＯＲ型のセルフ
レー構造を示した等価回路図である。
レー構造を示した等価回路図である。
【図２】 通常のＮＡＮＤ型のセルフレー構造を示した
等価回路図である。
等価回路図である。
【図３】 Ａは、図１のセルに対するソース消去方法の
説明図であるり、Ｂは、本発明に適用される図１のセル
に対する基板消去方法の説明図である。
説明図であるり、Ｂは、本発明に適用される図１のセル
に対する基板消去方法の説明図である。
【図４】 通常のＮＯＲ型のフラッシュメモリのセル領
域及び周辺領域のウェル構造とトランジスタを示した断
面図である。
域及び周辺領域のウェル構造とトランジスタを示した断
面図である。
【図５】 本発明によるＮＯＲ型のフラッシュメモリの
セル領域及び周辺領域のウェル構造とトランジスタを示
した断面図である。
セル領域及び周辺領域のウェル構造とトランジスタを示
した断面図である。
【図６】 図５の断面構造の製造工程を順次に示した図
面である。
面である。
【図７】 図５の断面構造の製造工程を順次に示した説
明図である。
明図である。
【図８】 図５の断面構造の製造工程を順次に示した説
明図である。
明図である。
【図９】 図５の断面構造の製造工程を順次に示した図
面である。
面である。
【図１０】 図５の断面構造の製造工程を順次に示した
説明図である。
説明図である。
【図１１】 図５の断面構造の製造工程を順次に示した
説明図である。
説明図である。
【図１２】 図５の断面構造の製造工程を順次に示した
図面である。
図面である。
【図１３】 図５の断面構造の製造工程を順次に示した
説明図である。
説明図である。
【図１４】 図５の断面構造の製造工程を順次に示した
説明図である。
説明図である。
【図１５】 図５の断面構造の製造工程を順次に示した
図面である。
図面である。
Ｍ１，Ｍ２…セルトランジスタ、 １０…半導体基板、 ２０，２１，２２，２３…トランジスタ、 ３０…第１のＮウェル、 ３１…第２のＮウェル、 ３２…第３のＮウェル、 ３４…第１のＰウェル、 ３５…第２のＰウェル、 ３６…第１ポケットＰウェル、 ３７…第２ポケットＰウェル、 ４０，４１，４２，４３…フィールド酸化膜、 ６４…第１局部酸化膜、 ６５…第２局部酸化膜、 ６６…第３局部酸化膜。
Claims (4)
- 【請求項１】 セルトランジスタをチャネル熱電子注入
方式によりプログラムし、前記セルトランジスタのバル
ク領域を通してＦ−Ｎトンネリング方式により消去する
ためにＮＯＲ型のセルアレー構造で形成されたセルトラ
ンジスタが位置するセル領域と、前記セル領域とは電気
的に隔離され、低電圧及び高電圧用のＰ型及びＮ型トラ
ンジスタを含む周辺領域とを備え、前記セル領域と周辺
領域は第１導電型の基板に形成されている不揮発性半導
体メモリ装置において、 前記セル領域に形成された第１導電型とは反対の第２導
電型の第１ウェルと、 前記セルトランジスタのバルク領域として作用するため
に前記第１ウェルに形成された第１導電型の第１ポケッ
トウェルと、 前記低電圧用のＰ型トランジスタの下部に形成された前
記第２導電型の第２ウェルと、 前記第２ウェルから隔離され、前記高電圧用のＰ型トラ
ンジスタの下部に形成された第２導電型の第３ウェル
と、 前記高電圧用のＮ型トランジスタの下部に第３ウェルに
形成された第１導電型の第２ポケットウェルと、 前記低電圧用のＮ型トランジスタの下部に形成された第
１導電型の第４ウェルとを備えることを特徴とする不揮
発性半導体メモリ装置。 - 【請求項２】 前記第２ウェルと第３ウェルとの間に
は、前記低電圧用のトランジスタと前記高電圧用のトラ
ンジスタとの絶縁特性を強化するために前記第４ウェル
の導電型と同一の第１導電型の第５ウェルをさらに備え
ることを特徴とする請求項１に記載の不揮発性半導体メ
モリ装置。 - 【請求項３】 セルトランジスタをチャネル熱電子注入
方式によりプログラムし、前記セルトランジスタのバル
ク領域を通してＦ−Ｎトンネリング方式により消去する
ためにＮＯＲ型のセルアレー構造で形成されたセルトラ
ンジスタが位置するセル領域と、前記セル領域とは電気
的に隔離され、低電圧及び高電圧用のＰ型及びＮ型トラ
ンジスタを含む周辺領域とを備える不揮発性半導体メモ
リ装置のウェルを製造する方法において、 Ｐ型の半導体基板の上部に酸化膜及び窒化膜を順次に形
成した後、Ｐ型のウェルの形成部分に対応する窒化膜を
マスキングし、前記窒化膜の露出部位を食刻して前記酸
化膜の一部を露出させる段階と、 前記露出された酸化膜を通してＮ型の不純物をイオン注
入して前記セル領域に第１ウェルと第１局部酸化膜を形
成するとともに、前記周辺領域には第２、第３ウェル及
び第２、第３局部酸化膜を相互に離隔して形成する段階
と、 前記残存する窒化膜を取り除く段階と、 前記露出された酸化膜を通して前記Ｐ型の不純物をイオ
ン注入した後、その結果物の全面に局部酸化及び熱処理
を施して前記周辺領域で第２ウェルの両側に第４及び第
５ウェルを形成する段階と、 前記第１乃至第３局部酸化膜と前記露出された酸化膜を
取り除き、その結果物の全面にバッファリング酸化膜を
形成した後、パンチスルーを防止するためにＰ型の不純
物を前記第１乃至第３ウェルの深さより深く前記基板に
注入する段階と、 前記第１及び第３ウェルの上部にあるバッファリング酸
化膜の一部を露出させ、前記露出されたバッファリング
酸化膜を通してＰ型の不純物をイオン注入した後、フォ
トマスクパターンを形成して第１ウェルには第１ポケッ
トウェルを、第３ウェルには第２ポケットウェルを形成
する段階と、 前記ウェルを熱処理する段階とを備えることを特徴とす
る不揮発性半導体メモリ装置のウェルを製造する方法。 - 【請求項４】 セルトランジスタをチャネル熱電子注入
方式によりプログラムし、前記セルトランジスタのバル
ク領域を通してＦ−Ｎトンネリング方式により消去する
ためにＮＯＲ型のセルアレー構造で形成されたセルトラ
ンジスタが位置するセル領域と、前記セル領域とは電気
的に隔離され、低電圧及び高電圧用のＰ型及びＮ型トラ
ンジスタを含む周辺領域とを備え、前記セル領域と周辺
領域は第１導電型の基板に形成されている不揮発性半導
体メモリ装置において、 前記セル領域に形成された第１導電型とは反対の第２導
電型の第１ウェルと、 前記第１ウェルに形成された第１導電型の第１ポケット
ウェルと、 前記周辺領域に形成された前記第２導電型の第２ウェル
と、 前記第３ウェルに形成された第１導電型の第２ポケット
ウェルとを備えることを特徴とする不揮発性半導体メモ
リ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970071935A KR100273705B1 (ko) | 1997-12-22 | 1997-12-22 | 불휘발성반도체메모리장치의웰구조및그에따른제조방법 |
| KR97P71935 | 1997-12-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11191616A true JPH11191616A (ja) | 1999-07-13 |
Family
ID=19528164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10272085A Withdrawn JPH11191616A (ja) | 1997-12-22 | 1998-09-25 | 不揮発性半導体メモリ装置の改善されたウェル構造及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11191616A (ja) |
| KR (1) | KR100273705B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005051191A (ja) * | 2003-03-20 | 2005-02-24 | Ricoh Co Ltd | 複数種類のウエルを備えた半導体装置とその製造方法 |
| JP2006054435A (ja) * | 2004-08-13 | 2006-02-23 | Infineon Technologies Ag | 集積メモリデバイスおよびその製造方法 |
| JP2010177684A (ja) * | 2003-03-20 | 2010-08-12 | Ricoh Co Ltd | 複数種類のウエルを備えた半導体装置 |
| US8487383B2 (en) | 2009-12-15 | 2013-07-16 | Samsung Electronics Co., Ltd. | Flash memory device having triple well structure |
Families Citing this family (6)
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|---|---|---|---|---|
| KR100480894B1 (ko) * | 2002-11-11 | 2005-04-07 | 매그나칩 반도체 유한회사 | 복합 반도체 장치의 제조방법 |
| KR100870383B1 (ko) * | 2006-05-29 | 2008-11-25 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자의 제조방법 |
| KR100875071B1 (ko) | 2007-04-25 | 2008-12-18 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR101585616B1 (ko) | 2009-12-16 | 2016-01-15 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN108039350B (zh) * | 2017-11-30 | 2020-09-01 | 上海华力微电子有限公司 | 改善闪存中高压器件栅极氧化层可靠性的工艺集成方法 |
| KR20220164852A (ko) | 2021-06-04 | 2022-12-14 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4403520C2 (de) * | 1994-02-04 | 2002-04-25 | Gold Star Electronics | Flash-EEPROM mit Dreifachwannen-CMOS-Struktur |
-
1997
- 1997-12-22 KR KR1019970071935A patent/KR100273705B1/ko not_active IP Right Cessation
-
1998
- 1998-09-25 JP JP10272085A patent/JPH11191616A/ja not_active Withdrawn
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| JP4508606B2 (ja) * | 2003-03-20 | 2010-07-21 | 株式会社リコー | 複数種類のウエルを備えた半導体装置の製造方法 |
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