JPH0346238A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0346238A JPH0346238A JP1181862A JP18186289A JPH0346238A JP H0346238 A JPH0346238 A JP H0346238A JP 1181862 A JP1181862 A JP 1181862A JP 18186289 A JP18186289 A JP 18186289A JP H0346238 A JPH0346238 A JP H0346238A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は金属、酸化物、半導体（以下ＭＯＳと呼ぶ）
型半導体装置の製造方法に関する。
型半導体装置の製造方法に関する。
ＰチャネルＭＯＳ型トランジスタのゲート電極を形成し
た後に、Ｐ型の不純物濃度を有する第１のソース・ドレ
インを形成すると同時にゲート電極をマスクとして窒素
または酸素をイオン打ち込みし、次にゲート電極の側壁
スペーサーを形成し、さらにＰ型の不純物濃度を有する
第２のソース・ドレインを形成する０以上により、ソー
ス・ドレインの間に抵抗の高い領域を形成する。
た後に、Ｐ型の不純物濃度を有する第１のソース・ドレ
インを形成すると同時にゲート電極をマスクとして窒素
または酸素をイオン打ち込みし、次にゲート電極の側壁
スペーサーを形成し、さらにＰ型の不純物濃度を有する
第２のソース・ドレインを形成する０以上により、ソー
ス・ドレインの間に抵抗の高い領域を形成する。
第３図に示す様に、ゲート電極２３のチャネル長ｌが２
．０μｍより短くなるとＰＭＯＳ）ランジスタのソース
・ドレインの間の電界が増してきてパンチスルーが発生
し易くなるために、Ｐ型ＭＯＳトランジスタのソース・
ドレインをゲートｔ１２３をマスクにして自己整合的に
２回形成していた。
．０μｍより短くなるとＰＭＯＳ）ランジスタのソース
・ドレインの間の電界が増してきてパンチスルーが発生
し易くなるために、Ｐ型ＭＯＳトランジスタのソース・
ドレインをゲートｔ１２３をマスクにして自己整合的に
２回形成していた。
すなわち、ゲート電極２３を形成した後にＰ型の不純物
濃度を有する第１のソース・ドレイン２４．２５を形成
し、次に側壁のスペーサー２６を作成する。
濃度を有する第１のソース・ドレイン２４．２５を形成
し、次に側壁のスペーサー２６を作成する。
次に上記のゲート電極２３と側壁スペーサー２６をマス
クにしてＰ型の不純物濃度を有する第２のソ−ス・ドレ
イン２７．２８を形成する。ここで第１のソース・ドレ
イン２４．２５の濃度は第２のソース・ドレイン２７．
２８の濃度より一般には薄くなっている。
クにしてＰ型の不純物濃度を有する第２のソ−ス・ドレ
イン２７．２８を形成する。ここで第１のソース・ドレ
イン２４．２５の濃度は第２のソース・ドレイン２７．
２８の濃度より一般には薄くなっている。
この構造を一般にはＬｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ（略してＬＤＤ））ランジスタと呼んでいる。
ａｉｎ（略してＬＤＤ））ランジスタと呼んでいる。
ＬＤＤトランジスタになっても、ソース・ドレインを形
成してからの熱処理温度が高くなるとＰ型の不純物濃度
の高い第２のソース・ドレインが横方向に伸びてくるか
、あるいはゲート電極２３が短くなってくるかすると、
実質的な有効チャネル長が短くなってきて、第３図に示
す襟に、ソース・ドレインに電圧を印加すると空乏層２
９が発生し、電界を大きくするに従い空乏層中が広がり
ソースとドレインの空乏層が直接つながって大きなｔ流
が流れるようになり、トランジスタとしての特性を示さ
なくなる０本発明はこの欠点を解消した半導体装置の製
造方法を提供することを目的とする。
成してからの熱処理温度が高くなるとＰ型の不純物濃度
の高い第２のソース・ドレインが横方向に伸びてくるか
、あるいはゲート電極２３が短くなってくるかすると、
実質的な有効チャネル長が短くなってきて、第３図に示
す襟に、ソース・ドレインに電圧を印加すると空乏層２
９が発生し、電界を大きくするに従い空乏層中が広がり
ソースとドレインの空乏層が直接つながって大きなｔ流
が流れるようになり、トランジスタとしての特性を示さ
なくなる０本発明はこの欠点を解消した半導体装置の製
造方法を提供することを目的とする。
本発明は上記目的を達成するために、下記の方法を採用
した。即ち、ＰチャネルＭＯＳ型トランジスタの製造方
法において、ゲート電極を形成する工程と、Ｐ型のシリ
コン基板内に窒素または酸素のイオン打ち込みを行う工
程と、Ｐ型の不純物層を前記シリコンＳ板肉に作り第１
のソースおよびドレインを形成する工程と、ゲート電極
の側壁絶縁膜を形成する工程と、Ｐ型の不純物層を前記
シリコン基板内に作り第２のソースおよびドレインを形
成する工程とから成る事を特徴とする半導体装置の製造
方法である。
した。即ち、ＰチャネルＭＯＳ型トランジスタの製造方
法において、ゲート電極を形成する工程と、Ｐ型のシリ
コン基板内に窒素または酸素のイオン打ち込みを行う工
程と、Ｐ型の不純物層を前記シリコンＳ板肉に作り第１
のソースおよびドレインを形成する工程と、ゲート電極
の側壁絶縁膜を形成する工程と、Ｐ型の不純物層を前記
シリコン基板内に作り第２のソースおよびドレインを形
成する工程とから成る事を特徴とする半導体装置の製造
方法である。
第１図をもとに本発明の実施例を詳細に説明する。第１
図ｆａ）に示す様にシリコン（Ｓｉ）などの半導体基板
１の上にゲート絶縁膜２を形成した後、ゲート電極３を
形成し、さらにこのゲート電極３をマスクにして自己整
合的にＰ型の不純物層を有するソース・ドレイン４．５
を形成する。半導体基板１はシリコンの場合はＮ型シリ
コンまたはＰ型シリコン内に形成されたＮウェルである
。またゲート絶縁膜２は、シリコン酸化膜が一般的であ
るが、シリコン窒化膜やシリコン酸窒化膜やこれらの多
ｔｉｌｌ！なとの他の絶縁膜でも良い、さらにゲート電
極３は多結晶シリコン膜や金属膜やポリサイド膜などで
ある。
図ｆａ）に示す様にシリコン（Ｓｉ）などの半導体基板
１の上にゲート絶縁膜２を形成した後、ゲート電極３を
形成し、さらにこのゲート電極３をマスクにして自己整
合的にＰ型の不純物層を有するソース・ドレイン４．５
を形成する。半導体基板１はシリコンの場合はＮ型シリ
コンまたはＰ型シリコン内に形成されたＮウェルである
。またゲート絶縁膜２は、シリコン酸化膜が一般的であ
るが、シリコン窒化膜やシリコン酸窒化膜やこれらの多
ｔｉｌｌ！なとの他の絶縁膜でも良い、さらにゲート電
極３は多結晶シリコン膜や金属膜やポリサイド膜などで
ある。
次に第１図（１））に示す様に窒素（Ｎ）または酸素（
０）をイオン注入する。ゲート電極３をマスクにしてイ
オン注入されるのでゲート電極３の直下のチャネルには
Ｎまたは０はイオン注入されない。
０）をイオン注入する。ゲート電極３をマスクにしてイ
オン注入されるのでゲート電極３の直下のチャネルには
Ｎまたは０はイオン注入されない。
またゲート電極３にイオン注入しない時はゲート電極３
上にフォトレジスト等を残しておいても良い、さてこの
時のイオン注入の飛程（Ｒｐ）は半導体基板１の表面か
ら将来第２のソース・ドレインの空乏層が伸びる領域の
深さに相当する距離で良い、たとえば、ソース・ドレイ
ンの拡散深さが０．３μｍであれば、イオン注入の飛程
は０．３μｍ±０．０５μｍが良い、もちろん、この範
囲から外れても効果は小さくなるがソースとドレインの
空乏層が接触する現象を防止する事はできる。また、Ｎ
あるいは０のイオン注入の飛程は第１のソース・ドレイ
ン４，５より下に来るようにする事が望ましい、すなわ
ち、第１のソース・ドレイン４゜５のＰ型（たとえばＢ
やＢ Ｆ ｚなと）の不純物のイオン注入の飛程が０．
１μｍならばＮあるいは０のイオン注入の飛程は０．１
μｍより深くなるようにする。第１のソース・ドレイ
ン４，５の不純物濃度は第２のソース・ドレインの不純
物濃度より一般に薄くなっていて、第１のソース・ドレ
イン４．５の空乏層の伸びは第２の゛ソース・ドレイン
の空乏層の伸びより一般には小さくなっている。
上にフォトレジスト等を残しておいても良い、さてこの
時のイオン注入の飛程（Ｒｐ）は半導体基板１の表面か
ら将来第２のソース・ドレインの空乏層が伸びる領域の
深さに相当する距離で良い、たとえば、ソース・ドレイ
ンの拡散深さが０．３μｍであれば、イオン注入の飛程
は０．３μｍ±０．０５μｍが良い、もちろん、この範
囲から外れても効果は小さくなるがソースとドレインの
空乏層が接触する現象を防止する事はできる。また、Ｎ
あるいは０のイオン注入の飛程は第１のソース・ドレイ
ン４，５より下に来るようにする事が望ましい、すなわ
ち、第１のソース・ドレイン４゜５のＰ型（たとえばＢ
やＢ Ｆ ｚなと）の不純物のイオン注入の飛程が０．
１μｍならばＮあるいは０のイオン注入の飛程は０．１
μｍより深くなるようにする。第１のソース・ドレイ
ン４，５の不純物濃度は第２のソース・ドレインの不純
物濃度より一般に薄くなっていて、第１のソース・ドレ
イン４．５の空乏層の伸びは第２の゛ソース・ドレイン
の空乏層の伸びより一般には小さくなっている。
さらに、Ｎあるいは○のイオン注入量は多ければ多いは
ど空乏層の伸びの防止には効果があるが、イオン注入に
よるダメッジが発生する事および余りに絶縁膜に近くな
る事によりリーク電流の増大や易動度の低下を引き起こ
すので望ましくはない。
ど空乏層の伸びの防止には効果があるが、イオン注入に
よるダメッジが発生する事および余りに絶縁膜に近くな
る事によりリーク電流の増大や易動度の低下を引き起こ
すので望ましくはない。
従ってＮまたはＯのイオン注入量はＩＸＩＱ”／ｃｄか
ら５ＸＩＱ１Ｓ−の範囲が良い。
ら５ＸＩＱ１Ｓ−の範囲が良い。
次に第１図（Ｃ１に示す様にゲート絶縁膜３の側壁にス
ペーサー絶縁膜７を形成する。この形成方法は一般のＬ
ＤＤトランジスタのスペーサーの形成方法と同じである
。この絶縁Ｍ７はシリコン酸化膜（ＳｉＣｈ膜）やシリ
コン窒化膜（Ｓ ｉｓ Ｎａ膜）やシリコン酸窒化膜（
ＳｔｏｘＮｙ膜〉などである。
ペーサー絶縁膜７を形成する。この形成方法は一般のＬ
ＤＤトランジスタのスペーサーの形成方法と同じである
。この絶縁Ｍ７はシリコン酸化膜（ＳｉＣｈ膜）やシリ
コン窒化膜（Ｓ ｉｓ Ｎａ膜）やシリコン酸窒化膜（
ＳｔｏｘＮｙ膜〉などである。
次に第１図＋ｄｌに示す様に、ゲート電極３と側壁スペ
ーサーをマスクにしてＰ型の不純物をシリコン基板１の
中に入れ、第２のソース・ドレイン８゜９を形成する。
ーサーをマスクにしてＰ型の不純物をシリコン基板１の
中に入れ、第２のソース・ドレイン８゜９を形成する。
Ｐ型の不純物の導入方法として、イオン注入法あるいは
拡散法が挙げられる。イオン注入法の場合はボロン（Ｂ
゛）あるいはフン化ボロン（ＢＦ２゜）等のイオンで行
う、さらにその後の熱処理により、第２のソース・ドレ
イン層が拡散していくが、ＮまたはＯのイオン注入層の
付近では第２のソース・ドレイン層は余り伸びていかな
い。
拡散法が挙げられる。イオン注入法の場合はボロン（Ｂ
゛）あるいはフン化ボロン（ＢＦ２゜）等のイオンで行
う、さらにその後の熱処理により、第２のソース・ドレ
イン層が拡散していくが、ＮまたはＯのイオン注入層の
付近では第２のソース・ドレイン層は余り伸びていかな
い。
以上の様にして作成したＰ型トランジスタは第１図＋ｄ
ｌに示す様にＰ型不純物の第２のソースおよびドレイン
８，９の肩の付近にＮあるいはＯの濃度の濃い高抵抗の
層６が存在する構造となっている。
ｌに示す様にＰ型不純物の第２のソースおよびドレイン
８，９の肩の付近にＮあるいはＯの濃度の濃い高抵抗の
層６が存在する構造となっている。
第２図に示す様に、第１および第２のソースおよびドレ
イン４，５，８．９に電圧を印加した時に空乏層１０が
発生する。しかし最も空乏１ｉ１０の伸びが大きくなる
第２のソースおよびドレイン８゜９の円周部つまり肩の
部分にはＮあるいは○の濃度が儂いＪｉ！６があり高い
抵抗を有している。このＮ６の存在の為に空乏層の伸び
が抑制され、たとえゲート電極３の長さｌが２μｍ以下
（もちろん１．０μｍ以下も含む）になってもソース側
とドレイン側の空乏層が通常の使用電界のもとでは接触
する事はなく、安定したトランジスタ特性を示す。
イン４，５，８．９に電圧を印加した時に空乏層１０が
発生する。しかし最も空乏１ｉ１０の伸びが大きくなる
第２のソースおよびドレイン８゜９の円周部つまり肩の
部分にはＮあるいは○の濃度が儂いＪｉ！６があり高い
抵抗を有している。このＮ６の存在の為に空乏層の伸び
が抑制され、たとえゲート電極３の長さｌが２μｍ以下
（もちろん１．０μｍ以下も含む）になってもソース側
とドレイン側の空乏層が通常の使用電界のもとでは接触
する事はなく、安定したトランジスタ特性を示す。
また実施例においても説明した様に、第１のソース・ド
レイン４，５は薄く表面付近にあるために、実効チャネ
ル長は小さくスピードの速いトランジスタが形成され、
しかもバンチスルー耐圧の大きいトランジスタとなる。
レイン４，５は薄く表面付近にあるために、実効チャネ
ル長は小さくスピードの速いトランジスタが形成され、
しかもバンチスルー耐圧の大きいトランジスタとなる。
以上の効果は通常使用している電源電圧１０Ｖ以下の説
明であるが、さらにこの発明はＩＯＶ以上の高い電圧を
印加する高耐圧用デバイスにも応用できる事は言うまで
もない。
明であるが、さらにこの発明はＩＯＶ以上の高い電圧を
印加する高耐圧用デバイスにも応用できる事は言うまで
もない。
尚、本実施例では第１のソース・ドレイン４゜５を形成
した後にＮあるいはＯのイオン注入層６を形成する様に
説明しているが、この逆に行っても同様の効果が得られ
る。すなわち、Ｎあるいは○のイオン注入層６を形成し
た後に第１のソース・ドレイン４．５を形成しても良い
。
した後にＮあるいはＯのイオン注入層６を形成する様に
説明しているが、この逆に行っても同様の効果が得られ
る。すなわち、Ｎあるいは○のイオン注入層６を形成し
た後に第１のソース・ドレイン４．５を形成しても良い
。
【図面の簡単な説明】
第１図（ａ）〜（ｄｉは本発明の製造方法の工程順を示
す断面図、第２図は本発明の効果を示す断面図、第３図
は従来のトランジスタの構造を示す断面図である。 １．２１・・・半導体基板 ２．２２・・・ゲート絶縁膜 ３．２３・・・ゲート電極 ４、 ５．２４．２５・・・第１のソース・ドレイン６
・・・・・Ｎまたは○のイオン打込層７．２６・・・側
壁絶縁膜 ８、 ９．２７．２８・・・第２のソース・ドレイン１
０゜ ２９・ ・空乏層 ・空乏層中 以 上
す断面図、第２図は本発明の効果を示す断面図、第３図
は従来のトランジスタの構造を示す断面図である。 １．２１・・・半導体基板 ２．２２・・・ゲート絶縁膜 ３．２３・・・ゲート電極 ４、 ５．２４．２５・・・第１のソース・ドレイン６
・・・・・Ｎまたは○のイオン打込層７．２６・・・側
壁絶縁膜 ８、 ９．２７．２８・・・第２のソース・ドレイン１
０゜ ２９・ ・空乏層 ・空乏層中 以 上
Claims (1)
- ＰチャネルＭＯＳ型トランジスタの製造方法において、
ゲート電極を形成する工程と、Ｐ型のシリコン基板内に
窒素または酸素のイオン打ち込みを行う工程と、Ｐ型の
不純物層を前記シリコン基板内に作り第１のソースおよ
びドレインを形成する工程と、ゲート電極の側壁絶縁膜
を形成する工程と、Ｐ型の不純物層を前記シリコン基板
内に作り第２のソースおよびドレインを形成する工程と
から成る事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181862A JPH0346238A (ja) | 1989-07-13 | 1989-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181862A JPH0346238A (ja) | 1989-07-13 | 1989-07-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346238A true JPH0346238A (ja) | 1991-02-27 |
Family
ID=16108140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1181862A Pending JPH0346238A (ja) | 1989-07-13 | 1989-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346238A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198799A (ja) * | 1991-02-22 | 1993-08-06 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6300664B1 (en) | 1993-09-02 | 2001-10-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
| US6475887B1 (en) * | 1993-09-16 | 2002-11-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| JP2003078136A (ja) * | 2001-09-05 | 2003-03-14 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US6838698B1 (en) | 1990-12-25 | 2005-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having source/channel or drain/channel boundary regions |
| US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
| JP2011029661A (ja) * | 1993-09-02 | 2011-02-10 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-07-13 JP JP1181862A patent/JPH0346238A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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