JP2011014576A - 半導体チップ、半導体ウエハ、及び半導体チップの製造方法 - Google Patents

半導体チップ、半導体ウエハ、及び半導体チップの製造方法 Download PDF

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Abstract

【課題】ウエハ面内の複数のチップに対し、チップ毎に異なる内容の電気的な操作（チップＩＤの書き込み等）を、チップ毎ではなく複数チップ単位で一括して行えるようにする。
【解決手段】半導体チップ１０は、対向する左辺Ｓ１及び右辺Ｓ２を有する矩形の主面１０８を有する。主面１０８上には、半導体素子１０４Ａ及びＢと、配線Ｌ１１及びＬ１２が形成されている。配線Ｌ１１は、左辺Ｓ１から右辺Ｓ２に到達するように形成されるとともに、半導体素子１０４Ａに結合されている。配線Ｌ１２は、少なくとも左辺Ｓ１に接するように形成されるとともに、半導体素子１０４Ｂに結合されている。さらに、右辺Ｓ２上における配線Ｌ１１の端部（ＴＲ０）と左辺Ｓ１上における配線Ｌ１２の端部（ＴＬ０）は、辺Ｓ１及びＳ２に垂直な同一直線上に実質的に位置するように配置されている。
【選択図】図２

Description

本発明は、１つのウエハから切り出される複数のチップの各々に対して、ウエハ面内でのチップ位置に応じた異なる操作（例えばチップＩＤの電気的な書き込み）を行う技術に関する。
半導体集積回路（チップ）が、ウエハ面内のどの位置でつくられたものであるかを識別できるようにするため、各チップにチップＩＤを付与することが行われている。チップＩＤの各チップへの付与は、例えば、チップ内に形成されたＰＲＯＭ（Programmable Read Only Memory）にウエハ面内での位置情報を記録することより行われる。ＰＲＯＭとしてヒューズＲＯＭを用いる場合であれば、各チップに形成されている複数のヒューズ素子（又はアンチヒューズ素子）をウエハ面内でのチップ位置に応じて選択的に切断（又は導通）する。具体的には、ウエハプロセス後のウエハ検査工程において、テスタ及びプローバを用いてチップ毎にＩＤの書き込みを行う必要がある。
また、識別情報をＰＲＯＭに電気的に記録するのではなく、チップＩＤを示すマークをウエハプロセスにおいて各チップに転写する手法も知られている。各チップに転写されたマークは、電子顕微鏡を用いて視認することができる。特許文献１は、マーク形成用の複数のマスクを準備し、これら複数のマスクを用いてリソグラフィ工程を繰り返し行うことで、配線層又は層間膜にチップＩＤを転写する方法を開示している。また、特許文献１に開示されているマーク形成用の複数のマスクは、１ショット当たりの転写チップ数が異なるマスクの組み合わせであることを特徴としている。例えば、４列×４行の計１６チップを一度に転写可能な第１のマスクと３列×３行の計９チップを一度に転写可能な第２のマスクを使用することで、最大で１２列×１２行の計１４４チップにそれぞれユニークなチップＩＤを付与することができる。この１２列（１２行）は、第１のマスクの４列（４行）と第２のマスクの３列（３行）の最小公倍数である。
特開２００７−２４３１３２号公報
チップＩＤの電気的な書き込みを行う場合、チップＩＤの付与に要する作業量が大きいという問題がある。その理由は、各チップのＰＰＲＯＭに異なるチップＩＤを書き込むためには、プローブ走査及びテスタの電気信号出力を含む書き込み操作をチップ毎に繰り返し行う必要があるためである。
さらに、テスタ及びプローバを用いたウエハ検査工程での作業量の増大を招くのは、上述したチップＩＤの電気的な書き込みに限られない。すなわち、完成したウエハ面内のチップ毎に異なる電気的な操作をチップ毎に行うことが必要な作業数が多いほど、ウエハ検査工程における作業量の増大を招く。
なお、特許文献１は、チップＩＤの電気的な書き込みを行うものではない。このため、チップＩＤのＰＲＯＭへの電気的な書き込みが必要な場合、より一般的に述べると、ウエハ検査工程において各チップに対する電気的な操作が必要な場合には、特許文献１の技術を利用して作業量を削減することはできない。
本発明の第１の態様にかかる半導体チップは、対向する第１及び第２の辺を有する矩形の主面を有する。前記主面上には、第１及び第２の半導体素子と、第１及び第２の配線が形成されている。前記第１の配線は、前記第１の辺から第２の辺に到達するように形成されるとともに、前記第１の半導体素子に結合されている。前記第２の配線は、少なくとも前記第１の辺に接するように形成されるとともに、前記第２の半導体素子に結合されている。さらに、前記第２の辺上における前記第１の配線の端部と前記第１の辺上における前記第２の配線の端部は、前記第１及び第２の辺に垂直な同一直線上に実質的に位置するように配置されている。
ここで、"実質的に位置する"と表現したのは、ダイシングの際にスクライブライン上の前記第１及び第２の配線が除去されること、また、ダイシングの際にチップ端部が欠けて前記第１及び第２の配線の一部が失われる場合があること、を考慮したためである。これらの場合には、ダイシング後の第２の辺上における前記第１の配線の端部位置と、第１の辺上における前記第２の配線の端部位置とは、"厳密には"一致していない。しかしながら、上述したようなダイシング時の欠損を考慮すれば、実質的に一致している。
上述した本発明の第１の態様によれば、ウエハ状態で隣接している２つの半導体チップの一方の第１の配線と他方の第２の配線が接続された状態となる。よって、一方のチップの第１の配線に電気信号を供給することで、一方のチップが有する第１の半導体素子と他方のチップが有する第２の半導体素子を同時に電気的に操作することができる。例えば、第１及び第２の半導体素子を不揮発性メモリ素子とすれば、隣接する２つのチップに各々異なるチップＩＤ書き込む操作を一括して行うことができる。つまり、チップ毎に異なる内容の電気的な操作（チップＩＤの書き込み等）を、チップ毎ではなく複数チップ単位で一括して行うことができる。
本発明の第２の態様にかかる半導体ウエハは、一方向に隣接して配置されたｍ個（ただしｍは１以上の整数）のチップを備える。各チップは、対向する第１及び第２の辺を有する矩形の主面を備え、隣接チップどうしは一方の第１の辺と他方の第２の辺を接している。また、前記ｍ個のチップは、ｎ個のチップ単位（ただしｎは１以上ｍ／２以下の整数）で繰り返される配線パターンを備える。
前記配線パターンは、ｊ本（ただしｊはｍ以上の整数）の配線を含む。前記ｎ個のチップのうち一端のチップの前記第１の辺には前記ｊ本の配線のうち少なくとも（ｍ−ｎ）本が接しており、これら（ｍ−ｎ）本の配線は前記ｎ個のチップの他端のチップの主面上まで延在するよう形成されている。また、前記他端のチップの前記第２の辺には前記ｊ本の配線のうち少なくとも（ｍ−ｎ）本が接しており、これら（ｍ−ｎ）本の配線は、前記一端のチップの主面上に少なくとも１つの配線が延在するように形成されている。よって、前記ｊ本の配線のうち少なくとも（ｍ−２ｎ）本は、前記一端のチップの前記第１の辺から前記他端のチップの前記第２の辺まで突き抜けるように形成されている。また、前記ｊ本の配線の各々は、前記ｎ個のチップの主面のうち少なくとも一部の主面上において半導体回路と結合されている。さらに、前記一端のチップの前記第１の辺に接する前記（ｍ−ｎ）本の配線の端部の各々は、前記他端のチップの前記第２の辺に接する前記（ｍ−ｎ）本の配線の端部のうち自身とは異なるいずれかの配線の端部と対向するように配置されている。
本発明の第２の態様によれば、ｍ個のチップの間に連続する配線が形成される。また、ｍ個の半導体チップのいずれかの半導体回路に対する電気的な操作を行うことによって、同時に他のチップが有する半導体回路に対して異なる電気的な操作を行うことができる。つまり、チップ毎に異なる内容の電気的な操作（チップＩＤの書き込み等）を、チップ毎ではなく複数チップ単位で一括して行うことができる。
上述した本発明の第１及び第２の態様によれば、ウエハ面内の複数のチップに対し、チップ毎に異なる内容の電気的な操作（チップＩＤの書き込み等）を、チップ毎ではなく複数チップ単位で一括して行うことが可能となる。
発明の実施の形態１にかかる半導体ウエハ及びチップの平面図である。 発明の実施の形態１にかかる半導体チップの平面図である。 図２に示した半導体チップが横方向に２つ隣接しているウエハ時の配置を示す図である。 発明の実施の形態２にかかる半導体チップの平面図である。 図４に示した半導体チップが有するメモリ回路の構成例を示す図である。 図４に示した半導体チップが横方向に複数個隣接しているウエハ時の配置を示す図である。 図７に示した半導体チップが横方向および縦方向に複数個隣接しているウエハ時の配置を示す図である。 発明の実施の形態３にかかる半導体チップの平面図である。 図８に示した半導体チップが横方向に複数個隣接しているウエハ時の配置を示す図である。 図８に示した半導体チップが横方向および縦方向に複数個隣接しているウエハ時の配置を示す図である。 発明の実施の形態４にかかる半導体チップの平面図である。 発明の実施の形態５にかかる半導体チップの平面図である。 図１２に示した半導体チップが横方向に複数個隣接しているウエハ時の配置を示す図である。 発明の実施の形態６にかかる半導体ウエハの一部を示す平面図である。 （ａ）は、図１４（ｂ）に示した半導体ウエハのより広範囲にわたる平面図である。（ｂ）及び（ｃ）は、図１４（ｂ）に示した半導体ウエハの変形例を示す図である。 発明の実施の形態６にかかる半導体ウエハの他の例を示す平面図である。 図１６に示した半導体ウエハのより広範囲にわたる平面図である。
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
＜発明の実施の形態１＞
図１は、本実施の形態にかかるウエハ１を示す図である。ウエハ１は、図１の上下方向及び左右方向に隣接して配置された複数のチップ１０を含む。図２は、チップ１０の構成を示すブロック図である。なお、図２は、本実施の形態の説明に必要と思われる要素に限定して示している。
図２において、配線Ｌ１１及びＬ１２は、チップ１０の矩形の主面１０８に設けられたいずれかの配線層、例えば最上位の配線層に形成されている。配線Ｌ１１は、チップ１０の左辺Ｓ１から右辺Ｓ２に到達するように形成されている。また、配線Ｌ１２は、少なくとも左辺Ｓ１に接するように形成されている。なお、配線Ｌ１２は、配線Ｌ１１と同様にチップ１０の左辺Ｓ１から右辺Ｓ２に到達するように形成されてもよい。さらに、右辺Ｓ２上における配線Ｌ１１の端部ＴＲ１と左辺Ｓ１上における配線Ｌ１２の端部ＴＬ１は、互いに対向するように配置されている。言い換えると、端部ＴＲ１とＴＬ１は、左右の辺Ｓ１及びＳ２に垂直な同一直線上に実質的に位置するように配置されている。
半導体素子１０４Ａは、配線１０７Ａを介して配線Ｌ１１に接続されている。同様に、半導体素子１０４Ｂは、配線１０７Ｂを介して配線Ｌ１２に接続されている。配線１０７Ａ及び１０７Ｂは、例えば、配線Ｌ１１及びＬ１２とは異なる配線層に形成し、層間膜に形成される開口部（いわゆるビアホール）に埋め込まれたプラグＶ１及びＶ２を用いて配線Ｌ１１及びＬ１２と接続すればよい。
２つの電極Ｐ１は、チップ１０の表面に配置されており、配線１００およびプラグＶ１１及びＶ１２を介して配線Ｌ１１又はＬ１２に接続されている。一方の電極Ｐ１からは配線Ｌ１１に、他方の電極Ｐ１からはＬ１２に電気信号を供給することができる。なお、電極Ｐ１は、ウエハ１内に存在する全てのチップ１０に設ける必要はなく、一部のチップ１０にのみ設けてもよい。以下に図３を用いて説明するように、配線Ｌ１１及びＬ１２の一方又は両方に対する電気信号の供給は、ウエハ時に隣接している他のチップ１０から行うことができるためである。
図３は、２つのチップ１０−１及び１０−２が隣接して配置されたウエハ１の一部を示す図である。具体的には、チップ１０−１の右辺Ｓ２とチップ１０−２の左辺Ｓ１が接している。図３から分かるように、チップ１０−１が有する配線Ｌ１１とチップ１０−２が有する配線Ｌ１２は、これらのチップの境界において互いに接続されている。したがって、例えば、チップ１０−１の配線Ｌ１１上の電極Ｐ１にプローブを当てて電気信号を供給することで、チップ１０−１が有する半導体素子１０４Ａとチップ１０−２が有する半導体素子１０４Ｂを同時に電気的に操作することができる。なお、電気信号の供給は、チップ１０−２の配線Ｌ１２上の電極Ｐ１に対して行ってもよい。
例えば、半導体素子１０４Ａ及び１０４Ｂを不揮発性メモリ素子とすれば、隣接する２つのチップに対するチップＩＤの書き込みを一括して行うことができる。不揮発性メモリ素子としては、例えば、ヒューズ素子又はアンチヒューズ素子を用いればよい。
つまり、本実施の形態にかかるチップ１０をウエハ１上に複数形成することで、チップ毎に異なる内容の電気的な操作（チップＩＤの書き込み等）を複数チップ単位で一括して行うことができる。
また、上述した特許文献１の技術では、１ショットで転写可能なチップ数を超える数のチップそれぞれにユニークなチップＩＤを付与するためには、１ショット当たりの転写チップ数が異なるマスクの組み合わせを必然的に準備する必要がある。このため、マスク作成コストが大きいという問題がある。これに対して、本実施の形態によれば、通常の配線形成用のマスクに配線Ｌ１１及びＬ１２に関するパターンを転写すればよく、１ショット当たりの転写チップ数が異なるマスクの組み合わせを準備する必要がないという利点もある。
なお、図２及び図３では、チップ１０の左辺Ｓ１及び右辺Ｓ２の少なくとも一方に接し、ウエハ時に隣接する他のチップ１０の配線と接続される配線として、配線Ｌ１１及びＬ１２の２本を設ける例を示した。しかしながら、このように隣接チップ間での接続を目的としてチップ１０の主面１０８上に形成される配線の数は、３本以上であってもよい。また、これらの配線をチップ１０の上下方向にわたって設けてもよい。具体的な配線本数は、ウエハ１に含まれるチップ数、電気的な操作を同時に行いたいチップ数に応じて決定すればよい。例えば、ウエハ１の左右方向に最大６個、上下方向に最大６個のチップ１０が配置されている場合、各チップ１の左右方向に少なくとも６本、上下方向に少なくとも６本を配置するとよい。このように配線本数を３以上とする具体例については、以降に説明する実施の形態２〜５で詳しく述べる。
また図３には、配線Ｌ１１及びＬ１２のレイアウト（配線パターン）が同一のチップ１０が複数個隣接して配置されたウエハの具体例を示した。つまり、図３の例では、配線Ｌ１１及びＬ１２の配線パターンが、１チップ単位で繰り返している。しかしながら、配線パターンの繰り返し周期は、複数チップ単位としてもよい。この場合、配線パターンの繰り返し周期は、リソグラフィ工程における１ショット当たりの転写チップ数に応じて決定するとよい。配線パターンの繰り返し周期を複数チップ単位とする具体例については、実施の形態６において詳しく述べる。
＜発明の実施の形態２＞
図４は、本実施の形態にかかる半導体チップ２０の構成例を示す平面図である。配線Ｌ１１〜Ｌ１５は、チップ２０の矩形の主面１０８に設けられたいずれかの配線層、例えば最上位の配線層（第ｎ層）に形成されている。このうち、配線Ｌ１１〜Ｌ１４は、チップ２０の左辺Ｓ１から右辺Ｓ２に到達するように形成されている。また、配線Ｌ１５は、少なくとも左辺Ｓ１に接するとともに、主面１０８上に延在している。なお、配線Ｌ１５は、左辺Ｓ１から右辺Ｓ２に到達するように形成されてもよい。
さらに、右辺Ｓ２上における配線Ｌ１１の端部ＴＲ１と左辺Ｓ１上における配線Ｌ１２の端部ＴＬ１は、互いに対向するように配置されている。言い換えると、端部ＴＲ１とＴＬ１は、左右の辺Ｓ１及びＳ２に垂直な同一直線上に実質的に位置するように配置されている。同様に、右辺Ｓ２上の配線Ｌ１２の端部ＴＲ２と、左辺Ｓ１上の配線Ｌ１３の端部ＴＬ２は、辺Ｓ１及びＳ２に垂直な同一直線上に実質的に位置するように配置されている。また、右辺Ｓ２上の配線Ｌ１３の端部ＴＲ３と、左辺Ｓ１上の配線Ｌ１４の端部ＴＬ３は、辺Ｓ１及びＳ２に垂直な同一直線上に実質的に位置するように配置されている。また、右辺Ｓ２上の配線Ｌ１４の端部ＴＲ４と、左辺Ｓ１上の配線Ｌ１５の端部ＴＬ４は、辺Ｓ１及びＳ２に垂直な同一直線上に実質的に位置するように配置されている。
５つの電極Ｐ１は、配線Ｌ１１〜Ｌ１５に電気信号を供給するための電極である。５つの電極Ｐ１は、チップ１０の表面に配置されており、層間膜に形成されるビアホールに埋め込まれたプラグ等によって配線１００に接続されている。配線１００は、配線Ｌ１１〜Ｌ１５とは異なる配線層（例えば第（ｎ−１）層）に形成され、プラグＶ１１〜Ｖ１５によって配線Ｌ１１〜Ｌ１５と接続されている。なお、電極Ｐ１は、同一ウエハ内に存在する全てのチップ２０に設ける必要はなく、一部のチップ２０にのみ設けてもよい。
半導体回路２０４は、チップＩＤを記憶するための複数の不揮発性メモリ素子を含む。ここでは、不揮発性メモリ素子がヒューズ素子である場合を例にとって説明する。電極Ｔ１は、半導体回路２０４内の不揮発性メモリ素子に対するチップＩＤの書き込みを制御するための制御信号が供給される電極である。電極Ｔ１は、ウエハ内に複数のチップ２０が隣接配置された状態でこれら複数のチップ２０の全ての間で電極Ｔ１が同電位となるようにするため、配線１０１及び配線１０２に接続されている。配線１０１は、チップ２０を図４の左右方向に貫く配線である。配線１０２は、チップ２０を図４の上下方向に貫く配線である。図４の例では、配線１０１が配線Ｌ１１〜Ｌ１５と同一配線層に、配線１０２が配線１００と同一配線層に形成されている。半導体回路２０４は、配線１０３によって配線１０２と接続されている。
図５は、半導体回路２０４の構成例を示すブロック図である。５つのヒューズ素子１０５の各々は、スイッチ・トランジスタ１０６を介して配線Ｌ１１〜Ｌ１５のいずれか１つと結合されている。ヒューズ素子１０５への記憶内容の設定手順は以下の通りである。例えば、電極Ｐ１から配線Ｌ１１に電圧を印加することで対応するスイッチ・トランジスタ１０６をＯＮ状態とする。この状態で書き込み制御用の電極Ｔ１を操作することによって、配線Ｌ１１に対応するヒューズ素子１０５が切断されて記憶内容が決定される。つまり、５つの配線Ｌ１１〜Ｌ１５に対する電圧印加状態をチップ２０のＸ座標に応じて決定することで、５つのヒューズ素子１０５にウエハ面内におけるチップ２０のＸ座標をチップＩＤとして記録できる。
次に、図６（ａ）及び（ｂ）を用いてチップ２０へのチップＩＤの書き込み手順を説明する。図６（ａ）は、５つのチップ２０−１乃至２０−５が隣接して配置されたウエハの一部を示す図である。右端のチップ２０−５の５つの電極Ｐ１（円７０で囲まれている）に電圧を印加すると、チップ２０−１乃至２０−５の間で電圧が印加される配線本数がそれぞれ異なる状態が得られる。具体的には、図６（ｂ）に示すように、右端のチップ２０−５では、５本の配線Ｌ１１〜Ｌ１５に電圧が印加される。隣のチップ２０−４では、４本の配線Ｌ１１〜Ｌ１４に電圧が印加される。順に、チップ２０−３では３本の配線Ｌ１１〜Ｌ１３に、チップ２０−２では２本の配線Ｌ１１及びＬ１２に、チップ２０−１では１本の配線Ｌ１１に電圧が印加される。このような非対称な電圧印加状態でチップ２０−１〜２０−５のいずれかの電極Ｔ１（例えば円７１で示す電極Ｔ１）を操作すると、チップ２０−１〜２０−５が有する５つの半導体回路２０４にそれぞれ異なるＸ座標がチップＩＤとして記録される。
図７は、図６に示した構造をさらに上下方向に繰り返し配置した例である。図７の構成では、縦方向の配線１００によって上下のチップ間が接続されている。このため、右端の第５列の中の１つのチップが有する５つの電極Ｐ１（例えば円７０で示す５つの電極Ｔ１）に電圧を与えることで、図７中のすべてのチップにＸ座標を書き込むことができる。
＜発明の実施の形態３＞
本実施の形態にかかる半導体チップ３０は、上述したチップ２０を変形したものである。図８は、チップ３０の構成例を示す平面図である。チップ３０は、図４に示したチップ２０のすべての構成要素に加えて配線Ｌ１０を有する。配線Ｌ１０は、配線Ｌ１１〜Ｌ１５と同一の配線層に形成されている。また、配線Ｌ１０は、辺Ｓ１上の点ＴＬ０から対向する辺Ｓ２上の点ＴＲ０まで延びており、チップ３０の主面１０８上で配線Ｌ１１と接続されている。
次に、図９（ａ）及び（ｂ）を用いてチップ３０へのチップＩＤの書き込み手順を説明する。図９（ａ）は、５つのチップ３０−１乃至３０−５が隣接して配置されたウエハの一部を示す図である。中央のチップ３０−３が有する３つの電極Ｐ１（円８０で囲まれている）のうち少なくとも１つに電圧を印加した場合、チップ３０−１乃至３０−５の間で電圧が印加される配線本数がそれぞれ異なる状態が得られる。具体的には、図９（ｂ）に示すように右端のチップ３０−５では、５本の配線Ｌ１１〜Ｌ１５に電圧が印加される。隣のチップ３０−４では、４本の配線Ｌ１１〜Ｌ１４に電圧が印加される。順に、チップ３０−３では３本の配線Ｌ１１〜Ｌ１３に、チップ３０−２では２本の配線Ｌ１１及びＬ１２に、チップ３０−１では１本の配線Ｌ１１に電圧が印加される。なお、これらの配線に加えて各チップの配線Ｌ１０に電圧が印加される。この非対称な電圧印加状態でチップ３０−１〜３０−５のいずれかの電極Ｔ１（例えば円８１で示す電極Ｔ１）を操作すると、チップ３０−１〜３０−５が有する５つの半導体回路２０４に異なるＸ座標がチップＩＤとして記録される。
図１０は、図９に示した構造をさらに上下方向に繰り返し配置した例である。図１０の構成では、縦方向の配線１００によって上下のチップ間が接続されている。このため、例えば、中央の第３列の中の１つのチップが有する少なくとも１つの電極Ｐ１（例えば円８０で示す３つの電極Ｐ１のうち１つ）に電圧を与えることで、図１０中のすべてのチップにＸ座標を書き込むことができる。
本実施の形態のチップ３０が上述したチップ２０と比べて有利な点は、Ｘ座標を記録するために電圧を印加すべき電極Ｐ１の数が少なくとも１つで済む点である。また、チップ３０−１〜３０−５のいずれの電極Ｐ１を用いても図９（ｂ）に示す非対称な電圧印加状態を得られるという利点もある。これにより、電圧を印加する電極Ｐ１の選択の自由度が向上する。例えば、図６（ａ）及び図７に示したようにウエハの端のチップから電圧を印加する場合には、電圧降下を考慮して高めの電圧に設定する必要がある。これに対して、図９（ａ）及び図１０に示すように、ウエハの中心付近のチップの電極Ｐ１を選択して電圧を印加することで、より低い電圧で効率よくウエハ全体に所望の電圧を印加することができる。
＜発明の実施の形態４＞
図１１は、本実施の形態にかかる半導体チップ４０の構成例を示す平面図である。チップ４０は、図８に示したＸ座標を記録するためのチップ３０の構造に加えて、Ｙ座標を記録するための構造を有する。
具体的に述べると、配線Ｌ２０〜Ｌ２５は、Ｙ座標記録のためにチップ４０の上下方向に延びる配線である。つまり、配線Ｌ２０〜Ｌ２５は、Ｘ座標記録用の配線Ｌ１０〜Ｌ１５に対応する。チップ４０の表面に配置された５つの電極Ｐ２は、配線Ｌ２１〜Ｌ２５に電圧を与えるために設けられており、配線４００を介して配線Ｌ２１〜Ｌ２５に接続されている。半導体回路４０４は、チップＩＤ（具体的にはチップのＹ座標）を記憶するための複数の不揮発性メモリ素子を含む。なお、半導体回路４０４の具体的な構造は、上述した半導体回路２０４と同様とすればよい。半導体回路４０４は、配線４０３を介して配線１０１に接続されている。
図１１に示したチップ４０が繰り返し配置されたウエハに対してＹ座標を書き込む手順は、上述したＸ座標の書き込み手順と同様とすればよいため、ここでは説明を省略する。複数のチップ４０を上下左右に隣接させてウエハ上に配置することで、チップ毎に異なるチップＩＤ（Ｘ座標及びＹ座標）を電気的に書き込む操作をチップ全体で一括して行うことができる。
＜発明の実施の形態５＞
上述した実施の形態１〜４では、配線Ｌ１１〜Ｌ１５は、辺Ｓ１及びＳ２に対して斜めに延びる配線であるとして示した。しかしながら、これらの配線Ｌ１１〜Ｌ１５は、左辺Ｓ１及び右辺Ｓ２上での端部の位置関係が上述した規則に適合していればよく、斜め配線である必要はない。Ｙ座標記録用の配線Ｌ２１〜Ｌ２５についても同様である。図１２は、本実施の形態にかかるチップ５０の構成例を示す平面図である。図１２の例では、辺Ｓ１及びＳ２に垂直な配線及び平行な配線の組み合わせによって配線Ｌ１１〜Ｌ１５が形成されている。
図１３（ａ）及び（ｂ）は、５つのチップ５０−１乃至５０−５が隣接して配置されたウエハの一部を示す図である。中央のチップ５０−３が有する３つの電極Ｐ１（円８０で囲まれている）のうち少なくとも１つに電圧を印加した場合、チップ５０−１乃至５０−５の間では電圧が印加される配線本数がそれぞれ異なる。この状態でチップ５０−１〜５０−５のいずれかの電極Ｔ１（例えば円８１で示す電極Ｔ１）を操作すると、チップ５０−１〜５０−５が有する５つの半導体回路２０４に異なるＸ座標がチップＩＤとして記録される。
＜発明の実施の形態６＞
発明の実施の形態１〜５では、ウエハ面内に形成される複数のチップの各々が同一レイアウト（配線パターン）の配線Ｌ１０〜Ｌ１５又はＬ２０〜Ｌ２５を有する例について説明した。例えば図６には、同一の配線パターンを持つチップ２０−１〜２０−５がウエハ面上に形成されている例を示した。しかしながら、配線パターンの繰り返し周期は、複数チップ単位としてもよい。この場合、配線パターンの繰り返し周期は、リソグラフィ工程における１ショット当たりの転写チップ数に応じて決定するとよい。例えば、２列×２行の計４チップを一度に転写可能なマスクを用いてステップアンドリピート露光を行う場合、配線Ｌ１０〜Ｌ１５及びＬ２０〜Ｌ２５の繰り返し周期は２チップ単位としてもよい。また、３列×３行の計９チップを一度に転写可能なマスクを用いる場合、配線Ｌ１０〜Ｌ１５及びＬ２０〜Ｌ２５の繰り返し周期は３チップ単位としてもよい。このように複数チップ単位で繰り返す配線パターンを用いても実施の形態１〜５で述べたのと同様の効果が得られることについて、図１４〜１６を用いて説明する。
まず、２列×２行の計４チップを一度に転写可能なマスクを用いて、ステップアンドリピートにより横方向に３ショットの露光を行う場合を例にとって説明する。つまり、ウエハの横方向の最大チップ数は６個とする。このようにして形成されるチップの具体例を図１４（ａ）及び（ｂ）に示す。
図１４（ａ）は、ウエハ上で横方向に隣接している２つのチップ６０−１及び６０−２を示す図である。チップ６０−１及び６０−２は、発明の実施の形態１〜５で述べたのと同様に、１チップ毎に繰り返す配線パターンを有する。チップ６０−１及び６０−２に形成されている７本の配線Ｌ１〜Ｌ７の特徴を述べると以下の通りである。
（１）まず、繰り返し周期である１個のチップの主面上に配置されるとともに、下層の半導体素子層内に形成された半導体素子（不図示）と接続されている配線本数は少なくとも「６本」である。この「６本」という配線本数は、ウエハの横方向の最大チップ数と一致している。具体的には、チップ６０−１の主面上には、Ｌ２〜Ｌ７の６本が配置され、各配線は下層の半導体素子層内に形成された６個の半導体素子（不図示）のいずれかと接続されている。配線Ｌ１は、チップ６０−１の主面上には存在していない。一方、チップ６０−２の主面上には、Ｌ１〜Ｌ６の６本が配置され、各配線は下層の半導体素子層内に形成された６個の半導体素子（不図示）のいずれかと接続されている。配線Ｌ７は、チップ６０−２の主面上には存在していない。
（２）次に、左側のチップ６０−１の左辺Ｓ１に接するとともにチップ６０−１の主面上まで延在している配線Ｌ３〜Ｌ７の総数は少なくとも「５本」である。また、チップ６０−１の右辺Ｓ２に接するとともにチップ６０−１の主面上まで延在している配線Ｌ２〜Ｌ６の総数も少なくとも「５本」である。この「５本」という配線本数は、ウエハの横方向の最大チップ数「６」から配線パターンの繰り返し単位「１」を引いた値である。
よって、チップ６０−１の主面上に配置されている６本の配線Ｌ２〜Ｌ７のうち少なくとも４本（つまり、配線Ｌ３〜Ｌ６）は、チップ６０−１の左辺Ｓ１からチップ６０−１の右辺Ｓ２まで、つまり繰り返し周期に含まれるチップ群（ここではチップ６０−１のみ）の一方の端部から他方の端部まで、突き抜けるように形成される。貫通する配線本数「４本」は、ウエハの横方向の最大チップ数「６」から配線パターンの繰り返し単位の２倍の値（つまり２）を引いた値である。
（３）さらに、チップ６０−１の左辺Ｓ１に接する５本の配線Ｌ３〜Ｌ７の端部位置（ｋ〜ｋ＋４）は、チップ６０−１の右辺Ｓ２に接する５本の配線Ｌ２〜Ｌ６の端部位置（ｋ〜ｋ＋４）と一致している。言い換えると左辺Ｓ１上での各配線の端部は、右辺Ｓ２上での各配線の端部のうち自配線とは異なるいずれかの配線に属する端部と対向している。具体的には、例えば、左辺Ｓ１上の配線Ｌ３の端部位置ｋは、右辺Ｓ２上の配線Ｌ２の端部位置ｋと一致している。
上述した配線パターン規則（１）〜（３）に従うことによって、ウエハの横方向全体にわたって周期的かつ少なくとも１本の配線が連続する配線パターンを形成できる。この１チップ単位で繰り返す配線パターンを形成するための規則を複数チップ周期に拡張すればよい。
図１４（ｂ）は、ウエハ上で横方向に隣接している２つのチップ６１−１及び６１−２を示す図である。チップ６１−１及び６１−２は、２チップ毎に繰り返す配線パターンを有する。チップ６１−１及び６１−２の各々に形成されている６本の配線Ｌ１〜Ｌ６の特徴を述べると以下の通りである。
（１ａ）まず、繰り返し周期である２個のチップ（６１−１及び６１−２）の主面上に配置されている配線Ｌ１〜Ｌ６の合計本数は少なくとも「６本」である。この「６本」という配線本数は、ウエハの横方向の最大チップ数と一致している。
（２ａ）次に、繰り返し周期に含まれる２個のチップのうちの左端チップ６１−１の左辺Ｓ１に接する配線Ｌ３〜Ｌ６の総本数は少なくとも「４本」である。また、２個のチップのうちの右端チップ６１−２の右辺Ｓ２に接する配線Ｌ１〜Ｌ４の総本数も「４本」である。この「４本」という配線本数は、ウエハの横方向の最大チップ数「６」から配線パターンの繰り返し単位「２」を引いた値である。よって、６本の配線Ｌ１〜Ｌ６のうち少なくとも２本（つまり、配線Ｌ３及びＬ４）は、左端チップ６１−１の左辺Ｓ１から右端チップ６１−２の右辺Ｓ２まで、つまり繰り返し周期に含まれるチップ群の一方の端部から他方の端部まで、突き抜けるように形成される。貫通する配線本数「２本」は、ウエハの横方向の最大チップ数「６」から配線パターンの繰り返し単位の２倍の値（つまり４）を引いた値である。
さらに、左端チップ６１−１の左辺Ｓ１に接する４本の配線Ｌ３〜Ｌ６全ては、右端チップ６１−２の主面上まで延在するとともに、各チップの主面内で下層の半導体素子層内に形成された半導体素子（不図示）のいずれかと接続されている。
一方、右端チップ６１−２の右辺Ｓ２に接する４本の配線Ｌ１〜Ｌ４は、右端チップ６１−２から離れるにつれて下層の半導体素子と接続される配線本数が１つずつ減少するように形成され、配線Ｌ１〜Ｌ４のうち少なくとも１本が左端チップ６１−１の主面上まで延在している。
具体的に述べると、チップ６１−２の右辺Ｓ２に接する４本の配線Ｌ１〜Ｌ４のうち「４本全て」の配線が右端チップ６１−２の主面上に伸びており、これら４本の配線それぞれと下層の半導体素子（不図示）が接続される。そして、チップ６１−２の右辺Ｓ２に接する４本の配線Ｌ１〜Ｌ４のうち「３本」の配線Ｌ２〜Ｌ４が左端チップ６１−１の主面上に伸びており、これら３本の配線それぞれと下層の半導体素子（不図示）が接続される。
以上の規則（１ａ）及び（２ａ）によって、次のことが言える。繰り返し周期である２個のチップのうち右端チップ６１−２の主面上には、少なくとも６本の配線（Ｌ１〜Ｌ６）が配置され、各配線は下層の半導体素子層内に形成された６個の半導体素子（不図示）のいずれかと接続されている。また、繰り返し周期である２個のチップのうち左端チップ６１−１の主面上には、少なくとも５本の配線（Ｌ２〜Ｌ６）が配置され、各配線は下層の半導体素子層内に形成された５個の半導体素子（不図示）のいずれかと接続されている。
（３ａ）さらに、左端チップ６１−１の左辺Ｓ１に接する４本の配線Ｌ３〜Ｌ６の端部位置（ｋ〜ｋ＋３）は、右端チップ６１−２の右辺Ｓ２に接する４本の配線Ｌ１〜Ｌ４の端部位置（ｋ〜ｋ＋３）と一致している。言い換えると左端チップ６１−１の左辺Ｓ１上での各配線の端部は、右端チップ６１−２の右辺Ｓ２上での各配線の端部のうち自配線とは異なるいずれかの配線に属する端部と対向している。具体的には、例えば、左端チップ６１−１の左辺Ｓ１上の配線Ｌ３の端部位置ｋは、右端チップ６１−２の右辺Ｓ２上の配線Ｌ１の端部位置ｋと一致している。
図１５（ａ）は、図１４（ｂ）の配線パターンを含むマスクを用いて３ショットのステップアンドリピート露光を行うことによって形成されたウエハを示す図である。図１５（ａ）は、ウエハの横方向全体の合計６個のチップを示している。上述した配線パターン規則（１ａ）〜（３ａ）に従うことによって、図１５（ａ）に示すように、ウエハの横方向全体にわたって少なくとも１本の配線が連続する配線パターンを形成できる。配線Ｌ２、Ｌ４及びＬ６の結合によって形成されている連続配線（図１５（ａ）中に太実線で示す）を用いることによって、６個のチップにそれぞれ異なるＸ座標を一括して書き込むことができる。なお、この場合、各チップ主面上の配線全てを半導体素子と接続する必要はなく、配線Ｌ２、Ｌ４及びＬ６のみを半導体素子１０４と接続してもよい。この場合のショット単位での状態示す図は、図１５（ｂ）である。さらにこの状態から発展し、Ｌ２、Ｌ４、及びＬ６のみを含む配線パターンとしてもよい。この場合のショット単位での状態を示す図は、図１５（ｃ）である。
また、図６を参照して説明したのと同様に、Ｌ１〜Ｌ６の全ての配線に半導体素子を接続し、図１５（ａ）の右端のチップ（第３ショットで得られるチップ６１−２）の６本の配線に電圧を与えるようにしてもよい。この手法によっても、電圧が印加される配線本数が図１５（ａ）中の６個のチップの間で異なるため、６個のチップにそれぞれ異なるＸ座標を一括して書き込むことができる。
上述した規則（１）〜（３）及び（１ａ）〜（３ａ）を一般化することにより以下に述べる規則（１ｂ）〜（３ｂ）が得られる。なお、規則（１ｂ）〜（３ｂ）に関する説明の中では、一方向（例えば横方向）に隣接配置されるチップ総数を「ｍ」個とし、配線パターンの繰り返し周期は、「ｎ」チップ単位とする。横方向に２回以上のステップアンドリピート露光を行う場合を想定すると、ｎは１以上、かつｍ／２以下の整数とすればよい。さらに、繰り返し周期内に含まれるｎチップを右端から数えた場合の番号を「ｑ」とする。右端チップの番号ｑは"１"に等しく、左端チップの番号ｑは"ｎ"に等しい。
（１ｂ）まず、繰り返し周期に含まれるｎ個のチップの主面上に配置されている配線の合計本数は少なくとも「ｍ本」である。
（２ｂ）次に、繰り返し周期に含まれるｎ個のチップのうち左端チップの左辺Ｓ１に接する配線本数は少なくとも「（ｍ−ｎ）本」である。また、繰り返し周期に含まれるｎ個のチップのうち右端チップの右辺Ｓ２に接する配線本数も少なくとも「（ｍ−ｎ）本」である。よって、ｍ本の配線のうち少なくとも（ｍ−２ｎ）本は、繰り返し周期に含まれるｎ個のチップ群の一方の端部から他方の端部まで突き抜けるように形成される。
さらに、左端チップの左辺Ｓ１に接する（ｍ−ｎ）本の配線のうち全ては、右端チップの主面上まで延在するとともに、各チップの主面内で下層の半導体素子層内に形成された半導体素子のいずれかと接続される。
一方、右端チップの右辺Ｓ２に接する（ｍ−ｎ）本の配線は、右端チップから離れるにつれて下層の半導体素子と接続される配線本数が徐々に減少するように形成され、これらのうち少なくとも１本が左端チップの主面上まで延在している。例えば、右端チップの右辺Ｓ２に接する（ｍ−ｎ）本の配線のうち、各チップの主面上で下層の半導体素子と接続される本数は、（ｍ−ｎ−（ｑ−１））本である。
以上の規則（１ｂ）及び（２ｂ）によって、次のことが言える。繰り返し周期であるｎ個のチップのうち右端から数えてｑ番目のチップの主面上には、少なくとも（ｍ−ｑ＋１）本の配線が配置され、各配線は下層の半導体素子層内に形成された（ｍ−ｑ＋１）個の半導体素子（不図示）のいずれかと接続されている。
（３ｂ）さらに、左端チップの左辺Ｓ１に接する（ｍ−ｎ）本の配線の端部位置（ｋ〜（ｋ＋ｍ−ｎ−１））は、右端チップの右辺Ｓ２に接する（ｍ−ｎ）本の配線の端部位置（ｋ〜（ｋ＋ｍ−ｎ−１））と一致する。言い換えると左端チップの左辺Ｓ１上での各配線の端部は、右端チップの右辺Ｓ２上での各配線の端部のうち自配線とは異なるいずれかの配線に属する端部と対向する。
図１６は、上述の規則（１ｂ）〜（３ｂ）をｍ＝６、ｎ＝３の場合に適用した例である。まず、規則（１ｂ）を適用すると、繰り返し周期である３個のチップ６２−１〜６２−３の主面上に配置されている配線Ｌ１〜Ｌ６の合計本数は少なくとも「６本」である。
次に、規則（２ｂ）を適用すると、繰り返し周期に含まれる３個のチップ６２−１〜６２−３のうち左端チップ６２−１の左辺Ｓ１に接する配線Ｌ４〜Ｌ６の本数は少なくとも「３本」である。また、右端チップ６２−３の右辺Ｓ２に接する配線Ｌ１〜Ｌ３の本数も少なくとも「３本」である。なお、ｍ＝６、ｎ＝３であるとき、（ｍ−２ｎ）はゼロである。つまり、３個のチップ６２−１〜６２−３の一方の端部（チップ６２−１の左辺Ｓ１）から他方の端部（チップ６２−３の右辺Ｓ２）まで突き抜けて形成される配線数は、図１６に示すように、ゼロ本でよい。
さらに、左端チップ６２−１の左辺Ｓ１に接する３本の配線Ｌ４〜Ｌ６のうち全ては、右端チップ６２−３の主面上まで延在するとともに、各チップの主面内で下層の半導体素子層内に形成された半導体素子（不図示）のいずれかと接続される。
一方、右端チップ６２−３の右辺Ｓ２に接する３本の配線Ｌ１〜Ｌ３は、右端チップ６２−３から離れるにつれて下層の半導体素子（不図示）と接続される配線本数が徐々に（図１６では１本ずつ）減少するように形成され、配線Ｌ１〜Ｌ３のうち少なくとも１本が左端チップ６２−１の主面上まで延在している。
具体的に述べると、右端チップ６２−３の右辺Ｓ２に接する３本の配線Ｌ１〜Ｌ３のうち「３本全て」の配線が右端チップ６３−３の主面上に伸びており、これら３本の配線それぞれと下層の半導体素子（不図示）が接続される。そして、右から２番目のチップ６２−２の主面上には配線Ｌ１〜Ｌ３のうち「２本」の配線Ｌ２及びＬ３が伸びており、配線Ｌ２及びＬ３それぞれと下層の半導体素子（不図示）が接続される。さらに、右から３番目（つまり左端）のチップ６２−１の主面上には配線Ｌ１〜Ｌ３のうち「１本」の配線Ｌ３が伸びており、この１本の配線Ｌ１と下層の半導体素子（不図示）が接続される。
規則（１ｂ）及び（２ｂ）によって、さらに次のことが言える。繰り返し周期である３個のチップのうち右端から数えて１番目のチップ６２−３の主面上には、少なくとも６本の配線（Ｌ１〜Ｌ６）が配置され、各配線は下層の半導体素子層内に形成された６個の半導体素子（不図示）のいずれかと接続されている。また、繰り返し周期の右端から数えて２番目のチップ６２−２の主面上には、少なくとも５本の配線（Ｌ２〜Ｌ６）が配置され、各配線は下層の半導体素子層内に形成された５個の半導体素子（不図示）のいずれかと接続されている。また、繰り返し周期の右端から数えて３番目のチップ６２−１の主面上には、少なくとも４本の配線（Ｌ３〜Ｌ６）が配置され、各配線は下層の半導体素子層内に形成された４個の半導体素子（不図示）のいずれかと接続されている。
さらに、規則（３ｂ）を適用すると、左端チップ６２−１の左辺Ｓ１に接する３本の配線の端部位置（ｋ〜（ｋ＋２））は、右端チップ６２−３の右辺Ｓ２に接する３本の配線の端部位置（ｋ〜（ｋ＋２））と一致する。
図１７は、図１６の配線パターンを含むマスクを用いて２ショットのステップアンドリピート露光を行うことによって形成されたウエハを示す図である。図１７は、ウエハの横方向全体の合計６個のチップを示している。上述した配線パターン規則（１ｂ）〜（３ｂ）に従うことによって、図１７に示すように、ウエハの横方向全体にわたって少なくとも１本の配線が連続する配線パターンを形成できる。配線Ｌ３及びＬ６の結合によって形成されている連続配線（図１７中に太実線で示す）を用いることによって、６個のチップにそれぞれ異なるＸ座標を一括して書き込むことができる。なお、この場合、各チップ主面上の配線全てを半導体素子と接続する必要はなく、配線Ｌ３及びＬ６のみを半導体素子と接続してもよい。
また、図６を参照して説明したのと同様に、右端のチップ（第２ショットで得られるチップ６２−３）の６本の配線に電圧を与えるようにしてもよい。この手法によっても、電圧が印加される配線本数が図１７中の６個のチップの間で異なるため、６個のチップにそれぞれ異なるＸ座標を一括して書き込むことができる。
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
１ 半導体ウエハ
１０、２０、３０、４０、５０、６０〜６２ 半導体チップ
１００〜１０３ 配線
１０５ メモリ素子
１０６ トランジスタ
１０４、１０４Ａ、１０４Ｂ 半導体素子
１０７Ａ、１０７Ｂ 配線
１０８ 主面
２０４ 半導体回路
４００、４０３ 配線
４０４ 半導体回路
Ｌ１〜Ｌ７ 配線
Ｌ１０〜Ｌ１５ 配線
Ｌ２０〜Ｌ２５ 配線
Ｐ１、Ｐ２ 電極
Ｓ１、Ｓ２ チップ主面の辺
Ｔ１ 電極
Ｖ１、Ｖ２ プラグ
Ｖ１１〜Ｖ１５ プラグ
Ｖ２１〜Ｖ２５ プラグ

Claims (13)

  1. 対向する第１及び第２の辺を有する矩形の主面と、
    前記主面上に形成された第１及び第２の半導体素子と、
    前記第１の辺から第２の辺に到達するように前記主面上に形成され、前記第１の半導体素子に結合された第１の配線と、
    少なくとも前記第１の辺に接するように前記主面上に形成され、前記第２の半導体素子に結合された第２の配線と、を備え、
    前記第２の辺上における前記第１の配線の端部と前記第１の辺上における前記第２の配線の端部は、前記第１及び第２の辺に垂直な同一直線上に実質的に位置するように配置されている、半導体チップ。
  2. 前記主面上に前記第１の辺から第２の辺に到達するように形成され、前記主面上において前記第１の配線と電気的に接続された第３の配線をさらに備え、
    前記第１及び第２の辺上における前記第３の配線の各端部は、前記第１及び第２の辺に垂直な同一直線上に実質的に位置するように配置されている、請求項１に記載の半導体チップ。
  3. 前記第１の半導体素子は、前記第１の配線に電気信号を印加するか否かによって記憶内容を設定可能な第１の不揮発性メモリ素子を含み、
    前記第２の半導体素子は、前記第２の配線に電気信号が印加されているか否かによって記憶内容を設定可能な第２の不揮発性メモリ素子を含む、請求項１又は２に記載の半導体チップ。
  4. 前記第１及び第２の不揮発性メモリ素子は、前記半導体チップのウエハ面内での位置を識別可能な識別情報を記憶する、請求項３に記載の半導体チップ。
  5. 前記第１及び第２の不揮発性メモリ素子の各々は、ヒューズ素子又はアンチヒューズ素子を含む、請求項３又は４に記載の半導体チップ。
  6. 前記主面上に形成された第３及び第４の半導体素子と、
    前記主面の第３の辺から第４の辺に到達するように前記主面上に形成され、前記第３の半導体素子に結合された第４の配線と、
    少なくとも前記第３の辺に接するように前記主面上に形成され、前記第４の半導体素子に結合された第５の配線と、
    を備え、
    前記第４の辺上における前記第４の配線の端部と前記第３の辺上における前記第５の配線の端部は、前記第３及び第４の辺に垂直な同一直線上に実質的に位置するように配置されている、
    請求項１〜５のいずれか１項に記載の半導体チップ。
  7. 前記主面上に前記第３の辺から第４の辺に到達するように形成され、前記主面上において前記第４の配線と電気的に接続された第６の配線をさらに備え、
    前記第３及び第４の辺上における前記第６の配線の各端部は、前記第１及び第２の辺に垂直な同一直線上に実質的に位置するように配置されている、請求項６に記載の半導体チップ。
  8. 請求項１〜７のいずれか１項に記載の半導体チップを少なくとも２つ備え、
    前記２つの半導体チップは、一方の前記第２の辺と他方の前記第１の辺を接して隣接配置され、前記一方の前記第１の配線と前記他方の前記第２の配線が電気的に接続されている、半導体ウエハ。
  9. 一方向に隣接して配置されたｍ個（ただしｍは１以上の整数）の半導体チップを備え、
    各チップは、対向する第１及び第２の辺を有する矩形の主面を備え、隣接チップどうしは一方の第１の辺と他方の第２の辺を接しており、
    前記ｍ個のチップは、ｎ個のチップ単位（ただしｎは１以上ｍ／２以下の整数）で繰り返される配線パターンを備え、
    前記配線パターンは、ｊ本（ただしｊはｍ以上の整数）の配線を含み、
    前記ｎ個のチップのうち一端のチップの前記第１の辺には前記ｊ本の配線のうち少なくとも（ｍ−ｎ）本が接しており、これら（ｍ−ｎ）本の配線は前記ｎ個のチップの他端のチップの主面上まで延在するよう形成され、
    前記他端のチップの前記第２の辺には前記ｊ本の配線のうち少なくとも（ｍ−ｎ）本が接しており、これら（ｍ−ｎ）本の配線は、前記一端のチップの主面上に少なくとも１つの配線が延在するように形成され、
    前記ｊ本の配線のうち少なくとも（ｍ−２ｎ）本は、前記一端のチップの前記第１の辺から前記他端のチップの前記第２の辺まで突き抜けるように形成され、
    前記ｊ本の配線の各々は、前記ｎ個のチップの主面のうち少なくとも一部の主面上において半導体回路と結合されており、
    前記一端のチップの前記第１の辺に接する前記（ｍ−ｎ）本の配線の端部の各々は、前記他端のチップの前記第２の辺に接する前記（ｍ−ｎ）本の配線の端部のうち自身とは異なるいずれかの配線の端部と対向するように配置されている、半導体ウエハ。
  10. 前記半導体回路は、前記ｊ本の配線に対する電気信号の印加状態に応じた記憶内容が設定される不揮発性メモリ回路である、請求項９に記載の半導体ウエハ。
  11. ウエハ面上の矩形領域に第１及び第２の半導体素子を形成すること、
    前記矩形領域の第１の辺から対向する第２の辺に到達するように配置され、前記第１の半導体素子に結合される第１の配線を形成すること、及び
    少なくとも前記第１の辺に接するように配置され、前記第２の半導体素子に結合される第２の配線を形成すること、を備え、
    前記第２の辺上における前記第１の配線の端部と前記第１の辺上における前記第２の配線の端部は、前記第１及び第２の辺に垂直な同一直線上に実質的に位置するように配置される、
    半導体チップの製造方法。
  12. 前記矩形領域上に前記第１の辺から第２の辺に到達するように配置され、前記矩形領域上において前記第１の配線と電気的に接続される第３の配線を形成すること、をさらに備え、
    前記第１及び第２の辺上における前記第３の配線の各端部は、前記第１及び第２の辺に垂直な同一直線上に実質的に位置するように配置される、請求項１１に記載の方法。
  13. 前記第１の半導体素子は、前記第１の配線に電気信号を印加するか否かによって記憶内容を設定可能な第１の不揮発性メモリ素子を含み、
    前記第２の半導体素子は、前記第２の配線に電気信号が印加されているか否かによって記憶内容を設定可能な第２の不揮発性メモリ素子を含む、請求項１１又は１２に記載の方法。
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