JP4481731B2 - 自動設計方法及び半導体集積回路 - Google Patents

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Description

本発明は半導体集積回路に係り、特に、斜め配線を含む複数の配線を複数のビアで接続する半導体集積回路を設計可能な自動設計方法、及びこれを用いて製造した半導体集積回路に関する。
集積回路の微細化に伴い、マスクの設計においては、配線やビアを寸法通りに形成するのが困難になってきている。そこで、マスクに描画された配線やビアを寸法通りに加工し、集積回路の歩留まりや信頼性を向上させるために、様々な工夫が加えられている。
配線の結線方法においては、ビアの形成不良によるビアの高抵抗化、又は配線の断線等による歩留まりの低下を防ぐために、上下の配線層を複数のビア（ダブルカットビア）で接続する方法が用いられている。また、マスクに形成された配線の終端部が設計値に比べて短く形成されることにより、ビアと配線との接続が不完全になることを防止する方法としては、光近接効果補正（ＯＰＣ）等を用いて、配線の終端部を予め延長、又は拡大しておく方法が用いられている。
近年、集積回路の配線抵抗を下げるために、トランジスタ、セル、メガセル等を最短距離で結ぶべく、配線を０度、９０度方向に延伸させる「直交配線」に加え、配線を４５度、１３５度方向に延伸させる「斜め配線」を用いた技術が用いられている（例えば、特許文献１参照）。しかし、斜め配線を含むレイアウトに対し、ダブルカットビアを形成する、或いはＯＰＣにより配線の延長又は拡大等を行うことにより、レイアウト中の配線幅が不均一になる。このため、直交配線のみを含むレイアウトに比べて配線密度が低下する。斜め配線の採用により、レイアウト上に短い線分や工程上問題となる図形も多数発生するため、ＯＰＣでの寸法の補正が困難で、時間がかかる場合がある。配線幅が不均一なレイアウトを用いたマスクの製造は、配線幅が均一なマスクの製造に比べて設計値通りに製造しにくいため、歩留まり又は信頼性が低下する。
特開平１１−３１７８７号公報
本発明は、プロセス処理時間を短縮し、歩留まり及び信頼性の低下を防ぎ、配線効率の高い半導体集積回路を製造可能な自動設計方法、及びこれを用いた半導体集積回路を提供する。
本発明の第１の特徴は、（イ）自動配置モジュールが、自動配置データファイルに格納された自動配置データに基づいて、第１配線パターン、第１配線パターンの上層に第１配線パターンの長手方向に対して斜めに延伸する第２パターン、第１配線パターンと第２配線パターンとの交点に第１ビアパターンをそれぞれ自動配置するステップと、（ロ）ダブルカットビア作成モジュールが、第２配線パターンの長手方向に直交する方向に接続される配線突起パターンを作成し、配線突起パターンの先端に第１パターンと接続するための第２ビアパターンを作成し、第１及び第２ビアパターンによりダブルカットビアを作成してダブルカットビアデータファイルに格納するステップと、（ハ）ダブルカットビア置き換えモジュールが、第１ビアパターンを抽出し、第１ビアパターンの周囲の図形環境に基づいて最適となるダブルカットビアをダブルカットビアデータファイルの中から抽出して置き換えるステップとを含む自動設計方法であることを要旨とする。
本発明の第２の特徴は、（イ）第１配線と、（ロ）第１配線の上層に配置された層間絶縁膜と、（ハ）層間絶縁膜の中に埋め込まれ、第１配線に接続された第１及び第２ビアと、（ニ）層間絶縁膜の上層に配置され、第１配線の長手方向に対して斜めに延伸し、平面パターン上、第１配線と第１ビアの位置で交わり第１ビアに接続された第２配線と、（ホ）層間絶縁膜の上層に配置され、第２ビアの位置に一方の端部、第２配線の先端又は先端とは異なる位置に他方の端部を有し、第２配線の長手方向に直交方向に延伸し、第２ビアと第２配線に接続された配線突起とを備える半導体集積回路であることを要旨とする。
本発明によれば、プロセス処理時間を短縮し、歩留まり及び信頼性の低下を防ぎ、配線効率の高い半導体集積回路を製造可能な自動設計方法、及びこれを用いた半導体集積回路を提供することができる。
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平均寸法の関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す第１及び第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。
（第１の実施の形態）
−自動設計装置−
本発明の第１の実施の形態に係る自動設計装置は、図１に示すように、操作者からのデータや命令などの入力を受け付ける入力装置４と、レイアウト設計等の種々の演算を実行する演算処理部（ＣＰＵ）１ａと、レイアウト結果等を出力する表示装置５及び出力装置６と、半導体集積回路のレイアウト設計に必要な所定のデータ等を格納したデータ記憶装置２ａと、半導体集積回路のレイアウトプログラム等を格納したプログラム記憶装置２ｍとを備える。入力装置４、表示装置５及び出力装置６は、入出力制御装置３を介して、ＣＰＵ１ａに接続されている。ＣＰＵ１ａは、自動配置モジュール１０、ダブルカットビア作成モジュール２０、及びダブルカットビア置換えモジュール３０を備える。
自動配置モジュール１０は、自動設計装置のメモリ空間内に仮想的に設置された半導体集積回路のチップ領域の上層に、複数層の配線とその配線間を接続する一つのビア（シングルカットビア）を自動配置する。半導体集積回路のチップ領域上には、例えば、図２に示すように、周辺領域にＩ／Ｏセル９０１を有し、Ｉ／Ｏセル９０１で囲まれた内側の領域にマクロセル９０２及び基本セル９０３を含んだマスターチップ９００が配置される。マスターチップ９００は、プログラム記憶装置２ｍに格納された半導体集積回路のレイアウトプログラムにより自動配置可能である。図２に示す基本セル９０３は、例えば図３に示すように、ゲート電極９０３ａ、ｐ+型半導体領域９０３ｂ、及びｎ+型半導体領域９０３ｃを含むことができる。ｐ+型半導体領域９０３ｂとゲート電極９０３ａにより、ｐチャネルＭＯＳトランジスタ（ｐＭＯＳトランジスタ）が形成される。ｎ+型半導体領域９０３ｃとゲート電極９０３ａにより、ｎチャネルＭＯＳトランジスタ（ｎＭＯＳトランジスタ）が形成される。
図１に示す自動配置モジュール１０は、下（ｋ−１）層配線部１１、上（ｋ）層配線部１２、及びビア配置部１３を備える（ｋは２以上の任意の整数である。）。下層配線部１１は、図４の点線で示すように、下（ｋ−１）層配線パターン１１０ａをチップ領域の上層に配置する。下（ｋ−１）層配線パターン１１０ａは、より一般的には（ｋ−１）層配線パターンである。図１に示す上層配線部１２は、図４の実線で示すように、下層配線パターン１１０ａの長手方向に対して「斜め」に延伸する上（ｋ）層配線パターン１３０ａを、下層配線パターン１１０ａの上層に配置する。なお、「斜め」とは、一方の配線を他方の配線の延伸する方向からみて時計回りに４５°又は１３５°方向が好ましい。図４においては、上層配線パターン１３０ａは、下層配線パターン１１０ａの長手方向からみて時計回りに４５°方向に延伸している。図１のビア配置部１３は、図４の点線で示すように、下層配線パターン１１０ａと上層配線パターン１３０ａとの交点に、第１ビアパターン１２０ａを配置する。
図１に示すダブルカットビア作成モジュール２０は、ビア抽出部２１、ビア環境検索部２２、下（ｋ−１）層配線延長部２３、上（ｋ）層配線延長部２４、配線突起作成部２５、及びダブルカットビアデータ抽出部２６を有する。ビア抽出部２１は、図４に示すようなレイアウト（ＣＡＤデータ）の中から、第１ビアパターン１２０ａを抽出する。ビア環境検索部２２は、第１ビアパターン１２０ａの周囲に存在する配線、ビア等の図形環境を検索する。上（ｋ）層配線延長部２４は、図５に示すように、ビア環境検索部２２が抽出した図形環境に基づいて、第１ビアパターン１２０ａが配置された下層配線パターン配線１１０ａ及び上層配線パターン１３０ａの交点から、上層配線パターン１３０ａを延長させるように延長パターン１３１ａを作成する。延長パターン１３１ａは、上層配線パターン１３０ａの長手方向に一定の長さを有し、上層配線パターン１３０ａと同一の配線幅を有する。
下層配線延長部２３は、図６に示すように、下層配線パターン１１０ａ及び上層配線パターン１３０ａの交点の交点から、下層配線パターン１１０ａの長手方向に延長させるように延長パターン１１１ａを形成する。延長パターン１１１ａは、下層配線パターン１１０ａの長手方向に一定の長さを有し、下層配線パターン１１０ａと同一の配線幅を有する。
配線突起作成部２５は、図７に示すように、延長パターン１３１ａの端部から上層配線パターン１３０ａの長手方向に直交する配線突起パターン１４０ａを、下層の延長パターン１１１ａに一部重なるように作成する。配線突起パターン１４０ａは、一方の端部が上層配線パターン１３０ａの延長パターン１３１ａの先端に接続され、他方の端部が下層配線パターン１１０ａの延長パターン１１１ａと平面パターン上で交差するように配置されている。さらに、ダブルカットビアデータ抽出部２６は、図８に示すように、配線突起パターン１４０ａの端部に、延長パターン１１１ａと接続するための第２ビアパターン１２１ａを作成する。また、ダブルカットビアデータ抽出部２６は、図９に示すように、延長パターン１１１ａ、１３１ａ、配線突起パターン１４０ａ、及び第１及び第２ビアパターン１２０ａ、１２１ａを含むビア構造体のデータを、ダブルカットビア１５０ａとして抽出する。「ダブルカットビア」は、二つの配線層を二つのビアで接続するビア構造を指す。なお、配線間を一つのビアで接続するビア構造は、「シングルカットビア」という。さらに、ダブルカットビアデータ抽出部２６は、第１ビアパターン１２０ａの中心を通るグリッドＸ及びＹの位置情報を、ダブルカットビア１５０ａの形状情報と関連づけて抽出しておく。
図１に示すダブルカットビア置換えモジュール３０は、ビア抽出部３１、ビア環境検索部３２、及びダブルカットビア置き換え部３３を有する。ビア抽出部３１は、自動配置モジュール１０が自動配置したシングルカットビアを含むレイアウト、例えば図４に示すレイアウトの中から第１ビアパターン１２０ａとグリッドＸ及びＹを抽出する。ビア環境検索部３２は、第１ビアパターン１２０ａの周辺に存在する配線等の図形環境を検索する。ダブルカットビア置き換え部３３は、ビア環境検索部３２が検索した図形環境とグリッドＸ、Ｙの関係に基づいて、ダブルカットビアデータファイル６３の中から第１ビアパターン１２０ａに最適となるダブルカットビアを選択し、置き換える。なお、「最適となるダブルカットビア」とは、ダブルカットビアと周囲の配線との間に、デザインルールによって決められた間隔を確保出来るように最適化したダブルカットビアをいう。例えば、ダブルカットビア置き換え部３３は、図４に示すレイアウトに対し最適なダブルカットビアとして、図９に示すダブルカットビア１５０ａを選択し、図８に示すようなレイアウトに置き換える。
データ記憶装置２ａは、配線及びビアを自動配置するためのデータを格納する自動配置データファイル５０、レイアウト上にダブルカットビア１５０ａを作成するための情報を格納するダブルカットビア作成データファイル６０、及びレイアウトから抽出した第１ビアパターン１２０ａ等の周囲の図形環境のデータを格納するビア環境データファイル７０を備える。自動配置データファイル５０は、下（ｋ−１）層配線データファイル５１、上（ｋ）層配線データファイル５２、及びビアデータファイル５３を有する。下（ｋ−１）層配線データファイル５１は、自動配置モジュール１０が、下層配線パターン１１０ａをレイアウト上に発生させるための形状、寸法等のデータを格納する。上（ｋ）層配線データファイル５２は、第１ビアパターン１２０ａをレイアウト上に発生させるための寸法、形状等のデータを格納する。ビアデータファイル５３は、第１ビアパターン１２０ａ及び第２ビアパターン１２１ａをレイアウト上に発生させるためのビアの形状、寸法等のデータを格納する。
ダブルカットビア作成データファイル６０は、配線延長データファイル６１、配線突起データファイル６２、及びダブルカットビアデータファイル６３を有する。配線延長データファイル６１は、下層配線パターン１１０ａ或いは上層配線パターン１３０ａの端部から延長パターン１１１ａ、１３１ａを発生させるための形状、寸法等のデータを格納する。配線突起データファイル６２は、配線突起パターン１４０ａの形状、寸法等のデータを格納する。ダブルカットビアデータファイル６３は、第１ビアパターン１２０ａ及び第２ビアパターン１２１ａを含むダブルカットビア１５０ａの形状のデータを格納する。
図１において入力装置４は、キーボード、マウス、ライトペン又はフレキシブルディスク装置等を含む。レイアウト実行者は、入力装置４より入出力データを指定したり自動設計に必要な数値等の設定が可能である。また、入力装置４より、出力データの形態等のレイアウトパラメータの設定、或いは演算の実行及び中止等の指示の入力も可能である。表示装置５及び出力装置６は、それぞれディスプレイ及びプリンタ装置等を含む。表示装置５は、入出力データやレイアウト結果等を表示する。プログラム記憶装置２ｍは、入出力データやレイアウトパラメータ及びその履歴や、演算途中のデータ等を記憶する。
以下の自動設計方法の説明により明らかになるが、本発明の第１の実施の形態に係る自動設計装置によれば、斜めに交差する二層の下層配線パターン１１０ａと上層配線パターン１３０ａとを接続する際に、配線幅と同一の配線幅を有する配線突起パターン１４０ａを、一方の配線の長手方向に垂直な方向に作成する。このため、太い幅の配線を作成することなく複数のビア（例えば、第１ビアパターン１２０ａ，１２１ａ）が配置できる。図１に示す自動設計装置から作成されたレイアウトは全て同一の配線幅で形成されるため、配線の終端部を拡大して配線幅を不均一にさせたレイアウトを用いる場合に比べて設計値通りにマスクを製造できる。また、配線間を複数（二つ）のビアで接続することにより、一つのビアで接続する場合に比べてビアの欠損等による高抵抗化や配線の断線が防げるので、歩留まりの高い半導体集積回路が製造できる。さらに、図１に示すダブルカットビア作成モジュール２０は、様々な形状のダブルカットビアデータを予め形成し、データ記憶装置２ａのダブルカットビアデータファイル６３に登録しておく。このため、レイアウト上の一つのビアをダブルカットビアに置き換える際には、対象となるビアに関連づけられたグリッドＸ、Ｙと図形環境に基づいてダブルカットビアのデータを抽出し、置き換えるだけでよいので、レイアウト設計に必要な時間が短縮できる。
−自動設計方法−
次に、本発明の第１の実施の形態に係る自動設計方法について、図１０及び図１１に示すフローチャートを用いて説明する。
（イ）図１０のステップＳ１００において、図１の自動設計装置が備えるダブルカットビア作成モジュール２０が、ダブルカットビア作成データファイル６０に格納されたデータに基づいて、レイアウト上に存在するシングルカットビアをダブルカットビアに置き換えるためのダブルカットビア１５０ａのデータファイルを作成する。なお、ステップＳ１００の詳細は、図１１に示すフローチャートを用いて後述する。ダブルカットビア作成モジュール２０により作成されたダブルカットビアのデータファイルは、ステップＳ１１０において、データ記憶装置２ａのダブルカットビアデータファイル６３に登録される。
（ロ）プログラム記憶装置２ｍに格納されたレイアウトプログラムに基づいて、図２に示すように、自動設計装置のメモリ空間内に仮想的に配置された半導体集積回路のチップ領域上に、Ｉ／Ｏセル９０１、マクロセル９０２、及び基本セル９０３等を含むマスターチップ９００が、それぞれ自動配置される。ステップＳ１２０において、自動配置モジュール１０が備える下層配線部１１が、下層配線データファイル５１に格納された配線データに基づいて、図４に示すように、下層配線パターン１１０ａをチップ領域の上層に自動配置する。続いて、上層配線部１２が、上層配線データファイル５２に格納された配線データに基づいて、下層配線パターン１１０ａの長手方向に対して時計回りに４５°方向に延伸する上層配線パターン１３０ａを、下層配線パターン１１０ａの上に自動配置する。ビア配置部１３が、下層配線パターン１１０ａと上層配線パターン１３０ａとの交点に第１ビアパターン１２０ａを配置する。
（ハ）ステップＳ１３０において、ダブルカットビア置き換えモジュール３０が備えるビア抽出部３１が、下層配線パターン１１０ａ、上層配線パターン１３０ａ、及び第１ビアパターン１２０ａが自動配置された図４に示すレイアウトの中から第１ビアパターン１２０ａを抽出する。ステップＳ１４０において、ビア環境検索部３２は、第１ビアパターン１２０ａ及び第１ビアパターン１２０ａの周囲に存在する配線やビア等の図形の配置環境、図４においては、第１ビアパターン１２０ａの周囲に下層配線パターン１１０ａ及び上層配線パターン１３０ａ以外に隣接する配線パターンは存在しない、という情報を抽出し、ビア環境データファイル７０に格納する。なお、この時、ビア環境検索部３２は、第１ビアパターン１２０ａの中心部で交わるグリッドＸ、Ｙの位置関係の情報を、第１ビアパターン１２０ａの図形環境の情報と共に格納しておく。
（ニ）ステップＳ１５０において、ダブルカットビア置き換え部３３は、ビア環境データファイル７０に格納された図形環境及びグリッドＸ，Ｙの情報に基づいて最適となるダブルカットビア、例えば図９に示すようなダブルカットビア１５０ａを、ダブルカットビアデータファイル６３の中から抽出する。ダブルカットビア置き換え部３３は、ダブルカットビア１５０ａのＸ及びＹ軸と、図４のレイアウトのＸ軸及びＹ軸とを重ね合わせて配置し、作業を終了する。
＜ステップＳ１００の詳細＞
ステップＳ１００に示すダブルカットビアデータファイルの作成方法の詳細を、図１１に示すフローチャート及び図４〜図９に示すレイアウトを用いて説明する。
（ａ）図１１のステップＳ１０１において、自動配置モジュール１０が備える下層配線部１１が、自動設計装置のメモリ空間内に仮想的に配置されたチップ領域上に、図４に示すように、下層配線パターン１１０ａを自動配置する。上層配線部１２が、下層配線パターン１１０ａの上に、下層配線パターン１１０ａの長手方向に対して斜めに延伸する上層配線パターン１３０ａを自動配置する。ビア配置部１３が、下層配線パターン１１０ａと上層配線パターン１３０ａとの平面パターン上の交点に、第１ビアパターン１２０ａを自動配置する。
（ｂ）ステップＳ１０２において、ダブルカットビア作成モジュール２０が備えるビア抽出部２１が、図４に示すように、下層配線パターン１１０ａと上層配線パターン１３０ａとの交点に配置された第１ビアパターン１２０ａを抽出する。ステップＳ１０３において、ビア環境検索部２２が、第１ビアパターン１２０ａに隣接する配線等の図形環境及びレイアウト上のグリッドＸ、Ｙを検索し、ビア環境データファイル７０に格納する。
（ｃ）ステップＳ１０４において、上層配線延長部２４が、配線延長データファイル６１に格納された配線延長データ及びビア環境データファイル７０に格納された図形環境に基づいて、図５に示すように、上層配線パターン１３０ａの端部から上層配線パターン１３０ａの長手方向と同一方向に延びる延長パターン１３１ａを作成する。ステップＳ１０５において、下層配線延長部２３は、配線延長データファイル６１に格納された配線延長データ及びビア環境データファイル７０に格納された環境情報に基づいて、図６に示すように、下層配線パターン１１０ａの端部から下層配線パターン１１０ａの長手方向と同一方向に一定の配線幅を有する延長パターン１１１ａを作成する。
（ｄ）ステップＳ１０６において、配線突起作成部２５は、配線突起データファイル６２に格納された配線突起データ及びビア環境データファイル７０に格納された環境情報に基づいて、図７に示すように、上層配線パターン１３０ａと同一の配線幅を有する配線突起パターン１４０ａを、延長パターン１３１ａの端部から上層配線パターン１３０ａの長手方向に対して垂直方向に配置する。なお、配線突起パターン１４０ａの寸法は、配線突起データファイル６２の中に予めデータを格納しておくことにより設定可能である。ステップＳ１０７において、ダブルカットビアデータ抽出部２６は、図８に示すように、配線突起パターン１４０ａの端部に、上層に配置された延長パターン１３１ａと下層に配置された延長パターン１１１ａとを接続するための第２ビアパターン１２１ａを作成する。
（ｅ）ステップＳ１０８において、ダブルカットビアデータ抽出部２６は、図９に示すように、第１ビアパターン１２０ａ、第２ビアパターン１２１ａ、延長パターン１１１ａ、１３１ａ、配線突起パターン１４０ａとを含むダブルカットビア１５０ａを抽出し、ダブルカットビアデータファイル６３に格納する。さらに、ダブルカットビアデータ抽出部２６は、第１ビアパターン１２０ａの中心で交差するグリッドＸ，Ｙのデータをダブルカットビア１５０ａと共に格納する。ステップＳ１０１〜Ｓ１０８に示すダブルカットビアの作成は、レイアウト上に発生し得る全てのシングルカットビアパターンに対して行われる。
第１の実施の形態に係る自動設計方法によれば、複数の配線層を接続する場合に、配線層と同一の配線幅をもつ配線突起パターン１４０ａを、接続する配線の延伸方向に対して垂直方向に配置することにより、太い幅の配線を作成することなく複数のビアが配置できる。このため、配線幅を均一にでき、配線幅を不均一にさせたレイアウトを用いる場合に比べて設計通りにマスクが製造できる。また、二つの配線間を二つのビアで接続することにより、ビアの欠損等による高抵抗化や配線の断線が防ぐことができるので、歩留まり及び信頼性の高い半導体集積回路が製造できる。さらに、一方の配線層のみに配線突起パターン１４０ａを配置することで、他方の配線層に隣接する配線の敷設を妨げないため、配線密度が向上する。第１の実施の形態に係る自動設計方法では、レイアウトに応じて採用し得る全てのダブルカットビア１５０ａのデータを予め作成し、データ記憶装置２ａのダブルカットビアデータファイル６３に格納しておく。このため、レイアウト上のシングルカットビアをダブルカットビアにする際に、ダブルカットビアデータファイル６３の中から最適な形状のデータを抽出し、置き換えるだけでよいので、レイアウト設計に必要な時間が短縮できる。
−レチクルセット−
第１の実施の形態に係るレチクルセットの一例を図１２〜図１４に示す。図１２〜図１４に示すレチクルセットは、図１に示す自動設計装置により得られるＣＡＤデータに基づいて、パターンジェネレータ等により製造される。このレチクルセットは、第１のレチクル（ｋ−１層目のレチクル）８０ａと、第１のレチクル８０ａの投影像にマスク合わせして投影するための第２のレチクル（ｋ層目のレチクル）８０ｂと、第１のレチクル８０ａ及び第２のレチクル８０ｂの投影像がなすパターンにマスク合わせして投影するための第３のレチクル（ｋ＋１層目のレチクル）８０ｃとを含む。しかし、図１２〜図１４は、現実には１０枚以上の多数枚からなるレチクルセットのうちの３枚を示しているに過ぎない。
第１のレチクル８０ａは、半導体集積回路に下（ｋ−１）層配線３１０を描画するための下（ｋ−１）層配線パターン２１０が、クロム（Ｃｒ）、酸化クロム（Ｃｒ2Ｏ3）等の遮光膜からなるパターンとして、石英ガラス等のマスク基板上に配置されている。これらの遮光膜からなるパターンは、電子ビームリソグラフィー装置等のパターンジェネレータにより、遮光膜の上に形成されたフォトレジストを描画し、フォトレジストのパターンをマスクとしてＲＩＥで遮光膜をエッチングすることにより形成できる。第２のレチクル８０ｂには、第１ビアパターン２２０及び第２ビアパターン２２１が、石英ガラス等のマスク基板上に遮光膜として配置されている。第３のレチクル８０ｃには、上（ｋ）層配線３３０を描画するための上（ｋ）層配線パターン２３０及び配線突起パターン２４０が、石英ガラス等のマスク基板上に遮光膜として配置されている。
図１２〜図１４に示すレチクルセットによれば、下層配線パターン２１０と、下層配線パターン２１０に対して斜めに延伸する上層配線パターン２３０の二層の配線層が、二つのビア（第１及び第２のビアパターン２２０、２２１）により接続される。このため、一つのビアで接続する場合に比べてビアの欠損等による高抵抗化や配線の断線を防ぐことができ、信頼性が向上する。また、配線間を二つのビアで接続するために、上層配線パターン２３０の終端部に形成された配線突起パターン２４０が、上（ｋ）層配線パターン２３０の配線幅と同一の配線幅を有して上層配線パターン２３０の長手方向に垂直方向に突出するように形成される。配線突起パターン２４０は、下層配線パターン２１０又は上層配線パターン２３０の周囲の図形環境に基づいて一方の配線パターンにのみ形成する。このため、他方の配線パターンに隣接する他の配線の妨げとならず、配線密度が向上できる。さらに、配線突起パターン２４０は、一方の配線パターンと同一の配線幅を有して形成されるため、ダブルカットビア構造を採用する場合に、配線の終端部を拡張する必要がない。このため、配線の終端部を拡大し、配線幅を不均一にしたマスクを製造する場合に比べて、設計通りに製造できる。
−半導体集積回路−
第１の実施の形態に係る半導体集積回路の多層配線構造の一例を図１５及び図１６に示す。図１５のＡ−Ａ方向に沿った断面からみた断面図の一例が図１６である。半導体集積回路は、図１６に示すように、素子形成領域に半導体素子９１が配置された半導体基板９０と、半導体基板９０の上に堆積された第１層間絶縁膜９２とを含む。なお、第１層間絶縁膜９２は、より一般的には（ｋ−２）層の層間絶縁膜である（ｋ≧３）。第１層間絶縁膜９２の上層には、第ｋ−１層間絶縁膜９３が配置されている。第ｋ−１層間絶縁膜９３の上には、下（ｋ−１）層配線３１０が配置されている。下層配線３１０は、図１２の第１のレチクル８０ａを用いて、アルミニウム（Ａｌ）、Ａｌ合金、銅（Ｃｕ）等の金属膜をフォトリソグラフィーとＲＩＥ等によりパターニングすることで形成できる。
第ｋ−１層間絶縁膜９３及び下層配線３１０の上には、第ｋ層間絶縁膜９５が配置されている。第ｋ層間絶縁膜９５の上には、上（ｋ）層配線３３０及び上層配線３３０に接続された配線突起３４０が配置されている。図１５に示すように、上層配線３３０は、下層配線３１０の長手方向に向かって時計回りに４５°方向に延伸して配置されている。配線突起３４０は、上層配線３３０と同一の配線幅を有し、上層配線３３０の端部から上層配線３３０の長手方向に対して垂直方向に配置されている。上層配線３３０及び配線突起３４０は、図１４の第３のレチクル８０ｃを用いて、Ａｌ、Ａｌ合金、Ｃｕ等の金属膜をフォトリソグラフィーとＲＩＥによりパターニングすればよい。
下層配線３１０と上層配線３３０とを接続する第１ビア３２０及び第２ビア３２１は、第ｋ層間絶縁膜９５の中に埋め込まれている。図１２に示すように、第１ビア３２０は、下層配線３１０と上層配線３３０とが交差する位置に配置されている。第２ビア３２１は、配線突起３４０と下層配線３１０とが交差する位置に配置されている。第１ビア３２０及び第２ビア３２１は、図１３の第２のレチクル８０ｂを用いて、Ａｌ、Ａｌ合金、Ｃｕ等の金属膜をフォトリソグラフィーとＲＩＥによりパターニングすればよい。
本発明の第１の実施の形態に係る半導体集積回路によれば、斜め配線を有する上下の配線層を複数のビアで接続する場合に、一方の配線の配線幅と同じ幅をもつ配線突起３４０を配線の長手方向に対して垂直に配置することにより、太い幅の配線を作成することなく複数のビアを配置できる。このため、配線幅を不均一にさせたレイアウトを用いる場合に比べて、マスクを設計通りに製造できる。また、二つの配線間を二つのビアで接続することにより、一つのビアで接続する場合に比べてビアの欠損等による高抵抗化や配線の断線が防ぐことができ、歩留まり及び信頼性の高い半導体集積回路が提供できる。さらに、一方の配線層のみに配線突起３４０を配置することで、他方の配線層に隣接する配線の敷設を妨げないため、配線密度を向上させた半導体集積回路が提供できる。
−半導体集積回路の製造方法−
次に、第１の実施の形態に係る半導体集積回路の製造方法を説明する。なお、半導体集積回路の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
（イ）図１７に示すように、素子形成領域に半導体素子９１等が形成された半導体基板９０の上に、シリコン酸化膜（ＳｉＯ2膜）等の第１層間絶縁膜９２を化学気相成長（ＣＶＤ）法、物理気相成長（ＰＶＤ）法等により堆積し、化学的機械研磨（ＣＭＰ）法により表面を平坦化する。第１の層間絶縁膜の上層に、ＣＶＤ、ＰＶＤ等により第ｋ−１層間絶縁膜９３を堆積し、表面を平坦化する。第ｋ−１層間絶縁膜９３の上に導電性薄膜９４を堆積し、導電性薄膜９４を平坦化する。導電性薄膜９４の上には、フォトレジスト膜９６を塗布する。
（ロ）図１７に示す半導体基板９０をステッパ等の露光ステージに配置し、図１２に示す第１のレチクル８０ａを用いてフォトレジスト膜９６を露光、現像し、図１８に示すように、導電性薄膜９４の上にフォトレジスト膜９６をパターニングする。パターニングされたフォトレジスト膜９６をマスクとして、導電性薄膜９４を選択的に除去する。フォトレジスト膜９６を除去することにより、図１９の断面図及び図２０の平面図に示すように、第ｋ−１層間絶縁膜９３の上に下（ｋ−１）層配線３１０が形成される。
（ハ）図２１に示すように、下層配線３１０及び第ｋ−１層間絶縁膜９３の上に第ｋ層間絶縁膜９５を堆積し、平坦化した後、フォトレジスト膜９８を堆積する。続いて、図１３に示す第２のレチクル８０ｂを用いてフォトレジスト膜９８をパターニングし、第ｋ層間絶縁膜９５の一部を選択的に除去し、図２２に示すように、開口部（ビアホール）９５Ａ、９５Ｂを形成する。フォトレジスト膜９８を除去した後、スパッタリング法、蒸着法等によりタングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属をビアホール９５Ａ、９５Ｂに埋め込んだ後、表面を平坦化し、図２３の断面図及び図２４の平面図に示すように、第１ビア３２０及び第２ビア３２１をそれぞれ形成する。
（ニ）図２５に示すように、第ｋ層間絶縁膜９５の上に、Ａｌ，Ｃｕ等からなる導電性薄膜９９をスパッタリング法、蒸着法等により堆積する。導電性薄膜９９の上には、フォトレジスト膜１０４を堆積する。続いて、図１５に示す第３のレチクル８０ｃを用いてフォトレジスト膜１０４をパターニングし、図２６に示すように、パターニングされたフォトレジスト膜１０４をマスクに導電性薄膜９９を選択的に除去する。残ったフォトレジスト膜１０４を除去することにより、図２７及び図２８に示すように、第ｋ層間絶縁膜９５の上に、上層配線３３０及び配線突起３４０が形成される。
本発明の第１の実施の形態に係る半導体集積回路の製造方法によれば、配線の終端を拡大することなく複数のビアを配置できるため、配線幅を不均一にさせたマスクを用いる場合に比べて、半導体集積回路を設計通りに製造できる。複数層の配線層を複数のビアで接続することにより、ビアの欠損等による高抵抗化や配線の断線を防ぐことができるので、歩留まり及び信頼性の高い半導体集積回路が提供できる。さらに、一方の配線層のみに配線突起３４０を配置することで、他方の配線層に隣接する配線の敷設を妨げないため、配線密度を高くできる。
（第１の実施の形態の第１の変形例）
図１０のステップＳ１００に示すダブルカットビアデータファイル６３の作成方法の他の一例について、図１１に示すフローチャート及び図２９〜図３２に示すレイアウトを用いて説明する。なお、ステップＳ１０１は、第１の実施の形態において説明した方法と実質的に同様であるので、説明を省略する。
（ｋ）図１１のステップＳ１０２において、ダブルカットビア作成モジュール２０が備えるビア抽出部２１が、図２９に示すように、下層配線パターン１１０ｂと上層配線パターン１３０ｂとの交点に配置された第１ビアパターン１２０ｂを抽出する。ステップＳ１０３において、ビア環境検索部２２が、第１ビアパターン１２０ｂに隣接する配線等の図形環境、例えば図２９では、下層配線パターン１１０ｂの紙面右及び上側に他の配線が敷設されている、という情報を検索し、グリッドＸ，Ｙのデータと共にビア環境データファイル７０に格納する。
（ｌ）ステップＳ１０４において、上層配線延長部２４が、配線延長データファイル６１に格納された配線延長データ及びビア環境データファイル７０に格納された図形環境に基づいて、上層配線パターン１３０ａの端部から上層配線パターン１３０ａの長手方向と同一方向、つまり図２９では紙面上側に他の配線が敷設されており上側に配線を延伸させることができないので、上層配線パターン１３０ｂに重複させるように、紙面左下方向に延長パターン１３１ｂを作成する。
（ｍ）ステップＳ１０５において、下層配線延長部２３は、配線延長データファイル６１に格納された配線延長データ及び環境データファイルに格納された図形環境に基づいて、下層配線パターン１１０ａの端部から下層配線パターン１１０ａの長手方向、つまり図２９では紙面上側に他の配線が敷設されており上側に配線を延伸させることができないので、下層配線パターン１１０ｂと重複させるように、紙面下方向に延長パターン１１１ａを作成する。
（ｎ）ステップＳ１０６において、図３０に示すように、配線突起作成部２５が、配線突起データファイル６２に格納された配線突起データ及びビア環境データファイル７０に格納された図形環境に基づいて、上層配線パターン１３０ａと同一の配線幅を有する配線突起パターン１４０ｂを、延長パターン１３１ｂの端部から上層配線パターン１３０ｂの長手方向に垂直に配置する。ステップＳ１０７において、図３１に示すように、ダブルカットビアデータ抽出部２６が、延長パターン１３１ｂと延長パターン１１１ｂとを接続するための第２ビアパターン１２１ｂを、配線突起パターン１４０ｂの端部に作成する。続いて、ダブルカットビアデータ抽出部２６が、図３２に示すように、第１ビアパターン１２０ｂ、第２ビアパターン１２１ｂ、延長パターン１１１ｂ、１３１ｂ、配線突起パターン１４０ｂとを含むダブルカットビア１５０ｂを抽出し、グリッドＸ，Ｙのデータと共にダブルカットビアデータファイル６３に格納する。
第１の実施の形態の第１の変形例に係る自動設計方法によれば、第１ビアパターン１２０ｂの周囲に隣接する他の配線が存在する場合に、延長パターン１１１ｂ又は延長パターン１３１ｂを、それぞれ下層配線パターン１１０ｂ又は上層配線パターン１３０ｂに重ね合わせて配置する。そして、延長パターン１３１ｂの端部に、上層配線パターン１３０ｂと同一の配線幅を有する配線突起パターン１４０ｂを配置する。このため、第１ビアパターン１２０ｂの周囲に隣接する配線の敷設を妨げることなくダブルカットビア１５０ｂを配置できる。
（第１の実施の形態の第２の変形例）
図１０のステップＳ１００に示すダブルカットビアデータファイル６３の作成方法の他の一例について、図１１に示すフローチャート及び図３３〜図３６に示すレイアウトを用いて説明する。図１１のステップＳ１０１は、第１の実施の形態において説明した方法と実質的に同様であるので、説明を省略する。
（ｐ）図１１のステップＳ１０２において、ダブルカットビア作成モジュール２０が備えるビア抽出部２１が、図３３に示すように、下（ｋ−１）層配線パターン１１０ｃと上（ｋ）層配線パターン１３０ｃとの交点に配置された第１ビアパターン１２０ｃを抽出する。ステップＳ１０３において、ビア環境検索部２２が、第１ビアパターン１２０ｃに隣接する配線等の図形環境、例えば図３３では、下層配線パターン１１０ｃの周囲には隣接する他の配線が存在しない、という情報を検索し、グリッドＸ，Ｙのデータと共にビア環境データファイル７０に格納する。
（ｑ）ステップＳ１０４において、上層配線延長部２４が、配線延長データファイル６１に格納された配線延長データ及びビア環境データファイル７０に格納された図形環境に基づいて、上層配線パターン１３０ｃの端部から上層配線パターン１３０ｃの長手方向に延長パターン１３１ｃを作成する。ステップＳ１０５において、下層配線延長部２３は、配線延長データファイル６１に格納された配線延長データ及びビア環境データファイル７０に格納された図形環境に基づいて、下層配線パターン１１０ｃの端部から下層配線パターン１１０ｃの長手方向と同一方向に延びる延長パターン１１１ｃを作成する。
（ｒ）ステップＳ１０６において、配線突起作成部２５は、配線突起データファイル６２に格納された配線突起データ及びビア環境データファイル７０に格納された図形環境に基づいて、図３４に示すように、下層配線パターン１１０ｃと同一の配線幅を有する配線突起パターン１４０ｃを、延長パターン１１１ｃの端部から上層配線パターン１３０ｃの長手方向に垂直に配置する。ステップＳ１０７において、ダブルカットビアデータ抽出部２６は、図３５に示すように、下層に配置された延長パターン１１１ｃと上層に配置された延長パターン１３１ｃとを接続する第２ビアパターン１２１ｃを、配線突起パターン１４０ｃの端部に作成する。更にダブルカットビアデータ抽出部２６は、図３６に示すように、第１ビアパターン１２０ｃと第２ビアパターン１２１ｃとを含むビア構造体を、「ダブルカットビア１５０ｃ」のデータとして抽出し、グリッドＸ，Ｙのデータと共にダブルカットビアデータファイル６３に登録する。
第１の実施の形態の第２の変形例に係る自動設計方法によれば、上層配線パターン１３０ｃ側に隣接する配線が存在するが、下層配線パターン１１０ｃには隣接する配線がない場合に、下層配線パターン１１０ｃにのみ配線突起１４０ｃを形成することにより、上層配線パターン１３０ｃに隣接する配線の敷設を妨げることなくダブルカットビア１５０ｃが配置できる。このため、半導体集積回路の配線密度が向上できる。
（第１の実施の形態の第３の変形例）
図１０のステップＳ１００に示すダブルカットビアデータファイル６３の作成方法の他の一例について、図１１に示すフローチャート及び図３７〜図４０に示すレイアウトを用いて説明する。なお、図１１のステップＳ１０１は、第１のレイアウト作成例において説明した方法と実質的に同様であるので、説明を省略する。
（ｖ）ステップＳ１０２において、ダブルカットビア作成モジュール２０が備えるビア抽出部２１が、図３７に示すように、下（ｋ−１）層配線パターン１１０ｄと上（ｋ）層配線パターン１３０ｄとの交点に配置された第１ビアパターン１２０ｄを抽出する。ステップＳ１０３において、ビア環境検索部２２は、第１ビアパターン１２０ｄに隣接する配線等の図形環境を検索し、グリッドＸ，Ｙのデータと共にビア環境データファイル７０に登録する。例えば、図３７では、ビア環境検索部２２は、下層配線パターン１１０ｄの紙面右側及び上側に、隣接する他の配線が敷設されている、という情報を登録する。
（ｗ）ステップＳ１０４において、上層配線延長部２４が、配線延長データファイル６１に格納された配線延長データ及びビア環境データファイル７０に格納された図形環境に基づいて、上層配線パターン１３０ａの端部から上層配線パターン１３０ｄの長手方向に延長パターン１３１ｄを作成する。例えば、図３７に示すように、上層配線延長部２４は、上層配線パターン１３０ｄに重複する紙面左下方向に延長パターン１３１ｄを作成する。
（ｘ）ステップＳ１０５において、下層配線延長部２３は、配線延長データファイル６１に格納された配線延長データ及び環境データファイルに格納された環境情報に基づいて、下層配線パターン１１０ｄの端部から下層配線パターン１１０ｄの長手方向、つまり図３７では紙面右側に他の配線が敷設されており右側に延伸させることができないので、下層配線パターン１１０ｄと重複する紙面左下方向に延長パターン１１１ｄを作成する。
（ｙ）ステップＳ１０６において、配線突起作成部２５は、配線突起データファイル６２に格納された配線突起データ及びビア環境データファイル７０に格納された図形環境に基づいて、図３８に示すように、下層配線パターン１１０ｄと同一の配線幅を有する配線突起パターン１４０ｂを、延長パターン１１１ｄの端部から下層配線パターン１１０ｄの長手方向に垂直に配置する。ステップＳ１０７において、ダブルカットビアデータ抽出部２６は、延長パターン１１１ｄと上層配線パターン１３０ｄとを接続するための第２ビアパターン１２１ｄを、図３９に示すように、配線突起パターン１４０ｄの端部に作成する。ダブルカットビアデータ抽出部２６は、図４０に示すように、第１ビアパターン１２０ｄ、第２ビアパターン１２１ｄ、延長パターン１１１ｄ、１３１ｄ、配線突起パターン１４０ｄとを含むダブルカットビア１５０ｄを抽出し、ダブルカットビアデータファイル６３に登録する。
第１の実施の形態の第２の変形例に係る自動設計方法によれば、下層配線パターン１１０ｄには隣接する他の配線が存在する場合に、延長パターン１１１ｄを下層配線パターン１１０ｄと重ね合わせるように配置する。そして、下層配線パターン１１０ｄの延長パターン１１１ｄの先端にのみ配線突起１４０ｄを形成することにより、上層配線パターン１３０ｄに隣接する配線の敷設を妨げることなくダブルカットビア１５０ｄが配置できるため、配線密度を向上できる。
（第１の実施の形態の第４の変形例）
図１に示す自動設計装置により設計可能な他のレイアウト例を図４１及び図４２に示す。図４１及び図４２に示すレイアウト例は、半導体集積回路のチップ領域の極一部のＣＡＤデータであり、図１０のステップＳ１５０において、ダブルカットビア１５０ｅ、１５０ｆへの置き換えが終了し、自動配置が完成した直後のＣＡＤデータの一例を示す。
図４１の点線で示すように、紙面左右に延伸する下（ｋ−１）層配線パターン１１０ｅの上には、図４１の実線で示す上（ｋ）層配線パターン１３０ｅが、下層配線パターン１１０ｅの長手方向からみて時計回りに１３５°方向に配置されている。第１ビアパターン１２０ｅは、下層配線パターン１１０ｅの終端部と上層配線パターン１３０ｅの終端部とを接続するように紙面右側のパターンの交点に配置されている。下層配線パターン１１０ｅの紙面右側の終端部には、下層配線パターン１１０ｅに一部重なり合うように、紙面左側方向に延長された延長パターン１１１ｅが配置されている。上（ｋ）層配線パターン１３０ｅの終端部には延長パターン１３１ｅが配置されている。延長パターン１３１ｅの端部には、上層配線パターン１３０ｅの長手方向に対して垂直方向に一定の配線長を有して配置された配線突起パターン１４０ｅが配置される。配線突起パターン１４０ｅの端部には、配線突起パターン１４０ｅの上層にある上層配線パターン１３０ｅと接続するための第２ビアパターン１２１ｅが配置される。
図４２の点線で示すように、紙面左右に延伸する下（ｋ−１）層配線パターン１１０ｆは、第１ビアパターン１２０ｆを介して、図４２の実線で示す上（ｋ）層配線パターン１３０ｆに接続されている。上層配線パターン１３０ｆの終端部には、下層配線パターン１１０ｆに一部重なり合うように紙面右上方向に形成された延長パターン１３１ｆが配置されている。下（ｋ−１）層配線パターン１１０ｆの終端部には、下層配線パターン１１０ｆの長手方向（紙面右側方向）に延長された延長パターン１１１ｆが配置されている。延長パターン１１１ｆの端部には、下層配線パターン１１０ｆの長手方向に対して垂直に、一定の配線長を有して形成された配線突起パターン１４０ｆが配置される。配線突起パターン１４０ｆの端部には、配線突起パターン１４０ｆの上層にある上層配線パターン１３０ｅと接続するための第２ビアパターン１２１ｆが配置される。
図４１及び図４２に示すレイアウトによれば、一方の配線の延伸する方向からみて時計回りに１３５°方向に延伸する他方の配線を含むレイアウトにおいても、一方の配線に配線と同一の配線幅を有する配線突起パターン１４０ｅ，１４０ｆを形成することにより、下層配線パターン１１０ｅ，１１０ｆと上層配線パターン１３０ｅ，１３０ｆとを、複数のビアパターン（第１及び第２ビアパターン１２０ｅ，１２０ｆ，１２１ｅ，１２１ｆ）で接続できる。このため、一つのビアで接続する場合に比べて、ビアの欠損等による高抵抗化や配線の断線を防ぐことができ、歩留まりが高くなる。下層配線パターン１１０ｅ，１１０ｆ又は上層配線パターン１３０ｅ，１３０ｆのいずれか一方の配線層に、配線パターンと同じ幅を持つ配線突起パターン１４０ｅ，１４０ｆを接続することにより、ＯＰＣ等により配線の終端を拡大することなく配線間を接続できる。このため、配線幅を不均一にさせたレイアウトを用いてマスクを製造する場合に比べて、設計値通りに製造できる。
（第２の実施の形態）
−自動設計装置−
本発明の第２の実施の形態に係る自動設計装置は、図４３に示すように、操作者からのデータや命令などの入力を受け付ける入力装置４と、レイアウト設計等の種々の演算を実行する演算処理部（ＣＰＵ）１ｂと、レイアウト結果等を出力する表示装置５及び出力装置６と、半導体集積回路のレイアウト設計に必要な所定のデータ等を格納したデータ記憶装置２ｂと、半導体集積回路レイアウトプログラム等を格納したプログラム記憶装置２ｍとを備える。入力装置４、表示装置５及び出力装置６は、入出力制御装置３を介して、ＣＰＵ１ｂに接続されている。
ＣＰＵ１ｂが備えるダブルカットビア作成モジュール２０は、配線余裕作成部２５ａを更に備える。配線余裕作成部２５ａは、ダブルカットビア作成モジュール２０の配線突起作成部２５が配置した配線突起パターン１４０ａの配線長を延長するように、図４５に示すように、配線突起パターン１４０ａの終端部に配線余裕パターン１４２ａを作成する。また、配線余裕作成部２５ａは、下層配線延長部２３が配置した延長パターン１１１ａの配線長を延長するように、延長パターン１１１ａの終端部に配線余裕パターン１１２ａを作成する。データ記憶装置２ｂが備えるダブルカットビア作成データファイル６０は、配線余裕作成部２５ａが配線余裕パターン１１２ａ，１４２ａを作成するために必要な形状、寸法等を配線長のデータを格納する配線余裕データファイル６２ａを更に有する。他は、第１の実施の形態に示す自動設計装置と実質的に同様であるので、説明を省略する。
以下の自動設計方法の説明により明らかになるが、本発明の第２の実施の形態に係る自動設計装置によれば、配線余裕作成部２５ａにより、第２ビアパターン１２１ａに接続される配線突起パターン１４０ａ及び延長パターン１１１ａの配線長が予め延長されるので、配線パターンの縮小による断線が防げる。配線余裕パターン１１２ａ，１４２ａの詳細な寸法等は、配線余裕データファイル６２ａに予めデータを設定しておくことにより設定可能であるので、配線余裕パターン１１２ａ，１４２ａの配線長を必要な長さだけ延長することにより、隣接する他の配線に影響を及ぼすことなく、第２ビアパターン１２１ａ付近の配線の延長ができる。
−自動設計方法−
次に、本発明の第２の実施の形態に係る自動設計方法について、図１０及び図４４に示すフローチャートを用いて説明する。なお、図１０に示すステップＳ１００〜Ｓ１５０及び図４４に示すステップＳ１０１〜Ｓ１０６については、第１の実施の形態で説明した方法と実質的に同様であるので、重複した説明を省略する。
（ｄ）図４４のステップＳ１０６ａにおいて、配線余裕作成部２５ａが、配線余裕データファイル６２ａに格納された配線余裕データ及びビア環境データファイル７０に格納された図形環境に基づいて、図４５に示すように、配線突起パターン１４０ａの終端部に配線余裕パターン１４２ａを作成する。さらに、配線余裕作成部２５ａは、下層配線パターン１１０ａに接続された延長パターン１１１ａの端部に、配線余裕パターン１１２ａを作成する。ステップＳ１０７において、ダブルカットビアデータ抽出部２６が、配線突起パターン１４０ａと延長パターン１１１ａの交点に、第２ビアパターン１２１ａを作成する。
（ｅ）ステップＳ１０８において、ダブルカットビアデータ抽出部２６が、図４６に示すように、第１ビアパターン１２０ａ、第２ビアパターン１２１ａ、延長パターン１１１ａ、１３１ａ、配線突起パターン１４０ａ、配線余裕パターン１１２ａ、１４２ａとを含むダブルカットビア１５０ｈを抽出し、ダブルカットビアデータファイル６３に登録する。この時、ダブルカットビアデータ抽出部２６は、第１ビアパターン１２０ａの中心で交差するグリッドＸ，Ｙのデータをダブルカットビア１５０ｈのデータと共に格納する。
−半導体集積回路−
第２の実施の形態に係る半導体集積回路の多層配線構造の一例を図４７及び図４８に示す。図４７のＥ−Ｅ方向に沿った断面からみた断面図の一例が図４８である。半導体集積回路は、図４８に示すように、素子形成領域に半導体素子９１が配置された半導体基板９０と、半導体基板９０の上に堆積された第１層間絶縁膜９２とを含む。第１層間絶縁膜９２の上層には、第ｋ−１層間絶縁膜９３が配置されている。第ｋ−１層間絶縁膜９３の上には、下（ｋ−１）層配線３１２が配置されている。下（ｋ−１）層配線３１２は、図２５に示すＣＡＤデータに基づいて製造されたマスクを用いて、Ａｌ、Ａｌ合金、Ｃｕ等の金属膜をフォトリソグラフィーとエッチング等によりパターニングすることで形成できる。したがって、下（ｋ−１）層配線３１２は、図１６に示す下（ｋ−１）層配線３１０に比べて、配線余裕パターン１１２ａを含む分だけ長く形成されている。
第ｋ−１層間絶縁膜９３及び下（ｋ−１）層配線３１２の上には、第ｋ層間絶縁膜９５が配置されている。第ｋ層間絶縁膜９５の上には、上（ｋ）層配線３３０及び上（ｋ）層配線３３０に接続された配線突起３４２が配置されている。図４７に示すように、上（ｋ）層配線３３０は、下（ｋ−１）層配線３１０の長手方向に向かって時計回りに４５°方向に延伸して配置されている。配線突起３４２は、上（ｋ）層配線３３０と同一の配線幅を有し、上（ｋ）層配線３３０の端部から上（ｋ）層配線３３０の長手方向に対して垂直方向に配置されている。上（ｋ）層配線３３０及び配線突起３４２は、図４５に示すＣＡＤデータに基づいて製造されたマスクを用いて、Ａｌ、Ａｌ合金、Ｃｕ等の金属膜をフォトリソグラフィーとＲＩＥによりパターニングされる。このため、図４８に示す配線突起３４２は、図１６に示す配線突起３４０に比べて配線余裕パターン１４２ａを含む分だけ長く形成されている。
下（ｋ−１）層配線３１２と上（ｋ）層配線３３０とを接続する第１ビア３２０及び第２ビア３２１は、第ｋ層間絶縁膜９５の中に埋め込まれている。図４７に示すように、第１ビア３２０は、下（ｋ−１）層配線３１２と層配線３３０とが交差する位置に配置されている。第２ビア３２１は、配線突起３４２と下（ｋ−１）層配線３１２とが交差する位置に配置されている。第１ビア３２０及び第２ビア３２１は、図４５に示すＣＡＤデータに基づいて製造されたマスクを用いて、Ａｌ、Ａｌ合金、Ｃｕ等の金属膜をフォトリソグラフィーとＲＩＥによりパターニングすればよい。
本発明の第２の実施の形態に係る半導体集積回路によれば、斜め配線を有する上下の配線層を複数のビアで接続する場合に、一方の配線の配線幅と同じ幅をもつ配線突起３４２を配線の長手方向に対して垂直に配置することにより、太い幅の配線を作成することなく複数のビアを配置できる。このため、配線幅を不均一にさせたレイアウトを用いる場合に比べて、マスクを設計通りに製造しやすくなる。また、図４７に示すように、配線突起３４２の及び下（ｋ−１）層配線３１２の終端が、第２ビア３２１の配置される位置より配線余裕分だけ長くなるように、予め延長されるので、ビアに配線が到達しないことによる断線やビアの欠損を防ぐことができ、歩留まり及び信頼性の高い半導体集積回路が提供できる。なお、第２の実施の形態に係る半導体集積回路の製造方法は、第１の実施の形態において説明した方法と実質的に同様であるので、説明を省略する。
（第２の実施の形態の第１の変形例）
第２の実施の形態の第１の変形例に係るダブルカットビアデータファイル６３の作成方法ついて、図１１に示すフローチャート及び図４９及び図５０に示すレイアウトを用いて説明する。図１１のステップＳ１０１は、第１の実施の形態において説明した方法と実質的に同様であるので、説明を省略する。
（ｎ）図１１のステップＳ１０６ａにおいて、配線余裕作成部２５ａが、配線余裕データファイル６２ａに格納された配線余裕データ及びビア環境データファイル７０に格納された図形環境に基づいて、図４９に示すように、配線突起パターン１４０ｂの終端部に配線余裕パターン１４２ｂを作成する。配線余裕作成部２５ａは、さらに、下（ｋ−１）層配線パターン１１０ｂに接続された延長パターン１１１ｂの端部に、配線余裕パターン１１２ｂを作成する。ステップＳ１０７において、ダブルカットビアデータ抽出部２６が、配線突起パターン１４０ｂと延長パターン１１１ｂの交点に、第２ビアパターン１２１ｂを作成する。
（ｏ）ステップＳ１０８において、ダブルカットビアデータ抽出部２６が、図５０に示すように、第１ビアパターン１２０ｂ、第２ビアパターン１２１ｂ、延長パターン１１１ｂ、１３１ｂ、配線突起パターン１４０ｂ、配線余裕パターン１１２ｂ，１４２ｂとを含むダブルカットビア１５０ｉを抽出し、ダブルカットビアデータファイル６３に登録する。この時、ダブルカットビアデータ抽出部２６は、第１ビアパターン１２０ｂの中心で交差するグリッドＸ，Ｙのデータをダブルカットビア１５０ｉのデータと共に格納する。
第２の実施の形態の第１の変形例に係る自動設計方法によれば、配線突起パターン１４０ｂ及び延長パターン１１１ｂの配線長が予め延長されるので、マスクに加工する際に、第２ビアパターン１２１ｂ，１２１ｂに配線を確実に到達させ、断線等を防ぐことができる。
（第２の実施の形態の第２の変形例）
第２の実施の形態の第２の変形例に係るダブルカットビア形成後のレイアウト例を図５１及び図５２に示す。
図５１の点線で示すように、紙面上下に延伸する延長パターン１１１ｃの終端部には、延長パターン１１１ｃと同一の配線幅を有する配線突起パターン１４０ｃが、延長パターン１１１ｃの長手方向に対して垂直に配置されている。延長パターン１１１ｃの終端には、配線余裕パターン１４２ｃが配置されている。延長パターン１１１ｃの上層にある延長パターン１３１ｃは、延長パターン１１１ｃの長手方向からみて半時計回りに１３５°方向に配置されている。延長パターン１３１ｃの端部には、配線余裕パターン１３２ｃが配置されている。第１及び第２ビアパターン１２０ｃ，１２１ｃは、それぞれ延長パターン１１１ｃ及び配線余裕パターン１４２ｃと延長パターン１３１ｃとを接続するように、延長パターン１３１ｃの両端付近に配置されている。
図５１の点線で示すように、紙面上下に延伸する延長パターン１１１ｄの終端部には、延長パターン１１１ｄと同一の配線幅を有する配線突起パターン１４０ｄが、延長パターン１１１ｄの長手方向に対して垂直に配置されている。延長パターン１１１ｄの終端には、配線余裕パターン１４２ｄが配置されている。延長パターン１１１ｃの上層に配置された延長パターン１３１ｄは、延長パターン１１１ｄの長手方向からみて時計回りに４５°方向に配置されている。延長パターン１３１ｄの端部には、配線余裕パターン１３２ｄが配置されている。第１及び第２ビアパターン１２０ｄ，１２１ｄは、それぞれ延長パターン１１１ｄ及び配線余裕パターン１４２ｄと延長パターン１３１ｄとを接続するように、延長パターン１３１ｄの両端付近に配置されている。
第２の実施の形態の第２の変形例に係るレイアウト例によれば、ダブルカットビア１５０ｊ，１５０ｋに含まれる配線突起パターン１４０ｃ，１４０ｄの配線長が延長されるので、マスクに加工する際に、第２ビアパターン１２１ｃ，１２１ｄに各配線が到達せず断線するのを防ぐことができる。
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。既に述べた第１及び第２実施の形態の説明においては、上下の配線層のそれぞれの配線の終端に第１ビアパターン１２０ａ，１２０ｂ，・・・を発生させ、それぞれの配線を延長させる方法を説明したが、図５３に示すように、二方向に延伸する配線の途中に第１ビアパターン１２０ａ，１２０ｂ，・・・を発生させてもよい。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の第１の実施の形態に係る自動設計装置を示すブロック図である。 本発明の第１の実施の形態に係る自動設計装置により設計可能なマクロチップのＣＡＤデータの一例を示す平面図である。 図２の基本セルの構造の一例を示す平面図である。 本発明の第１の実施の形態に係る自動設計方法のダブルカットビアの作成方法を示すＣＡＤデータ（その１）である。 本発明の第１の実施の形態に係る自動設計方法のダブルカットビアの作成方法を示すＣＡＤデータ（その２）である。 本発明の第１の実施の形態に係る自動設計方法のダブルカットビアの作成方法を示すＣＡＤデータ（その３）である。 本発明の第１の実施の形態に係る自動設計方法のダブルカットビアの作成方法を示すＣＡＤデータ（その４）である。 本発明の第１の実施の形態に係る自動設計方法のダブルカットビアの作成方法を示すＣＡＤデータ（その５）である。 本発明の第１の実施の形態に係る自動設計方法により作成可能なダブルカットビアの一例を示すＣＡＤデータである。 本発明の第１の実施の形態に係る自動設計方法を示すフローチャート（その１）である。 本発明の第１の実施の形態に係る自動設計方法を示すフローチャート（その２）である。 本発明の第１の実施の形態に係るレチクルセットの第１のレチクルを示す平面図である。 本発明の第１の実施の形態に係るレチクルセットの第２のレチクルを示す平面図である。 本発明の第１の実施の形態に係るレチクルセットの第３のレチクルを示す平面図である。 本発明の第１の実施の形態に係る半導体集積回路の一例を示す平面図である。 本発明の第１の実施の形態に係る半導体集積回路の一例であり、図１５のＡ−Ａ方向からみた断面図である。 本発明の第１の実施の形態に係る半導体集積回路の製造方法（その１）を示す断面図である。 本発明の第１の実施の形態に係る半導体集積回路の製造方法（その２）を示す断面図である。 本発明の第１の実施の形態に係る半導体集積回路の製造方法（その３）を示し、図２０のＢ−Ｂ方向からみた断面図である。 本発明の第１の実施の形態に係る半導体集積回路の製造方法（その４）を示す平面図である。 本発明の第１の実施の形態に係る半導体集積回路の製造方法（その５）を示す断面図である。 本発明の第１の実施の形態に係る半導体集積回路の製造方法（その６）を示す断面図である。 本発明の第１の実施の形態に係る半導体集積回路の製造方法（その７）を示し、図２４のＣ−Ｃ方向からみた断面図である。 本発明の第１の実施の形態に係る半導体集積回路の製造方法（その８）を示す平面図である。 本発明の第１の実施の形態に係る半導体集積回路の製造方法（その９）を示す断面図である。 本発明の第１の実施の形態に係る半導体集積回路の製造方法（その１０）を示す断面図である。 本発明の第１の実施の形態に係る半導体集積回路の製造方法（その１１）を示し、図２８のＤ−Ｄ方向からみた断面図である。 本発明の第１の実施の形態に係る半導体集積回路の製造方法（その２）を示す平面図である。 本発明の第１の実施の形態の第１の変形例に係る自動設計方法のダブルカットビアの作成方法を示すＣＡＤデータ（その１）である。 本発明の第１の実施の形態の第１の変形例に係る自動設計方法のダブルカットビアの作成方法を示すＣＡＤデータ（その２）である。 本発明の第１の実施の形態の第１の変形例に係る自動設計方法のダブルカットビアの作成方法を示すＣＡＤデータ（その３）である。 本発明の第１の実施の形態の第１の変形例に係る自動設計方法により作成可能なダブルカットビアの一例を示すＣＡＤデータである。 本発明の第１の実施の形態の第２の変形例に係る自動設計方法のダブルカットビアの作成方法を示すＣＡＤデータ（その１）である。 本発明の第１の実施の形態の第２の変形例に係る自動設計方法のダブルカットビアの作成方法を示すＣＡＤデータ（その２）である。 本発明の第１の実施の形態の第２の変形例に係る自動設計方法のダブルカットビアの作成方法を示すＣＡＤデータ（その３）である。 本発明の第１の実施の形態の第２の変形例に係る自動設計方法により作成可能なダブルカットビアの一例を示すＣＡＤデータである。 本発明の第１の実施の形態の第３の変形例に係る自動設計方法のダブルカットビアの作成方法を示すＣＡＤデータ（その１）である。 本発明の第１の実施の形態の第３の変形例に係る自動設計方法のダブルカットビアの作成方法を示すＣＡＤデータ（その２）である。 本発明の第１の実施の形態の第３の変形例に係る自動設計方法のダブルカットビアの作成方法を示すＣＡＤデータ（その３）である。 本発明の第１の実施の形態の第３の変形例に係る自動設計方法により作成可能なダブルカットビアの一例を示すＣＡＤデータである。 本発明の第１の実施の形態の第４の変形例に係るＣＡＤデータの一例である。 本発明の第１の実施の形態の第４の変形例に係るＣＡＤデータの一例である。 本発明の第２の実施の形態に係る自動設計装置を示すブロック図である。 本発明の第２の実施の形態に係る自動設計方法を示すフローチャートである。 本発明の第２の実施の形態に係る自動設計方法のダブルカットビアの作成方法を示すＣＡＤデータである。 本発明の第２の実施の形態に係る自動設計方法により作成可能なダブルカットビアの一例を示すＣＡＤデータである。 本発明の第２の実施の形態に係る半導体集積回路の一例を示す平面図である。 本発明の第２の実施の形態に係る半導体集積回路の一例であり、図４７のＥ−Ｅ方向からみた断面図である。 本発明の第２の実施の形態の第１の変形例に係る自動設計方法のダブルカットビアの作成方法を示すＣＡＤデータである。 本発明の第２の実施の形態の第１の変形例に係る自動設計方法により作成可能なダブルカットビアの一例を示すＣＡＤデータである。 本発明の第２の実施の形態の第２の変形例に係るＣＡＤデータの一例である。 本発明の第２の実施の形態の第２の変形例に係るＣＡＤデータ一例である。 本発明のその他の実施の形態に係るＣＡＤデータの一例である。
符号の説明
１０…自動配置モジュール
１１…下（ｋ−１）層配線部
１２…上（ｋ）層配線部
１３…ビア配置部
２０…ダブルカットビア作成モジュール
２１…ビア抽出部
２２…ビア環境検索部
２３…下（ｋ−１）層配線延長部
２４…上（ｋ）層配線延長部
２５…配線突起作成部
２５ａ…配線余裕作成部
２６…ダブルカットビアデータ抽出部
３０…ダブルカットビア置き換えモジュール
３１…ビア抽出部
３２…ビア環境検索部
５０…自動配置データファイル
１１０ａ，１１０ｂ，・・・，１１０ｆ…下（ｋ−１）層配線パターン
１１１ａ，１１０ｂ，・・・，１１０ｆ…延長パターン
１２０ａ，１２０ｂ，・・・，１２０ｆ…第１ビアパターン
１２１ａ，１２１ｂ，・・・，１２１ｆ…第２ビアパターン
１３０ａ，１３０ｂ，・・・，１３０ｆ…上（ｋ）層配線パターン
１３１ａ，１３１ｂ，・・・，１３１ｆ…延長パターン
１４０ａ，１２０ｂ，・・・，１４０ｆ…配線突起パターン
１５０ａ，１５０ｂ，・・・，１５０ｉ…ダブルカットビア
３１０…下（ｋ−１）層配線
３１２…上（ｋ）層配線
３２０…第１ビア
３２１…第２ビア
３３０…下（ｋ−１）層配線

Claims (5)

  1. 自動配置モジュールが、自動配置データファイルに格納された自動配置データに基づいて、第１配線パターン、前記第１配線パターンの上層に前記第１配線パターンの長手方向に対して斜めに延伸する第２パターン、前記第１配線パターンと前記第２配線パターンとの交点に第１ビアパターンをそれぞれ自動配置するステップと、
    ダブルカットビア作成モジュールが、前記第２配線パターンの長手方向に直交する方向に接続される配線突起パターンを作成し、前記配線突起パターンの先端に前記第１配線パターンと接続するための第２ビアパターンを作成し、前記第１及び第２ビアパターンによりダブルカットビアを作成してダブルカットビアデータファイルに格納するステップと、
    ダブルカットビア置き換えモジュールが、前記第１ビアパターンを抽出し、前記第１ビアパターンの周囲の図形環境に基づいて最適となる前記ダブルカットビアを前記ダブルカットビアデータファイルの中から抽出して置き換えるステップ
    とを含むことを特徴とする自動設計方法。
  2. 前記ダブルカットビアを作成するステップは、
    ビア抽出部が、前記第１配線パターンと前記第２配線パターンとの交点に配置された前記第１ビアパターンを抽出するステップと、
    第１配線延長部が、前記交点から前記第１配線パターンの長手方向に前記第１配線パターンを延長させるステップと、
    第２配線延長部が、前記交点から前記第２配線パターンの長手方向に前記第２配線パターンを延長させるステップと、
    配線突起作成部が、一方の端部が延長された前記第２配線の先端に接続され他方の端部が前記延長された第１配線パターンと交わる前記配線突起パターンを、前記第２配線パターンの長手方向に直交する方向に作成するステップと、
    ダブルカットビア抽出部が、前記配線突起パターンの先端に前記第１配線パターンと接続するための第２ビアパターンを作成し、前記第１及び第２ビアパターンとを含むデータを前記ダブルカットビアのデータとして抽出するステップ
    とを有することを特徴とする請求項１に記載の自動設計方法。
  3. 第１配線と、
    前記第１配線の上層に配置された層間絶縁膜と、
    前記層間絶縁膜の中に埋め込まれ、前記第１配線に接続された第１及び第２ビアと、
    前記層間絶縁膜の上層に配置され、前記第１配線の長手方向に対して斜めに延伸し、平面パターン上、前記第１配線と前記第１ビアの位置で交わり前記第１ビアに接続された第２配線と、
    前記層間絶縁膜の上層に配置され、前記第２ビアの位置に一方の端部、前記第２配線の先端又は前記先端とは異なる位置に他方の端部を有し、前記第２配線の長手方向に直交方向に延伸し、前記第２ビアと前記第２配線に接続された配線突起
    とを備えることを特徴とする半導体集積回路。
  4. 前記配線突起は、前記第２配線と同じ配線幅を有することを特徴とする請求項３に記載の半導体集積回路。
  5. 前記配線突起は、前記一方の端部から前記配線突起の長手方向に延長された配線余裕を含むことを特徴とする請求項３又は４に記載の半導体集積回路。
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