JPWO2007043470A1 - 転写生成物、転写生成物の製造方法、転写生成物の配置位置特定方法 - Google Patents

転写生成物、転写生成物の製造方法、転写生成物の配置位置特定方法 Download PDF

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Abstract

製造工程を増すことなく、同一基板上において形成された転写生成物の基板上での配置位置情報を識別する。一枚のフォトマスク上に描かれた複数個の転写生成物のパターンを基板上に繰り返し露光する工程をＳ回行い、該Ｓ回の露光工程のうち、少なくとも２回の露光工程において、複数個の転写生成物のパターン毎に異なる識別子パターンが描かれたフォトマスクを用いて繰り返し転写することとし、当該少なくとも２回の露光工程のある工程と、他の工程との間で、一度に転写する転写生成物のパターン数を異ならせることとした。

Description

本発明は、基板から切り離された後においても、基板上での配置位置を識別可能な転写生成物、その製造方法、及び基板上での配置位置特定方法に関する。
近年、半導体装置の製造工程などのように、複数回の転写工程を経て、同一基板から複数の転写生成物を作成する工程においては、製品の不良解析などを迅速に進めるために、基板上における各転写生成物の配置位置を特定して、バラツキ特性や検査履歴を知ることが要求されている。
例えば、特許文献１には、組立後に半導体ウエハ上の集積回路の配置位置を特定するために、半導体のウエハ上の集積回路を識別できるだけの照合番号パターンをフォトマスクに予め形成させておいて、１回の露光工程で照合番号パターンをウエハ上の集積回路全てに転写させて、その照合番号パターンを読みとることにより、半導体集積回路のウエハ上での配置位置を特定する方法が開示されている
また、特許文献２には、組立後に半導体ウエハ上の集積回路の配置位置を特定するために、半導体ウエハの製造時にウエハナンバリング工程を設けて、非チップ領域（露出するアルミ膜など）に機械的にウエハ番号やロット番号を記載することで半導体集積回路のウエハ上での配置位置を特定する方法が開示されている。
また、特許文献３には、組立後に半導体ウエハ上の集積回路の配置位置を特定するために、製造工程で識別マークを付与できる領域を個々の集積回路上に設けておき、レーザーを用いてロット番号、ウエハ番号、ウエハ内における位置座標等の当該チップに関する製造上の個別管理情報、又は、プロセスＴＥＧや半導体集積回路に対する製造工程中におけるテスト項目とテスト結果等のテスト情報、又はこれらの組み合わせ情報を集積回路ごとに書き込むことにより、半導体集積回路の配置位置の特定や検査履歴の記載を行う方法が開示されている。
特許第２９６４５２２号（第３頁、図１） 特開平１１−４５８３９号公報（第５頁、図１および図２） 特開２０００−２２８３４１号公報（第７頁、図１）
例えば、フラッシュメモリを搭載した集積回路では、集積回路のバラツキ特性や検査履歴などのデータをフラッシュメモリの特定領域に書き込んで、データを利用すれば良いが、フラッシュメモリを搭載していない集積回路では、特定領域にデータを書き込む方法を用いることはできない。
従来は、上述したように、集積回路の配置位置を特定できるだけの照合番号パターンをフォトマスクに予め形成させておいて、１回の露光工程で照合番号パターンをウエハ上の集積回路全てに転写し、その番号を読みとることで集積回路の配置位置を特定する方法や、集積回路の製造工程にて、ウエハナンバリング工程を設けてナンバリングする方法や、レーザーで直接管理情報を記載する方法を用いて特定していた。
しかしながら、上記特許文献１に記載の方法は、１回の露光でウエハ上の全集積回路が露光される製造方法では有効であるが、フォトマスクを繰り返し移動させて、全集積回路を露光していくステッパーを用いた方法では、全集積回路を特定することは不可能である。
また、上記特許文献２、及び上記特許文献３に記載の方法では、生産数が少なく多少工程を増しても対処できる場合には有効であるが、生産数が多い場合は、工程を追加する方法をとると、工程数が増大することになり、量産数に影響するため問題であった。従って、製造工程を増やすことなく集積回路に配置位置情報を付与する方法が必要であった。
また、半導体集積回路以外であっても、複数の転写工程を経て同一基板に形成される転写生成物を製造する工程においては不良解析などを迅速に進めるために、基板上での集積回路の配置位置を特定して、バラツキ特性や検査履歴を知ることが要求されている。
本発明は、上記従来の課題を解決するためになされたものであり、少なくとも２回以上の製造過程で形成されるパターンにより、個々の転写生成物の配置位置を識別可能した転写生成物、転写生成物の製造方法、及び転写生成物の配置位置特定方法を提供することを目的とする。
本発明は上記課題を解決するためになされたものであり、１の転写工程において、複数の個別パターンを格子状に配列してなる所望の転写パターンを、基板上に位置をずらして繰り返し転写する転写工程を、複数回行い、同一基板上に複数の転写生成物を形成してなる、該１つの転写生成物であって、該転写生成物は、少なくとも２回の前記転写工程を経て形成される、前記基板上の配置位置を表す配置位置情報を有することを特徴とする。
これにより、転写生成物に対して、配置位置を特定するためにマーキング等を行う工程を別途追加しなくても、同一基板上における配置位置を特定することが可能となる。
また、請求項２に係る転写生成物は、請求項１に記載の転写生成物において、前記配置位置情報は、前記少なくとも２回の転写工程の各転写工程において付与される各識別子の組合せよりなり、同一基板上に形成される複数の転写生成物において相互に異なることを特徴とする。
これにより、配置位置を特定するためにマーキング等を行う工程を別途追加しなくても、基板上に形成される複数の転写生成物に対して、それぞれ異なる前記配置位置情報を与えることが可能となる。
また、本発明の請求項３に係る転写生成物は、請求項２に記載の転写生成物において、前記識別子は、前記個別パターンのそれぞれに対応するよう前記所望の転写パターン中に格子状に配列された識別子パターンが、基板上に転写されてなるものであり、前記識別子パターンは、前記所望の転写パターンに含まれる各個別パターン毎に全て異なり、前記少なくとも２回の転写工程の各々において一度に転写される前記個別パターンの数は、前記少なくとも２回の転写工程の各々において異なることを特徴とする。
これにより、配置位置を特定するためにマーキング等を行う工程を別途追加しなくても、基板上に形成される複数の転写生成物に対して、それぞれ異なる配置位置情報を与えることが可能となる。
また、本発明の請求項４に係る転写生成物は、請求項３に記載の転写生成物において、前記少なくとも２回の転写工程の各々において一度に転写される前記個別パターンの、Ｘ軸方向の個数の最小公倍数と、Ｙ軸方向の個数の最小公倍数との積が、前記同一基板上に形成される当該転写生成物の全数より大きいことを特徴とする。
これにより、同一基板上に形成される複数の転写生成物の全てに対して、異なる配置位置情報を与えることができ、前記同一基板上における配置位置を特定する転写生成物の生産の効率を向上させることができる。
また、本発明の請求項５に係る転写生成物は、請求項２に記載の転写生成物において、前記識別子は、前記少なくとも２回の転写工程の各工程において形成される抵抗素子の抵抗値により表現されるものであり、前記配置位置情報は、前記少なくとも２回の各転写工程における前記抵抗素子の抵抗値の組合せよりなることを特徴とする。
これにより、例えば、転写生成物が半導体集積回路である場合は、該半導体集積回路を組み立てた後のパッケージ状態で、端子から抵抗値を読み出すことができるため、パッケージを開封しなくても当該半導体集積回路の基板上での配置位置を特定することができる。
また、本発明の請求項６に係る転写生成物は、請求項２に記載の転写生成物において、前記識別子は、前記少なくとも２回の転写工程の各工程において形成される各１以上のビットで構成される記憶素子に固有の値により表現されるものであり、前記配置位置情報は、前記少なくとも２回の各転写工程における前記記憶素子に固有の値の組合せよりなる、ことを特徴とする。
これにより、配置位置情報をデジタル的に読み出すことができ、正確な配置位置情報を読み出すことができる。
また、本発明の請求項７に係る転写生成物は、請求項２に記載の転写生成物において、前記識別子は、前記少なくとも２回の転写工程の各工程において形成される２次元コードの一部をなすコードパターンにより表現されるものであり、前記配置位置情報は、前記少なくとも２回の各転写工程における前記コードパターンの組合せよりなる前記２次元コードが有する情報であることを特徴とする。
これにより、２次元コードコードを目視しただけでは当該２次元コードの内容を解明することができないため、配置位置情報に関するセキュリティーの安全性を高めることができる。
また、本発明の請求項８に係る転写生成物は、請求項１に記載の転写生成物において、当該転写生成物が形成された基板を識別可能に表す基板情報を有することを特徴とする。
これにより、異なった基板上で形成された転写生成物の配置位置を特定することができる。
また、本発明の請求項９に係る転写生成物の製造方法は、１の転写ステップにおいて、複数の個別パターンを格子状に配列してなる所望の転写パターンを、基板上に位置をずらして繰り返し転写する転写ステップを、複数回行い、同一基板上に複数の転写生成物を形成する転写生成物の製造方法であって、少なくとも２回の前記転写ステップを経て、前記基板に形成される前記複数の転写生成物のそれぞれに、該転写生成物の前記基板上の配置位置を表す配置位置情報を形成することを特徴とする。
これにより、転写生成物に対して、配置位置を特定するためにマーキング等を行う工程を別途追加しなくても、同一基板上における配置位置を特定することが可能な転写生成物を製造することが可能となる。
また、本発明の請求項１０に係る転写生成物の製造方法は、請求項９に記載の転写生成物の製造方法において、前記少なくとも２回の転写ステップのそれぞれの転写ステップにおいて、前記配置位置情報をなす各識別子を、前記基板に形成される前記複数の転写生成物のそれぞれに形成することを特徴とする。
これにより、配置位置を特定するためにマーキング等を行う工程を別途追加しなくても、異なる前記配置位置情報を有する複数の転写生成物を、基板上に形成することが可能となる。
また、本発明の請求項１１に係る転写生成物の製造方法は、請求項１０に記載の転写生成物の製造方法において、前記少なくとも２回の転写ステップは、前記個別パターンのそれぞれに対応するよう、前記所望の転写パターン中に格子状に配列された識別子パターンを転写するものであり、前記識別子パターンは、各個別パターン毎に全て異なり、前記少なくとも２回の転写工程の各々において一度に転写される前記個別パターンの数は、前記少なくとも２回の転写工程の各々において異なることを特徴とする。
これにより、配置位置を特定するためにマーキング等を行う工程を別途追加しなくても、異なる前記配置位置情報を有する複数の転写生成物を、基板上に形成することが可能となる。
また、本発明の請求項１２に係る転写生成物の製造方法は、請求項１１に記載の転写生成物の製造方法において、前記少なくとも２回の転写ステップのそれぞれのステップで一度に転写される前記個別パターンのＸ軸方向の個数の最小公倍数とＹ軸方向の個数の最小公倍数との積が、前記同一基板上に形成される前記転写生成物の全数より大きいことを特徴とする。
これにより、同一基板上に形成される複数の転写生成物の全てに対して、異なる配置位置情報を与えることができ、前記同一基板上における配置位置を特定可能な転写生成物を効率よく生産することができる。
また、本発明の請求項１３に係る転写生成物の製造方法は、請求項１０に記載の転写生成物の製造方法において、前記少なくとも２回の転写ステップのそれぞれのステップにより、固有の抵抗値を有する抵抗素子を形成し、該形成された少なくとも２つの抵抗素子の組合せよりなる前記配置位置情報を、前記基板に形成される前記複数の転写生成物のそれぞれに付加することを特徴とする。
これにより、例えば、転写生成物が半導体集積回路である場合は、該半導体集積回路を組み立てた後のパッケージ状態で、端子から抵抗値を読み出すことができるため、パッケージを開封しなくても当該半導体集積回路の基板上での配置位置を特定することが可能な半導体集積回路を製造することができる。
また、本発明の請求項１４に係る転写生成物の製造方法は、請求項１０に記載の転写生成物の製造方法において、前記少なくとも２回の転写ステップのそれぞれのステップにより、各１以上のビットで構成される記憶素子を形成し、該形成された少なくとも２つの前記記憶素子の値の組合せよりなる前記配置位置情報を、前記基板に形成される前記複数の転写生成物のそれぞれに付加することを特徴とする。
これにより、配置位置情報をデジタル的に読み出すことができ、正確な配置位置情報を読み出すことが可能な転写生成物を製造することができる。
また、本発明の請求項１５に係る転写生成物の製造方法は、請求項１０に記載の転写生成物の製造方法において、前記少なくとも２回の転写ステップのそれぞれのステップにより、外部より認識可能な２次元コードの一部をなすコードパターンを形成し、該形成された少なくとも２つの前記コードパターンを組み合わせてなる２次元コードにより表される前記配置位置情報を、前記基板に形成される前記複数の転写生成物のそれぞれに付加することを特徴とする。
これにより、２次元コードコードを目視しただけでは当該２次元コードの内容を解明することができないため、配置位置情報に関するセキュリティーの安全性を高めることができる
また、本発明の請求項１６に係る転写生成物の製造方法は、請求項９に記載の転写生成物の製造方法において、当該転写生成物が形成された基板を識別可能に表す基板情報を、前記複数の転写生成物のそれぞれに付加することを特徴とする。
これにより、異なった基板上で形成された転写生成物の配置位置を特定することが可能な転写生成物を製造することができる。
また、本発明の請求項１７に係る転写生成物の配置位置特定方法は、１の転写工程において、複数の個別パターンを格子状に配列してなる所望の転写パターンを基板上に位置をずらして繰り返し転写する転写工程を複数回行うことにより、同一基板上に形成される複数の転写生成物の、前記同一基板上における配置位置を特定する転写生成物の配置位置特定方法であって、少なくとも２回の前記転写工程のそれぞれにより前記複数の転写生成物に形成される、少なくとも２つの識別子の組合せを読み取ることにより、前記基板上の配置位置を特定することを特徴とする。
これにより、同一基板上に形成される複数の転写生成物が切り離された後に、それぞれの転写生成物の基板上の配置位置を特定することができる。
また、本発明の請求項１８に係る転写生成物の配置位置特定方法は、請求項１７に記載の転写生成物の配置位置特定方法において、前記識別子は、前記少なくとも２回の転写工程の各工程において形成される抵抗素子の抵抗値により表現されるものであり、該少なくとも２つの抵抗素子の抵抗値の組合せに基づいて、前記基板上の配置位置を特定することを特徴とする。
これにより、例えば、転写生成物が半導体集積回路である場合は、該半導体集積回路を組み立てた後のパッケージ状態で、端子から抵抗値を読み出すことができるため、パッケージを開封しなくても当該半導体集積回路の基板上での配置位置を特定することができる。
また、本発明の請求項１９に係る転写生成物の配置位置特定方法は、請求項１７に記載の転写生成物の配置位置特定方法において、前記識別子は、前記少なくとも２回の転写工程の各工程において形成される各１以上のビットで構成される記憶素子に固有の値により表現されるものであり、該少なくとも２つの前記記憶素子の値の組合せに基づいて、前記基板上の配置位置を特定することを特徴とする。
これにより、配置位置情報をデジタル的に読み出すことができ、正確な配置位置情報を読み出すことができる。
また、本発明の請求項２０に係る転写生成物の配置位置特定方法は、請求項１７に記載の転写生成物の配置位置特定方法において、前記識別子は、前記少なくとも２回の転写工程の各工程において形成される２次元コードの一部をなすコードパターンにより表現されるものであり、該少なくとも２つの前記コードパターンの組み合わせよりなる前記２次元コードが有する情報に基づいて、前記基板上の配置位置を特定することを特徴とする。
これにより、２次元コードを目視しただけでは当該２次元コードの内容を解明することができないため、配置位置情報に関するセキュリティーの安全性を高めることができる。
本発明によれば、複数個の個別パターンよりなる所望の転写パターンを基板上に繰り返し露光する転写工程をＳ回行い、該Ｓ回の転写工程のうち、少なくとも２回の転写工程において、複数個の個別パターンに対応して格子状に配列した識別子パターンを基板上に露光し、当該少なくとも２回の露光工程の各工程において、識別子パターンを相互に異ならせると共に、一度に転写する個別パターンの数を異ならせることとしたので、少なくとも２個の識別子の組合せよりなる個別識別子を、基板上に形成される複数の転写生成物に形成することができ、これにより、製造工程を増やすことなく、同一基板上における転写生成物の配置位置を容易に特定することが可能となる。
また、少なくとも２回の識別子パターンを露光する転写工程のそれぞれにおいて転写される転写パターンに含まれる個別パターンの数を、それぞれの転写パターンにおけるＸ軸方向の個数の最小公倍数と、Ｙ軸方向の個数の最小公倍数との積が、基板上に形成される転写生成物の全数よりも大きくなるようにしたので、基板上に形成される全ての転写生成物に、各々を識別できる個別識別子を付加することができ、これにより、一枚の基板上で、個別識別子を有する転写生成物を効率よく作成することが可能となる。
また、転写生成物が半導体集積回路である場合は、個別識別子を抵抗素子により構成することにより、該半導体集積回路を組み立てた後のパッケージ状態で、端子から抵抗値を読み出すことができるため、パッケージを開封しなくても当該半導体集積回路の基板上での配置位置を特定することが可能な半導体集積回路を製造することができる。
また、転写生成物が半導体集積回路である場合は、個別識別子を記憶素子により構成することにより、該半導体集積回路を組み立てた後のパッケージ状態で、端子から記憶素子の値を読み出すことができるため、個別識別子ＩＤをデジタル的に値を読み出すことが可能となり、半導体集積回路の配置位置を特定する際の解析精度の向上を図ることが可能となる。
また、個別識別子を２次元コードにより構成することにより、当該２次元コードの内容を管理していない者にその内容を読み取られる危険性がなくなり、配置位置情報の管理に関するセキュリティーの安全性を増すことができる。
図１（ａ）は、実施の形態１による半導体集積回路の構成を示す図である。 図１（ｂ）は、実施の形態１による半導体集積回路の構成を示す図である。 図１（ｃ）は、識別子と抵抗値との関係を表す図である。 図２は、ウエハ上に形成された半導体集積回路を表す図である。 図３（ａ）は、実施の形態１による識別子作成用フォトマスクの平面図である。 図３（ｂ）は、実施の形態１による識別子作成用フォトマスクの平面図である。 図４は、半導体集積回路の露光の遷移を模式的に表した図である。 図５（ａ）は、フォトマスクＭ１で露光したウエハの平面図である。 図５（ｂ）は、フォトマスクＭ２で露光したウエハの平面図である。 図６は、半導体集積回路の露光の遷移を模式的に表した図である。 図７（ａ）は、ウエハを識別するための識別痕を有する半導体集積回路の構成を示す図である。 図７（ｂ）は、ウエハを識別するための識別痕を有する半導体集積回路の構成を示す図である。 図８（ａ）は、実施の形態１の個別識別子の構成を表す図である。 図８（ｂ）は、実施の形態１の個別識別子の構成を表す図である。 図８（ｃ）は、パッケージング後の半導体集積回路の構成を示す図である。 図９（ａ）は、実施の形態２の個別識別子の構成を表す図である。 図９（ｂ）は、実施の形態２の個別識別子の構成を表す図である。 図９（ｃ）は、パッケージング後の半導体集積回路の構成を示す図である。 図１０（ａ）は、実施の形態３の個別識別子の構成を表す図である。 図１０（ｂ）は、実施の形態３の個別識別子の構成を表す図である。 図１１（ａ）は、半導体集積回路を作成するための従来のフォトマスクを表す図である。 図１１（ｂ）は、半導体集積回路を作成するための従来のフォトマスクを表す図である。 図１１（ｃ）は、ウエハ上に形成された従来の半導体集積回路を表す図である。
符号の説明
ＩＣ［ｎ］ 半導体集積回路
ＣＩ［ｎ］ 回路部分
ＩＤ［ｎ］ 個別識別子
ＣＰｉ〈ｊ〉 回路部分
Ｐｉ〈ｊ〉 集積回路パターン
Ｆａ〈ｊ〉 第ａの識別子パターン
Ｍａ フォトマスク
７０１ 識別痕
８０１ａ 第１の抵抗素子
８０１ｂ 第２の抵抗素子
８０２，９０３ 設定レジスタ
８０３ａ〜８０３ｄ セレクタ
８Ａ〜８Ｅ，９Ａ〜９Ｉ 端子
９０１ａ 第１の記憶素子
９０１ｂ 第２の記憶素子
９０２ａ〜９０２ｈ セレクタ
１００１、１００２ ２次元コード
本発明は、半導体集積回路、パネル、ＭＥＭＳ（Ｍｉｃｒｏｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）、薄膜あるいはフィルムの製造など、露光工程を用いるものや、カラーフィルタやプリント基板の製造など印刷工程を用いるもののように、複数個のパターンを基板上に同時に転写する工程が複数工程行なわれることにより同一基板上に形成される各転写生成物の、前記基板上における配置位置を識別可能とするものである。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施の形態においては、本発明に係る転写生成物として、半導体集積回路を例として説明する。また、ここで示す実施の形態はあくまでも一例であって、必ずしもこの実施の形態に限定されるものではない。
（実施の形態１）
まず、一般的な転写生成物の製造方法について、半導体集積回路の製造方法を例として簡単に述べる。
図１１（ａ）は、半導体集積回路を形成する際の第１の工程で用いるフォトマスクＭ１０１を示している。フォトマスクＭ１０１には、１６個の集積回路パターンＰ１〈１〉〜Ｐ１〈１６〉が描かれており、集積回路パターンＰ１〈１〉〜Ｐ１〈１６〉のそれぞれには、半導体集積回路の回路部分ＣＰ１〈１〉〜ＣＰ１〈１６〉が描かれている。
図１１（ｂ）は、半導体集積回路を形成する際の第２の工程で用いるフォトマスクＭ１０２を示しており、フォトマスクＭ１０１と同様に１枚のフォトマスクＭ１０２に１６個の集積回路パターンＰ２〈１〉〜Ｐ２〈１６〉が描かれており、集積回路パターンＰ２〈１〉〜Ｐ２〈１６〉のそれぞれには、半導体集積回路の回路部分パターンＣＰ２〈１〉〜ＣＰ２〈１６〉が描かれている。
図１１（ｃ）は、一般的な半導体集積回路の製造過程における基板（ウエハ）Ｗの平面図である。１枚のウエハW上には、複数回の露光工程を経て、ｎ個（ｎ≧２）の半導体集積回路ＩＣ［１］〜ＩＣ［ｎ］が形成される。図１１は１４４個の半導体集積回路ＩＣ［１］〜ＩＣ［１４４］が形成された様子を例示している。
一般的な半導体集積回路の製造方法は、まず、第１の露光工程において、フォトマスクＭ１０１を用いて露光を行う訳であるが、１枚のウエハＷに、該フォトマスクＭ１０１を用いて形成できるだけの数を満たすまで、露光位置を変えながら露光を繰り返し、集積回路パターンＰ１〈１〉〜Ｐ１〈１６〉をウエハＷに転写する。次に、フォトマスクＭ１０２を用いて、１枚のウエハＷに形成できるだけの数を満たすまで、露光位置を変えながら露光を繰り返し、集積回路パターンＰ２〈１〉〜Ｐ２〈１６〉をウエハＷに転写する。
以降、同様にして、半導体集積回路を形成するために必要となる複数回の露光工程を経て、最終的に１枚の基板ウエハＷ上に１４４個の半導体集積回路ＩＣ［１］〜ＩＣ［１４４］が形成される。
このように、従来は、一度の露光工程、あるいは印刷工程で同時に転写される転写生成物の転写パターンの数は、どの露光工程でも同一数であった。従って、転写生成物が基板から切り離された後では、予めマーキングなどを個々の転写生成物に別工程で行わない限り、同一基板上で形成された転写生成物の配置位置を特定することは困難であった。
本実施の形態１に係る転写生成物の製造方法は、例えば、半導体集積回路の製造方法において、少なくとも２回の露光工程において、集積回路パターンに識別子形成用のパターンが描かれたフォトマスクを使用することとし、同一基板上に形成されるｎ個の半導体集積回路ＩＣ［１］〜ＩＣ［ｎ］の全てに、識別子の組合せよりなる個別識別子を付加するものである。
図２は、本実施の形態１による半導体集積回路ＩＣ［１］〜ＩＣ［１４４］が形成されたウエハＷ１の平面図である。図２に示すように、半導体集積回路ＩＣ［１］〜ＩＣ［１４４］は、ウエハＷ上で矩形状をなす。以下本実施の形態１においては、左上隅に形成される半導体集積回路を半導体集積回路ＩＣ［１］とし、右に向かってＩＣ［２］、ＩＣ［３］…ＩＣ［１４４］と表示する。また、図２の半導体集積回路ＩＣ［１］から右方向をＸ軸とし、下方向をＹ軸と定義する。
図１（ａ）、及び図１（ｂ）は、本実施の形態１に係る半導体集積回路ＩＣ［１］、及び半導体集積回路ＩＣ［５］を示した図である。
半導体集積回路ＩＣ［１］には、半導体集積回路ＩＣ［１］〜ＩＣ［１４４］に共通の回路部分ＣＩ［１］と、ウエハＷ上での配置位置を特定するために必要な配置位置情報である個別識別子ＩＤ［１］が形成される。また、半導体集積回路ＩＣ［５］には、半導体集積回路ＩＣ［１］〜ＩＣ［１４４］に共通の回路部分ＣＩ［５］と、ウエハＷ上での配置位置を特定するために必要な配置位置情報である個別識別子ＩＤ［５］が形成される。
このように、ウエハＷ上に形成される各半導体集積回路ＩＣ［ｋ］には、全ての半導体集積回路ＩＣ［１］〜ＩＣ［ｎ］に共通の回路部分ＣＩ［ｋ］と、ウエハＷ上での配置位置を特定するために必要な配置位置情報である、各半導体集積回路ＩＣ［１］〜ＩＣ［ｎ］に固有の個別識別子ＩＤ［ｋ］とが形成される。
個別識別子ＩＤ［ｋ］は、具体的には、ａ個（ａ≧２）の抵抗素子を有する抵抗回路により構成される。本実施の形態１では、これらａ個の抵抗素子の抵抗値に対応させて、識別子Ｆを割り当て、これら第１の識別子Ｆ１〜第ａの識別子Ｆａを右から順に並列表記することにより、個別識別子ＩＤ［ｋ］を表示する。
図１（ｃ）は、抵抗素子と識別子Ｆとの関係を表す図である。
図１（ｃ）に示すように、本実施の形態１では、抵抗素子の抵抗値の大きさに対応させた数字、あるいはアルファベットにより、第ａの識別子Ｆａを表す。そして、個別識別子ＩＤ［ｋ］は、これらの値の組合せよりなる。
例えば、図１（ａ）において、“１１”の表示による個別識別子ＩＤ［１］は、第１の識別子Ｆ１として、１で表される１ｋΩの抵抗素子と、第２の識別子Ｆ２として、１で表される１ｋΩの抵抗素子とをそれぞれ備えることを表している。また、図１（ｂ）において、“２１”の表示による個別識別子ＩＤ［５］は、第１の識別子Ｆ１として、１で表される１ｋΩの抵抗素子と、第２の識別子Ｆ２として、２で表される２ｋΩの抵抗素子とをそれぞれ備えることを表している。なお、個体識別子ＩＤ［ｋ］の詳細については後述する。
次に、以上のように構成される半導体集積回路ＩＣ［ｋ］の作成方法について説明する。
本発明による半導体集積回路の製造方法は、ウエハＷ上の半導体集積回路ＩＣ［１］〜ＩＣ［ｎ］がＳ回（Ｓ≧２）の露光工程で作成される場合、ａ回（ａ≧２）の識別子パターン露光工程において、回路部分ＣＩと共に、第１の識別子Ｆ１〜第ａの識別子Ｆａのパターンが描かれたフォトマスクＭ１〜Ｍａを用いて、第１の識別子Ｆ１〜第ａの識別子Ｆａを形成する。これを、図４を用いて説明する。
図４は、Ｓ回の露光工程で半導体集積回路を作成する際の、露光工程の遷移を表す図であり、図において、ａは１回目の露光工程を、ｂないしｅは、２回目の露光工程ないしＳ−１回目の露光工程を、ｆはＳ回目の露光工程を表す。
図４において、フォトマスクＭ１で露光する第１の識別子パターン露光工程ｂで、第１の識別子Ｆ１を形成し、フォトマスクＭ２で露光する第２の識別子パターン露光工程ｄで、第２の識別子Ｆ２を形成し、以下同様に回路パターンと識別子パターンとが描かれたフォトマスクＭａで露光する工程を第ａの識別子パターン露光工程とし、この第ａの露光工程ｅで第ａの識別子を形成する。
これら第１〜第ａの識別子パターン露光工程が、Ｓ回の露光工程の中で適宜割り当てられることにより、Ｓ回の露光工程が完了すると、１枚のウエハＷ上に、第１の識別子Ｆ１、第２の識別子Ｆ２、・・・、第aの識別子Ｆａの組み合わせで構成される個別識別子ＩＤ［ｋ］が形成された半導体集積回路ＩＣ［１］〜ＩＣ［ｎ］が形成される。
以下、半導体集積回路ＩＣ［ｋ］の作成方法について具体的に説明する。
図２に示すように、１枚の基板Ｗ上に、１４４個の半導体集積回路ＩＣ［１］〜ＩＣ［１４４］が形成され、それら全ての半導体集積回路ＩＣ［１］〜ＩＣ［１４４］の同一ウエハＷ上での配置位置を特定する場合について考える。このためには、全ての集積回路ＩＣ［１］〜ＩＣ［１４４］に異なる個別識別子ＩＤ［１］〜ＩＤ［１４４］を割り振る必要がある。
図３（ａ）、及び図３（ｂ）は、個別識別子ＩＤ［ｋ］を作成する露光工程において用いられる、個別識別子ＩＤ［ｋ］作成用のフォトマスクの平面図であり、図３（ａ）は、第１の識別子パターン露光工程で用いられるフォトマスクＭ１を、また、図３（ｂ）は、第２の識別子パターン露光工程で用いられるフォトマスクＭ２をそれぞれ表す。
フォトマスクＭ１は、Ｘ軸方向に４個、Ｙ軸方向に４個の合計１６個の集積回路パターンＰ１〈１〉〜Ｐ１〈１６〉が描かれており、各集積回路パターンＰ１〈１〉〜Ｐ１〈１６〉のそれぞれには、数字の１ないし９、及びアルファベットのａないしｇで表される第１の識別子Ｆ１を形成するための識別子パターンＦ１〈１〉〜Ｆ１〈１６〉と、回路部分パターンＣＰ１〈１〉〜ＣＰ１〈１６〉とが描かれている。第１の識別子Ｆ１を形成するための識別子パターンＦ１〈１〉〜Ｆ１〈１６〉は、フォトマスクＭ１において全て異なるものである。
フォトマスクＭ２は、Ｘ軸方向に３個、Ｙ軸方向に３個の合計９個の集積回路パターンＰ２〈１〉〜Ｐ２〈９〉が描かれており、各集積回路パターンＰ２〈１〉〜Ｐ２〈９〉のそれぞれには、数字の１ないし９で表される第２の識別子Ｆ２を形成するための識別子パターンＦ２〈１〉〜Ｆ２〈９〉と、回路部分パターンＣＰ２〈１〉〜ＣＰ２〈９〉とが描かれている。第２の識別子Ｆ２を形成するための識別子パターンＦ２〈１〉〜Ｆ２〈９〉は、フォトマスクＭ２において全て異なるものである。
図５（ａ）は、フォトマスクＭ１を用いて露光を行なったウエハＷの平面図である。なお、図５（ａ）では、ウエハＷに形成された第１の識別子Ｆ１のみを表している。フォトマスクＭ１を用いて、１枚のウエハＷ上に形成できるだけの数を満たすまで露光位置を変えながら露光を繰り返し行い、その露光工程が完了すると、４×４個のブロック単位で、フォトマスクＭ１上の識別子パターンＦ１〈１〉〜Ｆ１〈１６〉が繰り返しウエハＷに転写される。
図５（ｂ）は、フォトマスクＭ２を用いて露光を行なったウエハＷの平面図である。フォトマスクＭ２を用いて、１枚のウエハＷ上に形成できるだけの数を満たすまで露光位置を変えながら露光を行い、その露光工程が完了すると、図５（ｂ）に示すように、３×３個のブロック単位で、フォトマスクＭ２上の識別子パターンＦ２〈１〉〜Ｆ２〈９〉がウエハＷに転写される。
このように、フォトマスクＭ１の１６個の集積回路パターンＰ１〈１〉〜Ｐ１〈１６〉と、フォトマスクＭ２の９個の集積回路パターンＰ２〈１〉〜Ｐ２〈９〉とは、１行１列づつずれてウエハＷに転写される。
ここで、フォトマスクＭ１とフォトマスクＭ２上に設けられる集積回路パターン数の、Ｘ軸方向の最小公倍数は１２であり、また、Ｙ軸方向の集積回路パターン数の最小公倍数は１２である。このため、フォトマスクＭ１とフォトマスクＭ２の露光工程が完了すると、図２に示すように、フォトマスクＭ１とフォトマスクＭ２上に設けられる集積回路パターン数の、Ｘ軸方向の最小公倍数と、Ｙ軸方向の集積回路パターン数の最小公倍数との積である１４４個の、第１の識別子Ｆ１と第２の識別子Ｆ２の組み合わせを実現することが可能となる。
例えば、図２において半導体集積回路ＩＣ［１］の個別識別子ＩＤ［１］は、第１の識別子Ｆ１ “１”と、第２の識別子Ｆ２ “１”の組合せにより“１１”となる。また、半導体集積回路ＩＣ［５］の個別識別子ＩＤ［５］は、第１の識別子Ｆ１“１”と、第２の識別子Ｆ２ “２”の組み合わせにより“２１”となる。以下同様に、各半導体集積回路ＩＣ［１］〜ＩＣ［１４４］の個別識別子ＩＤ［１］〜ＩＤ［１４４］は、第１の識別子Ｆ１と、第２の識別子Ｆ２の組み合わせで構成される。
従って、同一ウエハＷ上では、図２に示すように、半導体集積回路ＩＣ［１］〜ＩＣ［１４４］全ての個別識別子ＩＤ［１］〜ＩＤ［１４４］はそれぞれ異なるものとなり、配置位置を特定するためにマーキング等を行う工程を別途追加しなくても、１４４個の半導体集積回路ＩＣ［１］〜ＩＣ［１４４］の配置位置を特定することができる。
以上のように、ウエハＷ上に形成されるｎ個の半導体集積回路ＩＣ［１］〜ＩＣ［ｎ］のそれぞれに、異なる組み合わせから成る個別識別子ＩＤ［１］〜ＩＤ［ｎ］を形成するためには、個別識別子作成用に用いるフォトマスクの枚数、及び各フォトマスク上のＸ軸方向とＹ軸方向の集積回路パターン数を、個別識別子作成用に用いられる少なくとも２枚以上のフォトマスクに設けられる集積回路パターンの、Ｘ軸方向とＹ軸方向の最小公倍数の積が、同一ウエハＷ上に形成される半導体集積回路の数を上回るように、予め計算すれば、本実施の形態１に係る半導体集積回路ＩＣ［ｋ］を、ウエハ上に効率よく作成することが可能となる。
なお、個別識別子作成用のフォトマスクの枚数、各フォトマスク上のＸ軸，Ｙ軸方向の集積回路のパターン数、及び同一ウエハＷ上に形成する半導体集積回路の数は、上述した例に限定されるものではなく、同一ウエハＷ上に形成する半導体集積回路の数に応じて適宜任意の値とすることが可能である
例えば、Ｓ回の露光工程の中で、個別識別子作成用のフォトマスクＭ１、Ｍ２の２枚を用いる場合を考える。この場合、Ｘ軸方向に５個、Ｙ軸方向に５個の合計２５個の集積回路パターンが搭載されたフォトマスクＭ１と、Ｘ軸方向に７個、Ｙ軸方向に７個の合計４９個の集積回路パターンが搭載されたフォトマスクＭ２とを用いると、Ｘ軸方向の集積回路パターン数の最小公倍数は３５となり、Ｙ軸方向の集積回路パターン数の最小公倍数は３５となり、２つの数の積である１２２５個までの同一基板上に存在する半導体集積回路の配置位置を特定することが可能となる。
また、Ｓ回の露光工程の中で、個別識別子作成用のフォトマスクＭ１、Ｍ２、Ｍ３の３枚を用いる場合を考える。この場合、Ｘ軸方向に３個、Ｙ軸方向に３個の合計９個の集積回路パターンが搭載されたフォトマスクＭ１と、Ｘ軸方向に４個、Ｙ軸方向に４個の合計１６個の集積回路パターンが搭載されたフォトマスクＭ２と、Ｘ軸方向に５個、Ｙ軸方向に５個の合計２５個の集積回路パターンが搭載されたフォトマスクＭ３とを用いると、Ｘ軸方向の集積回路パターン数の最小公倍数は６０となり、Ｙ軸方向の集積回路パターン数の最小公倍数は６０となって、２つの数の積である３６００個までの同一基板上に存在する半導体集積回路の、ウエハ上における配置位置を特定することが可能となる。
このように、同一基板上に生成する半導体集積回路の数が決定した段階で、個別識別子作成用のフォトマスクの枚数、及び各フォトマスクのＸ軸方向の集積回路パターン数の最小公倍数と、Ｙ軸方向の集積回路パターン数の最小公倍数との積を計算すれば、本実施の形態１に係る半導体集積回路ＩＣ［ｋ］を、ウエハＷ上に効率よく作成することが可能となる。
次に、本実施の形態１の個別識別子ＩＤ［ｋ］の詳細な構造、及び同一ウエハＷ上での配置位置の特定方法について説明する。
上述したように、個別識別子ＩＤ［ｋ］は、電気的に抵抗値を読み出し可能な少なくとも２つの抵抗素子を含む抵抗回路により構成される。
図８（ａ）、及び図８（ｂ）は、個別識別子ＩＤ［ｋ］の具体的な構成を表す図であり、図８（ａ）は図２に示す半導体集積回路ＩＣ［１］〜ＩＣ［１４４］のうち、半導体集積回路ＩＣ［１］の個別識別子ＩＤ［１］を、また、図８（ｂ）は、図２に示す半導体集積回路のうち、半導体集積回路ＩＣ［５］の個別識別子ＩＤ［５］をそれぞれ表している。
個別識別子ＩＤ［１］は、第１の識別子Ｆ１に対応する第１の抵抗素子８０１ａと、第２の識別子Ｆ２に対応する第２の抵抗素子８０１ｂと、第１，第２の抵抗素子８０１ａ，８０１ｂそれぞれの接続先を切り替えるセレクタ８０３ａ〜８０３ｄと、外部入力される切替信号に従いセレクタ８０３ａ〜８０３ｄの出力選択を設定する設定レジスタ８０２とを有している。
第１の抵抗素子８０１ａは、セレクタ８０３ａ，８０３ｂを介して、回路部分ＣＩ［１］、及び端子８Ｂ，８Ｃに接続され、また、第２の抵抗素子８０１ｂは、セレクタ８０３ｃ，８０３ｄを介して、回路部分ＣＩ［１］、及び端子８Ｄ，８Ｅに接続される。
個別識別子ＩＤ［５］は、上述した個別識別子ＩＤ［１］とは、第１の識別子Ｆ１に対応する第１の抵抗素子８０１ａの抵抗値が異なるものであり、その他の構成は、上述した個別識別子ＩＤ［１］と同じである。
端子８Ｂないし端子８Ｅは、設定レジスタ８０２を切り替えることで、第１の抵抗素子８０１ａ、及び第２の抵抗素子８０１ｂの読み出し選択モードか、あるいは読み出し非選択モードかを設定することができ、読み出し非選択モード時には、これらの端子を汎用端子として利用することができる。なお、設定レジスタ８０２、及びセレクタセレクタ８０３ａ、８０３ｂ、８０３ｃ、８０２ｄを設けることなく、端子８Ｂ、端子８Ｃ、端子８Ｄ、端子８Ｅを読取専用端子としても良い。
以上のように構成される個別識別子ＩＤ［１］、個別識別子ＩＤ［５］は、図４に示すＳ回の露光工程により作成される。つまり、第１の抵抗素子８０１ａ、および第２の抵抗素子８０１ｂは、予め個別識別子ＩＤ［１］、及び個別識別子ＩＤ［５］に割り当てる抵抗を決めておき、フォトマスクＭ１、及びＭ２にそのパターンを描くことにより、フォトマスクＭ１、及びＭ２を用いた露光過程を経て形成される。また、設定レジスタ８０２、セレクタ８０３は、Ｓ回の露光工程の各工程により適宜形成することができる。そして、Ｓ回の露光工程を経て露光し終わると、第１の抵抗素子８０１ａ、及び第２の抵抗素子８０１ｂが、配線も含めて形成される。
なお、通常、抵抗値にはバラツキがあるため、バラツキ値を考慮して識別子に割り当てる抵抗を選択することで、抵抗値の誤認を防ぐことができる。また、第１の識別子Ｆ１、及び第２の識別子Ｆ２は、第１の識別子Ｆ１、及び第２の識別子Ｆ２が配置される部分に、第１の識別子Ｆ１、及び第２の識別子Ｆ２に割り当てる抵抗のパターンを全て配置しておき、必要となる抵抗パターンのみを露光配線で結線することにより形成するようにしてもよい。
また、第ａの識別子Ｆａは、コンデンサやリアクタンスなど、電気的に値を読み出せる抵抗に代わるもので構成してもよく、また、第１の識別子をｍ（ｍ≧１）ビット、第２の識別子をｎ（ｎ≧２）ビット、・・・、第aの識別子をｐ（ｐ≧２）ビットとして、各識別子の各ビットを“０”と“１”に該当する抵抗値で表し、それらの組み合わせで表した個別識別子を構成してもよい。
次に、以上のように構成される半導体集積回路ＩＣ［ｋ］の、ウエハＷ上での配置位置を特定する方法について説明する。なお、以下、図２に示すように、ウエハＷ上に１４４個の半導体集積回路ＩＣ［１］〜ＩＣ［１４４］が形成されている場合を例とする。
まず、被検査対象となる半導体集積回路ＩＣ［ｋ］の端子８Ａに、読み出し選択信号を入力し、設定レジスタ８０２の設定を切り替え、第１の抵抗素子８０１ａ、及び第２の抵抗素子８０１ｂの接続先を、それぞれ端子８Ｂ、端子８Ｃ、端子８Ｄ、端子８Ｅに切り替える。そして、半導体検査装置などの測定装置を、端子８Ｂと端子８Ｃに接続し、第１の抵抗素子８０１ａの抵抗値を電気的に読み出す。同様に、端子８Ｄと端子８Ｅ間の抵抗値を読出し、第２の抵抗素子８０１ｂの抵抗値を電気的に読み出す。
半導体集積回路ＩＣ［ｋ］の、第１の抵抗素子８０１ａが１ｋΩであり、また、第２の抵抗素子８０１ｂも１ｋΩである場合は、第１の識別子Ｆ１［ｋ］、及び第２の識別子Ｆ２［ｋ］は共に１となり、個別識別子ＩＤ［ｋ］が１１であることが分かる。そして、図２に示すような、ウエハＷ上の半導体集積回路ＩＣ［１］〜ＩＣ［１４４］の配置位置と、個別識別子ＩＤ［１］〜ＩＤ［１４４］との対応表を用いることにより、任意に選択した半導体集積回路ＩＣ［ｋ］は半導体集積回路ＩＣ［１］であることが分かる。
また、読み出した第１の抵抗素子８０１ａが２ｋΩであり、また、第２の抵抗素子８０１ｂが１ｋΩである場合は、第１の識別子Ｆ１は２となり、第２の識別子Ｆ２は１となる。つまり、個別識別子ＩＤ［ｋ］は２１であることから、当該半導体集積回路ＩＣ［ｋ］はＩＣ［５］であることが分かる。
また、本発明に係る半導体集積回路ＩＣ［ｋ］によれば、半導体集積回路ＩＣ［１］や半導体集積回路ＩＣ［５］をウエハＷから切り離し、集積回路ＩＣをパッケージングした後であっても、抵抗素子の抵抗値を読み出すことにより、半導体集積回路ＩＣ［ｋ］のウエハ上の配置位置を特定することが可能となる。
図８（ｃ）は、パッケージング後の半導体集積回路ＩＣ［ｋ］の構成、及び端子８Ｂないし端子８Ｅの出力値と個別識別子との関係を表す図である。図８に示すように、端子８Ａに読み出し選択信号を入力して設定レジスタ８０２を切り替えることにより、端子８Ｂ、端子８Ｃ、端子８Ｄ、端子８Ｅを用いて、第１の抵抗素子８０１ａ、及び第２の抵抗素子８０１ｂの抵抗値の組み合わせを読み出すことが可能となる。
例えば、図８（ｃ）に記したように、端子８Ｂと端子８Ｃ間の抵抗値が１ｋΩであり、また、端子８Ｄと端子８Ｅ間の抵抗値が１ｋΩである場合は、個別識別子ＩＤ［ｋ］が１１であることが分かり、また、端子８Ｄと端子８Ｅ間の抵抗値が２ｋΩであり、また、端子８Ｄと端子８Ｅ間の抵抗値が１ｋΩである場合は、個別識別子ＩＤ［ｋ］が２１であることが分かる。このように、パッケージング後の半導体集積回路ＩＣ［ｋ］であっても、半導体集積回路ＩＣ［１］やＩＣ［２］などの表面を目視することなく、同一ウエハＷ上で形成されたｎ個の半導体集積回路ＩＣ［ｋ］全ての配置位置を特定することができる。
以上のように、本実施の形態１による転写生成物の製造方法によれば、例えば半導体集積回路の製造方法において、一枚のフォトマスク上に描かれた複数個の集積回路パターンよりなる所望のパターンを基板上に繰り返し露光する露光工程をＳ回行い、該Ｓ回の露光工程のうち、少なくとも２回の露光工程において、複数個の集積回路パターンに対応して格子状に配列した識別子パターンを基板上に露光し、当該少なくとも２回の露光工程の各工程において、識別子パターンを全て異なるものとし、かつ露光される識別子パターンの数を、当該少なくとも２回の露光工程で異ならせることとしたので、少なくとも２個の識別子の組合せよりなる個別識別子を、ウエハ上に形成される複数の半導体集積回路に形成することができ、これにより、製造工程を増やすことなく、ウエハ上における半導体集積回路の配置位置を容易に特定することが可能となる。
また、少なくとも２回の識別子パターン露光工程のそれぞれにおいて繰り返し用いられるフォトマスク上の集積回路パターンの数を、それぞれのフォトマスクに描かれるＸ軸方向の個数の最小公倍数と、Ｙ軸方向の個数の最小公倍数との積が、基板上に形成される半導体集積回路の全数よりも大きくなるようにしたので、ウエハ上に形成される全ての半導体集積回路に、各々を識別できる個別識別子を付加することができ、これにより、一枚のウエハ上で、個別識別子を有する半導体集積回路ＩＣを効率よく作成することが可能となる。
なお、図６に示すように、１回目の露光工程（ａ）からＳ回目の露光工程（ｆ）を行なった後に、ウエハＷ上の半導体集積回路ＩＣ［１］〜ＩＣ［１４４］を、レーザー装置、あるいはインカ装置により加工する第（ａ＋１）の工程（ｇ）を追加して、ウエハＷを識別可能な識別痕を付加しても良い。
例えば、第（ａ＋１）の工程（ｇ）においては、加工対象となるウエハ毎に異なる傷をつけ、ウエハＷ１の加工時には、図７（ａ）の７０１で示すように１本の識別痕を形成し、ウエハＷ２の加工時には、図７（ｂ）の７０２で示すように２本の識別痕を形成するようにする。かかる工程を追加することにより、ウエハＷ上における半導体集積回路の配置位置と共に、該半導体集積回路が形成されたウエハＷについても特定することが可能となり、これにより、より高精度に製品の不良解析を進めることが可能になる。
また、本実施の形態１では、第１の識別子Ｆ１と第２の識別子Ｆ２との組み合わせよりなる個別識別子ＩＤ［ｋ］を、回路部分ＣＩの外側の領域に形成した場合について述べたが、回路部分ＣＩに直接個別識別子ＩＤ［ｋ］を形成してもよい。
また、個別識別子ＩＤ［ｋ］の値を入力することで、半導体集積回路ＩＤ［ｋ］のウエハＷ上での座標位置が表示されるシステムを構築することにより、製品の不良解析を効率よく行うことができる。
（実施の形態２）
以下、本発明の実施の形態２による転写生成物、該転写生成物の製造方法、及び単一基板上に形成される複数の転写生成物の配置位置特定方法について説明する。
なお、以下、本実施の形態１と同様に、転写生成物の一例として半導体集積回路を例として説明する。
本発明の実施の形態２は、上記実施の形態１の半導体集積回路において、個別識別子ＩＤ［ｋ］を、記憶素子回路により形成することとしたものであり、第１の識別子Ｆ１ないし第ａの識別子Ｆａとして、記憶素子を用いたものである。
図９（ａ）、及び図９（ｂ）は、本実施の形態２に係る個別識別子ＩＤ［ｎ］の構成を表す図であり、図９（ａ）は、上述した実施の形態１における図２に示す半導体集積回路のうち、半導体集積回路ＩＣ［１］の個別識別子ＩＤ［１］を、また、図９（ｂ）は、集積回路ＩＣ［５］の個別識別子ＩＤ［５］をそれぞれ表している。
個別識別子ＩＤ［１］は、第１の識別子Ｆ１に対応する第１の記憶素子９０１ａと、第２の識別子Ｆ２に対応する第２の記憶素子９０１ｂと、第１の記憶素子９０１ａ、及び第２の記憶素子９０１ｂそれぞれの接続先を切り替えるセレクタ９０２ａ〜９０２ｈと、セレクタ９０２ａ〜９０２ｈの出力選択を設定する設定レジスタ９０３とを有している。
第１の記憶素子９０１ａは、セレクタ９０２ａ〜９０２ｄを介して、回路部分ＣＩ［１］、及び端子９Ｂ〜９Ｄに接続され、また、第２の記憶素子９０１ｂは、セレクタ９０２ｅ〜９０２ｈを介して、回路部分ＣＩ［１］、及び端子９Ｆ〜９Ｉに接続される。
端子９Ｂないし端子９Ｉは、セレクタ９０２ａ〜９０２ｈを切り替えることで、個別識別子ＩＤ［ｋ］の読み出し選択モードか、あるいは読み出し非選択モードかを設定することができ、設定レジスタ９０３への入力信号を切り替えることによって、これらの端子を汎用端子として利用することができる。
第１の記憶素子９０１ａ、及び第２の記憶素子９０１ｂは共に、４ビットで構成され、第１の記憶素子９０１ａの設定は、セレクタ９０２ａ〜９０２ｈを介して、端子９Ｂないし端子９Ｅに出力され、また、第２の記憶素子９０１ｂの設定は、端子９Ｆないし端子９Ｉに出力される。その出力は、例えば、各ビットのゲートを“Ｈ”に固定することで、“１”が設定されるようにして、各ビットが表現される。
図９（ａ）で示す個別識別子ＩＤ［１］では、端子９Ｂの出力は“０”、端子９Ｃの出力は“０”、端子９Ｄの出力は“０”、端子９Ｅの出力は“１”となり、第１の識別子Ｆ１は“０００１”で表される。同様に、端子９Ｆの出力は“０”、端子９Ｇの出力は“０”、端子９Ｈの出力は“０”、端子９Ｉの出力は“１”となり、第２の識別子Ｆ２は“０００１”で表される。
また、図９（ｂ）で示す個別識別子ＩＤ［５］では、端子９Ｂの出力は“０”、端子９Ｃの出力は“０”、端子９Ｄの出力は“１”、端子９Ｅの出力は“０”となり、第１の識別子Ｆ１は“００１０”で表される。同様に、端子９Ｆの出力は“０”、端子９Ｇの出力は“０”、端子９Ｈの出力は“０”、端子９Ｉの出力は“１”となり、第２の識別子Ｆ２は“０００１”で表される。なお、各ビットのゲートを“Ｌ”に固定することで、“１”が設定されるようにしてもよい。
以上のように構成される個別識別子ＩＤ［ｋ］は、上述した実施の形態１と同様に、Ｓ回の露光工程を経て形成される。つまり、第１の記憶素子９０１ａ、及び第２の記憶素子９０１ｂは、フォトマスクＭ１、及びＭ２を用いた露光過程を経て形成され、また、設定レジスタ９０３、セレクタ９０２ａ〜９０２ｈは、Ｓ回の露光工程において適宜形成される。そして、Ｓ回の露光工程を経て露光し終わると、第１の記憶素子９０１ａ、及び第２の記憶素子９０１ｂが、配線も含めて形成される。
なお、第１の識別子Ｆ１、及び第２の識別子Ｆ２を形成する場合は、複数のゲートを第１の識別子、及び第２の識別子を配置する部分に配置しておき、必要となるゲートのみを露光配線で結線し、数字に該当するビット値から第１の識別子および第２の識別子が形成されるようにしても良い。また、個別識別子ＩＤ［ｋ］が第１の識別子Ｆ１〜第ａの識別子Ｆａにより構成される場合は、第１の識別子Ｆ１をｍ（ｍ≧１）ビット、第２の識別子Ｆ２をｎ（ｎ≧２）ビット、・・・、第ａの識別子Ｆａをｐ（ｐ≧２）ビットとすれば良い。
本実施の形態２に係る半導体集積回路ＩＣ［ｋ］のウエハＷ上における配置位置を特定する場合は、設定レジスタ９０３に、端子９Ａから読み出し選択モードを示す信号を入力して、第１の記憶素子９０１ａ、及び第２の記憶素子９０１ｂの接続を、端子９Ｂないし端子９Ｉに切り替える。そして、半導体検査装置などを用いて、端子９Ｂないし９Ｅを測定することで、第１の識別子Ｆ１に割り当てられるビット値を電気的に読み出し、端子９Ｆないし９Ｉを測定することで、第１の識別子Ｆ１に割り当てられるビット値を電気的に読み出す。これら個々のビット値の組み合わせを読み出すことにより、半導体集積回路ＩＣ［ｋ］の個別識別子ＩＤ［ｋ］を検出し、ウエハＷ上での配置位置情報を読み出すことが可能となる。
また、本実施の形態２による半導体集積回路ＩＣ［ｋ］によれば、パッケージング後の集積回路でも、同一ウエハＷ上で形成された全集積回路の配置位置を特定できる。
図９（ｃ）は、パッケージング後の半導体集積回路ＩＣ［ｋ］の構成、及び端子９Ｂないし９Ｉの出力値と個別識別子との関係を表す図である。図９に示すように、端子９Ａに読み出し選択信号を入力して設定レジスタ９０３を切り替えることにより、端子９Ｂないし９Ｉを用いて、第１の記憶素子９０１ａ、及び第２の記憶素子９０１ｂの設定値の組み合わせを読み出すことが可能となる。
例えば、図９（ｃ）に記したように、端子９Ｂないし９Ｅの出力値がそれぞれ０、０、０、１であり、また、端子９Ｆないし９Ｉの出力値がそれぞれ０、０、０、１である場合は、個別識別子ＩＤ［ｋ］が１１であることが分かり、また、端子９Ｂないし９Ｅの出力値がそれぞれ０、０、１、０であり、また、端子９Ｆないし９Ｉの出力値がそれぞれ０、０、０、１である場合は、個別識別子ＩＤ［ｋ］が２１であることが分かる。このように、パッケージング後の半導体集積回路ＩＣ［ｋ］であっても、半導体集積回路ＩＣ［１］やＩＣ［５］などの表面を目視することなく、同一ウエハＷ上で形成されたｎ個の半導体集積回路ＩＣ［ｋ］全ての配置位置を特定することができる。
以上のように、本実施の形態２による転写生成物の製造方法によれば、例えば半導体集積回路の製造方法において、一枚のフォトマスク上に描かれた複数個の集積回路パターンよりなる所望のパターンを基板上に繰り返し露光する露光工程をＳ回行い、該Ｓ回の露光工程のうち、少なくとも２回の露光工程において、複数個の集積回路パターンに対応して格子状に配列した記憶素子のパターンを基板上に露光し、当該少なくとも２回の露光工程の各工程において、一枚のフォトマスク上に描かれた記憶素子のパターンを相互に異ならせると共に、一枚のフォトマスク上の記憶素子のパターンの数を異ならせることとしたので、少なくとも２個の記憶素子の組合せよりなる個別識別子を、ウエハ上に形成される複数の半導体集積回路に形成することができ、これにより、個別識別子ＩＤをデジタル的に値を読み出すことが可能となり、半導体集積回路の配置位置を特定する際の解析精度の向上を図ることが可能となる。
（実施の形態３）
本発明の実施の形態３は、上記実施の形態１の半導体集積回路において、個別識別子ＩＤ［ｋ］を２次元コードにより構成することとしたものである。
図１０（ａ）、及び図１０（ｂ）は、本実施の形態３に係る個別識別子ＩＤ［ｋ］の構成を表す図である。
本実施の形態３に係る個別識別子ＩＤ［ｋ］は、２次元コードで構成されており、第１の識別子Ｆ１〜第ａの識別子Ｆａは、該２次元コードを構成する部分コードパターンよりなる。
この２次元コードは、ウエハＷ上での配置位置情報を有するものであり、その作成方法は、ａ回（ａ≧２）の識別子パターン露光工程において、回路部分ＣＩと共に２次元コードを構成する部分コードパターンが描かれたフォトマスクＭ１〜Ｍａを用いて、第１の識別子Ｆ１〜第ａの識別子Ｆａを形成し、Ｓ回の露光工程を経て露光し終わると、第１の識別子Ｆ１、第２の識別子Ｆ２、・・・、第ａの識別子Ｆａが重なり合うことによって、ウエハＷ上での配置位置情報を有する２次元コード１００１、及び２次元コード１００２が形成されるようにする。
個々の半導体集積回路ＩＤ［ｋ］の配置位置を決定する場合は、個別識別子ＩＤ［ｋ］、を読み出し、当該２次元コードの内容を解析することで配置位置情報を得ることができる。
以上のように、本実施の形態３による転写生成物の製造方法によれば、例えば半導体集積回路の製造方法において、一枚のフォトマスク上に描かれた複数個の集積回路パターンよりなる所望のパターンを基板上に繰り返し露光する露光工程をＳ回行い、該Ｓ回の露光工程のうち、少なくとも２回の露光工程において、複数個の集積回路パターンに対応して格子状に配列した２次元コードの一部をなす部分コードパターンを基板上に露光し、当該少なくとも２回の露光工程の各工程において、一枚のフォトマスク上に描かれた部分コードパターンを相互に異ならせると共に、一枚のフォトマスク上の部分コードパターンの数を異ならせることとしたので、２次元コードよりなる個別識別子を、ウエハ上に形成される複数の半導体集積回路に形成することができ、これにより、当該２次元コードの内容を管理していない者にその内容を読み取られる危険性がなくなり、配置位置情報の管理に関する安全性を増すことができる。
なお、本発明の実施の形態３では、２次元コードを用いて個別識別子１００１、及び個別識別子１００２を構成する方法について述べたが、バーコードや幾何学的パターンや図形パターンなど２次元コードに代わるもので構成しても同様の効果が得られる。
なお、上述した実施の形態１ないし実施の形態３は、半導体の集積回路について説明したが、パネルやＭＥＭＳ（Ｍｉｃｒｏｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）や薄膜やフィルムの製造など露光工程を用いるものや、カラーフィルタやプリント基板など印刷工程を用いるものの製造にも応用することができる。
本発明にかかる転写生成物、転写生成物の製造方法、転写生成物の配置位置特定方法によれば、同一基板上に形成される基板上での配置位置情報を備える複数個の製品において、個々の製品の配置位置を特定することができるため、製品の不良解析を行う際に有効である。
本発明は、基板から切り離された後においても、基板上での配置位置を識別可能な転写生成物、その製造方法、及び基板上での配置位置特定方法に関する。
近年、半導体装置の製造工程などのように、複数回の転写工程を経て、同一基板から複数の転写生成物を作成する工程においては、製品の不良解析などを迅速に進めるために、基板上における各転写生成物の配置位置を特定して、バラツキ特性や検査履歴を知ることが要求されている。
例えば、特許文献１には、組立後に半導体ウエハ上の集積回路の配置位置を特定するために、半導体のウエハ上の集積回路を識別できるだけの照合番号パターンをフォトマスクに予め形成させておいて、１回の露光工程で照合番号パターンをウエハ上の集積回路全てに転写させて、その照合番号パターンを読みとることにより、半導体集積回路のウエハ上での配置位置を特定する方法が開示されている
また、特許文献２には、組立後に半導体ウエハ上の集積回路の配置位置を特定するために、半導体ウエハの製造時にウエハナンバリング工程を設けて、非チップ領域（露出するアルミ膜など）に機械的にウエハ番号やロット番号を記載することで半導体集積回路のウエハ上での配置位置を特定する方法が開示されている。
また、特許文献３には、組立後に半導体ウエハ上の集積回路の配置位置を特定するために、製造工程で識別マークを付与できる領域を個々の集積回路上に設けておき、レーザーを用いてロット番号、ウエハ番号、ウエハ内における位置座標等の当該チップに関する製造上の個別管理情報、又は、プロセスＴＥＧや半導体集積回路に対する製造工程中におけるテスト項目とテスト結果等のテスト情報、又はこれらの組み合わせ情報を集積回路ごとに書き込むことにより、半導体集積回路の配置位置の特定や検査履歴の記載を行う方法が開示されている。
特許第２９６４５２２号（第３頁、図１） 特開平１１−４５８３９号公報（第５頁、図１および図２） 特開２０００−２２８３４１号公報（第７頁、図１）
例えば、フラッシュメモリを搭載した集積回路では、集積回路のバラツキ特性や検査履歴などのデータをフラッシュメモリの特定領域に書き込んで、データを利用すれば良いが、フラッシュメモリを搭載していない集積回路では、特定領域にデータを書き込む方法を用いることはできない。
従来は、上述したように、集積回路の配置位置を特定できるだけの照合番号パターンをフォトマスクに予め形成させておいて、１回の露光工程で照合番号パターンをウエハ上の集積回路全てに転写し、その番号を読みとることで集積回路の配置位置を特定する方法や、集積回路の製造工程にて、ウエハナンバリング工程を設けてナンバリングする方法や、レーザーで直接管理情報を記載する方法を用いて特定していた。
しかしながら、上記特許文献１に記載の方法は、１回の露光でウエハ上の全集積回路が露光される製造方法では有効であるが、フォトマスクを繰り返し移動させて、全集積回路を露光していくステッパーを用いた方法では、全集積回路を特定することは不可能である。
また、上記特許文献２、及び上記特許文献３に記載の方法では、生産数が少なく多少工程を増しても対処できる場合には有効であるが、生産数が多い場合は、工程を追加する方法をとると、工程数が増大することになり、量産数に影響するため問題であった。従って、製造工程を増やすことなく集積回路に配置位置情報を付与する方法が必要であった。
また、半導体集積回路以外であっても、複数の転写工程を経て同一基板に形成される転写生成物を製造する工程においては不良解析などを迅速に進めるために、基板上での集積回路の配置位置を特定して、バラツキ特性や検査履歴を知ることが要求されている。
本発明は、上記従来の課題を解決するためになされたものであり、少なくとも２回以上の製造過程で形成されるパターンにより、個々の転写生成物の配置位置を識別可能した転写生成物、転写生成物の製造方法、及び転写生成物の配置位置特定方法を提供することを目的とする。
本発明は上記課題を解決するためになされたものであり、本発明の請求項１に係る転写生成物の製造方法は、１の転写ステップにおいて、複数の個別パターンを格子状に配列してなる所望の転写パターンを、基板上に位置をずらして繰り返し転写する転写ステップを、複数回行い、同一基板上に複数の転写生成物を形成する転写生成物の製造方法であって、少なくとも２回の前記転写ステップを経て、前記基板に形成される前記複数の転写生成物のそれぞれに、該転写生成物の前記基板上の配置位置を表す配置位置情報を形成することを特徴とする。
これにより、転写生成物に対して、配置位置を特定するためにマーキング等を行う工程を別途追加しなくても、同一基板上における配置位置を特定することが可能な転写生成物を製造することが可能となる。
また、本発明の請求項２に係る転写生成物の製造方法は、請求項１に記載の転写生成物の製造方法において、前記少なくとも２回の転写ステップのそれぞれの転写ステップにおいて、前記配置位置情報をなす各識別子を、前記基板に形成される前記複数の転写生成物のそれぞれに形成することを特徴とする。
これにより、配置位置を特定するためにマーキング等を行う工程を別途追加しなくても、異なる前記配置位置情報を有する複数の転写生成物を、基板上に形成することが可能となる。
また、本発明の請求項３に係る転写生成物の製造方法は、請求項２に記載の転写生成物の製造方法において、前記少なくとも２回の転写ステップは、前記個別パターンのそれぞれに対応するよう、前記所望の転写パターン中に格子状に配列された識別子パターンを転写するものであり、前記識別子パターンは、各個別パターン毎に全て異なり、前記少なくとも２回の転写工程の各々において一度に転写される前記個別パターンの数は、前記少なくとも２回の転写工程の各々において異なることを特徴とする。
これにより、配置位置を特定するためにマーキング等を行う工程を別途追加しなくても、異なる前記配置位置情報を有する複数の転写生成物を、基板上に形成することが可能となる。
また、本発明の請求項４に係る転写生成物の製造方法は、請求項３に記載の転写生成物の製造方法において、前記少なくとも２回の転写ステップのそれぞれのステップで一度に転写される前記個別パターンのＸ軸方向の個数の最小公倍数とＹ軸方向の個数の最小公倍数との積が、前記同一基板上に形成される前記転写生成物の全数より大きいことを特徴とする。
これにより、同一基板上に形成される複数の転写生成物の全てに対して、異なる配置位置情報を与えることができ、前記同一基板上における配置位置を特定可能な転写生成物を効率よく生産することができる。
また、本発明の請求項５に係る転写生成物の製造方法は、請求項２に記載の転写生成物の製造方法において、前記少なくとも２回の転写ステップのそれぞれのステップにより、固有の抵抗値を有する抵抗素子を形成し、該形成された少なくとも２つの抵抗素子の組合せよりなる前記配置位置情報を、前記基板に形成される前記複数の転写生成物のそれぞれに付加することを特徴とする。
これにより、例えば、転写生成物が半導体集積回路である場合は、該半導体集積回路を組み立てた後のパッケージ状態で、端子から抵抗値を読み出すことができるため、パッケージを開封しなくても当該半導体集積回路の基板上での配置位置を特定することが可能な半導体集積回路を製造することができる。
また、本発明の請求項６に係る転写生成物の製造方法は、請求項２に記載の転写生成物の製造方法において、前記少なくとも２回の転写ステップのそれぞれのステップにより、各１以上のビットで構成される記憶素子を形成し、該形成された少なくとも２つの前記記憶素子の値の組合せよりなる前記配置位置情報を、前記基板に形成される前記複数の転写生成物のそれぞれに付加することを特徴とする。
これにより、配置位置情報をデジタル的に読み出すことができ、正確な配置位置情報を読み出すことが可能な転写生成物を製造することができる。
また、本発明の請求項７に係る転写生成物の製造方法は、請求項２に記載の転写生成物の製造方法において、前記少なくとも２回の転写ステップのそれぞれのステップにより、外部より認識可能な２次元コードの一部をなすコードパターンを形成し、該形成された少なくとも２つの前記コードパターンを組み合わせてなる２次元コードにより表される前記配置位置情報を、前記基板に形成される前記複数の転写生成物のそれぞれに付加することを特徴とする。
これにより、２次元コードコードを目視しただけでは当該２次元コードの内容を解明することができないため、配置位置情報に関するセキュリティーの安全性を高めることができる
また、本発明の請求項８に係る転写生成物の製造方法は、請求項１に記載の転写生成物の製造方法において、当該転写生成物が形成された基板を識別可能に表す基板情報を、前記複数の転写生成物のそれぞれに付加することを特徴とする。
これにより、異なった基板上で形成された転写生成物の配置位置を特定することが可能な転写生成物を製造することができる。
また、本発明の請求項９に係る転写生成物の配置位置特定方法は、１の転写工程において、複数の個別パターンを格子状に配列してなる所望の転写パターンを基板上に位置をずらして繰り返し転写する転写工程を複数回行うことにより、同一基板上に形成される複数の転写生成物の、前記同一基板上における配置位置を特定する転写生成物の配置位置特定方法であって、少なくとも２回の前記転写工程のそれぞれにより前記複数の転写生成物に形成される、少なくとも２つの識別子の組合せを読み取ることにより、前記基板上の配置位置を特定することを特徴とする。
これにより、同一基板上に形成される複数の転写生成物が切り離された後に、それぞれの転写生成物の基板上の配置位置を特定することができる。
また、本発明の請求項１０に係る転写生成物の配置位置特定方法は、請求項９に記載の転写生成物の配置位置特定方法において、前記識別子は、前記少なくとも２回の転写工程の各工程において形成される抵抗素子の抵抗値により表現されるものであり、該少なくとも２つの抵抗素子の抵抗値の組合せに基づいて、前記基板上の配置位置を特定することを特徴とする。
これにより、例えば、転写生成物が半導体集積回路である場合は、該半導体集積回路を組み立てた後のパッケージ状態で、端子から抵抗値を読み出すことができるため、パッケージを開封しなくても当該半導体集積回路の基板上での配置位置を特定することができる。
また、本発明の請求項１１に係る転写生成物の配置位置特定方法は、請求項９に記載の転写生成物の配置位置特定方法において、前記識別子は、前記少なくとも２回の転写工程の各工程において形成される各１以上のビットで構成される記憶素子に固有の値により表現されるものであり、該少なくとも２つの前記記憶素子の値の組合せに基づいて、前記基板上の配置位置を特定することを特徴とする。
これにより、配置位置情報をデジタル的に読み出すことができ、正確な配置位置情報を読み出すことができる。
また、本発明の請求項１２に係る転写生成物の配置位置特定方法は、請求項９に記載の転写生成物の配置位置特定方法において、前記識別子は、前記少なくとも２回の転写工程の各工程において形成される２次元コードの一部をなすコードパターンにより表現されるものであり、該少なくとも２つの前記コードパターンの組み合わせよりなる前記２次元コードが有する情報に基づいて、前記基板上の配置位置を特定することを特徴とする。
これにより、２次元コードを目視しただけでは当該２次元コードの内容を解明することができないため、配置位置情報に関するセキュリティーの安全性を高めることができる。
本発明によれば、複数個の個別パターンよりなる所望の転写パターンを基板上に繰り返し露光する転写工程をＳ回行い、該Ｓ回の転写工程のうち、少なくとも２回の転写工程において、複数個の個別パターンに対応して格子状に配列した識別子パターンを基板上に露光し、当該少なくとも２回の露光工程の各工程において、識別子パターンを相互に異ならせると共に、一度に転写する個別パターンの数を異ならせることとしたので、少なくとも２個の識別子の組合せよりなる個別識別子を、基板上に形成される複数の転写生成物に形成することができ、これにより、製造工程を増やすことなく、同一基板上における転写生成物の配置位置を容易に特定することが可能となる。
また、少なくとも２回の識別子パターンを露光する転写工程のそれぞれにおいて転写される転写パターンに含まれる個別パターンの数を、それぞれの転写パターンにおけるＸ軸方向の個数の最小公倍数と、Ｙ軸方向の個数の最小公倍数との積が、基板上に形成される転写生成物の全数よりも大きくなるようにしたので、基板上に形成される全ての転写生成物に、各々を識別できる個別識別子を付加することができ、これにより、一枚の基板上で、個別識別子を有する転写生成物を効率よく作成することが可能となる。
また、転写生成物が半導体集積回路である場合は、個別識別子を抵抗素子により構成することにより、該半導体集積回路を組み立てた後のパッケージ状態で、端子から抵抗値を読み出すことができるため、パッケージを開封しなくても当該半導体集積回路の基板上での配置位置を特定することが可能な半導体集積回路を製造することができる。
また、転写生成物が半導体集積回路である場合は、個別識別子を記憶素子により構成することにより、該半導体集積回路を組み立てた後のパッケージ状態で、端子から記憶素子の値を読み出すことができるため、個別識別子ＩＤをデジタル的に値を読み出すことが可能となり、半導体集積回路の配置位置を特定する際の解析精度の向上を図ることが可能となる。
また、個別識別子を２次元コードにより構成することにより、当該２次元コードの内容を管理していない者にその内容を読み取られる危険性がなくなり、配置位置情報の管理に関するセキュリティーの安全性を増すことができる。
本発明は、半導体集積回路、パネル、ＭＥＭＳ（Ｍｉｃｒｏｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）、薄膜あるいはフィルムの製造など、露光工程を用いるものや、カラーフィルタやプリント基板の製造など印刷工程を用いるもののように、複数個のパターンを基板上に同時に転写する工程が複数工程行なわれることにより同一基板上に形成される各転写生成物の、前記基板上における配置位置を識別可能とするものである。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施の形態においては、本発明に係る転写生成物として、半導体集積回路を例として説明する。また、ここで示す実施の形態はあくまでも一例であって、必ずしもこの実施の形態に限定されるものではない。
（実施の形態１）
まず、一般的な転写生成物の製造方法について、半導体集積回路の製造方法を例として簡単に述べる。
図１１（ａ）は、半導体集積回路を形成する際の第１の工程で用いるフォトマスクＭ１０１を示している。フォトマスクＭ１０１には、１６個の集積回路パターンＰ１〈１〉〜Ｐ１〈１６〉が描かれており、集積回路パターンＰ１〈１〉〜Ｐ１〈１６〉のそれぞれには、半導体集積回路の回路部分ＣＰ１〈１〉〜ＣＰ１〈１６〉が描かれている。
図１１（ｂ）は、半導体集積回路を形成する際の第２の工程で用いるフォトマスクＭ１０２を示しており、フォトマスクＭ１０１と同様に１枚のフォトマスクＭ１０２に１６個の集積回路パターンＰ２〈１〉〜Ｐ２〈１６〉が描かれており、集積回路パターンＰ２〈１〉〜Ｐ２〈１６〉のそれぞれには、半導体集積回路の回路部分パターンＣＰ２〈１〉〜ＣＰ２〈１６〉が描かれている。
図１１（ｃ）は、一般的な半導体集積回路の製造過程における基板（ウエハ）Ｗの平面図である。１枚のウエハW上には、複数回の露光工程を経て、ｎ個（ｎ≧２）の半導体集積回路ＩＣ［１］〜ＩＣ［ｎ］が形成される。図１１は１４４個の半導体集積回路ＩＣ［１］〜ＩＣ［１４４］が形成された様子を例示している。
一般的な半導体集積回路の製造方法は、まず、第１の露光工程において、フォトマスクＭ１０１を用いて露光を行う訳であるが、１枚のウエハＷに、該フォトマスクＭ１０１を用いて形成できるだけの数を満たすまで、露光位置を変えながら露光を繰り返し、集積回路パターンＰ１〈１〉〜Ｐ１〈１６〉をウエハＷに転写する。次に、フォトマスクＭ１０２を用いて、１枚のウエハＷに形成できるだけの数を満たすまで、露光位置を変えながら露光を繰り返し、集積回路パターンＰ２〈１〉〜Ｐ２〈１６〉をウエハＷに転写する。
以降、同様にして、半導体集積回路を形成するために必要となる複数回の露光工程を経て、最終的に１枚の基板ウエハＷ上に１４４個の半導体集積回路ＩＣ［１］〜ＩＣ［１４４］が形成される。
このように、従来は、一度の露光工程、あるいは印刷工程で同時に転写される転写生成物の転写パターンの数は、どの露光工程でも同一数であった。従って、転写生成物が基板から切り離された後では、予めマーキングなどを個々の転写生成物に別工程で行わない限り、同一基板上で形成された転写生成物の配置位置を特定することは困難であった。
本実施の形態１に係る転写生成物の製造方法は、例えば、半導体集積回路の製造方法において、少なくとも２回の露光工程において、集積回路パターンに識別子形成用のパターンが描かれたフォトマスクを使用することとし、同一基板上に形成されるｎ個の半導体集積回路ＩＣ［１］〜ＩＣ［ｎ］の全てに、識別子の組合せよりなる個別識別子を付加するものである。
図２は、本実施の形態１による半導体集積回路ＩＣ［１］〜ＩＣ［１４４］が形成されたウエハＷ１の平面図である。図２に示すように、半導体集積回路ＩＣ［１］〜ＩＣ［１４４］は、ウエハＷ上で矩形状をなす。以下本実施の形態１においては、左上隅に形成される半導体集積回路を半導体集積回路ＩＣ［１］とし、右に向かってＩＣ［２］、ＩＣ［３］…ＩＣ［１４４］と表示する。また、図２の半導体集積回路ＩＣ［１］から右方向をＸ軸とし、下方向をＹ軸と定義する。
図１（ａ）、及び図１（ｂ）は、本実施の形態１に係る半導体集積回路ＩＣ［１］、及び半導体集積回路ＩＣ［５］を示した図である。
半導体集積回路ＩＣ［１］には、半導体集積回路ＩＣ［１］〜ＩＣ［１４４］に共通の回路部分ＣＩ［１］と、ウエハＷ上での配置位置を特定するために必要な配置位置情報である個別識別子ＩＤ［１］が形成される。また、半導体集積回路ＩＣ［５］には、半導体集積回路ＩＣ［１］〜ＩＣ［１４４］に共通の回路部分ＣＩ［５］と、ウエハＷ上での配置位置を特定するために必要な配置位置情報である個別識別子ＩＤ［５］が形成される。
このように、ウエハＷ上に形成される各半導体集積回路ＩＣ［ｋ］には、全ての半導体集積回路ＩＣ［１］〜ＩＣ［ｎ］に共通の回路部分ＣＩ［ｋ］と、ウエハＷ上での配置位置を特定するために必要な配置位置情報である、各半導体集積回路ＩＣ［１］〜ＩＣ［ｎ］に固有の個別識別子ＩＤ［ｋ］とが形成される。
個別識別子ＩＤ［ｋ］は、具体的には、ａ個（ａ≧２）の抵抗素子を有する抵抗回路により構成される。本実施の形態１では、これらａ個の抵抗素子の抵抗値に対応させて、識別子Ｆを割り当て、これら第１の識別子Ｆ１〜第ａの識別子Ｆａを右から順に並列表記することにより、個別識別子ＩＤ［ｋ］を表示する。
図１（ｃ）は、抵抗素子と識別子Ｆとの関係を表す図である。
図１（ｃ）に示すように、本実施の形態１では、抵抗素子の抵抗値の大きさに対応させた数字、あるいはアルファベットにより、第ａの識別子Ｆａを表す。そして、個別識別子ＩＤ［ｋ］は、これらの値の組合せよりなる。
例えば、図１（ａ）において、“１１”の表示による個別識別子ＩＤ［１］は、第１の識別子Ｆ１として、１で表される１ｋΩの抵抗素子と、第２の識別子Ｆ２として、１で表される１ｋΩの抵抗素子とをそれぞれ備えることを表している。また、図１（ｂ）において、“２１”の表示による個別識別子ＩＤ［５］は、第１の識別子Ｆ１として、１で表される１ｋΩの抵抗素子と、第２の識別子Ｆ２として、２で表される２ｋΩの抵抗素子とをそれぞれ備えることを表している。なお、個体識別子ＩＤ［ｋ］の詳細については後述する。
次に、以上のように構成される半導体集積回路ＩＣ［ｋ］の作成方法について説明する。
本発明による半導体集積回路の製造方法は、ウエハＷ上の半導体集積回路ＩＣ［１］〜ＩＣ［ｎ］がＳ回（Ｓ≧２）の露光工程で作成される場合、ａ回（ａ≧２）の識別子パターン露光工程において、回路部分ＣＩと共に、第１の識別子Ｆ１〜第ａの識別子Ｆａのパターンが描かれたフォトマスクＭ１〜Ｍａを用いて、第１の識別子Ｆ１〜第ａの識別子Ｆａを形成する。これを、図４を用いて説明する。
図４は、Ｓ回の露光工程で半導体集積回路を作成する際の、露光工程の遷移を表す図であり、図において、ａは１回目の露光工程を、ｂないしｅは、２回目の露光工程ないしＳ−１回目の露光工程を、ｆはＳ回目の露光工程を表す。
図４において、フォトマスクＭ１で露光する第１の識別子パターン露光工程ｂで、第１の識別子Ｆ１を形成し、フォトマスクＭ２で露光する第２の識別子パターン露光工程ｄで、第２の識別子Ｆ２を形成し、以下同様に回路パターンと識別子パターンとが描かれたフォトマスクＭａで露光する工程を第ａの識別子パターン露光工程とし、この第ａの露光工程ｅで第ａの識別子を形成する。
これら第１〜第ａの識別子パターン露光工程が、Ｓ回の露光工程の中で適宜割り当てられることにより、Ｓ回の露光工程が完了すると、１枚のウエハＷ上に、第１の識別子Ｆ１、第２の識別子Ｆ２、・・・、第aの識別子Ｆａの組み合わせで構成される個別識別子ＩＤ［ｋ］が形成された半導体集積回路ＩＣ［１］〜ＩＣ［ｎ］が形成される。
以下、半導体集積回路ＩＣ［ｋ］の作成方法について具体的に説明する。
図２に示すように、１枚の基板Ｗ上に、１４４個の半導体集積回路ＩＣ［１］〜ＩＣ［１４４］が形成され、それら全ての半導体集積回路ＩＣ［１］〜ＩＣ［１４４］の同一ウエハＷ上での配置位置を特定する場合について考える。このためには、全ての集積回路ＩＣ［１］〜ＩＣ［１４４］に異なる個別識別子ＩＤ［１］〜ＩＤ［１４４］を割り振る必要がある。
図３（ａ）、及び図３（ｂ）は、個別識別子ＩＤ［ｋ］を作成する露光工程において用いられる、個別識別子ＩＤ［ｋ］作成用のフォトマスクの平面図であり、図３（ａ）は、第１の識別子パターン露光工程で用いられるフォトマスクＭ１を、また、図３（ｂ）は、第２の識別子パターン露光工程で用いられるフォトマスクＭ２をそれぞれ表す。
フォトマスクＭ１は、Ｘ軸方向に４個、Ｙ軸方向に４個の合計１６個の集積回路パターンＰ１〈１〉〜Ｐ１〈１６〉が描かれており、各集積回路パターンＰ１〈１〉〜Ｐ１〈１６〉のそれぞれには、数字の１ないし９、及びアルファベットのａないしｇで表される第１の識別子Ｆ１を形成するための識別子パターンＦ１〈１〉〜Ｆ１〈１６〉と、回路部分パターンＣＰ１〈１〉〜ＣＰ１〈１６〉とが描かれている。第１の識別子Ｆ１を形成するための識別子パターンＦ１〈１〉〜Ｆ１〈１６〉は、フォトマスクＭ１において全て異なるものである。
フォトマスクＭ２は、Ｘ軸方向に３個、Ｙ軸方向に３個の合計９個の集積回路パターンＰ２〈１〉〜Ｐ２〈９〉が描かれており、各集積回路パターンＰ２〈１〉〜Ｐ２〈９〉のそれぞれには、数字の１ないし９で表される第２の識別子Ｆ２を形成するための識別子パターンＦ２〈１〉〜Ｆ２〈９〉と、回路部分パターンＣＰ２〈１〉〜ＣＰ２〈９〉とが描かれている。第２の識別子Ｆ２を形成するための識別子パターンＦ２〈１〉〜Ｆ２〈９〉は、フォトマスクＭ２において全て異なるものである。
図５（ａ）は、フォトマスクＭ１を用いて露光を行なったウエハＷの平面図である。なお、図５（ａ）では、ウエハＷに形成された第１の識別子Ｆ１のみを表している。フォトマスクＭ１を用いて、１枚のウエハＷ上に形成できるだけの数を満たすまで露光位置を変えながら露光を繰り返し行い、その露光工程が完了すると、４×４個のブロック単位で、フォトマスクＭ１上の識別子パターンＦ１〈１〉〜Ｆ１〈１６〉が繰り返しウエハＷに転写される。
図５（ｂ）は、フォトマスクＭ２を用いて露光を行なったウエハＷの平面図である。フォトマスクＭ２を用いて、１枚のウエハＷ上に形成できるだけの数を満たすまで露光位置を変えながら露光を行い、その露光工程が完了すると、図５（ｂ）に示すように、３×３個のブロック単位で、フォトマスクＭ２上の識別子パターンＦ２〈１〉〜Ｆ２〈９〉がウエハＷに転写される。
このように、フォトマスクＭ１の１６個の集積回路パターンＰ１〈１〉〜Ｐ１〈１６〉と、フォトマスクＭ２の９個の集積回路パターンＰ２〈１〉〜Ｐ２〈９〉とは、１行１列づつずれてウエハＷに転写される。
ここで、フォトマスクＭ１とフォトマスクＭ２上に設けられる集積回路パターン数の、Ｘ軸方向の最小公倍数は１２であり、また、Ｙ軸方向の集積回路パターン数の最小公倍数は１２である。このため、フォトマスクＭ１とフォトマスクＭ２の露光工程が完了すると、図２に示すように、フォトマスクＭ１とフォトマスクＭ２上に設けられる集積回路パターン数の、Ｘ軸方向の最小公倍数と、Ｙ軸方向の集積回路パターン数の最小公倍数との積である１４４個の、第１の識別子Ｆ１と第２の識別子Ｆ２の組み合わせを実現することが可能となる。
例えば、図２において半導体集積回路ＩＣ［１］の個別識別子ＩＤ［１］は、第１の識別子Ｆ１ “１”と、第２の識別子Ｆ２ “１”の組合せにより“１１”となる。また、半導体集積回路ＩＣ［５］の個別識別子ＩＤ［５］は、第１の識別子Ｆ１“１”と、第２の識別子Ｆ２ “２”の組み合わせにより“２１”となる。以下同様に、各半導体集積回路ＩＣ［１］〜ＩＣ［１４４］の個別識別子ＩＤ［１］〜ＩＤ［１４４］は、第１の識別子Ｆ１と、第２の識別子Ｆ２の組み合わせで構成される。
従って、同一ウエハＷ上では、図２に示すように、半導体集積回路ＩＣ［１］〜ＩＣ［１４４］全ての個別識別子ＩＤ［１］〜ＩＤ［１４４］はそれぞれ異なるものとなり、配置位置を特定するためにマーキング等を行う工程を別途追加しなくても、１４４個の半導体集積回路ＩＣ［１］〜ＩＣ［１４４］の配置位置を特定することができる。
以上のように、ウエハＷ上に形成されるｎ個の半導体集積回路ＩＣ［１］〜ＩＣ［ｎ］のそれぞれに、異なる組み合わせから成る個別識別子ＩＤ［１］〜ＩＤ［ｎ］を形成するためには、個別識別子作成用に用いるフォトマスクの枚数、及び各フォトマスク上のＸ軸方向とＹ軸方向の集積回路パターン数を、個別識別子作成用に用いられる少なくとも２枚以上のフォトマスクに設けられる集積回路パターンの、Ｘ軸方向とＹ軸方向の最小公倍数の積が、同一ウエハＷ上に形成される半導体集積回路の数を上回るように、予め計算すれば、本実施の形態１に係る半導体集積回路ＩＣ［ｋ］を、ウエハ上に効率よく作成することが可能となる。
なお、個別識別子作成用のフォトマスクの枚数、各フォトマスク上のＸ軸，Ｙ軸方向の集積回路のパターン数、及び同一ウエハＷ上に形成する半導体集積回路の数は、上述した例に限定されるものではなく、同一ウエハＷ上に形成する半導体集積回路の数に応じて適宜任意の値とすることが可能である
例えば、Ｓ回の露光工程の中で、個別識別子作成用のフォトマスクＭ１、Ｍ２の２枚を用いる場合を考える。この場合、Ｘ軸方向に５個、Ｙ軸方向に５個の合計２５個の集積回路パターンが搭載されたフォトマスクＭ１と、Ｘ軸方向に７個、Ｙ軸方向に７個の合計４９個の集積回路パターンが搭載されたフォトマスクＭ２とを用いると、Ｘ軸方向の集積回路パターン数の最小公倍数は３５となり、Ｙ軸方向の集積回路パターン数の最小公倍数は３５となり、２つの数の積である１２２５個までの同一基板上に存在する半導体集積回路の配置位置を特定することが可能となる。
また、Ｓ回の露光工程の中で、個別識別子作成用のフォトマスクＭ１、Ｍ２、Ｍ３の３枚を用いる場合を考える。この場合、Ｘ軸方向に３個、Ｙ軸方向に３個の合計９個の集積回路パターンが搭載されたフォトマスクＭ１と、Ｘ軸方向に４個、Ｙ軸方向に４個の合計１６個の集積回路パターンが搭載されたフォトマスクＭ２と、Ｘ軸方向に５個、Ｙ軸方向に５個の合計２５個の集積回路パターンが搭載されたフォトマスクＭ３とを用いると、Ｘ軸方向の集積回路パターン数の最小公倍数は６０となり、Ｙ軸方向の集積回路パターン数の最小公倍数は６０となって、２つの数の積である３６００個までの同一基板上に存在する半導体集積回路の、ウエハ上における配置位置を特定することが可能となる。
このように、同一基板上に生成する半導体集積回路の数が決定した段階で、個別識別子作成用のフォトマスクの枚数、及び各フォトマスクのＸ軸方向の集積回路パターン数の最小公倍数と、Ｙ軸方向の集積回路パターン数の最小公倍数との積を計算すれば、本実施の形態１に係る半導体集積回路ＩＣ［ｋ］を、ウエハＷ上に効率よく作成することが可能となる。
次に、本実施の形態１の個別識別子ＩＤ［ｋ］の詳細な構造、及び同一ウエハＷ上での配置位置の特定方法について説明する。
上述したように、個別識別子ＩＤ［ｋ］は、電気的に抵抗値を読み出し可能な少なくとも２つの抵抗素子を含む抵抗回路により構成される。
図８（ａ）、及び図８（ｂ）は、個別識別子ＩＤ［ｋ］の具体的な構成を表す図であり、図８（ａ）は図２に示す半導体集積回路ＩＣ［１］〜ＩＣ［１４４］のうち、半導体集積回路ＩＣ［１］の個別識別子ＩＤ［１］を、また、図８（ｂ）は、図２に示す半導体集積回路のうち、半導体集積回路ＩＣ［５］の個別識別子ＩＤ［５］をそれぞれ表している。
個別識別子ＩＤ［１］は、第１の識別子Ｆ１に対応する第１の抵抗素子８０１ａと、第２の識別子Ｆ２に対応する第２の抵抗素子８０１ｂと、第１，第２の抵抗素子８０１ａ，８０１ｂそれぞれの接続先を切り替えるセレクタ８０３ａ〜８０３ｄと、外部入力される切替信号に従いセレクタ８０３ａ〜８０３ｄの出力選択を設定する設定レジスタ８０２とを有している。
第１の抵抗素子８０１ａは、セレクタ８０３ａ，８０３ｂを介して、回路部分ＣＩ［１］、及び端子８Ｂ，８Ｃに接続され、また、第２の抵抗素子８０１ｂは、セレクタ８０３ｃ，８０３ｄを介して、回路部分ＣＩ［１］、及び端子８Ｄ，８Ｅに接続される。
個別識別子ＩＤ［５］は、上述した個別識別子ＩＤ［１］とは、第１の識別子Ｆ１に対応する第１の抵抗素子８０１ａの抵抗値が異なるものであり、その他の構成は、上述した個別識別子ＩＤ［１］と同じである。
端子８Ｂないし端子８Ｅは、設定レジスタ８０２を切り替えることで、第１の抵抗素子８０１ａ、及び第２の抵抗素子８０１ｂの読み出し選択モードか、あるいは読み出し非選択モードかを設定することができ、読み出し非選択モード時には、これらの端子を汎用端子として利用することができる。なお、設定レジスタ８０２、及びセレクタセレクタ８０３ａ、８０３ｂ、８０３ｃ、８０２ｄを設けることなく、端子８Ｂ、端子８Ｃ、端子８Ｄ、端子８Ｅを読取専用端子としても良い。
以上のように構成される個別識別子ＩＤ［１］、個別識別子ＩＤ［５］は、図４に示すＳ回の露光工程により作成される。つまり、第１の抵抗素子８０１ａ、および第２の抵抗素子８０１ｂは、予め個別識別子ＩＤ［１］、及び個別識別子ＩＤ［５］に割り当てる抵抗を決めておき、フォトマスクＭ１、及びＭ２にそのパターンを描くことにより、フォトマスクＭ１、及びＭ２を用いた露光過程を経て形成される。また、設定レジスタ８０２、セレクタ８０３は、Ｓ回の露光工程の各工程により適宜形成することができる。そして、Ｓ回の露光工程を経て露光し終わると、第１の抵抗素子８０１ａ、及び第２の抵抗素子８０１ｂが、配線も含めて形成される。
なお、通常、抵抗値にはバラツキがあるため、バラツキ値を考慮して識別子に割り当てる抵抗を選択することで、抵抗値の誤認を防ぐことができる。また、第１の識別子Ｆ１、及び第２の識別子Ｆ２は、第１の識別子Ｆ１、及び第２の識別子Ｆ２が配置される部分に、第１の識別子Ｆ１、及び第２の識別子Ｆ２に割り当てる抵抗のパターンを全て配置しておき、必要となる抵抗パターンのみを露光配線で結線することにより形成するようにしてもよい。
また、第ａの識別子Ｆａは、コンデンサやリアクタンスなど、電気的に値を読み出せる抵抗に代わるもので構成してもよく、また、第１の識別子をｍ（ｍ≧１）ビット、第２の識別子をｎ（ｎ≧２）ビット、・・・、第aの識別子をｐ（ｐ≧２）ビットとして、各識別子の各ビットを“０”と“１”に該当する抵抗値で表し、それらの組み合わせで表した個別識別子を構成してもよい。
次に、以上のように構成される半導体集積回路ＩＣ［ｋ］の、ウエハＷ上での配置位置を特定する方法について説明する。なお、以下、図２に示すように、ウエハＷ上に１４４個の半導体集積回路ＩＣ［１］〜ＩＣ［１４４］が形成されている場合を例とする。
まず、被検査対象となる半導体集積回路ＩＣ［ｋ］の端子８Ａに、読み出し選択信号を入力し、設定レジスタ８０２の設定を切り替え、第１の抵抗素子８０１ａ、及び第２の抵抗素子８０１ｂの接続先を、それぞれ端子８Ｂ、端子８Ｃ、端子８Ｄ、端子８Ｅに切り替える。そして、半導体検査装置などの測定装置を、端子８Ｂと端子８Ｃに接続し、第１の抵抗素子８０１ａの抵抗値を電気的に読み出す。同様に、端子８Ｄと端子８Ｅ間の抵抗値を読出し、第２の抵抗素子８０１ｂの抵抗値を電気的に読み出す。
半導体集積回路ＩＣ［ｋ］の、第１の抵抗素子８０１ａが１ｋΩであり、また、第２の抵抗素子８０１ｂも１ｋΩである場合は、第１の識別子Ｆ１［ｋ］、及び第２の識別子Ｆ２［ｋ］は共に１となり、個別識別子ＩＤ［ｋ］が１１であることが分かる。そして、図２に示すような、ウエハＷ上の半導体集積回路ＩＣ［１］〜ＩＣ［１４４］の配置位置と、個別識別子ＩＤ［１］〜ＩＤ［１４４］との対応表を用いることにより、任意に選択した半導体集積回路ＩＣ［ｋ］は半導体集積回路ＩＣ［１］であることが分かる。
また、読み出した第１の抵抗素子８０１ａが２ｋΩであり、また、第２の抵抗素子８０１ｂが１ｋΩである場合は、第１の識別子Ｆ１は２となり、第２の識別子Ｆ２は１となる。つまり、個別識別子ＩＤ［ｋ］は２１であることから、当該半導体集積回路ＩＣ［ｋ］はＩＣ［５］であることが分かる。
また、本発明に係る半導体集積回路ＩＣ［ｋ］によれば、半導体集積回路ＩＣ［１］や半導体集積回路ＩＣ［５］をウエハＷから切り離し、集積回路ＩＣをパッケージングした後であっても、抵抗素子の抵抗値を読み出すことにより、半導体集積回路ＩＣ［ｋ］のウエハ上の配置位置を特定することが可能となる。
図８（ｃ）は、パッケージング後の半導体集積回路ＩＣ［ｋ］の構成、及び端子８Ｂないし端子８Ｅの出力値と個別識別子との関係を表す図である。図８に示すように、端子８Ａに読み出し選択信号を入力して設定レジスタ８０２を切り替えることにより、端子８Ｂ、端子８Ｃ、端子８Ｄ、端子８Ｅを用いて、第１の抵抗素子８０１ａ、及び第２の抵抗素子８０１ｂの抵抗値の組み合わせを読み出すことが可能となる。
例えば、図８（ｃ）に記したように、端子８Ｂと端子８Ｃ間の抵抗値が１ｋΩであり、また、端子８Ｄと端子８Ｅ間の抵抗値が１ｋΩである場合は、個別識別子ＩＤ［ｋ］が１１であることが分かり、また、端子８Ｂと端子８Ｃ間の抵抗値が２ｋΩであり、また、端子８Ｄと端子８Ｅ間の抵抗値が１ｋΩである場合は、個別識別子ＩＤ［ｋ］が２１であることが分かる。このように、パッケージング後の半導体集積回路ＩＣ［ｋ］であっても、半導体集積回路ＩＣ［１］やＩＣ［２］などの表面を目視することなく、同一ウエハＷ上で形成されたｎ個の半導体集積回路ＩＣ［ｋ］全ての配置位置を特定することができる。
以上のように、本実施の形態１による転写生成物の製造方法によれば、例えば半導体集積回路の製造方法において、一枚のフォトマスク上に描かれた複数個の集積回路パターンよりなる所望のパターンを基板上に繰り返し露光する露光工程をＳ回行い、該Ｓ回の露光工程のうち、少なくとも２回の露光工程において、複数個の集積回路パターンに対応して格子状に配列した識別子パターンを基板上に露光し、当該少なくとも２回の露光工程の各工程において、識別子パターンを全て異なるものとし、かつ露光される識別子パターンの数を、当該少なくとも２回の露光工程で異ならせることとしたので、少なくとも２個の識別子の組合せよりなる個別識別子を、ウエハ上に形成される複数の半導体集積回路に形成することができ、これにより、製造工程を増やすことなく、ウエハ上における半導体集積回路の配置位置を容易に特定することが可能となる。
また、少なくとも２回の識別子パターン露光工程のそれぞれにおいて繰り返し用いられるフォトマスク上の集積回路パターンの数を、それぞれのフォトマスクに描かれるＸ軸方向の個数の最小公倍数と、Ｙ軸方向の個数の最小公倍数との積が、基板上に形成される半導体集積回路の全数よりも大きくなるようにしたので、ウエハ上に形成される全ての半導体集積回路に、各々を識別できる個別識別子を付加することができ、これにより、一枚のウエハ上で、個別識別子を有する半導体集積回路ＩＣを効率よく作成することが可能となる。
なお、図６に示すように、１回目の露光工程（ａ）からＳ回目の露光工程（ｆ）を行なった後に、ウエハＷ上の半導体集積回路ＩＣ［１］〜ＩＣ［１４４］を、レーザー装置、あるいはインカ装置により加工する第（ａ＋１）の工程（ｇ）を追加して、ウエハＷを識別可能な識別痕を付加しても良い。
例えば、第（ａ＋１）の工程（ｇ）においては、加工対象となるウエハ毎に異なる傷をつけ、ウエハＷ１の加工時には、図７（ａ）の７０１で示すように１本の識別痕を形成し、ウエハＷ２の加工時には、図７（ｂ）の７０２で示すように２本の識別痕を形成するようにする。かかる工程を追加することにより、ウエハＷ上における半導体集積回路の配置位置と共に、該半導体集積回路が形成されたウエハＷについても特定することが可能となり、これにより、より高精度に製品の不良解析を進めることが可能になる。
また、本実施の形態１では、第１の識別子Ｆ１と第２の識別子Ｆ２との組み合わせよりなる個別識別子ＩＤ［ｋ］を、回路部分ＣＩの外側の領域に形成した場合について述べたが、回路部分ＣＩに直接個別識別子ＩＤ［ｋ］を形成してもよい。
また、個別識別子ＩＤ［ｋ］の値を入力することで、半導体集積回路ＩＣ［ｋ］のウエハＷ上での座標位置が表示されるシステムを構築することにより、製品の不良解析を効率よく行うことができる。
（実施の形態２）
以下、本発明の実施の形態２による転写生成物、該転写生成物の製造方法、及び単一基板上に形成される複数の転写生成物の配置位置特定方法について説明する。
なお、以下、本実施の形態１と同様に、転写生成物の一例として半導体集積回路を例として説明する。
本発明の実施の形態２は、上記実施の形態１の半導体集積回路において、個別識別子ＩＤ［ｋ］を、記憶素子回路により形成することとしたものであり、第１の識別子Ｆ１ないし第ａの識別子Ｆａとして、記憶素子を用いたものである。
図９（ａ）、及び図９（ｂ）は、本実施の形態２に係る個別識別子ＩＤ［ｎ］の構成を表す図であり、図９（ａ）は、上述した実施の形態１における図２に示す半導体集積回路のうち、半導体集積回路ＩＣ［１］の個別識別子ＩＤ［１］を、また、図９（ｂ）は、集積回路ＩＣ［５］の個別識別子ＩＤ［５］をそれぞれ表している。
個別識別子ＩＤ［１］は、第１の識別子Ｆ１に対応する第１の記憶素子９０１ａと、第２の識別子Ｆ２に対応する第２の記憶素子９０１ｂと、第１の記憶素子９０１ａ、及び第２の記憶素子９０１ｂそれぞれの接続先を切り替えるセレクタ９０２ａ〜９０２ｈと、セレクタ９０２ａ〜９０２ｈの出力選択を設定する設定レジスタ９０３とを有している。
第１の記憶素子９０１ａは、セレクタ９０２ａ〜９０２ｄを介して、回路部分ＣＩ［１］、及び端子９Ｂ〜９Ｅに接続され、また、第２の記憶素子９０１ｂは、セレクタ９０２ｅ〜９０２ｈを介して、回路部分ＣＩ［１］、及び端子９Ｆ〜９Ｉに接続される。
端子９Ｂないし端子９Ｉは、セレクタ９０２ａ〜９０２ｈを切り替えることで、個別識別子ＩＤ［ｋ］の読み出し選択モードか、あるいは読み出し非選択モードかを設定することができ、設定レジスタ９０３への入力信号を切り替えることによって、これらの端子を汎用端子として利用することができる。
第１の記憶素子９０１ａ、及び第２の記憶素子９０１ｂは共に、４ビットで構成され、第１の記憶素子９０１ａの設定は、セレクタ９０２ａ〜９０２ｈを介して、端子９Ｂないし端子９Ｅに出力され、また、第２の記憶素子９０１ｂの設定は、端子９Ｆないし端子９Ｉに出力される。その出力は、例えば、各ビットのゲートを“Ｈ”に固定することで、“１”が設定されるようにして、各ビットが表現される。
図９（ａ）で示す個別識別子ＩＤ［１］では、端子９Ｂの出力は“０”、端子９Ｃの出力は“０”、端子９Ｄの出力は“０”、端子９Ｅの出力は“１”となり、第１の識別子Ｆ１は“０００１”で表される。同様に、端子９Ｆの出力は“０”、端子９Ｇの出力は“０”、端子９Ｈの出力は“０”、端子９Ｉの出力は“１”となり、第２の識別子Ｆ２は“０００１”で表される。
また、図９（ｂ）で示す個別識別子ＩＤ［５］では、端子９Ｂの出力は“０”、端子９Ｃの出力は“０”、端子９Ｄの出力は“１”、端子９Ｅの出力は“０”となり、第１の識別子Ｆ１は“００１０”で表される。同様に、端子９Ｆの出力は“０”、端子９Ｇの出力は“０”、端子９Ｈの出力は“０”、端子９Ｉの出力は“１”となり、第２の識別子Ｆ２は“０００１”で表される。なお、各ビットのゲートを“Ｌ”に固定することで、“１”が設定されるようにしてもよい。
以上のように構成される個別識別子ＩＤ［ｋ］は、上述した実施の形態１と同様に、Ｓ回の露光工程を経て形成される。つまり、第１の記憶素子９０１ａ、及び第２の記憶素子９０１ｂは、フォトマスクＭ１、及びＭ２を用いた露光過程を経て形成され、また、設定レジスタ９０３、セレクタ９０２ａ〜９０２ｈは、Ｓ回の露光工程において適宜形成される。そして、Ｓ回の露光工程を経て露光し終わると、第１の記憶素子９０１ａ、及び第２の記憶素子９０１ｂが、配線も含めて形成される。
なお、第１の識別子Ｆ１、及び第２の識別子Ｆ２を形成する場合は、複数のゲートを第１の識別子、及び第２の識別子を配置する部分に配置しておき、必要となるゲートのみを露光配線で結線し、数字に該当するビット値から第１の識別子および第２の識別子が形成されるようにしても良い。また、個別識別子ＩＤ［ｋ］が第１の識別子Ｆ１〜第ａの識別子Ｆａにより構成される場合は、第１の識別子Ｆ１をｍ（ｍ≧１）ビット、第２の識別子Ｆ２をｎ（ｎ≧２）ビット、・・・、第ａの識別子Ｆａをｐ（ｐ≧２）ビットとすれば良い。
本実施の形態２に係る半導体集積回路ＩＣ［ｋ］のウエハＷ上における配置位置を特定する場合は、設定レジスタ９０３に、端子９Ａから読み出し選択モードを示す信号を入力して、第１の記憶素子９０１ａ、及び第２の記憶素子９０１ｂの接続を、端子９Ｂないし端子９Ｉに切り替える。そして、半導体検査装置などを用いて、端子９Ｂないし９Ｅを測定することで、第１の識別子Ｆ１に割り当てられるビット値を電気的に読み出し、端子９Ｆないし９Ｉを測定することで、第２の識別子Ｆ２に割り当てられるビット値を電気的に読み出す。これら個々のビット値の組み合わせを読み出すことにより、半導体集積回路ＩＣ［ｋ］の個別識別子ＩＤ［ｋ］を検出し、ウエハＷ上での配置位置情報を読み出すことが可能となる。
また、本実施の形態２による半導体集積回路ＩＣ［ｋ］によれば、パッケージング後の集積回路でも、同一ウエハＷ上で形成された全集積回路の配置位置を特定できる。
図９（ｃ）は、パッケージング後の半導体集積回路ＩＣ［ｋ］の構成、及び端子９Ｂないし９Ｉの出力値と個別識別子との関係を表す図である。図９に示すように、端子９Ａに読み出し選択信号を入力して設定レジスタ９０３を切り替えることにより、端子９Ｂないし９Ｉを用いて、第１の記憶素子９０１ａ、及び第２の記憶素子９０１ｂの設定値の組み合わせを読み出すことが可能となる。
例えば、図９（ｃ）に記したように、端子９Ｂないし９Ｅの出力値がそれぞれ０、０、０、１であり、また、端子９Ｆないし９Ｉの出力値がそれぞれ０、０、０、１である場合は、個別識別子ＩＤ［ｋ］が１１であることが分かり、また、端子９Ｂないし９Ｅの出力値がそれぞれ０、０、１、０であり、また、端子９Ｆないし９Ｉの出力値がそれぞれ０、０、０、１である場合は、個別識別子ＩＤ［ｋ］が２１であることが分かる。このように、パッケージング後の半導体集積回路ＩＣ［ｋ］であっても、半導体集積回路ＩＣ［１］やＩＣ［５］などの表面を目視することなく、同一ウエハＷ上で形成されたｎ個の半導体集積回路ＩＣ［ｋ］全ての配置位置を特定することができる。
以上のように、本実施の形態２による転写生成物の製造方法によれば、例えば半導体集積回路の製造方法において、一枚のフォトマスク上に描かれた複数個の集積回路パターンよりなる所望のパターンを基板上に繰り返し露光する露光工程をＳ回行い、該Ｓ回の露光工程のうち、少なくとも２回の露光工程において、複数個の集積回路パターンに対応して格子状に配列した記憶素子のパターンを基板上に露光し、当該少なくとも２回の露光工程の各工程において、一枚のフォトマスク上に描かれた記憶素子のパターンを相互に異ならせると共に、一枚のフォトマスク上の記憶素子のパターンの数を異ならせることとしたので、少なくとも２個の記憶素子の組合せよりなる個別識別子を、ウエハ上に形成される複数の半導体集積回路に形成することができ、これにより、個別識別子ＩＤをデジタル的に値を読み出すことが可能となり、半導体集積回路の配置位置を特定する際の解析精度の向上を図ることが可能となる。
（実施の形態３）
本発明の実施の形態３は、上記実施の形態１の半導体集積回路において、個別識別子ＩＤ［ｋ］を２次元コードにより構成することとしたものである。
図１０（ａ）、及び図１０（ｂ）は、本実施の形態３に係る個別識別子ＩＤ［ｋ］の構成を表す図である。
本実施の形態３に係る個別識別子ＩＤ［ｋ］は、２次元コードで構成されており、第１の識別子Ｆ１〜第ａの識別子Ｆａは、該２次元コードを構成する部分コードパターンよりなる。
この２次元コードは、ウエハＷ上での配置位置情報を有するものであり、その作成方法は、ａ回（ａ≧２）の識別子パターン露光工程において、回路部分ＣＩと共に２次元コードを構成する部分コードパターンが描かれたフォトマスクＭ１〜Ｍａを用いて、第１の識別子Ｆ１〜第ａの識別子Ｆａを形成し、Ｓ回の露光工程を経て露光し終わると、第１の識別子Ｆ１、第２の識別子Ｆ２、・・・、第ａの識別子Ｆａが重なり合うことによって、ウエハＷ上での配置位置情報を有する２次元コード１００１、及び２次元コード１００２が形成されるようにする。
個々の半導体集積回路ＩＣ［ｋ］の配置位置を決定する場合は、個別識別子ＩＤ［ｋ］、を読み出し、当該２次元コードの内容を解析することで配置位置情報を得ることができる。
以上のように、本実施の形態３による転写生成物の製造方法によれば、例えば半導体集積回路の製造方法において、一枚のフォトマスク上に描かれた複数個の集積回路パターンよりなる所望のパターンを基板上に繰り返し露光する露光工程をＳ回行い、該Ｓ回の露光工程のうち、少なくとも２回の露光工程において、複数個の集積回路パターンに対応して格子状に配列した２次元コードの一部をなす部分コードパターンを基板上に露光し、当該少なくとも２回の露光工程の各工程において、一枚のフォトマスク上に描かれた部分コードパターンを相互に異ならせると共に、一枚のフォトマスク上の部分コードパターンの数を異ならせることとしたので、２次元コードよりなる個別識別子を、ウエハ上に形成される複数の半導体集積回路に形成することができ、これにより、当該２次元コードの内容を管理していない者にその内容を読み取られる危険性がなくなり、配置位置情報の管理に関する安全性を増すことができる。
なお、本発明の実施の形態３では、２次元コードを用いて個別識別子１００１、及び個別識別子１００２を構成する方法について述べたが、バーコードや幾何学的パターンや図形パターンなど２次元コードに代わるもので構成しても同様の効果が得られる。
なお、上述した実施の形態１ないし実施の形態３は、半導体の集積回路について説明したが、パネルやＭＥＭＳ（Ｍｉｃｒｏｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）や薄膜やフィルムの製造など露光工程を用いるものや、カラーフィルタやプリント基板など印刷工程を用いるものの製造にも応用することができる。
本発明にかかる転写生成物、転写生成物の製造方法、転写生成物の配置位置特定方法によれば、同一基板上に形成される基板上での配置位置情報を備える複数個の製品において、個々の製品の配置位置を特定することができるため、製品の不良解析を行う際に有効である。
図１（ａ）は、実施の形態１による半導体集積回路の構成を示す図である。 図１（ｂ）は、実施の形態１による半導体集積回路の構成を示す図である。 図１（ｃ）は、識別子と抵抗値との関係を表す図である。 図２は、ウエハ上に形成された半導体集積回路を表す図である。 図３（ａ）は、実施の形態１による識別子作成用フォトマスクの平面図である。 図３（ｂ）は、実施の形態１による識別子作成用フォトマスクの平面図である。 図４は、半導体集積回路の露光の遷移を模式的に表した図である。 図５（ａ）は、フォトマスクＭ１で露光したウエハの平面図である。 図５（ｂ）は、フォトマスクＭ２で露光したウエハの平面図である。 図６は、半導体集積回路の露光の遷移を模式的に表した図である。 図７（ａ）は、ウエハを識別するための識別痕を有する半導体集積回路の構成を示す図である。 図７（ｂ）は、ウエハを識別するための識別痕を有する半導体集積回路の構成を示す図である。 図８（ａ）は、実施の形態１の個別識別子の構成を表す図である。 図８（ｂ）は、実施の形態１の個別識別子の構成を表す図である。 図８（ｃ）は、パッケージング後の半導体集積回路の構成を示す図である。 図９（ａ）は、実施の形態２の個別識別子の構成を表す図である。 図９（ｂ）は、実施の形態２の個別識別子の構成を表す図である。 図９（ｃ）は、パッケージング後の半導体集積回路の構成を示す図である。 図１０（ａ）は、実施の形態３の個別識別子の構成を表す図である。 図１０（ｂ）は、実施の形態３の個別識別子の構成を表す図である。 図１１（ａ）は、半導体集積回路を作成するための従来のフォトマスクを表す図である。 図１１（ｂ）は、半導体集積回路を作成するための従来のフォトマスクを表す図である。 図１１（ｃ）は、ウエハ上に形成された従来の半導体集積回路を表す図である。
符号の説明
ＩＣ［ｎ］ 半導体集積回路
ＣＩ［ｎ］ 回路部分
ＩＤ［ｎ］ 個別識別子
ＣＰｉ〈ｊ〉 回路部分
Ｐｉ〈ｊ〉 集積回路パターン
Ｆａ〈ｊ〉 第ａの識別子パターン
Ｍａ フォトマスク
７０１ 識別痕
８０１ａ 第１の抵抗素子
８０１ｂ 第２の抵抗素子
８０２，９０３ 設定レジスタ
８０３ａ〜８０３ｄ セレクタ
８Ａ〜８Ｅ，９Ａ〜９Ｉ 端子
９０１ａ 第１の記憶素子
９０１ｂ 第２の記憶素子
９０２ａ〜９０２ｈ セレクタ
１００１、１００２ ２次元コード

Claims (20)

  1. １の転写工程において、複数の個別パターンを格子状に配列してなる所望の転写パターンを、基板上に位置をずらして繰り返し転写する転写工程を、複数回行い、同一基板上に複数の転写生成物を形成してなる、該１つの転写生成物であって、
    該転写生成物は、少なくとも２回の前記転写工程を経て形成される、前記基板上の配置位置を表す配置位置情報を有する、
    ことを特徴とする転写生成物。
  2. 請求項１に記載の転写生成物において、
    前記配置位置情報は、前記少なくとも２回の転写工程の各転写工程において付与される各識別子の組合せよりなり、同一基板上に形成される複数の転写生成物において相互に異なる、
    ことを特徴とする転写生成物。
  3. 請求項２に記載の転写生成物において、
    前記識別子は、前記個別パターンのそれぞれに対応するよう前記所望の転写パターン中に格子状に配列された識別子パターンが、基板上に転写されてなるものであり、
    前記識別子パターンは、前記所望の転写パターンに含まれる各個別パターン毎に全て異なり、
    前記少なくとも２回の転写工程の各々において一度に転写される前記個別パターンの数は、前記少なくとも２回の転写工程の各々において異なる、
    ことを特徴とする転写生成物。
  4. 請求項３に記載の転写生成物において、
    前記少なくとも２回の転写工程の各々において一度に転写される前記個別パターンの、Ｘ軸方向の個数の最小公倍数と、Ｙ軸方向の個数の最小公倍数との積が、前記同一基板上に形成される当該転写生成物の全数より大きい、
    ことを特徴とする転写生成物。
  5. 請求項２に記載の転写生成物において、
    前記識別子は、前記少なくとも２回の転写工程の各工程において形成される抵抗素子の抵抗値により表現されるものであり、
    前記配置位置情報は、前記少なくとも２回の各転写工程における前記抵抗素子の抵抗値の組合せよりなる、
    ことを特徴とする転写生成物。
  6. 請求項２に記載の転写生成物において、
    前記識別子は、前記少なくとも２回の転写工程の各工程において形成される各１以上のビットで構成される記憶素子に固有の値により表現されるものであり、
    前記配置位置情報は、前記少なくとも２回の各転写工程における前記記憶素子に固有の値の組合せよりなる、
    ことを特徴とする転写生成物。
  7. 請求項２に記載の転写生成物において、
    前記識別子は、前記少なくとも２回の転写工程の各工程において形成される２次元コードの一部をなすコードパターンにより表現されるものであり、
    前記配置位置情報は、前記少なくとも２回の各転写工程における前記コードパターンの組合せよりなる前記２次元コードが有する情報である、
    ことを特徴とする転写生成物。
  8. 請求項１に記載の転写生成物において、
    当該転写生成物が形成された基板を識別可能に表す基板情報を有する、
    ことを特徴とする転写生成物。
  9. １の転写ステップにおいて、複数の個別パターンを格子状に配列してなる所望の転写パターンを、基板上に位置をずらして繰り返し転写する転写ステップを、複数回行い、同一基板上に複数の転写生成物を形成する転写生成物の製造方法であって、
    少なくとも２回の前記転写ステップを経て、前記基板に形成される前記複数の転写生成物のそれぞれに、該転写生成物の前記基板上の配置位置を表す配置位置情報を形成する、
    ことを特徴とする転写生成物の製造方法。
  10. 請求項９に記載の転写生成物の製造方法において、
    前記少なくとも２回の転写ステップのそれぞれの転写ステップにおいて、前記配置位置情報をなす各識別子を、前記基板に形成される前記複数の転写生成物のそれぞれに形成する、
    ことを特徴とする転写生成物の製造方法。
  11. 請求項１０に記載の転写生成物の製造方法において、
    前記少なくとも２回の転写ステップは、前記個別パターンのそれぞれに対応するよう、前記所望の転写パターン中に格子状に配列された識別子パターンを転写するものであり、
    前記識別子パターンは、各個別パターン毎に全て異なり、
    前記少なくとも２回の転写工程の各々において一度に転写される前記個別パターンの数は、前記少なくとも２回の転写工程の各々において異なる、
    ことを特徴とする転写生成物の製造方法。
  12. 請求項１１に記載の転写生成物の製造方法において、
    前記少なくとも２回の転写ステップのそれぞれのステップで一度に転写される前記個別パターンのＸ軸方向の個数の最小公倍数とＹ軸方向の個数の最小公倍数との積が、前記同一基板上に形成される前記転写生成物の全数より大きい、
    ことを特徴とする転写生成物の製造方法。
  13. 請求項１０に記載の転写生成物の製造方法において、
    前記少なくとも２回の転写ステップのそれぞれのステップにより、固有の抵抗値を有する抵抗素子を形成し、
    該形成された少なくとも２つの抵抗素子の組合せよりなる前記配置位置情報を、前記基板に形成される前記複数の転写生成物のそれぞれに付加する、
    ことを特徴とする転写生成物の製造方法。
  14. 請求項１０に記載の転写生成物の製造方法において、
    前記少なくとも２回の転写ステップのそれぞれのステップにより、各１以上のビットで構成される記憶素子を形成し、
    該形成された少なくとも２つの前記記憶素子の値の組合せよりなる前記配置位置情報を、前記基板に形成される前記複数の転写生成物のそれぞれに付加する、
    ことを特徴とする転写生成物の製造方法。
  15. 請求項１０に記載の転写生成物の製造方法において、
    前記少なくとも２回の転写ステップのそれぞれのステップにより、外部より認識可能な２次元コードの一部をなすコードパターンを形成し、
    該形成された少なくとも２つの前記コードパターンを組み合わせてなる２次元コードにより表される前記配置位置情報を、前記基板に形成される前記複数の転写生成物のそれぞれに付加する、
    ことを特徴とする転写生成物の製造方法。
  16. 請求項９に記載の転写生成物の製造方法において、
    当該転写生成物が形成された基板を識別可能に表す基板情報を、前記複数の転写生成物のそれぞれに付加する、
    ことを特徴とする転写生成物の製造方法。
  17. １の転写工程において、複数の個別パターンを格子状に配列してなる所望の転写パターンを基板上に位置をずらして繰り返し転写する転写工程を複数回行うことにより、同一基板上に形成される複数の転写生成物の、前記同一基板上における配置位置を特定する転写生成物の配置位置特定方法であって、
    少なくとも２回の前記転写工程のそれぞれにより前記複数の転写生成物に形成される、少なくとも２つの識別子の組合せを読み取ることにより、前記基板上の配置位置を特定する、
    ことを特徴とする転写生成物の配置位置特定方法。
  18. 請求項１７に記載の転写生成物の配置位置特定方法において、
    前記識別子は、前記少なくとも２回の転写工程の各工程において形成される抵抗素子の抵抗値により表現されるものであり、
    該少なくとも２つの抵抗素子の抵抗値の組合せに基づいて、前記基板上の配置位置を特定する、
    ことを特徴とする転写生成物の配置位置特定方法。
  19. 請求項１７に記載の転写生成物の配置位置特定方法において、
    前記識別子は、前記少なくとも２回の転写工程の各工程において形成される各１以上のビットで構成される記憶素子に固有の値により表現されるものであり、
    該少なくとも２つの前記記憶素子の値の組合せに基づいて、前記基板上の配置位置を特定する、
    ことを特徴とする転写生成物の配置位置特定方法。
  20. 請求項１７に記載の転写生成物の配置位置特定方法において、
    前記識別子は、前記少なくとも２回の転写工程の各工程において形成される２次元コードの一部をなすコードパターンにより表現されるものであり、
    該少なくとも２つの前記コードパターンの組み合わせよりなる前記２次元コードが有する情報に基づいて、前記基板上の配置位置を特定する、
    ことを特徴とする転写生成物の配置位置特定方法。
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