JP2010517270A - 不揮発性メモリデバイスを作製する方法 - Google Patents
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Abstract
Description
図4には、ポリシリコン層16、打込み遮断層18、酸化物層20および電荷蓄積層14の残りの部分の周りに側壁スペーサ24を形成した後の半導体デバイス10が示される。側壁スペーサは、好ましくは、実質的にコンフォーマルな堆積を実施し、それに続き異方性エッチを実施することによって従来のスペーサ様式で形成される高温酸化物(high temperature oxide)(HTO)スペーサである。異方性エッチは、側壁スペーサ24に隣接する基板を露出されたままにする。酸化物層20は、多少薄化されるが、実質的に残ったままになることになる。酸化物層22の上にある側壁スペーサ24の底部は、好ましくは、約100オングストロームである。
図6には、側壁スペーサ24の面上に側壁スペーサ28を形成した後の半導体デバイス10が示される。側壁スペーサ28は、好ましくはポリシリコンを含む。側壁スペーサ28を形成する異方性エッチ中に、側壁スペーサ28を形成するときに使用されるエッチャントを打込み遮断層18が受けることを防止するように酸化物層20が働く。
図18には、ソース/ドレイン領域68を形成するためにディープソース/ドレイン打込みを実施した後の半導体デバイス50が示される。
Claims (20)
- 半導体基板を使用する、不揮発性メモリの製造方法において、
前記半導体基板の上に電荷蓄積層を形成する工程と、
前記電荷蓄積層の上にゲート材料層を形成することによって、コントロールゲート電極を形成する、コントロールゲートを形成する工程と、
前記ゲート材料層の上に保護層を形成する工程と、
前記コントロールゲート電極の少なくとも一方の面上で、前記コントロールゲート電極に自己整合した前記半導体基板内にドーパントを打込む工程であって、前記ドーパントは、前記コントロールゲート電極の対向する面上で前記半導体基板内にソースおよびドレインを形成し、前記保護層は、前記ドーパントが前記コントロールゲート電極内に浸透することを防止する、前記ドーパントを打込む工程と、
前記ゲート材料層の上に前記保護層を除去する工程と、
前記コントロールゲート電極、前記ソースおよび前記ドレインに対して電気コンタクトを形成する工程とを備える、方法。 - 前記保護層は、前記不揮発性メモリデバイスのシリコン、窒化シリコンおよび酸化シリコンのいずれの露出表面も除去することなくエッチングされることができる材料からなる請求項1に記載の方法。
- 前記保護層としてシリコンゲルマニウムまたは窒化チタンの一方を使用する、請求項2に記載の方法。
- ナノクラスタ層または窒化物を含む材料層を使用して前記電荷蓄積層を形成する、請求項1に記載の方法。
- 前記ソースおよび前記ドレインを形成するために前記帯電したイオンを前記半導体基板内に打込む前に、前記コントロールゲート電極に隣接し、かつ、前記コントロールゲート電極から電気的に絶縁されたセレクトゲート電極を形成する工程とをさらに備える、請求項1に記載の方法。
- 前記コントロールゲート電極に隣接し、かつ、前記コントロールゲート電極と前記セレクトゲート電極との間に第1スペーサを形成し、前記コントロールゲート電極の上に第2スペーサを形成することによって、前記コントロールゲート電極から前記セレクトゲート電極を電気的に分離する工程をさらに備える、請求項5に記載の方法。
- 前記保護層を形成する工程は、
シリコンゲルマニウムまたは窒化材料を含む第1材料層を形成する工程と、
前記第1材料層の上に、酸化物を含む第2材料層を形成する工程とをさらに備える、請求項1に記載の方法。 - 前記半導体基板内にドーパントを打込むことは、前記コントロールゲート電極の2つの対向する面上で前記コントロールゲート電極の自己整合にて行われる、請求項1に記載の方法。
- 半導体基板を使用する、不揮発性メモリの製造方法において、
電荷を蓄積する材料を含む電荷蓄積層を形成する工程と、
前記電荷蓄積層の上にコントロールゲート電極を形成する工程と、
前記コントロールゲート電極の上に設けられる保護層であって、酸化物、シリコンおよび窒化物をエッチングしないエッチャントによってエッチングされることができることによってエッチ選択性を可能にする、保護層を形成する工程と、
前記コントロールゲート電極に隣接する第1側壁スペーサを形成する工程と、
前記第1側壁スペーサに隣接する第2側壁スペーサを形成する工程と、
前記コントロールゲート電極の対向する面に隣接する残りの第2側壁スペーサを残したまま、前記コントロールゲート電極の一方の面から前記第2側壁スペーサを除去する工程と、
前記第1側壁スペーサの外側縁部および前記第2側壁スペーサの外側縁部にそれぞれ整合して前記半導体基板内に第1および第2電流電極領域を形成する工程と、
前記残りの第2側壁スペーサからセレクトゲート電極を形成する工程と、
前記コントロールゲート電極の上の前記保護層を除去する工程と、
前記コントロールゲート電極、前記セレクトゲート電極ならびに前記第1および第2電流電極領域に対して電気コンタクトを作製する工程とを備える、方法。 - ナノクラスタ層として前記電荷蓄積層を形成する工程をさらに備える、請求項9に記載の方法。
- 前記保護層を形成する工程は、
シリコンゲルマニウムまたは窒化材料を含む第1材料層を形成する工程と、
前記第1材料層の上に設けられる酸化物を含む第2材料層を形成する工程とをさらに備える、請求項9に記載の方法。 - 誘電性材料から前記第1側壁スペーサを形成する工程と、
伝導性材料から前記第2側壁スペーサを形成する工程とをさらに備える、請求項9に記載の方法。 - 前記残りの第2側壁スペーサおよび前記第1側壁スペーサの露出した部分に隣接して、誘電性材料を含む第3側壁スペーサを形成する工程をさらに備える、請求項9に記載の方法。
- 前記コントロールゲート電極の一部分の上に設けられるとともに、前記第1側壁スペーサの露出した内側側壁に隣接するように、電気絶縁性材料からなる第4側壁スペーサを形成する工程と、
前記第3側壁スペーサの外側で横方向に、同様に電気絶縁性材料を含む第5側壁スペーサを形成する工程とをさらに備える、請求項13に記載の方法。 - 半導体基板を使用する、不揮発性メモリの製造方法において、
前記半導体基板の上に電荷蓄積層を形成する工程と、
前記電荷蓄積層の上にコントロールゲート電極を形成する工程と、
前記コントロールゲート電極の上に設けられる保護層であって、酸化物、シリコンおよび窒化物をエッチングしないエッチャントによってエッチングされることができることによってエッチ選択性を提供する材料を含む、保護層を形成する工程と、
前記電荷蓄積層、前記コントロールゲート電極および前記保護層の露出した面に隣接して絶縁性側壁スペーサを形成する工程と、
前記コントロールゲート電極の対向する面に整合して前記半導体基板内に第1および第2電流電極領域を形成する工程であって、前記第1および第2電流電極領域は、前記保護層によって前記コントロールゲート電極から遮断されるドーパントによって形成される、前記第1および第2電流電極領域を形成する工程と、
前記コントロールゲート電極の上に延在する前記絶縁性側壁スペーサを残すように、酸化物、シリコンおよび窒化物をエッチングしないエッチャントによって、前記コントロールゲート電極の上から前記保護層を除去する工程と、
前記コントロールゲート電極ならびに前記第1および第2電流電極領域に対して電気コンタクトを作製する工程とを備える方法。 - 前記絶縁性側壁スペーサを形成する工程は、前記電荷蓄積層、前記コントロールゲート電極および前記保護層の側壁に隣接して酸化物側壁スペーサを形成し、それに続いて、前記酸化物側壁スペーサに隣接し、かつ、前記酸化物側壁スペーサよりも前記コントロールゲート電極からさらに離れた窒化物側壁スペーサを形成する、請求項15に記載の方法。
- 前記保護層としてシリコンゲルマニウムまたは窒化チタンの一方を使用する、請求項15に記載の方法。
- 前記保護層を形成する工程は、
シリコンゲルマニウムまたは窒化材料を含む第1材料層を形成する工程と、
前記第1材料層の上に設けられる、酸化物を含む第2材料層を形成する工程とをさらに備える、請求項15に記載の方法。 - 前記電荷蓄積層を形成する工程は、酸化物層内に複数のナノクラスタを形成することを形成する工程をさらに備える、請求項15に記載の方法。
- 前記コントロールゲート電極を形成する工程では、前記保護層を形成する前に、前記コントロールゲート電極のためのP伝導性ポリシリコン材料層を形成することをさらに含み、前記不揮発性メモリデバイスは、マスキング層を使用することなく、かつ、P伝導性ポリシリコン材料層を改質することなく、前記第1および第2電流電極領域をN伝導性領域に変換するドーパントを受ける、請求項15に記載の方法。
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