JP2016500479A - ディスポーザブルゲートキャップを使用したトランジスタ及びスプリットゲート電荷トラップメモリセルの形成 - Google Patents

ディスポーザブルゲートキャップを使用したトランジスタ及びスプリットゲート電荷トラップメモリセルの形成 Download PDF

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Abstract

半導体デバイス及びそのようなデバイスの製作方法が、本明細書において提示される。方法は、ゲート層を基板の誘電体層上に配置することと、キャップ層をゲート層上に更に配置することとを含む。第１のトランジスタゲートは、キャップ層及びゲート層の結合厚に略等しい初期厚を有して画定される。第１のドープ領域は、基板において第１のトランジスタゲートに隣接して形成される。キャップ層は続けて除去され、第２のトランジスタゲートが、ゲート層の厚さに略等しい厚さを有して画定される。その後、第２のドープ領域が基板において第２のトランジスタゲートに隣接して形成される。第１のドープ領域は、第２のドープ領域よりも基板内に深く延び、第１のトランジスタゲートの最終的な厚さは、第２のトランジスタゲートの厚さに略等しい。

Description

背景
分野
本願は、同じ基板に形成されるスプリットゲート電荷トラップメモリセル及び他の電界効果トランジスタの製作に関する。
背景技術
フラッシュメモリ等の不揮発性メモリは、メモリへの電力がなくなる場合であっても記憶データを保持する。不揮発性メモリセルは、例えば、電荷を電気絶縁浮遊ゲート又は電界効果トランジスタ（ＦＥＴ）の制御ゲートの下にある電荷トラップ層に蓄えることによってデータを記憶する。記憶された電荷は、ＦＥＴの閾値を制御し、それにより、セルのメモリ状態を制御する。
不揮発性メモリセルは、例えば、ホットキャリア注入を使用して、電荷を記憶層に配置することでプログラムされる。高いドレイン及びゲート電圧を使用して、プログラミングプロセスを促進し、メモリセルは、プログラミング中、比較的高い電流を通し、これは、低電圧又は低電力用途では望ましくないことがある。
スプリットゲートメモリセルは、選択ゲートがメモリゲートに隣接して配置される不揮発性メモリセルの一種である。スプリットゲートメモリセルのプログラム中、選択ゲートは比較的低電圧にバイアスされ、メモリゲートのみが高電圧にバイアスされて、ホットキャリア注入に必要な垂直電場を提供する。キャリアの加速は殆ど、選択ゲート下のチャネル領域で行われるため、選択ゲートへの比較的低電圧が、従来のフラッシュメモリセルと比較して水平方向で最も効率的なキャリア加速を生じさせる。それにより、プログラミング動作中、電流がより低く、且つ消費電力がより低く、ホットキャリア注入がより効率的になる。スプリットゲートメモリセルは、ホットキャリア注入以外の技法を使用してプログラムし得、技法に応じて、プログラミング中に従来のフラッシュメモリセルよりも優れる任意の利点は変わり得る。
高速読み出し時間が、スプリットゲートメモリセルの別の利点である。選択ゲートはメモリゲートと直列するため、メモリゲートの消去状態は、空乏モード（すなわち、０ボルト未満の閾値電圧Ｖｔ）に近いか、又は空乏モードであり得る。消去メモリゲートがそのような空乏モードである場合であっても、オフ状態の選択ゲートは、チャネルが相当量の電流を流さないようにする。０に近いか、又は０未満の消去状態の閾値電圧を用いる場合、プログラム状態の閾値電圧は、消去状態とプログラム状態との間に妥当な読み出しマージンをなお提供しながら、あまり高くする必要はない。したがって、読み出し動作での選択ゲート及びメモリゲートの両方に印加される電圧は、供給電圧以下であることができる。したがって、供給電圧をより高いレベルにする必要がないことにより、読み出し動作がより高速になる。
メモリセルと同じ基板に複数のタイプの電界効果デバイスをモノリシックに組み込むことが一般的である。それらの非メモリデバイスは、例えば、復号化、電荷ポンピング、及びメモリ動作に関連する他の機能を実行する。基板は、メモリ動作に関連しない機能を提供する非メモリデバイスを含むこともできる。メモリセルと同じ基板に組み込まれるそのような非メモリデバイスは、高速動作用に仕立てられたトランジスタを含み得、一方、他のトランジスタは、高動作電圧の処理用に仕立てられる。スプリットゲートメモリセル等のメモリセルの処理を、同じ基板上の１つ又は複数のタイプの非メモリトランジスタの処理と統合することは、それぞれが異なる製作パラメータを必要とするため、困難である。したがって、異なる種類のデバイスを同じ基板に集積して、改良されたコスト、性能、信頼性、又は製造可能性を促進する装置及び方法が必要とされる。
概要
本明細書で識別されるか、それとも他のどこかで識別されるかに関係なく、問題のうちの少なくとも１つをなくすか、若しくは軽減し、又は既存の装置若しくは方法への代替を提供することが望ましい。
一実施形態によれば、半導体デバイスを製作する方法の一例が提供される。本方法は、ゲート層を基板の誘電体上に配置することと、キャップ層をゲート層上に更に配置することとを含む。次に、本方法は、キャップ層及びゲート層を通してエッチングして、キャップ層及びゲート層の結合厚に略等しい初期厚を有する第１のトランジスタゲートを画定することを含む。その後、第１のドープ領域が、基板において、第１のトランジスタゲートに隣接して形成される。続けて、キャップ層が除去され、ゲート層が再びエッチングされて、ゲート層の厚さに略等しい厚さを有する第２のトランジスタゲートを画定する。その後、第２のドープ領域が、基板において、第２のトランジスタゲートに隣接して形成される。第１のドープ領域は、基板内に第２のドープ領域よりも深く延び、第１のトランジスタゲートの最終的な厚さは、第２のトランジスタゲートの厚さに略等しい。
別の実施形態によれば、第１のトランジスタと、第２のトランジスタとを含む半導体デバイスが提供される。第１のトランジスタは、第１の厚さ及び第１のゲート長を有する第１のトランジスタゲートと、基板における、第１のトランジスタゲートに隣接する第１のドープ領域とを含む。第２のトランジスタは、第１の厚さに略等しい第２の厚さ及び第１のゲート長の半分未満の第２のゲート長を有する第２のトランジスタゲートを含む。第２のトランジスタは、基板における、第２のトランジスタゲートに隣接する第２のドープ領域も含み、第１のドープ領域は、第２のドープ領域よりも基板内に深く延びる。
別の実施形態によれば、半導体デバイスを製作する方法の一例が提供される。本方法は、ゲート層を基板の第１の誘電層上に配置することと、キャップ層をゲート層上に更に配置することとを含む。次に、本方法は、基板の第１の領域に複数のメモリセルを形成することを含む。メモリセルのそれぞれは、第１の誘電体上に配置される選択ゲートと、第２の誘電体上に、選択ゲートの側壁に隣接して配置されるメモリゲートと、選択ゲートの片側に隣接する基板における第１のドープ領域と、メモリゲートの逆側に隣接する基板における第２のドープ領域とを含む。本方法は、基板の第２の領域におけるキャップ層及びゲート層を通してエッチングして、キャップ層及びゲート層の厚さに略等しい初期厚を有する第１のトランジスタゲートを画定することを更に含む。次に、第３のドープ領域が、基板において第１のトランジスタゲートに隣接して形成される。次に、キャップ層が除去され、ゲート層が、基板の第３の領域においてエッチングされて、ゲート層の厚さに略等しい厚さを有する第２のトランジスタゲートを画定する。その後、第４のドープ領域が、基板において、第２のトランジスタゲートに隣接して形成される。第３のドープ領域は、第４のドープ領域よりも基板内に深く延び、第１のトランジスタゲートの最終的な厚さは、第２のトランジスタゲートの厚さに略等しい。
別の実施形態によれば、複数のメモリセルと、複数の第１のトランジスタと、複数の第２のトランジスタとを含む半導体デバイスが提供される。複数のメモリセルは、基板の第１の領域に形成され、それぞれ、第１の誘電体上に配置される選択ゲートと、第２の誘電体上に、選択ゲートの側壁に隣接して配置されるメモリゲートと、基板において選択ゲートの片側に隣接する第１のドープ領域と、基板においてメモリゲートの逆側に隣接する第２のドープ領域とを含む。複数の第１のトランジスタは、基板の第２の領域に形成され、それぞれ、第１の厚さ及び第１のゲート長を有する第１のトランジスタゲートと、基板における、第１のトランジスタゲートに隣接する第３のドープ領域とを含む。複数の第２のトランジスタは、基板の第３の領域に形成され、それぞれ、第１の厚さに略等しい第２の厚さ及び第１のゲート長の半分未満の第２のゲート長を有する第２のトランジスタゲートを含む。第２のトランジスタのそれぞれは、基板において第２のトランジスタゲートに隣接する第４のドープ領域も含み、第３のドープ領域は、第４のドープ領域よりも基板内に深く延びる。
別の実施形態によれば、半導体デバイスを製作する方法の一例が提供される。本方法は、ゲート層を基板の第１の誘電層上に配置することと、キャップ層をゲート層上に更に配置することとを含む。次に、本方法は、基板の第１の領域に複数のメモリセルを形成することを含む。メモリセルのそれぞれは、第１の誘電体上に配置されるメモリゲートと、第２の誘電体上に、メモリゲートの側壁に隣接して配置される選択ゲートと、基板における、選択ゲートの片側に隣接する第１のドープ領域と、基板における、メモリゲートの逆側に隣接する第２のドープ領域とを含む。本方法は、第２の領域におけるキャップ層及びゲート層を通してエッチングして、キャップ層及びゲート層の厚さに略等しい初期厚を有する第１のトランジスタゲートを画定することを更に含む。次に、第３のドープ領域が、基板において第１のトランジスタゲートに隣接して形成される。次に、キャップ層が除去され、ゲート層が、基板の第３の領域においてエッチングされ、ゲート層の厚さに略等しい厚さを有する第２のトランジスタゲートを画定する。その後、第４のドープ領域が、基板において、第２のトランジスタゲートに隣接して形成される。第３のドープ領域は、第４のドープ領域よりも基板内に深く延び、第１のトランジスタゲートの最終的な厚さは、第２のトランジスタゲートの厚さに略等しい。
本発明の更なる特徴及び利点並びに本発明の様々な実施形態の構造及び動作について、添付図面を参照して以下に詳細に説明する。なお、本発明は、本明細書に記載される特定の実施形態に限定されない。そのような実施形態は、単に説明を目的として本発明に提示される。追加の実施形態は、本明細書に含まれる教示に基づいて当業者には明らかになろう。
図面の簡単な説明
添付図面は、本明細書に組み込まれ、本明細書の一部をなし、本発明を示し、説明と共に、本発明の原理を説明し、当業者が本発明を製作し使用できるようにする役割を更に果たす。
様々な実施形態によるスプリットゲートメモリセルの断面を示す。 様々な実施形態によるスプリットゲートメモリセルに対してなされる接続を示す。 様々な実施形態による基板の様々な領域に形成される電界効果デバイスを示す。 実施形態による、半導体デバイス製作プロセスの様々な断面図を示す。 実施形態による、半導体デバイス製作プロセスの様々な断面図を示す。 実施形態による、半導体デバイス製作プロセスの様々な断面図を示す。 実施形態による、半導体デバイス製作プロセスの様々な断面図を示す。 実施形態による、半導体デバイス製作プロセスの様々な断面図を示す。 実施形態による、半導体デバイス製作プロセスの様々な断面図を示す。 実施形態による、半導体デバイス製作プロセスの様々な断面図を示す。 実施形態による、半導体デバイス製作プロセスの様々な断面図を示す。 一実施形態による、異なる特徴を有する電界効果デバイスの断面図を示す。 実施形態による、半導体デバイス製作プロセスの様々な断面図を示す。 実施形態による、半導体デバイス製作プロセスの様々な断面図を示す。 実施形態による、半導体デバイス製作プロセスの様々な断面図を示す。 実施形態による、半導体デバイス製作プロセスの様々な断面図を示す。 実施形態による、半導体デバイス製作プロセスの様々な断面図を示す。 実施形態による、半導体デバイス製作プロセスの様々な断面図を示す。
本発明の特徴及び利点は、同様の参照文字が対応する要素を全体を通して識別する図面と併せて解釈される場合、以下に記載の詳細な説明からより明白になろう。図面中、同様の参照符号は一般に、同一、機能が類似、及び／又は構造が類似する要素を示す。要素が最初に現れる図面は、対応する参照符号の左端の桁によって示される。
詳細な説明
本明細書は、本発明の特徴を組み込む１つ又は複数の実施形態を開示する。開示される実施形態は単に、本発明を例示する。本発明の範囲は、開示される実施形態に限定されない。本発明は、本明細書に添付される特許請求の範囲によって規定される。
説明され、本明細書において「一実施形態」、「実施形態」、「実施形態例」等と参照される実施形態は、説明される実施形態が、特定の特徴、構造、又は特性を含み得るが、あらゆる実施形態が必ずしも、その特定の特徴、構造、又は特性を含む必要があるわけではないことを示す。さらに、そのような語句は必ずしも同じ実施形態を参照するわけではない。さらに、特定の特徴、構造、又は特性が一実施形態に関連して説明される場合、明示的に説明されるか否かに関係なく、そのような特徴、構造、又は特性を他の実施形態に関連して実施することが当業者の知識内であることが理解される。
様々な実施形態をより詳細に説明する前に、本説明全体を通して使用され得る特定の用語に関して更なる説明を与える。
「エッチ」又は「エッチング」という用語は、本明細書で使用される場合、一般に、材料の少なくとも部分が、エッチング完了後に残るように材料をパターニングする製作プロセスを説明する。例えば、シリコンをエッチングするプロセスが、マスキング層（例えば、フォトレジスト又はハードマスク）をシリコンの上にパターニングするステップと、次に、マスキング層によってもはや保護されないシリコンのエリアを除去するステップとを含むことを理解されたい。したがって、マスクによって保護されるシリコンのエリアは、エッチングプロセスが完了された後、残る。しかし、別の例では、エッチングは、マスクを使用しないが、それでもなお、エッチングプロセスが完了した後に材料の少なくとも一部が残るプロセスを指すこともある。
上記説明は、「エッチング」という用語を「除去」から区別する役割を果たす。材料をエッチングする場合、材料の少なくとも一部は、プロセスが完了した後に残る。逆に、材料を除去する場合、材料の略全てがプロセスで除去される。しかし、幾つかの実施形態では、「除去」は、エッチングを組み込み得る広義の用語であるとみなされる。
本明細書での説明中、電界効果デバイスが製作される基板の様々な領域が述べられる。これらの領域が基板上の任意の位置に存在し得、さらに、領域が相互に排他的であるわけではないことを理解されたい。すなわち、幾つかの実施形態では、１つ又は複数の領域の部分は重なり得る。最高で３つまでの異なる領域が本明細書で説明されるが、任意の数の領域が基板上に存在し得、特定のタイプのデバイス又は材料を有するエリアを示し得ることを理解されたい。一般に、領域は、同様のデバイスを含む基板のエリアを都合良く説明するために使用され、説明される実施形態の範囲又は趣旨を限定すべきではない。
「堆積」又は「配置」という用語は、材料の層を基板に塗布する動作を説明するために本明細書で使用される。そのような用語は、熱成長、スパッタリング、蒸着、化学蒸着、エピタキシャル成長、電気めっき等を含むが、これらに限定されない任意の可能な層形成技法を説明することが意味される。
本説明全体を通して使用される「基板」は、最も一般的にはシリコンであると考えられる。しかし、基板はまた、ゲルマニウム、ガリウムヒ素、リン化ガリウム等の任意の多種多様な半導体材料の基板であり得る。他の実施形態では、基板は、ガラス又はサファイアウェーハ等の非導電性の基板であり得る。
そのような実施形態をより詳細に説明する前に、メモリセル例及び本実施形態を実施し得る環境を提示することが有用である。
図１は、スプリットゲート不揮発性メモリセル１００の一例を示す。メモリセル１００は、シリコン等の基板１０２上に形成される。基板１０２は、一般にｐ型又はｐ型ウェルであり、一方、第１のドープソース／ドレイン領域１０４及び第２のドープソース／ドレイン領域１０６はｎ型である。しかし、基板１０２がｎ型であり、一方、領域１０４及び１０６がｐ型であることも可能である。
メモリセル１００は２つのゲート：選択ゲート１０８及びメモリゲート１１０を含む。各ゲートは、ゲート構造体を画定する周知の、例えば、堆積及びエッチング技法によって形成されるドープポリシリコン層等であり得る。選択ゲート１０８は、誘電層１１２上に配置される。メモリゲート１１０は、１つ又は複数の誘電層を有する電荷トラップ誘電体１１４上に配置される。一例では、電荷トラップ誘電体１１４は、２つの二酸化ケイ素層の間に挟まれた電荷トラップ窒化ケイ素層を含み、まとめて一般に「ＯＮＯ」と呼ばれる３層積層を作成する。他の電荷トラップ誘電体は、シリコン豊富な窒化物膜又は様々な化学量のシリコン、酸素、及び窒素を含むが、これらに限定されない任意の膜を含み得る。垂直誘電体１１６も、選択ゲート１０８とメモリゲート１１０との間に配置されて、２つのゲート間を電気的に絶縁する。幾つかの例では、垂直誘電体１１６及び電荷トラップ誘電体１１４は同じ誘電体であり、一方、他の例では、一方の誘電体は他方の誘電体の前に形成される（例えば、異なる誘電特性を有することができる）。したがって、垂直誘電体１１６は、電荷トラップ誘電体１１４と同じ膜構造を含む必要がない。領域１０４及び１０６は、例えば、イオン注入技法を使用してドーパントを注入することによって作成される。領域１０４及び１０６は、それぞれに印加される電位に応じてスプリットゲートトランジスタのソース又はドレインを形成する。スプリットゲートトランジスタでは、便宜上、相対バイアスに関係なく、領域１０４は一般にドレインと呼ばれ、一方、領域１０６は一般にソースと呼ばれる。この説明が一般的なスプリットゲート構造の概説を提供することが意図され、実際用途では、最終的なメモリセル１００を形成するために、多くのより詳細なステップ及び層が提供されることを理解されたい。
これより、メモリセル１００に関連するため、書き込み、読み出し、及び消去動作例について説明する。ビットをメモリセル１００に書き込むために、例えば、５ボルト程度の正電圧が領域１０６に印加され、一方、領域１０４及び基板１０２は接地される。例えば、１．５ボルト程度の低い正電圧が、選択ゲート１０８に印加され、一方、例えば、８ボルト程度のより高い正電圧がメモリゲート１１０に印加される。電子は、ソースとドレインとの間のチャネル領域内で加速するにつれ、電子の幾つかは上方に注入されて、電荷トラップ誘電体１１４内部に捕獲されるのに十分なエネルギーを取得する。これはホット電子注入として知られている。電荷トラップ誘電体１１４の一例では、電子は電荷トラップ誘電体１１４の窒化物層内に捕獲される。この窒化物層は一般に、電荷トラップ層とも呼ばれる。電荷トラップ誘電体１１４内に捕獲された電荷は、様々な供給電圧がなくなった後であっても、メモリセル１００内に「ハイ」ビットを記憶する。
メモリセル１００内に蓄えられた電荷を「消去」し、メモリセル１００の状態を「ロー」ビットに戻すために、例えば、５ボルト程度の正電圧が領域１０６に印加され、一方、領域１０４は浮遊するか、又は特定のバイアスにされ、選択ゲート１０８及び基板１０２は通常、接地される。例えば、−８ボルト程度の高い負電圧がメモリゲート１１０に印加される。メモリゲート１１０と領域１０６との間のバイアス状況は、バンド間トンネルを通過する正孔を生成する。生成された正孔は、メモリゲート１１０下の強電場によって十分にエネルギー付与され、電荷トラップ誘電体１１４内に向けて上方に注入される。注入された正孔は効率的に、メモリセル１００を消去して、「ロー」ビット状態にする。
メモリセル１００の記憶ビットを「読み出す」ために、例えば、０Ｖ〜３Ｖの範囲の低電圧が、選択ゲート、メモリゲート、及び領域１０４のそれぞれに印加され、一方、領域１０６及び基板１０２は通常、接地される。メモリゲートに印加される低電圧は、「ハイ」ビットを記憶する場合にトランジスタをオンにするのに必要な閾値電圧及び「ロー」ビットを記憶する場合にトランジスタをオンにするのに必要な閾値電圧から略等距離のところにあるように選ばれて、２つの状態を明確に区別する。例えば、「読み出し」動作中に低電圧を印加して、かなりの電流を領域１０４と１０６との間に流す場合、メモリセルは「ロー」ビットを保持し、「読み出し」動作中に低電圧を印加しても、領域１０４と１０６との間にかなりの電流が流れない場合、メモリセルは「ハイ」ビットを保持する。
図２は、半導体デバイスの様々な金属層への接続を含むメモリセル１００の一例としての回路図２００を示す。単一のメモリセル１００しか示されていないが、Ｘ方向及びＹ方向の両方での楕円から明らかなように、メモリセルのアレイを、Ｘ方向及びＹ方向の両方に延びる様々な線によって接続し得る。このようにして、使用されるビット線（ＢＬ）及びソース線（ＳＬ）に基づいて、ビットの読み出し、書き込み、及び消去を行うために、１つ又は複数のメモリセル１００を選択し得る。
ソース線（ＳＬ）の一例は、Ｘ方向に沿って延び、第１の金属層（Ｍ１）に形成される。ソース線（ＳＬ）は、Ｘ方向に延びる行に沿って各メモリセル１００のドープ領域１０６に電気接続するために使用し得る。
ビット線（ＢＬ）の一例は、Ｙ方向に沿って延び、第２の金属層（Ｍ２）に形成される。ビット線（ＢＬ）は、Ｙ方向に延びる列に沿って各メモリセル１００のドープ領域１０４に電気接続するために使用し得る。
図２に示される回路接続が単なる例であり、様々な接続を、示されるものとは異なる金属層で行うことも可能なことを理解されたい。さらに、示されていないが、メモリセル１００は、Ｚ方向にも同様に配列されて、複数の積層内に形成してもよい。
図３は、メモリ回路及び周辺回路の両方を同じ基板に含む、一例としての半導体デバイス３００を示す。この例では、基板１０２は、コア領域３０２と、周辺領域３０４とを含む。コア領域３０２は、上述したメモリセルと同様に動作し得る複数のメモリセル１００を含む。図３の断面が単なる例示であり、コア領域３０２及び周辺領域３０４を基板１０２の任意のエリアに配置し得、様々な異なる領域から構成されてもよいことを理解されたい。さらに、コア領域３０２及び周辺領域３０４は、基板１０２の同じ一般エリアに存在することもある。
周辺領域３０４は、レジスタ、キャパシタ、インダクタ等の集積回路構成要素並びにトランジスタを含み得る。図示の実施形態では、周辺領域３０４は、複数の高電圧トランジスタ３０６及び低電圧トランジスタ３０８を含む。一例では、高電圧トランジスタ３０６は、基板１０２の、低電圧トランジスタ３０８とは別個の領域に存在する。高電圧トランジスタ３０６は、最高で２０Ｖまでの大きさの電圧を扱うことが可能であり、一方、低電圧トランジスタ３０８は、より高速で動作するが、高電圧トランジスタ３０６と同じ高電圧で動作することはできない。一実施形態では、低電圧トランジスタ３０８は、高電圧トランジスタ３０６よりも短いゲート長を有するように設計される。高電圧トランジスタ３０６は一般に、低電圧トランジスタ３０８のゲート誘電体よりも厚いゲート誘電体３１０を有することを特徴とする。
図４Ａ〜図４Ｈは、一実施形態による、メモリセルと、他の電界効果デバイスとを含む半導体デバイスの製作プロセスフローを示す。様々な層が必ずしも一定の縮尺で描かれているわけではなく、本明細書での説明を所与として、当業者によって理解されるように、示されているステップ間に他の処理ステップも同様に実行してもよいことを理解されたい。
図４Ａは、一実施形態による、上に誘電層４０４が配置された基板４０２を含む半導体デバイス４００の断面を示す。一例では、誘電層４０４は、より厚い領域４０６を含む。より厚い領域４０６は、高電圧で動作するトランジスタのゲート誘電体として使用し得る。誘電層４０４上には、第１のゲート層４０８も配置され、その後にキャップ層４１０が続く。
一実施形態では、ゲート層４０８は多結晶シリコン（「ポリ」）層である。他の例では、ゲート層４０８は、様々な金属又は合金等の任意の導電材料であり得る。同様に、キャップ層４１０は、二酸化ケイ素又は窒化ケイ素等の任意の数の異なる材料又は層を含み得る。要求はされないが、キャップ層４１０が、選択的に除去し得る材料であり得ることが好ましい。
図４Ｂは、一実施形態による、エッチングプロセスを実行し、その後、第２の誘電層４１２を堆積した後の半導体デバイス４００の別の断面を示す。エッチングプロセスは、キャップ層４１０及びゲート層４１８の両方を通して第１の誘電体４０４まで実行される。エッチングは、例えば、反応性イオンエッチング（ＲＩＥ）等のドライ技法を使用してもよく、又は例えば、熱酸浴等のウェット技法を使用してもよい。
エッチングは、一実施形態によれば、選択ゲート４１４を画定するように実行される。この例では、選択ゲート４１４は最終的に、図１を参照して上述したように、メモリセルの選択ゲートとして使用し得る。したがって、図４Ｂに示されるエッチングされたエリアは、基板４０２のメモリセル領域（例えば、コア領域）にあり得る。この例では、２つのメモリセルの選択ゲートが示されているが、限定を意図しない。
エッチングが実行された後、第２の誘電層４１２が、基板４０２において、少なくとも選択ゲート４１４が形成されるメモリセル領域上に配置される。一実施形態では、第２の誘電層４１２は、電荷トラップ誘電体として機能し、特定の電荷トラップ層を含む。電荷トラップ誘電体に可能な多くの層構造体がある。一般的な一例では、電荷トラップ誘電体は、酸化ケイ素層を配置し、その後、窒化ケイ素を堆積させ、その後、再び酸化ケイ素を堆積させることによって形成される。この手順は、一般に「ＯＮＯ」積層と呼ばれるものを作成し、ＯＮＯ積層では、２つの酸化物層間に挟まれた窒化ケイ素層が、電荷トラップ層として機能する。この電荷トラップ層は、メモリゲートの下に存在し、電荷を捕獲し、メモリビットを「０」又は「１」のいずれかとして設定する。
なお、第２の誘電層４１２は、選択ゲート４１４間のエリアにおいて第１の誘電層４０４上に堆積するものとして示されている。しかし、別の実施形態では、第２の誘電層４１２が堆積する前に、第１の誘電層４０４がまず、選択ゲート４１４間の露出エリアにおいてエッチングされて除去される。そのような手順は、メモリゲート下によりよい品質の電荷トラップ誘電体を形成し得る。
図４Ｃは、少なくとも、選択ゲート４１４が形成されるメモリセル領域にわたり第２のゲート層４１６を配置した後の半導体デバイス４００の別の断面を示す。一実施形態では、第２のゲート層４１６はポリシリコン層である。
図４Ｄは、一実施形態による、複数のメモリゲート４１８の形成を示す。メモリゲート４１８は、「エッチングバック」プロセスを介して形成し得、このプロセスでは、ブランケットエッチングが、第２のゲート層４１６上で基板にわたって実行される。このエッチングは、前に画定された選択ゲート４１４に隣接するエリアを除き、第２のゲート層４１６を除去する。したがって、メモリゲート４１８は、各選択ゲート４１４の両側壁に直に隣接して自己整合するとともに、第２の誘電層４１２上に直接形成される。この例では、メモリゲート４１８は選択ゲート４１４よりも高い（例えば、厚い）ことにも留意されたい。これは、メモリゲート４１８を形成しながら、選択ゲート４１４上にキャップ層４１０が存在することに起因する。
図４Ｅは、前にパターニングされたメモリゲート４１８の幾つかが除去される半導体デバイス４００の別の断面を示す。各メモリセルは、一実施形態によれば、単一の選択ゲート及び単一のメモリゲートのみを必要とする。不必要なゲートの除去（例えば、矢印４１５に示されるような）により、メモリセル領域での基板４０２上の空間が解放され、ドープ領域を、選択ゲート４１４に隣接して位置合わせされる基板４０２に注入することができる。
図には示されていないが、ソース及びドレインドープ領域は、一実施形態によれば、各メモリセルに対して基板内に形成される。上述したように、ドレイン領域は、基板４０２において選択ゲート４１４に隣接して形成され、一方、ソース領域は、基板４０２においてメモリゲート４１８に隣接して形成される。一実施形態では、示される２つのメモリセルは、２つの選択ゲート４１４間で同じドレイン領域を共有し得る。
図４Ｆは、一実施形態による半導体デバイス４００の別の断面を示す。第１のトランジスタゲート４２０は、選択ゲート４１４の画定に使用される前のエッチングプロセスと同様であり得るエッチングプロセスを介してパターニングされる。第１のトランジスタゲート４２０は、第１の誘電体４０４のより厚い領域４０６上にパターニングされる。一実施形態では、第１のトランジスタゲート４２０は、高電圧を処理するように設計される高電圧トランジスタのゲートである。そのような電圧は最高で２０Ｖであり得る。第１のトランジスタゲート４２０は、他の高電圧定格デバイスを含む基板４０２上の領域に形成し得る。単一の示される第１のトランジスタゲート４２０が、第１の誘電体４０４のより厚い領域４０６上の任意の数のパターニングされたトランジスタゲートを表し得ることを理解されたい。
第２の誘電層４１２は、第１のトランジスタゲート４２０がパターニングされる領域においてキャップ層４１０の上に示されているが、このパターニングステップでは、それは必要ない。別の実施形態では、第２の誘電層４１２は、任意の様々なトランジスタゲートが周辺領域に形成される前、基板４０２の周辺領域全体を通して除去される。
第１のトランジスタゲート４２０がパターニングされた後、一実施形態によれば、ソース及びドレインドープ領域（図示せず）は、基板４０２において第１のトランジスタゲートの各側に隣接して形成される。各ドープ領域の接合深度は、第１のトランジスタゲート４２０を有する電界効果デバイスに関連付けられた高電圧に対応する深さであり得る。一実施形態によれば、基板４０２に注入すべきドーパントの高電離エネルギーは、キャップ層４１０及びゲート層４０８の両方の厚さを貫通するには十分ではない。注入プロセス中、仮にキャップ層４１０が存在しない場合には、ドーパントは、第１のトランジスタゲート４２０に滲入することが可能となっている場合があり、トランジスタを効率的に短化し得る。
図４Ｇは、一実施形態による、キャップ層４１０が除去された半導体デバイス４００の別の断面を示す。任意選択的に、第２の誘電層４１２も、メモリゲート４１８と基板４０２との間及びメモリゲート４１８と選択ゲート４１４との間を除く全てのエリアで除去される。キャップ層４１０の除去後、第１のトランジスタゲートの厚さは、ゲート層４０８の厚さと略同じである。第１のトランジスタゲート４２０を有する電解効果デバイスは、複数のメモリセル４２２が形成されるメモリセル領域とは別個の基板４０２上の領域に形成し得る。
図４Ｈは、一実施形態による、第２のトランジスタゲート４２４がパターニングされた半導体デバイス４００の別の断面を示す。ゲート層４０８はエッチングされて、複数のスプリットゲートメモリセル４２２が形成されるメモリセル領域とは別個であり得る基板４０２上の領域に１つ又は複数の第２のトランジスタゲート４２４を画定する。一実施形態では、第２のトランジスタゲートは、第１の誘電層４０４上に形成され、したがって、第１のトランジスタゲート４２０に関連付けられたより薄いゲート誘電体を有する。一例では、第２のトランジスタゲート４２４は、第１のトランジスタゲート４２０とは異なる基板４０２上の領域にパターニングされる。単一の示される第２のトランジスタゲート４２４が、基板４０２上の同じ領域での任意の数の同様のパターニングされたトランジスタゲートを表し得ることを理解されたい。
第２のトランジスタゲート４２４がパターニングされた後、ソース及びドレインドープ領域は、基板４０２において第２のトランジスタゲートの各側に隣接して形成される。一実施形態によれば、第２のトランジスタゲート４２４に関連付けられたドープ領域は、第１のトランジスタゲート４２０に関連付けられるドープ領域よりも、基板４０２において浅い。第２のトランジスタゲート４２４が形成された後、第２のトランジスタゲート４２４の厚さは、第１のトランジスタゲート４２０の厚さと略同様である。
この段階において、様々な電界効果デバイスが、基板４０２の異なる領域にわたって形成されている。任意選択的な最終ステップとして、ケイ化物層を様々なゲート及びドープ領域上に配置して、接続性を増大させるとともに、例えば、各接続のＲＣ遅延時間等の寄生効果を低減し得る。示される各製作ステップの順序及び詳細が単なる例示であることを理解されたい。プロセスのうちの幾つかは、本発明の範囲及び趣旨から逸脱せずに、異なる順序で実行し得るか、又は結合して、半導体デバイス４００を製作し得る。例えば、同じエッチングプロセスを使用して、選択ゲート４１４及び第１のトランジスタゲート４２０を画定し得る。他の例は、周辺領域に（第１のトランジスタゲート４２０及び第２のトランジスタゲート４２４を含む）まず電界効果デバイスを形成することを含み得、その間、その後、スプリットゲートセル４２２がメモリセル領域に形成される。本明細書での説明を所与として、他の同様の変更又は逸脱が当業者によって考えられ得る。
図５は、第１のトランジスタ５０１と、第２のトランジスタ５０３とを有する半導体デバイス５００の断面の一例を示す。一実施形態では、半導体デバイス５００は、半導体デバイス４００の周辺トランジスタの形成に関して上述したプロセスと略同様のプロセスを使用して形成される。第１のトランジスタ５０１は、厚い誘電層５０８上にパターニングされた第１のゲート５０２を含むとともに、ドープソース／ドレイン領域５１０Ａ及び５１０Ｂも含む。第２のトランジスタ５０３は、薄い誘電層５０６上にパターニングされた第２のゲート５０４を含むとともに、ドープソース／ドレイン領域５１２Ａ及び５１２Ｂも含む。
一実施形態では、第１のトランジスタ５０１は、最高で２０ボルトまでの大きさの電圧を扱うことが可能な高電圧トランジスタである。より厚いゲート誘電体は、高電圧を印加する場合、第１のトランジスタ５０１を誘電体破断から保護する。さらに、ドープ領域５１０Ａ及び５１０Ｂは、より大きな空乏領域及び生成される電場に対応するように、基板４０２内に深く注入される。
一実施形態では、第２のトランジスタ５０３は、高速切り換え速度向けに設計され、最高で約５Ｖまでのより低い電圧を処理することが可能な低電圧トランジスタである。短いゲート長（Ｌ１）を有することにより、第２のトランジスタ５０３の切り換え速度を低減する。一実施形態では、第２のトランジスタ５０３のゲート長（Ｌ１）は、第１のトランジスタ５０１のゲート長（Ｌ２）の半分以下である。そのような一例では、Ｌ１は４５ｎｍであり、一方、Ｌ２は少なくとも９０ｎｍである。別の例では、Ｌ１は１０ｎｍ〜４０ｎｍである。ドープ領域５１０Ａ及び５１０Ｂの注入深度も、一実施形態によれば、５１２Ａ及び５１２Ｂの注入深度よりも深い。しかし、第１のトランジスタ５０１と第２のトランジスタ５０３との間にゲート長及び注入深度の違いがあるにもかかわらず、第１のゲート５０２の厚さは、第２のゲート５０４の厚さに略等しい。より厚い誘電層５０８に起因してもたらされる余分な厚さによって生じる任意の不一致は、ごくわずかであると考えられる。
図４Ａ〜図４Ｈに示される製作プロセスフローは、選択ゲートがまず画定され、その後、メモリゲートが選択ゲートの側壁に自己整合する、様々なスプリットゲートメモリセルが形成される一例を示す。そのようなプロセスは最終的に、一実施形態によれば、図４Ｈに示されるような選択ゲートよりも厚いメモリゲートを生成する。しかし、本発明は、メモリゲートの前に選択ゲートを形成することに限定されず、別の実施形態では、メモリゲートがまず形成され、その後、自己整合選択ゲートが続く。メモリゲートを最初に形成するプロセスフローの一例を図６Ａ〜図６Ｆに示す。なお、図６Ａ〜図６Ｆは、メモリセル領域の断面のみを示し、したがって、他の（例えば、周辺）領域での様々なトランジスタの形成を示していない。
図６Ａは、一実施形態による、電荷トラップ誘電体６０４が上に形成された基板６０２を含む半導体デバイス６００の断面を示す。電荷トラップ誘電体６０４上には、ゲート層６０６も配置され、その後、キャップ層６０８が続く。キャップ層６０８及び第１のゲート層６０６は、図４Ａ〜図４Ｈを参照して上述したゲート層４０８及びキャップ層４１０と略同様であり得る。
電荷トラップ誘電体６０４は、上述した第２の誘電層４１２と同様であり得る。したがって、電荷トラップ誘電体６０４は、一実施形態によれば、「ＯＮＯ」積層であり得る。
図６Ｂは、一実施形態による、複数のメモリゲート６１０が形成された半導体デバイス６００の別の断面を示す。メモリゲート６１０は、選択ゲート４１４の製作について上述した様式と同様に画定される。
電荷トラップ誘電体６０４は、部分がメモリゲート６１０の下のみに存在するようにエッチングされている。その後、第２の誘電層６１２が基板６０２上に配置される。第２の誘電層６１２は、二酸化ケイ素であり得、堆積プロセス中、メモリゲート６１０の側壁も覆う。
図６Ｃは、第２のゲート層６１４が配置された半導体デバイス６００の別の断面を示す。一実施形態では、第２のゲート層６１４はポリシリコン層である。
図６Ｄは、複数の選択ゲート６１６が、各メモリゲート６１０の両側壁に隣接して形成される半導体デバイス６００の別の断面を示す。選択ゲート６１６は、図４Ｄを参照してメモリゲート４１８を形成することについて上述したプロセスと同様の「エッチングバック」プロセスを使用して形成し得る。この例では、選択ゲート６１６がメモリゲート６１０よりも高い（例えば、厚い）ことにも留意されたい。これは、選択ゲート６１６を形成する間、メモリゲート６１０上にキャップ層６０８が存在することに起因する。
図６Ｅは、先にパターニングされた選択ゲート６１６の幾つかが除去された半導体デバイス６００の別の断面を示す。各メモリセルは、一実施形態によれば、単一の選択ゲート及び単一のメモリゲートのみを必要とする。不必要なゲートの除去により、メモリセル領域での基板６０２上の空間が解放され、ドープ領域を、各メモリゲート６１０に隣接して位置合わせされる基板６０２に注入することができる。
図６Ｆは、一実施形態による、キャップ層６０８が除去され、複数のスプリットセルメモリセル６１８の形成が略完了した半導体デバイス６００の別の断面を示す。任意選択的に、第２の誘電層６１２は、選択ゲート６１６の下及び選択ゲート６１６とメモリゲート６１０との間を除く全てのエリアでエッチングされて除去されている。
図に示されていないが、選択ゲート６１６の最終的なパターニング及び／又はキャップ層６０８の除去後、ソース及びドレインドープ領域は、一実施形態によれば、スプリットゲートメモリセル毎に基板に形成される。上述したように、ドレイン領域は、基板６０２において選択ゲート６１６に隣接して形成され、一方、ソース領域は、基板６０２においてメモリゲート６１０に隣接して形成される。一実施形態では、示される２つのメモリセルは、２つの選択ゲート６１６間で同じドレイン領域を共有し得る。
スプリットゲートメモリセル６１８が、図６Ｅを通して完全に形成されると、他のトランジスタを、図４Ｆ〜図４Ｈを参照して上述した様式と同様にして、周辺領域に形成し得る。また、半導体デバイス４００について示したプロセスフローと同様に、図６Ａ〜図６Ｆに示されるステップは、半導体デバイス６００を形成する単なる一例である。ステップは、異なる順序で実行してもよく、又は幾つかの態様では結合してもよく、それにより、略同様の最終構造体を生成する。そのような変更は、本明細書での説明を所与として当業者には明らかであろう。
概要セクション及び要約書セクションではなく、詳細な説明セクションが、特許請求の範囲の解釈に使用されることが意図されることを理解されたい。概要セクション及び要約書セクションは、本発明者によって意図される本発明の例示的な実施形態の１つ又は複数を記載するが、全ては記載していないことがあり、したがって、本発明及び添付の特許請求の範囲の限定を決して意図しない。
本発明の実施形態について、指定された機能の実施及びその関係を示す機能構築ブロックを使用して上述した。これらの機能構築ブロックの境界は、説明の便宜のために、本明細書では任意に定義されている。指定された機能及びその関係が適宜実行される限り、代替の境界を定義することが可能である。
本開示の実施形態の広さ及び範囲は、上述された例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲及びその均等物に従ってのみ規定されるべきである。

Claims (48)

  1. 半導体デバイスを製作する方法であって、
    ゲート層を基板の誘電体上に配置することと、
    キャップ層を前記ゲート層上に配置することと、
    前記キャップ層及び前記ゲート層を通してエッチングして、前記キャップ層及び前記ゲート層の結合厚に略等しい初期厚を有する第１のトランジスタゲートを画定することと、
    前記基板において、前記第１のトランジスタゲートに隣接して第１のドープ領域を形成することと、
    前記キャップ層を除去することと、
    前記ゲート層を通してエッチングして、前記ゲート層の厚さに略等しい厚さを有する第２のトランジスタゲートを画定することと、
    前記基板において、前記第２のトランジスタゲートに隣接して第２のドープ領域を形成することと、
    を含み、
    前記第１のドープ領域は、前記基板内に前記第２のドープ領域よりも深く延び、前記第１のトランジスタゲートの最終的な厚さは、前記第２のトランジスタゲートの厚さに略等しい、方法。
  2. 前記ゲート層を配置する前に、前記誘電体を前記基板上に形成することを更に含み、前記誘電体は、前記第１のトランジスタゲートに関連付けられた第１の領域において第１の厚さを有し、前記第２のトランジスタゲートに関連付けられた第２の領域において第２の厚さを有する、請求項１に記載の方法。
  3. 前記第１の厚さは前記第２の厚さよりも厚い、請求項２に記載の方法。
  4. ゲート層を配置することは、ポリシリコン層を配置することを含む、請求項１に記載の方法。
  5. キャップ層を配置することは、窒化ケイ素層を配置することを含む、請求項１に記載の方法。
  6. 前記第１のドープ領域を形成することは、イオン注入を使用して不純物を前記基板内に注入することを含む、請求項１に記載の方法。
  7. 前記不純物は、前記キャップ層及び前記ゲート層の前記結合厚を通して滲入しないように注入される、請求項６に記載の方法。
  8. キャップ層を配置することは、１つ又は複数の層を配置することを含む、請求項１に記載の方法。
  9. １つ又は複数の層を配置することは、窒化ケイ素又は二酸化ケイ素を配置することを含む、請求項８に記載の方法。
  10. ケイ化物を少なくとも前記第１のトランジスタゲートの上面及び前記第２のトランジスタゲートの上面上に形成することを更に含む、請求項１に記載の方法。
  11. 半導体デバイスであって、
    基板に形成される第１のトランジスタであって、
    第１の厚さ及び第１のゲート長を有する第１のトランジスタゲート、及び
    前記基板における、前記第１のトランジスタゲートに隣接する第１のドープ領域
    を含む、第１のトランジスタと、
    前記基板に形成される第２のトランジスタであって、
    前記第１の厚さに略等しい第２の厚さ及び前記第１のゲート長の半分未満の第２のゲート長を有する第２のトランジスタゲート、及び
    前記基板における、前記第２のトランジスタゲートに隣接する第２のドープ領域であって、前記第１のドープ領域は、前記第２のドープ領域よりも前記基板内に深く延びる、第２のドープ領域
    を含む、第２のトランジスタと、
    を含む、半導体デバイス。
  12. 前記第１のトランジスタは、第１の誘電体厚を有する第１のゲート誘電体を更に含み、前記第２のトランジスタは、第２の誘電体厚を有する第２のゲート誘電体を更に含み、前記第１の誘電体厚は、前記第２の誘電体厚よりも厚い、請求項１１に記載の半導体デバイス。
  13. 前記第２のゲート長は約１５ｎｍ〜４０ｎｍである、請求項１２に記載の半導体デバイス。
  14. 前記第１のゲート長は少なくとも９０ｎｍである、請求項１３に記載の半導体デバイス。
  15. 前記第１のトランジスタは、前記第１のトランジスタゲートの上面上にケイ化物層を更に含み、前記第２のトランジスタは、前記第２のトランジスタゲートの上面上にケイ化物層を更に含む、請求項１１に記載の半導体デバイス。
  16. 第１の領域、第２の領域、及び第３の領域を基板上に有する半導体デバイスを製作する方法であって、
    ゲート層を前記基板の第１の誘電体上に配置することと、
    キャップ層を前記ゲート層上に配置することと、
    前記第１の領域に複数のメモリセルを形成することであって、前記メモリセルのそれぞれは、
    前記第１の誘電体上に配置される選択ゲート、
    第２の誘電体上に、前記選択ゲートの側壁に隣接して配置されるメモリゲート、及び
    前記選択ゲートの片側に隣接する前記基板における第１のドープ領域及び前記メモリゲートの逆側に隣接する前記基板における第２のドープ領域
    を含む、複数のメモリセルを形成することと、
    前記第２の領域における前記キャップ層及び前記ゲート層を通してエッチングして、前記キャップ層及び前記ゲート層の厚さに略等しい初期厚を有する第１のトランジスタゲートを画定することと、
    前記基板において前記第１のトランジスタゲートに隣接して第３のドープ領域を形成することと、
    前記キャップ層を除去することと、
    前記第３の領域での前記ゲート層を通してエッチングして、前記ゲート層の厚さに略等しい厚さを有する第２のトランジスタゲートを画定することと、
    前記基板において、前記第２のトランジスタゲートに隣接して第４のドープ領域を形成することと、
    を含み、前記第３のドープ領域は、前記第４のドープ領域よりも前記基板内に深く延び、前記第１のトランジスタゲートの最終的な厚さは、前記第２のトランジスタゲートの厚さに略等しい、方法。
  17. 複数のメモリセルを形成することは
    前記第１の領域における前記キャップ層及び前記ゲート層を通してエッチングして、前記第１の誘電体上に配置される前記選択ゲートを画定することと、
    前記第２の誘電体を、少なくとも前記第１の領域における前記選択ゲート及び前記基板上に配置することと、
    第２のゲート層を前記第２の誘電体上に配置することと、
    前記第２のゲート層をエッチングして、前記第２の誘電体上に、前記選択ゲートの前記側壁に隣接して配置される前記メモリゲートを画定することと、
    前記基板内に前記第１のドープ領域及び前記第２のドープ領域を形成することと、
    を含む、請求項１６に記載の方法。
  18. 前記第２の誘電体を配置することは、１つ又は複数の誘電層を配置することを含む、請求項１７に記載の方法。
  19. １つ又は複数の誘電層を配置することは、酸化物層、窒化物層、及び酸化物（ＯＮＯ）層を順次配置することを含む、請求項１８に記載の方法。
  20. 前記第２のゲート層を配置することは、ポリシリコン層を配置することを含む、請求項１７に記載の方法。
  21. 前記第２のゲート層をエッチングすることは、エッチングバックプロセスを実行して、前記選択ゲートの前記側壁に隣接して自己整合する前記メモリゲートを画定することを含む、請求項１７に記載の方法。
  22. 前記ゲート層を配置する前に、前記第１の誘電体を前記基板上に形成することを更に含み、前記第１の誘電体は、前記第１のトランジスタゲートに関連付けられた前記第２の領域において第１の厚さを有し、前記第２のトランジスタゲートに関連付けられた前記第３の領域において第２の厚さを有する、請求項１６に記載の方法。
  23. 前記第１の厚さは、前記第２の厚さよりも厚い、請求項２２に記載の方法。
  24. ゲート層を配置することは、ポリシリコン層を配置することを含む、請求項１６に記載の方法。
  25. キャップ層を配置することは、窒化ケイ素層を配置することを含む、請求項１６に記載の方法。
  26. 前記第３のドープ領域を形成することは、イオン注入を使用して不純物を前記基板内に注入することを含む、請求項１６に記載の方法。
  27. 前記不純物は、前記キャップ層及び前記ゲート層の前記結合厚を通して滲入しないように注入される、請求項２６に記載の方法。
  28. キャップ層を配置することは、１つ又は複数の層を配置することを含む、請求項１６に記載の方法。
  29. １つ又は複数の層を配置することは、窒化ケイ素又は二酸化ケイ素を配置することを含む、請求項２８に記載の方法。
  30. 少なくとも前記第１のトランジスタゲート、前記第２のトランジスタゲート、前記選択ゲート、及び前記メモリゲートの上面上にケイ化物を形成することを更に含む、請求項１６に記載の方法。
  31. 第１の領域、第２の領域、及び第３の領域を基板上に有する半導体デバイスであって、
    前記基板の前記第１の領域における複数のメモリセルであって、前記メモリセルのそれぞれは、
    第１の誘電体上に配置される選択ゲート、
    第２の誘電体上に、前記選択ゲートの側壁に隣接して配置されるメモリゲート、及び
    前記基板において前記選択ゲートの片側に隣接する第１のドープ領域及び前記基板において前記メモリゲートの逆側に隣接する第２のドープ領域
    を含む、複数のメモリセルと、
    前記基板の前記第２の領域に形成される複数の第１のトランジスタであって、前記第１のトランジスタのそれぞれは、
    第１の厚さ及び第１のゲート長を有する第１のトランジスタゲート、及び
    前記基板における、前記第１のトランジスタゲートに隣接する第３のドープ領域
    を含む、複数の第１のトランジスタと、
    前記基板の前記第３の領域に形成される複数の第２のトランジスタであって、前記第２のトランジスタのそれぞれは、
    前記第１の厚さに略等しい第２の厚さ及び前記第１のゲート長の半分未満の第２のゲート長を有する第２のトランジスタゲート、及び
    前記基板において前記第２のトランジスタゲートに隣接する第４のドープ領域であって、前記第３のドープ領域は、前記第４のドープ領域よりも前記基板内に深く延びる、第４のゲート領域
    を含む、複数の第２のトランジスタと、
    を含む、半導体デバイス。
  32. 前記メモリゲートの厚さは、前記選択ゲートの厚さよりも厚い、請求項３１に記載の半導体デバイス。
  33. 前記選択ゲートの厚さは、前記メモリゲートの厚さよりも厚い、請求項３１に記載の半導体デバイス。
  34. 前記第１及び第２の誘電体のうちの少なくとも一方は、１つ又は複数の誘電層を含む、請求項３１に記載の半導体デバイス。
  35. 前記１つ又は複数の誘電層は、酸化物層、窒化物層、及び酸化物（ＯＮＯ）層の積層を含む、請求項３４に記載の半導体デバイス。
  36. 前記選択ゲート及び前記メモリゲートのうちの少なくとも一方はポリシリコンである、請求項３１に記載の半導体デバイス。
  37. 前記第１のトランジスタのそれぞれは、第１の誘電厚を有する第１のゲート誘電体を更に含み、前記第２のトランジスタのそれぞれは、第２の誘電厚を有する第２のゲート誘電体を更に含み、前記第１の誘電厚は、前記第２の誘電厚よりも厚い、請求項３１に記載の半導体デバイス。
  38. 前記第２のゲート長は約１５ｎｍ〜４０ｎｍである、請求項３７に記載の半導体デバイス。
  39. 前記第１のゲート長は少なくとも９０ｎｍである、請求項３８に記載の半導体デバイス。
  40. 前記メモリゲート、前記選択ゲート、前記第１のトランジスタゲート、及び前記第２のトランジスタゲートの上面上にケイ化物層を更に含む、請求項３１に記載の半導体デバイス。
  41. 第１の領域、第２の領域、及び第３の領域を基板上に有する半導体デバイスを製作する方法であって、
    第１の誘電体を前記基板上に配置することと、
    ゲート層を前記第１の誘電体上に配置することと、
    キャップ層を前記ゲート層に配置することと、
    前記第１の領域に複数のメモリセルを形成することであって、前記メモリセルのそれぞれは、
    前記第１の誘電体上に配置されるメモリゲート、
    第２の誘電体上に、前記メモリゲートの側壁に隣接して配置される選択ゲート、及び
    前記基板における、前記選択ゲートの片側に隣接する第１のドープ領域及び前記基板における、前記メモリゲートの逆側に隣接する第２のドープ領域
    を含む、複数のメモリセルを形成することと、
    前記第２の領域における前記キャップ層及び前記ゲート層を通してエッチングして、前記キャップ層及び前記ゲート層の厚さに略等しい初期厚を有する第１のトランジスタゲートを画定することと、
    前記基板において前記第１のトランジスタゲートに隣接して第３のドープ領域を形成することと、
    前記キャップ層を除去することと、
    前記第３の領域での前記ゲート層を通してエッチングして、前記ゲート層の厚さに略等しい厚さを有する第２のトランジスタゲートを画定することと、
    前記基板において、前記第２のトランジスタゲートに隣接して第４のドープ領域を形成することと、
    を含み、前記第３のドープ領域は、前記第４のドープ領域よりも前記基板内に深く延び、前記第１のトランジスタゲートの最終的な厚さは、前記第２のトランジスタゲートの厚さに略等しい、方法。
  42. 前記第１の誘電体を配置することは、１つ又は複数の誘電層を配置することを含む、請求項４１に記載の方法。
  43. １つ又は複数の誘電層を配置することは、酸化物層、窒化物層、及び酸化物（ＯＮＯ）層を順次配置することを含む、請求項４２に記載の方法。
  44. 前記窒化物層を配置することは、シリコンが豊富な窒化物層を配置することを含む、請求項４３に記載の方法。
  45. 複数のメモリセルを形成することは、
    前記第１の領域での前記キャップ層及び前記ゲート層を通してエッチングして、前記第１の誘電体上に配置される前記メモリゲートを画定することと、
    前記第２の誘電体を、少なくとも前記第１の領域における前記メモリゲート及び前記基板上に配置することと、
    第２のゲート層を前記第２の誘電体上に配置することと、
    前記第２のゲート層をエッチングして、前記第２の誘電体上に、前記メモリゲートの前記側壁に隣接して配置される選択ゲートを画定することと、
    前記第１及び第２のドープ領域を前記基板内に形成することと、
    を含む、請求項４１に記載の方法。
  46. 前記第２のゲート層を配置することは、ポリシリコン層を配置することを含む、請求項４５に記載の方法。
  47. 前記第２のゲート層をエッチングすることは、エッチングバックプロセスを実行して、前記メモリゲートの前記側壁に隣接して自己整合する前記選択ゲートを画定することを含む、請求項４５に記載の方法。
  48. 前記第２の誘電体を配置することは、１つ又は複数の誘電層を配置することを含む、請求項４５に記載の方法。
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