KR102434370B1 - 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 형성되어 있는 복수개의 트랜지스터, 상기 복수개의 트랜지스터에 연결되어 있는 발광 소자를 포함하고, 상기 트랜지스터는 게이트 전극을 포함하고, 상기 복수개의 트랜지스터는 상기 게이트 전극의 측벽 경사각이 서로 다른 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 게이트 전극의 측벽 위에 형성된 도핑 제어 부재를 더 포함한다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
일반적으로 표시 장치로는 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode Display, OLED Display) 등이 사용되고 있다.
특히, 유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극인 캐소드(cathode)로부터 주입된 전자(electron)와 다른 전극인 애노드(anode)로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
유기 발광 표시 장치는 캐소드, 애노드 및 유기 발광층으로 이루어진 유기 발광 다이오드를 포함하는 복수개의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수개의 트랜지스터 및 커패시터(Capacitor)가 형성되어 있다.
복수개의 트랜지스터 중에는 반응 속도가 중요한 요소인 트랜지스터와 누설 전류 등 신뢰도가 중요한 요소인 트랜지스터가 있다. 신뢰도가 중요한 요소인 트랜지스터에는 반도체 부재에 저농도 도핑 영역(Lighty Doped Drain, LDD)을 형성한다. 그러나, 일부 트랜지스터에만 저농도 도핑 영역을 형성하기 위해서는 별도의 마스크를 추가하여야 하므로 제조 공정이 복잡해지고 제조 비용이 증가하게 된다.
본 발명의 일 실시예는 별도의 마스크 추가 없이 일부 트랜지스터에 저농도 도핑 영역을 형성할 수 있는 표시 장치 및 그 제조 방법에 관한 것이다.
본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 형성되어 있는 복수개의 트랜지스터, 상기 복수개의 트랜지스터에 연결되어 있는 발광 소자를 포함하고, 상기 트랜지스터는 게이트 전극을 포함하고, 상기 복수개의 트랜지스터는 상기 게이트 전극의 측벽 경사각이 서로 다른 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 게이트 전극의 측벽 위에 형성된 도핑 제어 부재를 더 포함한다.
상기 제1 트랜지스터는 상기 게이트 전극의 측벽 경사각이 70도 이상 90도 이하일 수 있다.
상기 제1 트랜지스터는 상기 게이트 전극 아래에 위치한 반도체 부재를 더 포함하고, 상기 반도체 부재는 상기 도핑 제어 부재에 대응하는 위치에 형성된 저농도 도핑 영역을 포함할 수 있다.
상기 측벽 경사각은 상기 기판의 표면을 기준으로 한 상기 게이트 전극의 측벽의 경사각일 수 있다.
상기 기판 위에 형성되어 있으며 스캔 신호를 전달하는 복수개의 스캔선, 상기 스캔선과 교차하며 데이터 전압을 전달하는 복수개의 데이터선을 더 포함하고, 상기 복수개의 트랜지스터는 상기 스캔선 및 상기 데이터선과 연결되어 있는 스위칭 트랜지스터, 상기 스위칭 트랜지스터에 연결되어 있는 구동 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 구동 트랜지스터를 포함할 수 있다.
상기 구동 트랜지스터의 게이트 전극인 구동 게이트 전극의 측벽 경사각은 70도 이상 90도 이하일 수 있다.
상기 스캔 신호에 의해 턴 온되어 상기 구동 트랜지스터의 문턱 전압을 보상하는 보상 트랜지스터를 더 포함하고, 상기 보상 트랜지스터는 상기 구동 트랜지스터의 드레인 전극과 상기 구동 게이트 전극 사이에 위치하고, 상기 제1 트랜지스터는 상기 보상 트랜지스터를 더 포함할 수 있다.
상기 보상 트랜지스터의 게이트 전극의 측벽 경사각은 70도 이상 90도 이하일 수 있다.
상기 스캔선과 평행하게 형성되어 있으며 전단 스캔 신호를 전달하는 전단 스캔선, 상기 구동 트랜지스터를 초기화시키는 초기화 전압을 전달하는 초기화 전압선, 상기 전단 스캔 신호에 따라 턴 온되어 상기 초기화 전압을 상기 구동 게이트 전극에 전달하는 초기화 트랜지스터를 더 포함하고, 상기 초기화 트랜지스터는 상기 초기화 전압선과 상기 구동 게이트 전극 사이에 위치하고, 상기 제1 트랜지스터는 상기 초기화 트랜지스터를 더 포함할 수 있다.
상기 제2 트랜지스터는 상기 게이트 전극의 측벽 경사각이 70도 미만이고, 상기 제2 트랜지스터는 상기 스위칭 트랜지스터를 포함할 수 있다.
상기 스캔선과 평행하게 형성되어 있으며 발광 제어 신호를 전달하는 발광 제어선, 상기 발광 제어 신호에 의해 턴 온되는 발광 제어 트랜지스터를 더 포함하고, 상기 제2 트랜지스터는 상기 발광 제어 트랜지스터를 더 포함할 수 있다.
바이패스 제어 신호를 전달하는 바이패스 제어선, 상기 바이패스 제어 신호에 턴 온되어 상기 구동 트랜지스터가 전달하는 구동 전류의 일부를 바이패스시키는 바이패스 트랜지스터를 더 포함하고, 상기 제2 트랜지스터는 상기 바이패스 트랜지스터를 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 기판 위에 게이트 전극을 포함하는 복수개의 트랜지스터를 형성하는 단계, 상기 복수개의 트랜지스터에 연결되는 발광 소자를 형성하는 단계를 포함하고, 상기 복수개의 트랜지스터를 형성하는 단계는 상기 기판 위에 측벽 경사각이 서로 다른 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극 및 제2 게이트 전극을 덮는 절연막을 형성하는 단계, 상기 절연막을 식각하여 제1 게이트 전극의 측벽에 도핑 제어 부재를 형성하는 단계를 포함한다.
상기 제1 게이트 전극의 측벽 경사각은 70도 이상 90도 이하이고, 상기 제2 게이트 전극의 측벽 경사각은 70도 미만일 수 있다.
상기 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계에서 일부 노광 마스크를 이용하여 상기 제1 게이트 전극 및 제2 게이트 전극의 측벽 경사각을 조절할 수 있다.
상기 도핑 제어 부재를 형성하는 단계 이후에 상기 제1 게이트 전극 아래에 위치하는 반도체 부재에 저농도 도핑 영역을 형성하는 단계를 더 포함하고, 상기 저농도 도핑 영역은 상기 도핑 제어 부재에 대응하는 위치에 형성될 수 있다.
상기 복수개의 트랜지스터는 상기 제1 게이트 전극을 포함하는 제1 트랜지스터를 포함하고, 상기 절연막의 전면 식각 시 상기 제1 게이트 전극의 측벽 위의 상기 절연막은 잔류하여 상기 도핑 제어 부재로 형성될 수 있다.
상기 복수개의 트랜지스터는 상기 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함하고, 상기 절연막의 전면 식각 시 상기 제2 게이트 전극의 측벽 위의 상기 절연막은 제거될 수 있다.
본 발명에 따르면, 별도의 마스크 추가 없이 제1 트랜지스터에 저농도 도핑 영역을 형성하고 제2 트랜지스터에 저농도 도핑 영역을 형성하지 않을 수 있다. 따라서, 제조 공정이 단순해지고 제조 비용이 절감된다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소의 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 제1 트랜지스터 및 제2 트랜지스터의 배치도이다.
도 3은 도 2의 III-III선 및 III'-III'선을 따라 자른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법의 일 단계를 도시한 배치도이다.
도 5는 도 4의 V-V선 및 V'-V'선을 따라 자른 단면도이다.
도 6은 도 4의 다음 단계를 도시한 배치도이다.
도 7은 도 6의 VII-VII선 및 VII'-VII'선을 따라 자른 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 복수개의 트랜지스터 및 커패시터의 개략적인 배치도이다.
도 9는 도 8의 구체적인 배치도이다.
도 10은 도 9의 표시 장치를 X-X선을 따라 자른 단면도이다.
도 11은 도 9의 표시 장치를 XI-XI선 및 XI'-XI'선을 따라 자른 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법의 일 단계를 도시한 단면도로서, 도 9의 표시 장치의 X-X선에 대응하는 위치를 따라 자른 단면도이다.
도 13는 도 12와 동일한 단계를 도시한 단면도로서, 도 9의 표시 장치의 XI-XI선 및 및 XI'-XI'선에 대응하는 위치를 따라 자른 단면도이다.
도 14는 도 12의 다음 단계를 도시한 단면도로서, 도 9의 표시 장치의 X-X선에 대응하는 위치를 따라 자른 단면도이다.
도 15는 도 14와 동일한 단계를 도시한 단면도로서, 도 9의 표시 장치의 XI-XI선 및 XI'-XI'선에 대응하는 위치를 따라 자른 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, "~ 상에" 또는 "~ 위에"라 함은 대상 부분의 위 또는 아래에 위치하는 것을 의미하며, 반드시 중력 방향을 기준으로 상측에 위치하는 것을 의미하지 않는다.
또한, 첨부 도면에서 도시된 갯수의 트랜지스터(transistor)와 커패시터(capacitor)에 한정되지 않으며, 표시 장치는 하나의 화소에 복수개의 트랜지스터와 하나 이상의 커패시터를 구비할 수 있으며, 별도의 배선이 더 형성되거나 기존의 배선이 생략되어 다양한 구조를 갖도록 형성할 수도 있다. 여기서, 화소는 화상을 표시하는 최소 단위를 말하며, 표시 장치는 복수의 화소들을 통해 화상을 표시한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
그러면 본 발명의 일 실시예에 따른 표시 장치에 대하여 도면을 참고로 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소의 등가 회로도이다.
도 1에 도시한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소(PX)는 복수개의 신호선(151, 152, 153, 158, 171, 172, 192)에 연결되어 있는 복수개의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(storage capacitor, Cst) 및 유기 발광 다이오드(organic light emitting diode, OLED)를 포함한다.
트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 누설 전류 등의 신뢰도가 중요한 요소인 제1 트랜지스터(TA)와 반응 속도에 관계되는 전하 이동도(mobility)가 중요한 요소인 제2 트랜지스터(TB)를 포함한다. 제1 트랜지스터(TA)는 구동 트랜지스터(driving transistor)(T1), 보상 트랜지스터(compensation transistor)(T3), 초기화 트랜지스터(initialization transistor)(T4)를 포함한다. 제2 트랜지스터(TB)는 스위칭 트랜지스터(switching transistor)(T2), 동작 제어 트랜지스터(operation control transistor)(T5), 발광 제어 트랜지스터(light emission control transistor)(T6) 및 바이패스 트랜지스터(bypass transistor)(T7)를 포함한다.
신호선(151, 152, 153, 158, 171, 172, 192)은 복수개의 스캔선(151), 복수개의 전단 스캔선(152), 복수개의 발광 제어선(153), 복수개의 바이패스 제어선(158), 복수개의 데이터선(171), 복수개의 구동 전압선(172), 그리고 복수개의 초기화 전압선(192)을 포함할 수 있다.
스캔선(151)은 스캔 신호(Sn)를 전달하고, 전단 스캔선(152)은 초기화 트랜지스터(T4)에 전단 스캔 신호(Sn-1)를 전달하며, 발광 제어선(153)은 동작 제어 트랜지스터(T5) 및 발광 제어 트랜지스터(T6)에 발광 제어 신호(EM)를 전달하고, 바이패스 제어선(158)은 바이패스 트랜지스터(T7)에 바이패스 신호(BP)를 전달한다.
데이터선(171)은 스캔선(151)과 교차하며 데이터 신호(Dm)를 전달하고, 구동 전압선(172)은 데이터선(171)과 거의 평행하며 구동 전압(ELVDD)을 전달하고, 초기화 전압선(192)은 구동 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달한다.
이러한 스캔선(151), 전단 스캔선(152), 발광 제어선(153), 바이패스 제어선(158), 데이터선(171), 구동 전압선(172), 그리고 초기화 전압선(192) 각각은 하나의 화소(PX)에 연결되어 있다.
구동 트랜지스터(T1)의 게이트 전극(G1)은 스토리지 커패시터(Cst)의 일단(Cst1)과 연결되어 있고, 구동 트랜지스터(T1)의 소스 전극(S1)은 동작 제어 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있으며, 구동 트랜지스터(T1)의 드레인 전극(D1)은 발광 제어 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드(anode)와 전기적으로 연결되어 있다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 다이오드(OLED)에 구동 전류(Id)를 공급한다.
스위칭 트랜지스터(T2)의 게이트 전극(G2)은 스캔선(151)과 연결되어 있고, 스위칭 트랜지스터(T2)의 소스 전극(S2)은 데이터선(171)과 연결되어 있으며, 스위칭 트랜지스터(T2)의 드레인 전극(D2)은 구동 트랜지스터(T1)의 소스 전극(S1)과 연결되어 있으면서 동작 제어 트랜지스터(T5)을 경유하여 구동 전압선(172)과 연결되어 있다. 이러한 스위칭 트랜지스터(T2)는 스캔선(151)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온되어 데이터선(171)으로 전달된 데이터 신호(Dm)을 구동 트랜지스터(T1)의 소스 전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 트랜지스터(T3)의 게이트 전극(G3)은 스캔선(151)에 연결되어 있고, 보상 트랜지스터(T3)의 소스 전극(S3)은 구동 트랜지스터(T1)의 드레인 전극(D1)과 연결되어 있으면서 발광 제어 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드(anode)와 연결되어 있으며, 보상 트랜지스터(T3)의 드레인 전극(D3)은 초기화 트랜지스터(T4)의 드레인 전극(D4), 스토리지 커패시터(Cst)의 일단(Cst1) 및 구동 트랜지스터(T1)의 게이트 전극(G1)에 함께 연결되어 있다. 이러한 보상 트랜지스터(T3)는 스캔선(151)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온되어 구동 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결하여 구동 트랜지스터(T1)를 다이오드 연결시킨다.
초기화 트랜지스터(T4)의 게이트 전극(G4)은 전단 스캔선(152)과 연결되어 있고, 초기화 트랜지스터(T4)의 소스 전극(S4)은 초기화 전압선(192)과 연결되어 있으며, 초기화 트랜지스터(T4)의 드레인 전극(D4)은 보상 트랜지스터(T3)의 드레인 전극(D3)을 거쳐 스토리지 커패시터(Cst)의 일단(Cst1) 및 구동 트랜지스터(T1)의 게이트 전극(G1)에 함께 연결되어 있다. 이러한 초기화 트랜지스터(T4)는 전단 스캔선(152)을 통해 전달받은 전단 스캔 신호(Sn-1)에 따라 턴 온되어 초기화 전압(Vint)을 구동 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 구동 트랜지스터(T1)의 게이트 전극(G1)의 게이트 전압(Vg)을 초기화시키는 초기화 동작을 수행한다. 이 때, 보상 트랜지스터(T3)와 초기화 트랜지스터(T4)는 누설 전류를 차단하기 위해 듀얼 게이트(dual gate) 구조의 트랜지스터로 구성되어 있다.
동작 제어 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어선(153)과 연결되어 있으며, 동작 제어 트랜지스터(T5)의 소스 전극(S5)은 구동 전압선(172)와 연결되어 있고, 동작 제어 트랜지스터(T5)의 드레인 전극(D5)은 구동 트랜지스터(T1)의 소스 전극(S1) 및 스위칭 트랜지스터(T2)의 드레인 전극(D2)에 연결되어 있다.
발광 제어 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어선(153)과 연결되어 있으며, 발광 제어 트랜지스터(T6)의 소스 전극(S6)은 구동 트랜지스터(T1)의 드레인 전극(D1) 및 보상 트랜지스터(T3)의 소스 전극(S3)과 연결되어 있고, 발광 제어 트랜지스터(T6)의 드레인 전극(D6)은 유기 발광 다이오드(OLED)의 애노드(anode)와 전기적으로 연결되어 있다. 이러한 동작 제어 트랜지스터(T5) 및 발광 제어 트랜지스터(T6)는 발광 제어선(153)을 통해 전달받은 발광 제어 신호(EM)에 따라 동시에 턴 온되고 이를 통해 구동 전압(ELVDD)이 다이오드 연결된 구동 트랜지스터(T1)를 통해 보상되어 유기 발광 다이오드(OLED)에 전달된다.
바이패스 트랜지스터(T7)의 게이트 전극(G7)은 바이패스 제어선(158)과 연결되어 있고, 바이패스 트랜지스터(T7)의 소스 전극(S7)은 발광 제어 트랜지스터(T6)의 드레인 전극(D6) 및 유기 발광 다이오드(OLED)의 애노드에 함께 연결되어 있고, 바이패스 트랜지스터(T7)의 드레인 전극(D7)은 초기화 전압선(192) 및 초기화 트랜지스터(T4)의 소스 전극(S4)에 함께 연결되어 있다.
스토리지 커패시터(Cst)의 타단(Cst2)은 구동 전압선(172)과 연결되어 있으며, 유기 발광 다이오드(OLED)의 캐소드(cathode)는 공통 전압(ELVSS)을 전달하는 공통 전압선(741)과 연결되어 있다.
한편, 본 발명의 일 실시예에서는 7 트랜지스터 1 커패시터 구조를 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니며 트랜지스터의 수와 커패시터의 수는 다양하게 변형 가능하다.
이하에서, 도 1에 도시한 표시 장치의 제1 트랜지스터 및 제2 트랜지스터의 상세 구조에 대하여 도 2 및 도 3을 참고하여 상세하게 설명한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 제1 트랜지스터 및 제2 트랜지스터의 배치도이고, 도 3은 도 2의 III-III선 및 III'-III'선을 따라 자른 단면도이다.
도 2 및 도 3에 도시한 바와 같이, 기판(110) 위에 반도체 부재(130)가 형성되어 있다. 반도체 부재(130)는 서로 이격되어 있는 제1 반도체 부재(13A) 및 제2 반도체 부재(13B)를 포함한다. 제1 반도체 부재(13A)는 제1 채널(131A), 저농도 도핑 영역(LDD), 제1 소스 전극(136A) 및 제1 드레인 전극(137A)을 포함한다. 제1 소스 전극(136A) 및 제1 드레인 전극(137A)은 제1 채널(131A)의 양 옆에 형성되어 있다. 저농도 도핑 영역(LDD)은 제1 채널(131A)과 제1 소스 전극(136A)의 사이에 형성되어 있고, 제1 채널(131A)과 제1 드레인 전극(137A)의 사이에 형성되어 있다. 제2 반도체 부재(13B)는 제2 채널(131B), 제2 소스 전극(136B) 및 제2 드레인 전극(137B)을 포함한다. 제2 소스 전극(136B) 및 제2 드레인 전극(137B)은 제2 채널(131B)의 양 옆에 형성되어 있다. 제2 반도체 부재(13B)에는 저농도 도핑 영역(LDD)은 형성되어 있지 않다.
기판(110) 위에는 제1 반도체 부재(13A) 및 제2 반도체 부재(13B)를 덮는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140) 위에는 제1 스캔선(15)에서 제1 반도체 부재(13A) 위로 돌출된 제1 게이트 전극(15A)과 제2 스캔선(16)에서 제2 반도체 부재(13B) 위로 돌출된 제2 게이트 전극(15B)이 형성되어 있다. 제1 게이트 전극(15A)은 제1 채널(131A)에 대응하는 위치에 형성되어 있고, 제2 게이트 전극(15B)은 제2 채널(131B)에 대응하는 위치에 형성되어 있다. 제1 게이트 전극(15A)의 측벽은 경사져 있으며, 기판(110)의 표면을 기준으로 한 제1 게이트 전극(15A)의 측벽의 경사각인 제1 측벽 경사각(θ1)은 70도 이상 90도 이하일 수 있다. 제2 게이트 전극(15B)의 측벽은 경사져 있으며, 제2 측벽 경사각(θ2)은 70도 미만일 수 있다. 제1 게이트 전극(15A)의 양 측벽 위에는 한 쌍의 도핑 제어 부재(SP)가 형성되어 있다. 제2 게이트 전극(15B)의 양 측벽 위에는 별도의 도핑 제어 부재(SP)가 형성되어 있지 않다. 이와 같이, 제1 측벽 경사각(θ1)을 가지는 제1 게이트 전극(15A)의 양 측벽 위에는 한 쌍의 도핑 제어 부재(SP)가 형성되어 있으므로 도핑 제어 부재(SP)에 대응하는 위치에 저농도 도핑 영역(LDD)이 형성된다. 그러나, 제1 측벽 경사각(θ1)보다 낮은 제2 측벽 경사각(θ2)을 가지는 제2 게이트 전극(15B)의 양 측벽 위에는 도핑 제어 부재(SP)가 형성되지 않으므로 저농도 도핑 영역(LDD)이 형성되지 않는다.
제1 채널(131A), 제1 소스 전극 및 제1 드레인 전극(137A)을 포함하는 제1 반도체 부재(13A)와 제1 게이트 전극(15A)은 함께 제1 트랜지스터(TA)를 이룬다. 제2 채널(131B), 제2 소스 전극 및 제2 드레인 전극(137B)을 포함하는 제2 반도체 부재(13B)와 제2 게이트 전극(15B)은 함께 제2 트랜지스터(TB)를 이룬다.
제1 스캔선(15)의 측벽 위에는 잔류 절연막(SPR)이 남아 있고, 제2 게이트 전극(15B)을 제외한 제2 스캔선(16)의 측벽 위에도 잔류 절연막(SPR)이 남아 있다.
상기 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 대해 이하에서 도 4, 도 5, 도 6, 및 도 7을 참고로 상세히 설명한다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법의 일 단계를 도시한 배치도이고, 도 5는 도 4의 V-V선 및 V'-V'선을 따라 자른 단면도이며, 도 6은 도 4의 다음 단계를 도시한 배치도이고, 도 7은 도 6의 VII-VII선 및 VII'-VII'선을 따라 자른 단면도이다.
우선, 도 4 및 도 5에 도시한 바와 같이, 기판(110) 위에 있는 제1 반도체 부재(13A) 및 제2 반도체 부재(13B)를 포함하는 반도체 부재(130)를 형성한다. 그리고, 반도체 부재(130)를 덮는 게이트 절연막(140)을 형성한다. 그리고, 게이트 절연막(140) 위에 게이트 금속층(150)을 형성한다. 그리고, 게이트 금속층(150) 위에 감광막을 형성한다. 감광막은 노광된 부분만 현상 공정에서 잔류하게 되는 네가티브 감광막일 수 있다.
그리고 일부 노광 마스크(1000)를 이용하여 노광 및 현상하여 제1 감광막 부재(PR1) 및 제2 감광막 부재(PR2)를 형성한다. 이 때, 제1 반도체 부재(13A)에 대응하는 위치에는 일부 노광 마스크(1000)의 완전 개구부(1001)가 위치하며, 제2 반도체 부재(13B)에 대응하는 위치에는 일부 노광 마스크(1000)의 슬릿부(SL)를 가지는 일부 개구부(1002)가 위치한다. 따라서, 감광막에 노광 및 현상 공정을 진행하는 경우 완전 개구부(1001)에 대응하는 위치에 제1 감광막 부재(PR1)가 남게 되며, 일부 개구부(1002)에 대응하는 위치에 제2 감광막 부재(PR2)가 남게 된다. 다만, 일부 개구부(1002)의 슬릿부(SL)에 대응하는 위치의 제2 감광막 부재(PR2)는 일부만 제거된다. 따라서, 제1 감광막 부재(PR1)의 측벽은 급경사를 가지며, 제2 감광막 부재(PR2)의 측벽은 계단 형상을 가지게 된다. 본 실시예에서는 일부 노광 마스크(1000)의 일부 개구부(1002)가 슬릿부를 가지고 있으나, 반드시 여기에 한정되는 것은 아니며, 일부 개구부가 하프톤(half tone)인 일부 노광 마스크의 사용도 가능하다.
다음으로, 도 6 및 도 7에 도시한 바와 같이, 제1 감광막 부재(PR1) 및 제2 감광막 부재(PR2)를 식각 마스크로 하여 게이트 금속층(150)을 식각하여 제1 게이트 전극(15A) 및 제2 게이트 전극(15B)을 형성한다. 이 때, 제1 감광막 부재(PR1)의 측벽은 급경사를 가지므로 제1 게이트 전극(15A)의 측벽도 급경사를 가지게 된다. 그러나, 제2 감광막 부재(PR2)의 측벽은 계단 형상을 가지므로 제2 게이트 전극(15B)의 측벽은 완만한 경사를 가지게 된다. 제1 게이트 전극(15A)의 제1 측벽 경사각(θ1)은 70도 이상 90도 이하일 수 있다. 제2 게이트 전극(15B)의 제2 측벽 경사각(θ2)은 70도 미만일 수 있다. 제1 측벽 경사각(θ1)이 70도 미만이거나 90도보다 큰 경우에는 도핑 제어 부재(SP)가 형성되지 않을 수 있다.
그리고, 게이트 절연막(140) 위에 제1 게이트 전극(15A) 및 제2 게이트 전극(15B)을 덮는 절연막(SPL)을 형성한다.
다음으로, 도 2 및 도 3에 도시한 바와 같이, 절연막(SPL)을 건식 식각 방법으로 전면 식각한다. 따라서, 급경사를 가지는 제1 게이트 전극(15A)의 측벽에 위치하는 절연막(SPL)은 잔류하여 도핑 제어 부재(SP)가 되며, 완만한 경사를 가지는 제2 게이트 전극(15B)의 측벽에 위치하는 절연막(SPL)은 제거된다. 그리고, 도핑 공정을 진행하여 도핑 제어 부재(SP)에 대응하는 위치의 제1 반도체 부재(13A)에 저농도 도핑 영역(LDD)을 형성할 수 있다. 제1 게이트 전극(15A)에 대응하는 위치의 제1 반도체 부재(13A)에는 이온이 도핑되지 않으므로 제1 채널(131A)이 형성된다. 도핑 제어 부재(SP)에 대응하는 위치의 제1 반도체 부재(13A)에는 이온의 일부만 도핑되므로 저농도 도핑 영역(LDD)이 형성된다. 이온의 도핑이 차단되지 않는 위치의 제1 반도체 부재(13A)에는 제1 소스 전극(136A) 및 제1 드레인 전극(137A)이 형성된다. 이와 같이, 제1 채널(131A), 저농도 도핑 영역(LDD), 제1 소스 전극(136A) 및 제1 드레인 전극(137A)이 형성되어 제1 게이트 전극(15A)과 함께 제1 트랜지스터(TA)를 이룬다.
제2 게이트 전극(15B)에 대응하는 위치의 제2 반도체 부재(13B)에는 이온이 도핑되지 않으므로 제2 채널(131B)이 형성된다. 이온의 도핑이 차단되지 않는 위치의 제2 반도체 부재(13B)에는 제2 소스 전극(136B) 및 제2 드레인 전극(137B)이 형성된다. 이와 같이, 제2 채널(131B), 제2 소스 전극(136B) 및 제2 드레인 전극(137B)이 형성되어 제2 게이트 전극(15B)과 함께 제2 트랜지스터를 이룬다.
이와 같이, 서로 다른 측벽 경사각을 가지는 제1 게이트 전극(15A) 및 제2 게이트 전극(15B)을 형성함으로써, 측벽 경사각이 큰 제1 게이트 전극(15A)에만 도핑 제어 부재(SP)를 형성할 수 있다. 따라서, 별도의 마스크 추가 없이 도핑 제어 부재(SP)가 형성된 제1 트랜지스터(TA)에 저농도 도핑 영역(LDD)을 형성하고 제2 트랜지스터(TB)에 저농도 도핑 영역(LDD)을 형성하지 않을 수 있다. 따라서, 제조 공정이 단순해지고 제조 비용이 절감된다.
상기에서는 제1 트랜지스터 및 제2 트랜지스터를 가지는 표시 장치에 대해 개략적으로 설명하였으나, 이하에서는 제1 트랜지스터로 구동 트랜지스터, 보상 트랜지스터 및 초기화 트랜지스터를 형성하고, 제2 트랜지스터로 스위칭 트랜지스터, 동작 제어 트랜지스터, 발광 제어 트랜지스터 및 바이패스 트랜지스터를 형성한 표시 장치에 대해 상세하게 설명한다.
이하에서, 도 1에 도시한 표시 장치의 상세 구조에 대하여 도 8, 도 9, 도 10, 및 도 11을 참고하여 상세하게 설명한다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 복수개의 트랜지스터 및 커패시터의 개략적인 배치도이고, 도 9는 도 8의 구체적인 배치도이며, 도 10은 도 9의 표시 장치를 X-X선을 따라 자른 단면도이고, 도 11은 도 9의 표시 장치를 XI-XI선 및 XI'-XI'선을 따라 자른 단면도이다.
이하에서 도 8 및 도 9를 참고하여 본 발명의 일 실시예에 따른 표시 장치의 구체적인 평면상 구조에 대해 우선 상세히 설명하고, 도 10 및 도 11을 참고하여 구체적인 단면상 구조에 대해 상세히 설명한다.
도 8 및 도 9에 도시한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치는 스캔 신호(Sn), 전단 스캔 신호(Sn-1), 및 발광 제어 신호(EM)를 각각 인가하며 행 방향을 따라 형성되어 있는 스캔선(151), 전단 스캔선(152), 및 발광 제어선(153)을 포함한다. 바이패스 신호(BP)는 전단 스캔 신호(Sn-1)과 동일하므로 별도의 바이패스 제어선은 형성되지 않고 전단 스캔선(152)을 통해 바이패스 신호(BP)가 전달된다.
그리고, 스캔선(151), 전단 스캔선(152), 및 발광 제어선(153)과 교차하고 있으며 화소(PX)에 데이터 신호(Dm) 및 구동 전압(ELVDD)을 각각 인가하는 데이터선(171) 및 구동 전압선(172)을 포함한다.
초기화 전압(Vint)은 초기화 전압선(192)에서 초기화 트랜지스터(T4)를 경유하여 보상 트랜지스터(T3)로 전달된다. 초기화 전압선(192)은 직선부(192a) 및 사선부(192b)를 교대로 가지며 형성되어 있다. 직선부(192a)는 스캔선(151)과 평행하게 배치되어 있으며, 사선부(192b)는 직선부(192a)와 소정 경사를 가지며 연장되어 있다.
또한, 화소(PX)에는 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 초기화 트랜지스터(T4), 동작 제어 트랜지스터(T5), 발광 제어 트랜지스터(T6), 바이패스 트랜지스터(T7), 스토리지 커패시터(Cst), 그리고 유기 발광 다이오드(OLED)가 형성되어 있다. 제1 트랜지스터(TA)는 구동 트랜지스터(T1), 보상 트랜지스터 (T3), 초기화 트랜지스터(T4)를 포함한다. 제2 트랜지스터(TB)는 스위칭 트랜지스터(T2), 동작 제어 트랜지스터(T5), 발광 제어 트랜지스터(T6) 및 바이패스 트랜지스터(T7)를 포함한다.
유기 발광 다이오드(OLED)는 화소 전극(191), 유기 발광층(370) 및 공통 전극(270)으로 이루어진다. 이 때, 보상 트랜지스터(T3)와 초기화 트랜지스터(T4)는 누설 전류를 차단하기 위해 듀얼 게이트(dual gate) 구조의 트랜지스터로 구성되어 있다.
구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 초기화 트랜지스터(T4), 동작 제어 트랜지스터(T5), 발광 제어 트랜지스터(T6) 및 바이패스 트랜지스터(T7)의 각각의 채널(channel)은 연결되어 있는 하나의 반도체 부재(130)의 내부에 형성되어 있으며, 반도체 부재(130)는 다양한 형상으로 굴곡되어 형성될 수 있다. 이러한 반도체 부재(130)는 다결정 규소 또는 산화물 반도체로 이루어질 수 있다. 산화물 반도체는 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 게르마늄(Ge), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 이들의 복합 산화물인 인듐―갈륨―아연 산화물(InGaZnO4), 인듐―아연 산화물(Zn―In―O), 아연―주석 산화물(Zn―Sn―O) 인듐―갈륨 산화물 (In―Ga―O), 인듐―주석 산화물(In―Sn―O), 인듐―지르코늄 산화물(In―Zr―O), 인듐―지르코늄―아연 산화물(In―Zr―Zn―O), 인듐―지르코늄―주석 산화물(In―Zr―Sn―O), 인듐―지르코늄―갈륨 산화물(In―Zr―Ga―O), 인듐―알루미늄 산화물(In―Al―O), 인듐―아연―알루미늄 산화물(In―Zn―Al―O), 인듐―주석―알루미늄 산화물(In―Sn―Al―O), 인듐―알루미늄―갈륨 산화물(In―Al―Ga―O), 인듐―탄탈륨 산화물(In―Ta―O), 인듐―탄탈륨―아연 산화물(In―Ta―Zn―O), 인듐―탄탈륨―주석 산화물(In―Ta―Sn―O), 인듐―탄탈륨―갈륨 산화물(In―Ta―Ga―O), 인듐―게르마늄 산화물(In―Ge―O), 인듐―게르마늄―아연 산화물(In―Ge―Zn―O), 인듐―게르마늄―주석 산화물(In―Ge―Sn―O), 인듐―게르마늄―갈륨 산화물(In―Ge―Ga―O), 티타늄―인듐―아연 산화물(Ti―In―Zn―O), 하프늄―인듐―아연 산화물(Hf―In―Zn―O) 중 어느 하나를 포함할 수 있다. 반도체 부재(130)가 산화물 반도체로 이루어지는 경우에는 고온 등의 외부 환경에 취약한 산화물 반도체 물질를 보호하기 위해 별도의 보호층이 추가될 수 있다.
반도체 부재(130)는 N형 불순물 또는 P형 불순물로 채널 도핑이 되어 있는 채널(channel)(131)과, 채널의 양 옆에 형성되어 있으며 채널에 도핑된 도핑 불순물보다 도핑 농도가 높은 소스 도핑 영역 및 드레인 도핑 영역을 포함한다. 본 실시예에서 소스 도핑 영역 및 드레인 도핑 영역은 각각 소스 전극 및 드레인 전극에 해당한다. 반도체 부재(130)에 형성되어 있는 소스 전극 및 드레인 전극은 해당 영역만 도핑하여 형성할 수 있다. 또한, 반도체 부재(130)에서 서로 다른 트랜지스터의 소스 전극과 드레인 전극의 사이 영역도 도핑되어 소스 전극과 드레인 전극이 전기적으로 연결될 수 있다.
도 9에 도시한 바와 같이, 채널(131)은 구동 트랜지스터(T1)에 형성되는 구동 채널(131a), 스위칭 트랜지스터(T2)에 형성되는 스위칭 채널(131b), 보상 트랜지스터(T3)에 형성되는 보상 채널(131c), 초기화 트랜지스터(T4)에 형성되는 초기화 채널(131d), 동작 제어 트랜지스터(T5)에 형성되는 동작 제어 채널(131e), 발광 제어 트랜지스터(T6)에 형성되는 발광 제어 채널(131f) 및 바이패스 트랜지스터(T7)에 형성되는 바이패스 채널(131g)을 포함한다.
구동 트랜지스터(T1)는 구동 채널(131a), 구동 게이트 전극(155a), 구동 소스 전극(136a) 및 구동 드레인 전극(137a)을 포함한다. 구동 채널(131a)은 굴곡되어 있으며, 사행 형상(meandering shape) 또는 지그재그 형상(zigzag shape)을 가질 수 있다. 이와 같이, 굴곡된 형상의 구동 채널(131a)을 형성함으로써, 좁은 공간 내에 길게 구동 채널(131a)을 형성할 수 있다. 따라서, 길게 형성된 구동 채널(131a)에 의해 구동 게이트 전극(155a)과 구동 소스 전극(136a) 간의 구동 게이트-소스 전압(Vgs)의 구동 범위(driving range)는 넓어지게 된다. 구동 게이트-소스 전압(Vgs)의 구동 범위가 넓으므로 구동 게이트-소스 전압(Vgs)의 크기를 변화시켜 유기 발광 다이오드(OLED)에서 방출되는 빛의 계조를 보다 세밀하게 제어할 수 있으며, 그 결과 유기 발광 표시 장치의 해상도를 높이고 표시 품질을 향상시킬 수 있다. 이러한 구동 채널(131a)의 형상을 다양하게 변형하여 '역S', 'S', 'M', 'W' 등의 다양한 실시예가 가능하다.
구동 게이트 전극(155a)은 구동 채널(131a)과 중첩하고 있으며, 구동 소스 전극(136a) 및 구동 드레인 전극(137a)은 구동 채널(131a)의 양 옆에 인접하여 각각 형성되어 있다. 구동 채널(131a)과 구동 소스 전극(136a) 사이에는 저농도 도핑 영역(LDD)이 형성되어 있으며, 구동 채널(131a)과 구동 드레인 전극(137a) 사이에도 저농도 도핑 영역(LDD)이 형성되어 있다. 구동 게이트 전극(155a)은 접촉 구멍(61)을 통해 구동 연결 부재(174)와 연결되어 있다.
스위칭 트랜지스터(T2)는 스위칭 채널(131b), 스위칭 게이트 전극(155b), 스위칭 소스 전극(136b) 및 스위칭 드레인 전극(137b)을 포함한다. 스캔선(151)의 일부인 스위칭 게이트 전극(155b)은 스위칭 채널(131b)과 중첩하고 있으며, 스위칭 소스 전극(136b) 및 스위칭 드레인 전극(137b)은 스위칭 채널(131b)의 양 옆에 인접하여 각각 형성되어 있다. 스위칭 소스 전극(136b)은 접촉 구멍(62)을 통해 데이터선(171)과 연결되어 있다.
보상 트랜지스터(T3)는 보상 채널(131c), 보상 게이트 전극(155c), 보상 소스 전극(136c) 및 보상 드레인 전극(137c)을 포함한다. 스캔선(151)의 일부인 보상 게이트 전극(155c)은 누설 전류 방지를 위해 2개가 형성되어 있으며 보상 채널(131c)과 중첩하고 있다. 보상 소스 전극(136c) 및 보상 드레인 전극(137c)은 보상 채널(131c)의 양 옆에 인접하여 각각 형성되어 있다.
보상 채널(131c)과 보상 소스 전극(136c) 사이에는 저농도 도핑 영역(LDD)이 형성되어 있으며, 보상 채널(131c)과 보상 드레인 전극(137c) 사이에도 저농도 도핑 영역(LDD)이 형성되어 있다. 보상 드레인 전극(137c)은 접촉 구멍(63)을 통해 구동 연결 부재(174)와 연결되어 있다.
초기화 트랜지스터(T4)는 초기화 채널(131d), 초기화 게이트 전극(155d), 초기화 소스 전극(136d) 및 초기화 드레인 전극(137d)을 포함한다. 전단 스캔선(152)의 일부인 초기화 게이트 전극(155d)은 누설 전류 방지를 위해 2개가 형성되어 있으며 초기화 채널(131d)과 중첩하고 있다. 초기화 소스 전극(136d) 및 초기화 드레인 전극(137d)은 초기화 채널(131d)의 양 옆에 인접하여 각각 형성되어 있다.
초기화 채널(131d)과 초기화 소스 전극(136d) 사이에는 저농도 도핑 영역(LDD)이 형성되어 있으며, 초기화 채널(131d)과 초기화 드레인 전극(137d) 사이에도 저농도 도핑 영역(LDD)이 형성되어 있다. 초기화 소스 전극(136d)은 접촉 구멍(64)을 통해 초기화 연결 부재(175)와 연결되어 있다.
동작 제어 트랜지스터(T5)는 동작 제어 채널(131e), 동작 제어 게이트 전극(155e), 동작 제어 소스 전극(136e) 및 동작 제어 드레인 전극(137e)을 포함한다. 발광 제어선(153)의 일부인 동작 제어 게이트 전극(155e)은 동작 제어 채널(131e)과 중첩하고 있으며, 동작 제어 소스 전극(136e) 및 동작 제어 드레인 전극(137e)은 동작 제어 채널(131e)의 양 옆에 인접하여 각각 형성되어 있다. 동작 제어 소스 전극(136e)은 접촉 구멍(65)을 통해 구동 전압선(172)과 연결되어 있다.
발광 제어 트랜지스터(T6)는 발광 제어 채널(131f), 발광 제어 게이트 전극(155f), 발광 제어 소스 전극(136f) 및 발광 제어 드레인 전극(137f)을 포함한다. 발광 제어선(153)의 일부인 발광 제어 게이트 전극(155f)은 발광 제어 채널(131f)과 중첩하고 있으며, 발광 제어 소스 전극(136f) 및 발광 제어 드레인 전극(137f)은 발광 제어 채널(131f)의 양 옆에 인접하여 각각 형성되어 있다. 발광 제어 드레인 전극(137f)은 접촉 구멍(66)을 통해 화소 연결 부재(179)와 연결되어 있다.
바이패스 트랜지스터(T7)는 바이패스 채널(131g), 바이패스 게이트 전극(155g), 바이패스 소스 전극(136g) 및 바이패스 드레인 전극(137g)을 포함한다. 전단 스캔선(152)의 일부인 바이패스 게이트 전극(155g)은 바이패스 채널(131g)과 중첩하고 있으며, 바이패스 소스 전극(136g) 및 바이패스 드레인 전극(137g)은 바이패스 채널(131g)의 양 옆에 인접하여 각각 형성되어 있다.
바이패스 소스 전극(136g)은 발광 제어 드레인 전극(137f)과 직접 연결되어 있고, 바이패스 드레인 전극(137g)은 초기화 소스 전극(136d)과 직접 연결되어 있다.
구동 트랜지스터(T1)의 구동 채널(131a)의 일단은 스위칭 드레인 전극(137b) 및 동작 제어 드레인 전극(137e)과 연결되어 있으며, 구동 채널(131a)의 타단은 보상 소스 전극(136c) 및 발광 제어 소스 전극(136f)과 연결되어 있다.
스토리지 커패시터(Cst)는 제2 게이트 절연막(142)을 사이에 두고 배치되는 제1 스토리지 전극(155a)과 제2 스토리지 전극(156)을 포함한다. 제1 스토리지 전극(155a)은 구동 게이트 전극(155a)에 해당하고, 제2 스토리지 전극(156)은 스토리지선(157)에서 확장된 부분으로서, 구동 게이트 전극(155a)보다 넓은 면적을 차지하며 구동 게이트 전극(155a)을 전부 덮고 있다.
여기서, 제2 게이트 절연막(142)은 유전체가 되며, 스토리지 커패시터(Cst)에서 축전된 전하와 양 스토리지 전극(155a, 156) 사이의 전압에 의해 스토리지 커패시턴스(Storage Capacitance)가 결정된다. 이와 같이, 구동 게이트 전극(155a)을 제1 스토리지 전극(155a)으로 사용함으로써, 화소 내에서 큰 면적을 차지하는 구동 채널(131a)에 의해 좁아진 공간에서 스토리지 커패시터를 형성할 수 있는 공간을 확보할 수 있다.
구동 게이트 전극(155a)인 제1 스토리지 전극(155a)은 접촉 구멍(61) 및 스토리지 개구부(51)를 통하여 구동 연결 부재(174)의 일단과 연결되어 있다. 스토리지 개구부(51)는 제2 스토리지 전극(156)에 형성된 개구부이다. 따라서, 스토리지 개구부(51) 내부에 구동 연결 부재(174)의 일단과 구동 게이트 전극(155a)을 연결하는 접촉 구멍(61)이 형성되어 있다. 구동 연결 부재(174)는 데이터선(171)과 거의 평행하게 동일한 층에 형성되어 있으며 구동 연결 부재(174)의 타단은 보상 접촉 구멍(63)을 통해 보상 트랜지스터(T3)의 보상 드레인 전극(137c) 및 초기화 트랜지스터(T4)의 초기화 드레인 전극(137d)과 연결되어 있다. 따라서, 구동 연결 부재(174)는 구동 게이트 전극(155a)과 보상 트랜지스터(T3)의 보상 드레인 전극(137c) 및 초기화 트랜지스터(T4)의 초기화 드레인 전극(137d)을 서로 연결하고 있다.
제2 스토리지 전극(156)은 접촉 구멍(69)을 통해 구동 전압선(172)과 연결되어 있다. 따라서, 스토리지 커패시터(Cst)는 구동 전압선(172)을 통해 제2 스토리지 전극(156)에 전달된 구동 전압(ELVDD)과 구동 게이트 전극(155a)의 구동 게이트 전압(Vg)간의 차에 대응하는 스토리지 커패시턴스를 저장한다.
화소 연결 부재(179)는 접촉 구멍(81)을 통해 화소 전극(191)과 연결되어 있으며, 초기화 연결 부재(175)는 접촉 구멍(82)을 통해 초기화 전압선(192)과 연결되어 있다.
이하, 도 10 및 도 11을 참고하여 본 발명의 일 실시예에 따른 표시 장치의 단면상 구조에 대해 적층 순서에 따라 구체적으로 설명한다.
이 때, 동작 제어 트랜지스터(T5)는 발광 제어 트랜지스터(T6)의 적층 구조와 대부분 동일하므로 상세한 설명은 생략한다.
기판(110) 위에는 버퍼층(120)이 형성되어 있다. 기판(110)은 유리, 석영, 세라믹, 플라스틱 등으로 이루어진 절연성 기판으로 형성될 수 있고, 버퍼층(120)은 다결정 규소를 형성하기 위한 결정화 공정 시 기판(110)으로부터 불순물을 차단하여 다결정 규소의 특성을 향상시키고, 기판(110)이 받는 스트레스를 줄이는 역할을 할 수 있다.
버퍼층(120) 위에는 구동 채널(131a), 스위칭 채널(131b), 보상 채널(131c), 초기화 채널(131d), 동작 제어 채널(131e), 발광 제어 채널(131f) 및 바이패스 채널(131g)을 포함하는 채널(131)을 포함하는 반도체 부재(130)가 형성되어 있다. 반도체 부재(130) 중 구동 채널(131a)의 양 옆에는 구동 소스 전극(136a) 및 구동 드레인 전극(137a)이 형성되어 있고, 스위칭 채널(131b)의 양 옆에는 스위칭 소스 전극(136b) 및 스위칭 드레인 전극(137b)이 형성되어 있다. 그리고, 보상 채널(131c)의 양 옆에는 보상 소스 전극(136c) 및 보상 드레인 전극(137c)이 형성되어 있고, 초기화 채널(131d)의 양 옆에는 초기화 소스 전극(136d) 및 초기화 드레인 전극(137d)이 형성되어 있다. 그리고, 동작 제어 채널(131e)의 양 옆에는 동작 제어 소스 전극(136e) 및 동작 제어 드레인 전극(137e)이 형성되어 있고, 발광 제어 채널(131f)의 양 옆에는 발광 제어 소스 전극(136f) 및 발광 제어 드레인 전극(137f)이 형성되어 있다. 그리고, 바이패스 채널(131g)의 양 옆에는 바이패스 소스 전극(136g) 및 바이패스 드레인 전극(137g)이 형성되어 있다.
이 때, 구동 채널(131a)과 구동 소스 전극(136a) 사이에는 저농도 도핑 영역(LDD)이 형성되어 있으며, 구동 채널(131a)과 구동 드레인 전극(137a) 사이에도 저농도 도핑 영역(LDD)이 형성되어 있다. 보상 채널(131c)과 보상 소스 전극(136c) 사이에는 저농도 도핑 영역(LDD)이 형성되어 있으며, 보상 채널(131c)과 보상 드레인 전극(137c) 사이에도 저농도 도핑 영역(LDD)이 형성되어 있다. 초기화 채널(131d)과 초기화 소스 전극(136d) 사이에는 저농도 도핑 영역(LDD)이 형성되어 있으며, 초기화 채널(131d)과 초기화 드레인 전극(137d) 사이에도 저농도 도핑 영역(LDD)이 형성되어 있다.
이와 같이, 저농도 도핑 영역(LDD)을 형성함으로써 구동 드레인 전극(137a), 보상 드레인 전극(137c) 및 초기화 드레인 전극(137d)의 갑작스런 전계 변화를 완화시키고, 누설 전류를 최소화할 수 있다. 따라서, 구동 트랜지스터(T1), 보상 트랜지스터(T3) 및 초기화 트랜지스터(T4)의 신뢰도를 향상시킬 수 있다.
반도체 부재(130) 위에는 이를 덮는 제1 게이트 절연막(141)이 형성되어 있다. 제1 게이트 절연막(141) 위에는 스위칭 게이트 전극(155b), 보상 게이트 전극(155c)을 포함하는 스캔선(151), 초기화 게이트 전극(155d) 및 바이패스 게이트 전극(155g)을 포함하는 전단 스캔선(152), 동작 제어 게이트 전극(155e) 및 발광 제어 게이트 전극(155f)을 포함하는 발광 제어선(153), 바이패스 제어선(158), 그리고 구동 게이트 전극(제1 스토리지 전극)(155a)을 포함하는 제1 게이트 금속선(151, 152, 153, 155a)이 형성되어 있다.
구동 게이트 전극(155a)의 제1 측벽 경사각(θ1)은 70도 이상 90도 이하일 수 있다. 구동 게이트 전극(155a)의 양 측벽 위에는 한 쌍의 도핑 제어 부재(SP)가 형성되어 있다. 도핑 제어 부재(SP)는 반도체 부재에 저농도 도핑 영역(LDD)을 형성하기 위한 것으로서, 저농도 도핑 영역(LDD)에 대응하는 위치에 형성되어 있다.
스위칭 게이트 전극(155b)의 제2 측벽 경사각(θ2)은 70도 미만일 수 있다. 따라서, 스위칭 게이트 전극(155b)의 양 측벽 위에는 도핑 제어 부재(SP)가 형성되지 않는다.
보상 게이트 전극(155c)의 제1 측벽 경사각(θ1)은 70도 이상 90도 이하일 수 있다. 보상 게이트 전극(155c)의 양 측벽 위에는 한 쌍의 도핑 제어 부재(SP)가 형성되어 있다.
초기화 게이트 전극(155d)의 제1 측벽 경사각(θ1)은 70도 이상 90도 이하일 수 있다. 초기화 게이트 전극(155d)의 양 측벽 위에는 한 쌍의 도핑 제어 부재(SP)가 형성되어 있다.
동작 제어 게이트 전극(155e)의 제2 측벽 경사각(θ2)은 70도 미만일 수 있고, 발광 제어 게이트 전극(155f)의 제2 측벽 경사각(θ2)은 70도 미만일 수 있으며, 바이패스 게이트 전극(155g)의 제2 측벽 경사각(θ2)은 70도 미만일 수 있다. 따라서, 동작 제어 게이트 전극(155e)의 양 측벽 위, 발광 제어 게이트 전극(155f)의 양 측벽 위, 바이패스 게이트 전극(155g)의 양 측벽 위에는 모두 도핑 제어 부재(SP)가 형성되지 않는다.
제1 게이트 금속선(151, 152, 153, 155a) 및 제1 게이트 절연막(141) 위에는 이를 덮는 제2 게이트 절연막(142)이 형성되어 있다. 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위로 형성될 수 있다.
제2 게이트 절연막(142) 위에는 스캔선(151)과 평행하게 배치되어 있는 스토리지선(157), 스토리지선(157)에서 확장된 부분인 제2 스토리지 전극(156)을 포함하는 제2 게이트 금속선(157, 156)이 형성되어 있다.
제2 스토리지 전극(156)은 구동 게이트 전극으로 역할하는 제1 스토리지 전극(155a)보다 넓게 형성되어 있으므로 제2 스토리지 전극(156)은 구동 게이트 전극(155a)을 모두 덮게 된다.
제1 게이트 금속선(151, 152, 153, 155a)과 제2 게이트 금속선(156, 157)을 포함하는 게이트 금속선(151, 152, 153, 155a, 156, 157)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중 어느 하나를 포함하는 금속막이 적층된 다중막으로 형성될 수 있다.
제2 게이트 절연막(142) 및 제2 게이트 금속선(157, 156) 위에는 층간 절연막(160)이 형성되어 있다. 층간 절연막(160)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위로 형성될 수 있다.
층간 절연막(160)에는 접촉 구멍(61, 62, 63, 64, 65, 66, 69)이 형성되어 있다. 층간 절연막(160) 위에는 데이터선(171), 구동 전압선(172), 구동 연결 부재(174), 초기화 연결 부재(175), 그리고 화소 연결 부재(179)를 포함하는 데이터 금속선(171, 172, 174, 175, 179)이 형성되어 있다. 데이터 금속선(171, 172, 174, 175, 179)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중 어느 하나를 포함하는 금속막이 적층된 다중막으로 형성될 수 있으며, 예컨대, 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 3중막, 몰리브덴/알루미늄/몰리브덴(Mo/Al/Mo) 또는 몰리브덴/구리/몰리브덴(Mo/Cu/Mo)의 3중막 등으로 형성될 수 있다.
데이터선(171)은 제1 게이트 절연막(141), 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(62)을 통해 스위칭 소스 전극(136b)와 연결되어 있으며, 구동 연결 부재(174)의 일단은 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(61)을 통하여 제1 스토리지 전극(155a)과 연결되어 있고, 구동 연결 부재(174)의 타단은 제1 게이트 절연막(141), 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(63)을 통해 보상 드레인 전극(137c) 및 초기화 드레인 전극(137d)과 연결되어 있다.
데이터선(171)과 평행하게 뻗어 있는 초기화 연결 부재(175)는 제1 게이트 절연막(141), 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(64)을 통해 초기화 소스 전극(136d)과 연결되어 있다. 그리고, 화소 연결 부재(179)는 제1 게이트 절연막(141), 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(66)을 통해 발광 제어 드레인 전극(137f)과 연결되어 있다.
데이터 금속선(171, 172, 174, 175, 179) 및 층간 절연막(160) 위에는 이를 덮는 보호막(180)이 형성되어 있다. 보호막(180)은 데이터 금속선(171, 172, 174, 175, 179)을 덮어 평탄화시키므로 보호막(180) 위에 화소 전극(191)을 단차없이 형성할 수 있다. 이러한 보호막(180)은 폴리아크릴계 수지(polyacrylates resin), 폴리이미드계 수지(polyimides resin) 등의 유기물 또는 유기물과 무기물의 적층막 등으로 만들어질 수 있다.
보호막(180) 위에는 화소 전극(191) 및 초기화 전압선(192)이 형성되어 있다. 화소 연결 부재(179)는 보호막(180)에 형성된 접촉 구멍(81)을 통해 화소 전극(191)과 연결되어 있고, 초기화 연결 부재(175)는 보호막(180)에 형성된 접촉 구멍(82)을 통해 초기화 전압선(192)과 연결되어 있다.
보호막(180), 초기화 전압선(192) 및 화소 전극(191)의 가장자리 위에는 이를 덮는 화소 정의막(Pixel Defined Layer, PDL)(350)이 형성되어 있고, 화소 정의막(350)은 화소 전극(191)을 드러내는 화소 개구부(351)를 가진다. 화소 정의막(350)은 폴리아크릴계 수지(polyacrylates resin), 폴리이미드계 수지(polyimides resin) 등의 유기물 또는 실리카 계열의 무기물로 만들어 질 수 있다.
화소 개구부(351)에 의해 노출된 화소 전극(191) 위에는 유기 발광층(370)이 형성되고, 유기 발광층(370) 상에는 공통 전극(270)이 형성된다. 공통 전극(270)은 화소 정의막(350) 위에도 형성되어 복수의 화소(PX)에 걸쳐 형성된다. 이와 같이, 화소 전극(191), 유기 발광층(370) 및 공통 전극(270)을 포함하는 유기 발광 다이오드(OLED)가 형성된다.
여기서, 화소 전극(191)은 정공 주입 전극인 애노드이며, 공통 전극(270)은 전자 주입 전극인 캐소드가 된다. 그러나 본 발명에 따른 일 실시예는 반드시 이에 한정되는 것은 아니며, 표시 장치의 구동 방법에 따라 화소 전극(191)이 캐소드가 되고, 공통 전극(270)이 애노드가 될 수도 있다. 화소 전극(191) 및 공통 전극(270)으로부터 각각 정공과 전자가 유기 발광층(370) 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기상태로부터 기저상태로 떨어질 때 발광이 이루어진다.
유기 발광층(370)은 저분자 유기물 또는 PEDOT(Poly 3,4-ethylenedioxythiophene) 등의 고분자 유기물로 이루어진다. 또한, 유기 발광층(370)은 발광층과, 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transporting layer, HTL), 전자 수송층(electron transporting layer, ETL), 및 전자 주입층(electron injection layer, EIL) 중 하나 이상을 포함하는 다중막으로 형성될 수 있다. 이들 모두를 포함할 경우, 정공 주입층이 양극인 화소 전극(191) 상에 배치되고, 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층된다.
유기 발광층(370)은 적색을 발광하는 적색 유기 발광층, 녹색을 발광하는 녹색 유기 발광층 및 청색을 발광하는 청색 유기 발광층을 포함할 수 있으며, 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층은 각각 적색 화소, 녹색 화소 및 청색 화소에 형성되어 컬러 화상을 구현하게 된다.
또한, 유기 발광층(370)은 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소에 모두 함께 적층하고, 각 화소별로 적색 색필터, 녹색 색필터 및 청색 색필터를 형성하여 컬러 화상을 구현할 수 있다. 다른 예로, 백색을 발광하는 백색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소 모두에 형성하고, 각 화소별로 각각 적색 색필터, 녹색 색필터 및 청색 색필터를 형성하여 컬러 화상을 구현할 수도 있다. 백색 유기 발광층과 색필터를 이용하여 컬러 화상을 구현하는 경우, 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 각각의 개별 화소 즉, 적색 화소, 녹색 화소 및 청색 화소에 증착하기 위한 증착 마스크를 사용하지 않아도 된다.
다른 예에서 설명한 백색 유기 발광층은 하나의 유기 발광층으로 형성될 수 있음은 물론이고, 복수 개의 유기 발광층을 적층하여 백색을 발광할 수 있도록 한 구성까지 포함한다. 예로, 적어도 하나의 옐로우 유기 발광층과 적어도 하나의 청색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 시안 유기 발광층과 적어도 하나의 적색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 마젠타 유기 발광층과 적어도 하나의 녹색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성 등도 포함할 수 있다.
공통 전극(270) 상에는 유기 발광 다이오드(OLED)를 보호하는 봉지 부재(도시하지 않음)가 형성될 수 있으며, 봉지 부재는 실런트에 의해 기판(110)에 밀봉될 수 있고, 유리, 석영, 세라믹, 플라스틱, 및 금속 등 다양한 소재로 형성될 수 있다. 한편, 실런트를 사용하지 않고 공통 전극(270) 상에 무기막과 유기막을 증착하여 박막 봉지층을 형성할 수도 있다.
상기 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 대해 이하에서 도 12, 도 13, 도 14, 및 도 15를 참고로 상세히 설명한다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법의 일 단계를 도시한 단면도로서, 도 9의 표시 장치의 X-X선에 대응하는 위치를 따라 자른 단면도이고, 도 13는 도 12와 동일한 단계를 도시한 단면도로서, 도 9의 표시 장치의 XI-XI선 및 XI'-XI'선에 대응하는 위치를 따라 자른 단면도이며, 도 14는 도 12의 다음 단계를 도시한 단면도로서, 도 9의 표시 장치의 X-X선에 대응하는 위치를 따라 자른 단면도이고, 도 15는 도 14와 동일한 단계를 도시한 단면도로서, 도 9의 표시 장치의 XI-XI선 및 XI'-XI'선에 대응하는 위치를 따라 자른 단면도이다.
우선, 도 12 및 도 13에 도시한 바와 같이, 기판(110) 위에 버퍼층(120)을 형성한다. 버퍼층(120)은 질화규소의 단일막 또는 질화규소와 산화규소의 적층막으로 형성될 수 있으며, 플라즈마 화학기상증착(PECVD) 등의 방법으로 기판(110) 위에 전면 증착된다. 그리고, 버퍼층(120) 위에 반도체층을 형성한다. 반도체층은 다결정 규소층 또는 산화물 반도체층으로 형성할 수 있으며, 다결정 규소층은 비정질 규소층을 형성한 후 이를 결정화하는 방법으로 형성할 수 있다. 결정화 방법으로는 공지된 다양한 방법이 적용될 수 있으며, 예를 들어 열, 레이저, 주울(Joule)열, 전기장, 또는 촉매 금속 등을 이용하여 비정질 규소층을 결정화할 수 있다. 이 때의 반도체층은 불순물이 도핑되지 않은 진성 반도체(intrinsic semiconductor) 상태이다. 그리고, 반도체층 위에 제1 마스크를 사용하여 사진 식각 공정을 진행함으로써, 반도체층을 도 8에서 도시하고 있는 형태의 반도체 부재(130)로 형성한다. 이 때, 반도체 부재(130)는 도핑되지 않아서 각 트랜지스터를 구성하는 채널, 소스 전극 및 드레인 전극으로 구분되어 있지 않다. 그리고, 반도체 부재(130)에 도핑 농도가 낮은 채널 도핑을 진행하여 반도체 부재(130)를 불순물 반도체(impurity semiconductor) 상태로 만든다.
그리고, 버퍼층(120) 및 반도체 부재(130) 위에 이를 덮는 제1 게이트 절연막(141)을 형성한다. 제1 게이트 절연막(141)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위를 플라즈마 화학기상증착(PECVD) 등의 방법으로 전면 증착하여 형성한다. 그리고, 제1 게이트 절연막(141) 위에 제1 게이트 금속층을 형성한다. 제1 게이트 금속층은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중 어느 하나를 포함하는 금속막이 적층된 다중막으로 형성될 수 있다. 그리고, 제2 마스크를 이용하여 제1 게이트 금속층을 사진 식각 공정으로 식각한다. 그 결과 스캔선(151), 전단 스캔선(152), 발광 제어선(153), 그리고 구동 게이트 전극인 제1 스토리지 전극(155a)를 포함하는 제1 게이트 금속선(151, 152, 153, 155a)이 형성된다. 이 때, 제2 마스크는 일부 노광 마스크이므로, 스캔선(151)의 일부인 스위칭 게이트 전극(155b)의 측벽을 완만하게 형성할 수 있다. 또한, 전단 스캔선(152)의 일부인 바이패스 게이트 전극(155g)의 측벽도 완만하게 형성할 수 있으며, 발광 제어선(153)의 일부인 동작 제어 게이트 전극(155e) 및 발광 제어 게이트 전극(155f)의 측벽을 완만하게 형성할 수 있다. 스위칭 게이트 전극(155b)의 제2 측벽 경사각(θ2)은 70도 미만으로 형성하며, 동작 제어 게이트 전극(155e)의 제2 측벽 경사각(θ2), 발광 제어 게이트 전극(155f)의 제2 측벽 경사각(θ2), 그리고 바이패스 게이트 전극(155g)의 제2 측벽 경사각(θ2)은 70도 미만으로 형성할 수 있다.
반면에, 구동 게이트 전극(155a)의 측벽, 보상 게이트 전극(155c)의 측벽, 그리고 초기화 게이트 전극(155d)의 측벽은 상대적으로 급경사를 가지며 형성된다.
구동 게이트 전극(155a)의 제1 측벽 경사각(θ1), 보상 게이트 전극(155c)의 제1 측벽 경사각(θ1), 그리고 초기화 게이트 전극(155d)의 제1 측벽 경사각(θ1)은 70도 이상 90도 이하로 형성할 수 있다.
그리고, 제1 게이트 금속선(151, 152, 153, 155a)을 덮는 절연막(SPL)을 형성한다.
다음으로, 도 14 및 도 15에 도시한 바와 같이, 절연막(SPL)을 건식 식각 방법으로 전면 식각한다. 따라서, 급경사를 가지는 구동 게이트 전극(155a), 보상 게이트 전극(155c), 그리고 초기화 게이트 전극(155d)을 포함하는 제1 게이트 전극(15A)의 측벽에 위치하는 절연막(SPL)은 잔류하여 도핑 제어 부재(SP)가 된다. 완만한 경사를 가지는 스위칭 게이트 전극(155b), 동작 제어 게이트 전극(155e), 발광 제어 게이트 전극(155f), 그리고 바이패스 게이트 전극(155g)을 포함하는 제2 게이트 전극(15B)의 측벽에 위치하는 절연막(SPL)은 제거된다.
그리고, 반도체 부재(130)에 채널 도핑보다 도핑 농도가 높은 소스 및 드레인 도핑을 진행한다. 반도체 부재(130)는 스위칭 게이트 전극(155b), 보상 게이트 전극(155c), 초기화 게이트 전극(155d), 동작 제어 게이트 전극(155e), 발광 제어 게이트 전극(155f), 바이패스 게이트 전극(155g) 및 구동 게이트 전극(155a)에 의하여 각각 가려진 부분을 제외하고 노출된 영역에 소스 및 드레인 도핑된다. 그 결과 각 트랜지스터의 소스 전극과 드레인 전극이 형성된다. 반도체 부재(130)에 가려져 도핑되지 않은 영역에는 각 트랜지스터의 채널(131)이 형성된다. 즉, 구동 채널(131a), 스위칭 채널(131b), 보상 채널(131c), 초기화 채널(131d), 동작 제어 채널(131e), 발광 제어 채널(131f) 및 바이패스 채널(131g)를 동시에 형성한다. 그리고, 도핑 제어 부재(SP)에 대응하는 위치의 반도체 부재에는 저농도 도핑 영역(LDD)이 형성된다.
이와 같이, 제1 게이트 전극(15A)을 포함하는 제1 트랜지스터에만 도핑 제어 부재(SP) 및 저농도 도핑 영역(LDD)을 형성함으로써, 선택적으로 저농도 도핑 영역(LDD)을 형성할 수 있다. 이와 같이, 별도의 마스크 추가 없이 제1 트랜지스터에 저농도 도핑 영역(LDD)을 형성하고 제2 트랜지스터에 저농도 도핑 영역(LDD)을 형성하지 않을 수 있다. 따라서, 제조 공정이 단순해지고 제조 비용이 절감된다.
다음으로, 도 10 및 도 11에 도시한 바와 같이, 제1 게이트 절연막(141) 및 제1 게이트 금속선(151, 152, 153, 155a) 위에 이를 덮는 제2 게이트 절연막(142)을 형성한다. 제2 게이트 절연막(142)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위를 플라즈마 화학기상증착(PECVD) 등의 방법으로 전면 증착하여 형성한다.
그리고, 제2 게이트 절연막(142) 위에 제2 게이트 금속층을 형성한다. 제2 게이트 금속층은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중 어느 하나를 포함하는 금속막이 적층된 다중막으로 형성될 수 있다. 그리고 제3 마스크를 이용하여 제2 게이트 금속층을 사진 식각 공정으로 식각한다. 그 결과 스토리지선(157) 및 제2 스토리지 전극(156)을 포함하는 제2 게이트 금속선(157, 156)이 형성된다.
그리고, 제2 게이트 절연막(142) 및 제2 게이트 금속선(157, 156) 위에 이를 덮는 층간 절연막을 형성한다. 그리고, 제4 마스크를 이용한 사진 식각 공정으로 제1 게이트 절연막(141), 제2 게이트 절연막(142) 및 층간 절연막(160)을 동시에 패터닝하여 복수개의 접촉 구멍(61, 62, 63, 64, 65, 66, 69)을 동시에 형성한다.
그리고, 층간 절연막(160) 위에 데이터 금속층을 형성한다. 데이터 금속층은 구리, 구리 합금, 알루미늄, 알루미늄 합금, 몰리브덴, 몰리브덴 합금 중 어느 하나를 포함하는 금속막이 적층된 다중막으로 형성될 수 있다. 예를 들어, 데이터 금속층은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 3중막, 몰리브덴/알루미늄/몰리브덴(Mo/Al/Mo) 또는 몰리브덴/구리/몰리브덴(Mo/Cu/Mo)의 3중막으로 형성될 수 있다.
그리고, 제5 마스크를 이용하여 데이터 금속층을 사진 식각 공정으로 패터닝한다. 이로써 층간 절연막(160) 위에 데이터선(171), 구동 전압선(172), 구동 연결 부재(174), 그리고 화소 연결 부재(179)를 포함하는 데이터 금속선(171, 172, 174, 179)을 형성한다.
그리고, 층간 절연막(160) 및 데이터 금속선(171, 172, 174, 179) 위에 이를 덮는 보호막(180)을 형성하고, 제6 마스크를 이용하여 사진 식각 공정으로 보호막(180)에 접촉 구멍(81)을 형성한다. 그리고, 보호막(180) 위에는 화소 전극층을 형성하고, 제7 마스크를 이용하여 사진 식각 공정으로 화소 전극층을 식각한다. 이로써 보호막(180) 위에 접촉 구멍(81)을 통해 화소 연결 부재(179)와 연결되는 화소 전극(191)을 형성한다. 그리고, 보호막(180) 위에 화소 전극(191)을 덮는 화소 정의막(350)을 형성하고, 제8 마스크를 이용하여 화소 정의막(350)에 화소 전극(191)의 일부를 드러내는 화소 개구부(351)를 형성한다. 그리고, 화소 정의막(350)의 화소 개구부(351)를 통해 드러난 화소 전극(191) 위에 유기 발광층(370)을 형성한다. 그리고 유기 발광층(370) 위에 공통 전극(270)을 형성하여 유기 발광 다이오드(OLED)를 완성한다. 공통 전극(270)은 화소 정의막(350) 위를 포함하여 전 영역에 걸쳐 형성되므로 별도의 마스크를 사용하지 않는다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
131a: 구동 채널 131b: 스위칭 채널
140: 게이트 절연막 151: 스캔선
152: 전단 스캔선 153: 발광 제어선
155a: 구동 게이트 전극 155b: 스위칭 게이트 전극
160: 층간 절연막 171: 데이터선
172: 구동 전압선 174: 구동 연결 부재
175: 초기화 연결 부재 178: 제2 스토리지 전극
179: 화소 연결 부재 180: 보호막
191: 화소 전극 192: 초기화 전압선
270: 공통 전극 350: 화소 정의막
370: 유기 발광층 51: 스토리지 홈
SP: 도핑 제어 부재 SPL: 절연막
LDD: 저농도 도핑 영역 TA: 제1 트랜지스터
TB: 제2 트랜지스터

Claims (18)

  1. 기판,
    상기 기판 위에 형성되어 있는 복수개의 트랜지스터,
    상기 복수개의 트랜지스터에 연결되어 있는 발광 소자
    를 포함하고,
    상기 트랜지스터는 게이트 전극을 포함하고,
    상기 복수개의 트랜지스터는 상기 게이트 전극의 측벽 경사각이 서로 다른 제1 트랜지스터 및 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 상기 게이트 전극의 측벽 위에 형성된 도핑 제어 부재를 더 포함하고,
    상기 제1 트랜지스터의 게이트 전극의 측벽 경사각이 상기 제2 트랜지스터의 게이트 전극의 측벽 경사각보다 크고,
    상기 제2 트랜지스터의 게이트 전극의 측벽 위에는 도핑 제어 부재가 위치하지 않는 표시 장치.
  2. 제1항에서,
    상기 제1 트랜지스터는 상기 게이트 전극의 측벽 경사각이 70도 이상 90도 이하인 표시 장치.
  3. 제1항에서,
    상기 제1 트랜지스터는 상기 게이트 전극 아래에 위치한 반도체 부재를 더 포함하고,
    상기 반도체 부재는 상기 도핑 제어 부재에 대응하는 위치에 형성된 저농도 도핑 영역을 포함하는 표시 장치.
  4. 제1항에서,
    상기 측벽 경사각은 상기 기판의 표면을 기준으로 한 상기 게이트 전극의 측벽의 경사각인 표시 장치.
  5. 제1항에서,
    상기 기판 위에 형성되어 있으며 스캔 신호를 전달하는 복수개의 스캔선,
    상기 스캔선과 교차하며 데이터 전압을 전달하는 복수개의 데이터선
    을 더 포함하고,
    상기 복수개의 트랜지스터는
    상기 스캔선 및 상기 데이터선과 연결되어 있는 스위칭 트랜지스터,
    상기 스위칭 트랜지스터에 연결되어 있는 구동 트랜지스터
    을 포함하고,
    상기 제1 트랜지스터는 상기 구동 트랜지스터를 포함하는 표시 장치.
  6. 제5항에서,
    상기 구동 트랜지스터의 게이트 전극인 구동 게이트 전극의 측벽 경사각은 70도 이상 90도 이하인 표시 장치.
  7. 제6항에서,
    상기 스캔 신호에 의해 턴 온되어 상기 구동 트랜지스터의 문턱 전압을 보상하는 보상 트랜지스터를 더 포함하고,
    상기 보상 트랜지스터는 상기 구동 트랜지스터의 드레인 전극과 상기 구동 게이트 전극 사이에 위치하고,
    상기 제1 트랜지스터는 상기 보상 트랜지스터를 더 포함하는 표시 장치.
  8. 제7항에서,
    상기 보상 트랜지스터의 게이트 전극의 측벽 경사각은 70도 이상 90도 이하인 표시 장치.
  9. 제7항에서,
    상기 스캔선과 평행하게 형성되어 있으며 전단 스캔 신호를 전달하는 전단 스캔선,
    상기 구동 트랜지스터를 초기화시키는 초기화 전압을 전달하는 초기화 전압선,
    상기 전단 스캔 신호에 따라 턴 온되어 상기 초기화 전압을 상기 구동 게이트 전극에 전달하는 초기화 트랜지스터를 더 포함하고,
    상기 초기화 트랜지스터는 상기 초기화 전압선과 상기 구동 게이트 전극 사이에 위치하고,
    상기 제1 트랜지스터는 상기 초기화 트랜지스터를 더 포함하는 표시 장치.
  10. 제5항에서,
    상기 제2 트랜지스터는 상기 게이트 전극의 측벽 경사각이 70도 미만이고,
    상기 제2 트랜지스터는 상기 스위칭 트랜지스터를 포함하는 표시 장치.
  11. 제10항에서,
    상기 스캔선과 평행하게 형성되어 있으며 발광 제어 신호를 전달하는 발광 제어선,
    상기 발광 제어 신호에 의해 턴 온되는 발광 제어 트랜지스터를 더 포함하고,
    상기 제2 트랜지스터는 상기 발광 제어 트랜지스터를 더 포함하는 표시 장치.
  12. 제11항에서,
    바이패스 제어 신호를 전달하는 바이패스 제어선,
    상기 바이패스 제어 신호에 턴 온되어 상기 구동 트랜지스터가 전달하는 구동 전류의 일부를 바이패스시키는 바이패스 트랜지스터를 더 포함하고,
    상기 제2 트랜지스터는 상기 바이패스 트랜지스터를 더 포함하는 표시 장치.
  13. 기판 위에 게이트 전극을 포함하는 복수개의 트랜지스터를 형성하는 단계, 및
    상기 복수개의 트랜지스터에 연결되는 발광 소자를 형성하는 단계
    를 포함하고,
    상기 복수개의 트랜지스터를 형성하는 단계는
    상기 기판 위에 측벽 경사각이 서로 다른 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계,
    상기 제1 게이트 전극 및 제2 게이트 전극을 덮는 절연막을 형성하는 단계, 및
    상기 절연막을 식각하여 제1 게이트 전극의 측벽에 도핑 제어 부재를 형성하는 단계
    를 포함하고,
    상기 제1 게이트 전극의 측벽 경사각이 상기 제2 게이트 전극의 측벽 경사각보다 크고,
    상기 제2 게이트 전극의 측벽에는 도핑 제어 부재가 형성되지 않는 표시 장치의 제조 방법.
  14. 제13항에서,
    상기 제1 게이트 전극의 측벽 경사각은 70도 이상 90도 이하이고, 상기 제2 게이트 전극의 측벽 경사각은 70도 미만인 표시 장치의 제조 방법.
  15. 제13항에서,
    상기 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계에서
    일부 노광 마스크를 이용하여 상기 제1 게이트 전극 및 제2 게이트 전극의 측벽 경사각을 조절하는 표시 장치의 제조 방법.
  16. 제13항에서,
    상기 도핑 제어 부재를 형성하는 단계 이후에
    상기 제1 게이트 전극 아래에 위치하는 반도체 부재에 저농도 도핑 영역을 형성하는 단계를 더 포함하고,
    상기 저농도 도핑 영역은 상기 도핑 제어 부재에 대응하는 위치에 형성되는 표시 장치의 제조 방법.
  17. 제14항에서,
    상기 복수개의 트랜지스터는 상기 제1 게이트 전극을 포함하는 제1 트랜지스터를 포함하고,
    상기 절연막의 전면 식각 시 상기 제1 게이트 전극의 측벽 위의 상기 절연막은 잔류하여 상기 도핑 제어 부재로 형성되는 표시 장치의 제조 방법.
  18. 제14항에서,
    상기 복수개의 트랜지스터는 상기 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함하고,
    상기 절연막의 전면 식각 시 상기 제2 게이트 전극의 측벽 위의 상기 절연막은 제거되는 표시 장치의 제조 방법.
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