JP2003100918A - フラッシュメモリ素子およびその製造方法 - Google Patents
フラッシュメモリ素子およびその製造方法Info
- Publication number
- JP2003100918A JP2003100918A JP2001372485A JP2001372485A JP2003100918A JP 2003100918 A JP2003100918 A JP 2003100918A JP 2001372485 A JP2001372485 A JP 2001372485A JP 2001372485 A JP2001372485 A JP 2001372485A JP 2003100918 A JP2003100918 A JP 2003100918A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- semiconductor substrate
- element isolation
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000002955 isolation Methods 0.000 claims abstract description 83
- 239000000758 substrate Substances 0.000 claims abstract description 71
- 239000004065 semiconductor Substances 0.000 claims abstract description 70
- 239000010410 layer Substances 0.000 claims description 141
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 42
- 229920005591 polysilicon Polymers 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 27
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 22
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 22
- 150000004767 nitrides Chemical class 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 15
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 14
- 239000002344 surface layer Substances 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 239000007943 implant Substances 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- 230000008878 coupling Effects 0.000 abstract description 9
- 238000010168 coupling process Methods 0.000 abstract description 9
- 238000005859 coupling reaction Methods 0.000 abstract description 9
- 238000009413 insulation Methods 0.000 abstract 2
- 230000008569 process Effects 0.000 description 17
- 230000006870 function Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 3
- 208000014797 chronic intestinal pseudoobstruction Diseases 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 101100219325 Phaseolus vulgaris BA13 gene Proteins 0.000 description 1
- 101100244894 Sus scrofa PR39 gene Proteins 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 フローティングゲートとコントロールゲート
との間のゲートキャパシティブカップリング率を向上さ
せたフラッシュメモリ素子を提供する。 【解決手段】 アクティブ領域ＡＲおよびその両側の素
子分離領域ＩＲに凹部を有する半導体基板１１と、素子
分離領域ＩＲの半導体基板１１内に形成されたソース・
ドレイン領域１４ａ、１４ｂと、素子分離領域ＩＲの半
導体基板１１表面に形成された素子分離膜１５と、素子
分離膜１５のアクティブ領域ＡＲ側の側壁部およびアク
ティブ領域ＡＲにおける半導体基板１１の表面に形成さ
れた断面形状が凹型のトンネル酸化膜１６ａと、その表
面に形成された断面形状が凹型のフローティングゲート
１７ａと、その表面に形成されたゲート絶縁膜１８ａ
と、これを介して、フローティングゲート１７ａの上部
に形成されたコントロールゲート３０ａとを備える。
との間のゲートキャパシティブカップリング率を向上さ
せたフラッシュメモリ素子を提供する。 【解決手段】 アクティブ領域ＡＲおよびその両側の素
子分離領域ＩＲに凹部を有する半導体基板１１と、素子
分離領域ＩＲの半導体基板１１内に形成されたソース・
ドレイン領域１４ａ、１４ｂと、素子分離領域ＩＲの半
導体基板１１表面に形成された素子分離膜１５と、素子
分離膜１５のアクティブ領域ＡＲ側の側壁部およびアク
ティブ領域ＡＲにおける半導体基板１１の表面に形成さ
れた断面形状が凹型のトンネル酸化膜１６ａと、その表
面に形成された断面形状が凹型のフローティングゲート
１７ａと、その表面に形成されたゲート絶縁膜１８ａ
と、これを介して、フローティングゲート１７ａの上部
に形成されたコントロールゲート３０ａとを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
素子およびその製造方法に関し、さらに詳細には、フロ
ーティングゲートとコントロールゲートとの間のゲート
キャパシティブカップリング率を向上させることができ
るフラッシュメモリ素子およびその製造方法に関する。
素子およびその製造方法に関し、さらに詳細には、フロ
ーティングゲートとコントロールゲートとの間のゲート
キャパシティブカップリング率を向上させることができ
るフラッシュメモリ素子およびその製造方法に関する。
【０００２】
【従来の技術】フラッシュメモリ素子(Flash Memory De
vice)は、電子注入によるプログラミング機能および紫
外線照射による一括消去機能を備えたＥＰＲＯＭと、電
気的にプログラミング機能および消去機能を確保するＥ
ＥＰＲＯＭとの長所を生かして開発された素子である。
vice)は、電子注入によるプログラミング機能および紫
外線照射による一括消去機能を備えたＥＰＲＯＭと、電
気的にプログラミング機能および消去機能を確保するＥ
ＥＰＲＯＭとの長所を生かして開発された素子である。
【０００３】このフラッシュメモリ素子では、１つのト
ランジスタにより１ビットの容量を実現し、電気的にプ
ログラミングおよび一括消去を行うことができる。な
お、フラッシュメモリ素子のプログラミングおよび消去
には、１２Ｖ／５Ｖ兼用電源が用いられ、特にプログラ
ミングの場合、外部の高電圧によるホットエレクトロン
が利用され、消去の場合、ファウラー・ノルドハイム電
流が利用される。
ランジスタにより１ビットの容量を実現し、電気的にプ
ログラミングおよび一括消去を行うことができる。な
お、フラッシュメモリ素子のプログラミングおよび消去
には、１２Ｖ／５Ｖ兼用電源が用いられ、特にプログラ
ミングの場合、外部の高電圧によるホットエレクトロン
が利用され、消去の場合、ファウラー・ノルドハイム電
流が利用される。
【０００４】以下、従来の技術に係るフラッシュメモリ
素子の構造および製造方法について、図１〜図３を参照
して詳細に説明する。
素子の構造および製造方法について、図１〜図３を参照
して詳細に説明する。
【０００５】図１は、半導体基板上に形成された、従来
の技術に係るフラッシュメモリ素子のメモリセル領域に
おける構造を概略的に示した平面図である。
の技術に係るフラッシュメモリ素子のメモリセル領域に
おける構造を概略的に示した平面図である。
【０００６】図２および図３は、従来の技術に係るフラ
ッシュメモリ素子のメモリセル領域における構造を概略
的に示した断面図であり、図２が、図１におけるＡ−
Ａ’線断面図であり、図３が、図１におけるＢ−Ｂ′線
断面図である。
ッシュメモリ素子のメモリセル領域における構造を概略
的に示した断面図であり、図２が、図１におけるＡ−
Ａ’線断面図であり、図３が、図１におけるＢ−Ｂ′線
断面図である。
【０００７】図１〜図３に示されているように、従来の
技術に係るフラッシュメモリ素子は、半導体基板１、素
子分離膜２、トンネル酸化膜３、フローティングゲート
４、ゲート絶縁膜としてのＯＮＯ膜５、コントロールゲ
ート６を備えている。
技術に係るフラッシュメモリ素子は、半導体基板１、素
子分離膜２、トンネル酸化膜３、フローティングゲート
４、ゲート絶縁膜としてのＯＮＯ膜５、コントロールゲ
ート６を備えている。
【０００８】ここで、コントロールゲート６は、第２ポ
リシリコン膜６ａ、タングステンシリサイド膜６ｂ、Ｔ
ＥＯＳ酸化膜６ｃ、窒化膜６ｄおよび反射防止膜６ｅの
積層構造からなり、図１および図２における水平方向、
図３における紙面に垂直な方向に、線状に伸びており、
半導体基板１上に半導体基板１およびフローティングゲ
ート４と隔離された状態で、配置されている。また、こ
のコントロールゲート６の両側に設けられた素子分離領
域の所定箇所における半導体基板１の表層部には、ソー
ス・ドレイン領域８、９が形成されている。ただし、こ
れはコントロールゲート６の両側に設けられるため、図
２では示されていない。そして、フローティングゲート
４は、コントロールゲート６下部の素子分離膜２により
制限されたアクティブ領域における半導体基板１の表面
に、薄膜のトンネル酸化膜３を介して形成されている。
リシリコン膜６ａ、タングステンシリサイド膜６ｂ、Ｔ
ＥＯＳ酸化膜６ｃ、窒化膜６ｄおよび反射防止膜６ｅの
積層構造からなり、図１および図２における水平方向、
図３における紙面に垂直な方向に、線状に伸びており、
半導体基板１上に半導体基板１およびフローティングゲ
ート４と隔離された状態で、配置されている。また、こ
のコントロールゲート６の両側に設けられた素子分離領
域の所定箇所における半導体基板１の表層部には、ソー
ス・ドレイン領域８、９が形成されている。ただし、こ
れはコントロールゲート６の両側に設けられるため、図
２では示されていない。そして、フローティングゲート
４は、コントロールゲート６下部の素子分離膜２により
制限されたアクティブ領域における半導体基板１の表面
に、薄膜のトンネル酸化膜３を介して形成されている。
【０００９】このような従来のフラッシュメモリ素子の
製造方法を説明すると、次の通りである。
製造方法を説明すると、次の通りである。
【００１０】まず、半導体基板１の所定の箇所に、シャ
ロートレンチアイソレーション（ＳＴＩ）工程により、
トレンチ型の素子分離膜２を形成する。その後、半導体
基板１の表面に薄膜のトンネル酸化膜層と第１ポリシリ
コン膜層とを順に成長させ、これらのうち、素子分離膜
により制限されたアクティブ領域における半導体基板１
の表面に成長したトンネル酸化膜層および第１ポリシリ
コン膜層のみを残して、他の部分を除去し、一方向に伸
びた線状にパターニングする。
ロートレンチアイソレーション（ＳＴＩ）工程により、
トレンチ型の素子分離膜２を形成する。その後、半導体
基板１の表面に薄膜のトンネル酸化膜層と第１ポリシリ
コン膜層とを順に成長させ、これらのうち、素子分離膜
により制限されたアクティブ領域における半導体基板１
の表面に成長したトンネル酸化膜層および第１ポリシリ
コン膜層のみを残して、他の部分を除去し、一方向に伸
びた線状にパターニングする。
【００１１】次に、半導体基板１、素子分離膜２、トン
ネル酸化膜層および第１ポリシリコン膜層の露出した表
面に、ＯＮＯ膜層、第２ポリシリコン層、タングステン
シリサイド層、ＴＥＯＳ酸化膜層、窒化膜層および反射
防止膜層を順に成長させた後、一方向に伸びた線状にこ
れらをパターニングする。これにより、線状の第１ポリ
シリコン膜層と直交する方向に伸びた線状のコントロー
ルゲート６を形成する。
ネル酸化膜層および第１ポリシリコン膜層の露出した表
面に、ＯＮＯ膜層、第２ポリシリコン層、タングステン
シリサイド層、ＴＥＯＳ酸化膜層、窒化膜層および反射
防止膜層を順に成長させた後、一方向に伸びた線状にこ
れらをパターニングする。これにより、線状の第１ポリ
シリコン膜層と直交する方向に伸びた線状のコントロー
ルゲート６を形成する。
【００１２】このとき、図３に示されているように、セ
ルフアラインメントエッチング工程により、後に形成さ
れるソース・ドレイン領域８、９の表面に成長したＯＮ
Ｏ膜層、第１ポリシリコン膜層およびトンネル酸化膜層
を除去して、第１ポリシリコン膜からなるフローティン
グゲート４を形成する。その後、コントロールゲート６
の両側にソース・ドレイン領域８、９を形成した後、金
属配線（図示せず）を形成する後続の工程へと進行す
る。
ルフアラインメントエッチング工程により、後に形成さ
れるソース・ドレイン領域８、９の表面に成長したＯＮ
Ｏ膜層、第１ポリシリコン膜層およびトンネル酸化膜層
を除去して、第１ポリシリコン膜からなるフローティン
グゲート４を形成する。その後、コントロールゲート６
の両側にソース・ドレイン領域８、９を形成した後、金
属配線（図示せず）を形成する後続の工程へと進行す
る。
【００１３】
【発明が解決しようとする課題】上記のような従来のフ
ラッシュメモリ素子においては、フローティングゲート
４とコントロールゲート６とが平坦に積層された構造で
あるので、ＯＮＯ膜５を介した両者の接触面積が小さ
い。このため、ゲートキャパシティブカップリング率の
向上には限界があり、プログラミング機能および消去機
能を向上させることが困難であるという課題があった。
ラッシュメモリ素子においては、フローティングゲート
４とコントロールゲート６とが平坦に積層された構造で
あるので、ＯＮＯ膜５を介した両者の接触面積が小さ
い。このため、ゲートキャパシティブカップリング率の
向上には限界があり、プログラミング機能および消去機
能を向上させることが困難であるという課題があった。
【００１４】図４は、フラッシュメモリ素子においてゲ
ートキャパシティブカップリング率を説明するための模
式図であり、図５は、図４に示した模式図に対応する等
価回路図である。ここで、Ｖｃｇはコントロールゲート
電圧、Ｖｂは基板電圧、Ｖｓはソース電圧、Ｖｄはドレ
イン電圧を示している。また、図５において、Ｃｉｐｏ
はフローティングゲート−コントロールゲート間の容
量、Ｃｇｂはフローティングゲート−基板間の容量、Ｃ
ｇｄはフローティングゲート−ドレイン間の容量、Ｃｇ
ｓはフローティングゲート−ソース間の容量をそれぞれ
示している。
ートキャパシティブカップリング率を説明するための模
式図であり、図５は、図４に示した模式図に対応する等
価回路図である。ここで、Ｖｃｇはコントロールゲート
電圧、Ｖｂは基板電圧、Ｖｓはソース電圧、Ｖｄはドレ
イン電圧を示している。また、図５において、Ｃｉｐｏ
はフローティングゲート−コントロールゲート間の容
量、Ｃｇｂはフローティングゲート−基板間の容量、Ｃ
ｇｄはフローティングゲート−ドレイン間の容量、Ｃｇ
ｓはフローティングゲート−ソース間の容量をそれぞれ
示している。
【００１５】図４および図５において、Ｖｄ＝０のと
き、フローティングゲート電圧Ｖｆは、下記の数１式の
ように表される。
き、フローティングゲート電圧Ｖｆは、下記の数１式の
ように表される。
【００１６】
【数１】
【００１７】また、Ｖｃｇ＝０のとき、Ｖｆは、下記の
数２式のように表される。
数２式のように表される。
【００１８】
【数２】
【００１９】この際、重畳の原理によりＶｆ＝数１式＋
数２式なので、下記の数３式が求められる。
数２式なので、下記の数３式が求められる。
【００２０】
【数３】
【００２１】数３式において、Ｃｉｐｏを大きくする
と、Ｖｆが増加することがわかる。Ｃｉｐｏは、下記の
数４式に示される一般的な容量Ｃとしての関係を満た
す。
と、Ｖｆが増加することがわかる。Ｃｉｐｏは、下記の
数４式に示される一般的な容量Ｃとしての関係を満た
す。
【００２２】
【数４】
【００２３】ここで、Ａは電極面積、Ｌは電極間の距離
を示している。これにより、数３式において、ＯＮＯ膜
５を介したフローティングゲート４とコントロールゲー
ト６との間の接触面積を増加させると、Ｖｆを増加させ
ることができるのが分かる。しかし、従来の技術に係る
フラッシュメモリ素子においては、フローティングゲー
トとコントロールゲートが平坦な積層構造で配置されて
いるので、ＯＮＯ膜５を介した両者の接触面積を増加さ
せるのには限界があった。そのため、ゲートキャパシテ
ィブカップリング率を向上させるのにも限界があった。
を示している。これにより、数３式において、ＯＮＯ膜
５を介したフローティングゲート４とコントロールゲー
ト６との間の接触面積を増加させると、Ｖｆを増加させ
ることができるのが分かる。しかし、従来の技術に係る
フラッシュメモリ素子においては、フローティングゲー
トとコントロールゲートが平坦な積層構造で配置されて
いるので、ＯＮＯ膜５を介した両者の接触面積を増加さ
せるのには限界があった。そのため、ゲートキャパシテ
ィブカップリング率を向上させるのにも限界があった。
【００２４】本発明は、上記のような課題を解決するた
めになされたものであり、ゲート絶縁膜を介したフロー
ティングゲートとコントロールゲートとの間の接触面積
を増大させて、ゲートキャパシティブカップリング率を
向上させることによって、プログラミング機能および消
去機能の特性を向上させることができるフラッシュメモ
リ素子およびその製造方法を提供することを目的として
いる。
めになされたものであり、ゲート絶縁膜を介したフロー
ティングゲートとコントロールゲートとの間の接触面積
を増大させて、ゲートキャパシティブカップリング率を
向上させることによって、プログラミング機能および消
去機能の特性を向上させることができるフラッシュメモ
リ素子およびその製造方法を提供することを目的として
いる。
【００２５】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係るフラッシュメモリ素子は、アクティブ
領域および該アクティブ領域の両側に設けられた素子分
離領域に凹部を有する半導体基板と、前記素子分離領域
における前記半導体基板内に形成されたソース・ドレイ
ン領域と、前記素子分離領域における前記半導体基板の
表面に形成された素子分離膜と、該素子分離膜の前記ア
クティブ領域側の側壁部および前記アクティブ領域にお
ける前記半導体基板の表面に形成された断面形状が凹型
のトンネル酸化膜と、該トンネル酸化膜の表面に形成さ
れた断面形状が凹型のフローティングゲートと、該フロ
ーティングゲートの表面に形成されたゲート絶縁膜と、
該ゲート絶縁膜を介して、前記フローティングゲートの
上部に形成されたコントロールゲートと、前記ソース・
ドレイン領域と接続されるように、前記素子分離膜を貫
通して形成された金属配線とを備えていることを特徴と
する。
め、本発明に係るフラッシュメモリ素子は、アクティブ
領域および該アクティブ領域の両側に設けられた素子分
離領域に凹部を有する半導体基板と、前記素子分離領域
における前記半導体基板内に形成されたソース・ドレイ
ン領域と、前記素子分離領域における前記半導体基板の
表面に形成された素子分離膜と、該素子分離膜の前記ア
クティブ領域側の側壁部および前記アクティブ領域にお
ける前記半導体基板の表面に形成された断面形状が凹型
のトンネル酸化膜と、該トンネル酸化膜の表面に形成さ
れた断面形状が凹型のフローティングゲートと、該フロ
ーティングゲートの表面に形成されたゲート絶縁膜と、
該ゲート絶縁膜を介して、前記フローティングゲートの
上部に形成されたコントロールゲートと、前記ソース・
ドレイン領域と接続されるように、前記素子分離膜を貫
通して形成された金属配線とを備えていることを特徴と
する。
【００２６】ここで、前記コントロールゲートは、前記
ゲート絶縁膜を介して、断面形状が凹型の前記フローテ
ィングゲートの上部に形成された凹部を有する第２ポリ
シリコン膜、該第２ポリシリコン膜の表面および前記凹
部に形成されたタングステンシリサイド膜、該タングス
テンシリサイド膜の表面に、順に積層されたＴＥＯＳ酸
化膜、窒化膜および反射防止膜から構成されていること
が望ましい。
ゲート絶縁膜を介して、断面形状が凹型の前記フローテ
ィングゲートの上部に形成された凹部を有する第２ポリ
シリコン膜、該第２ポリシリコン膜の表面および前記凹
部に形成されたタングステンシリサイド膜、該タングス
テンシリサイド膜の表面に、順に積層されたＴＥＯＳ酸
化膜、窒化膜および反射防止膜から構成されていること
が望ましい。
【００２７】また、本発明に係るフラッシュメモリ素子
の製造方法は、アクティブ領域と、該アクティブ領域の
両側に設けられた素子分離領域とを含む半導体基板に形
成されるフラッシュメモリ素子の製造方法において、前
記アクティブ領域および前記素子分離領域における前記
半導体基板の表層部に第１トレンチを形成する工程と、
前記第１トレンチを埋め込むように、前記半導体基板の
表面に犠牲層を成長させる工程と、前記第１トレンチ内
の前記素子分離領域および前記第１トレンチ外に成長し
た前記犠牲層を除去し、前記アクティブ領域における前
記半導体基板の表面に犠牲膜を形成する工程と、前記素
子分離領域における前記半導体基板の表層部に不純物を
イオン注入して、ソース・ドレイン領域を形成する工程
と、前記第１トレンチ内の前記素子分離領域を埋め込む
ように、前記半導体基板および前記犠牲膜の露出した表
面に素子分離層を成長させる工程と、前記第１トレンチ
外に成長した前記素子分離層を除去し、前記素子分離領
域における前記半導体基板の表面に素子分離膜を形成す
る工程と、前記犠牲膜を除去して、前記アクティブ領域
における前記半導体基板の表面を露出させ、第２トレン
チを形成する工程と、前記半導体基板および前記素子分
離膜の露出した表面にトンネル酸化膜層を成長させ、さ
らに該トンネル酸化膜層の上に、フローティングゲート
用の第１ポリシリコン層を成長させる工程と、前記第２
トレンチ外に成長した前記トンネル酸化膜層および前記
第１ポリシリコン層を除去し、断面形状が凹型のトンネ
ル酸化膜および断面形状が凹型のフローティングゲート
を形成する工程と、前記半導体基板、前記素子分離膜、
前記トンネル酸化膜および前記フローティングゲートの
露出した表面に、ゲート絶縁膜層を成長させる工程と、
該ゲート絶縁膜層の露出した表面に、コントロールゲー
ト用の導電層を成長させる工程と、該導電層をパターニ
ングして、コントロールゲートを形成する工程と、前記
素子分離膜を貫通して前記ソース・ドレイン領域に達す
るコンタクトホールを形成し、該コンタクトホールを埋
め込むように、前記半導体基板、前記素子分離膜および
前記コントロールゲートの露出した表面に金属層を成長
させ、該金属層をパターニングして、前記ソース・ドレ
イン領域と接続された金属配線を形成する工程とを含む
ことを特徴とする。
の製造方法は、アクティブ領域と、該アクティブ領域の
両側に設けられた素子分離領域とを含む半導体基板に形
成されるフラッシュメモリ素子の製造方法において、前
記アクティブ領域および前記素子分離領域における前記
半導体基板の表層部に第１トレンチを形成する工程と、
前記第１トレンチを埋め込むように、前記半導体基板の
表面に犠牲層を成長させる工程と、前記第１トレンチ内
の前記素子分離領域および前記第１トレンチ外に成長し
た前記犠牲層を除去し、前記アクティブ領域における前
記半導体基板の表面に犠牲膜を形成する工程と、前記素
子分離領域における前記半導体基板の表層部に不純物を
イオン注入して、ソース・ドレイン領域を形成する工程
と、前記第１トレンチ内の前記素子分離領域を埋め込む
ように、前記半導体基板および前記犠牲膜の露出した表
面に素子分離層を成長させる工程と、前記第１トレンチ
外に成長した前記素子分離層を除去し、前記素子分離領
域における前記半導体基板の表面に素子分離膜を形成す
る工程と、前記犠牲膜を除去して、前記アクティブ領域
における前記半導体基板の表面を露出させ、第２トレン
チを形成する工程と、前記半導体基板および前記素子分
離膜の露出した表面にトンネル酸化膜層を成長させ、さ
らに該トンネル酸化膜層の上に、フローティングゲート
用の第１ポリシリコン層を成長させる工程と、前記第２
トレンチ外に成長した前記トンネル酸化膜層および前記
第１ポリシリコン層を除去し、断面形状が凹型のトンネ
ル酸化膜および断面形状が凹型のフローティングゲート
を形成する工程と、前記半導体基板、前記素子分離膜、
前記トンネル酸化膜および前記フローティングゲートの
露出した表面に、ゲート絶縁膜層を成長させる工程と、
該ゲート絶縁膜層の露出した表面に、コントロールゲー
ト用の導電層を成長させる工程と、該導電層をパターニ
ングして、コントロールゲートを形成する工程と、前記
素子分離膜を貫通して前記ソース・ドレイン領域に達す
るコンタクトホールを形成し、該コンタクトホールを埋
め込むように、前記半導体基板、前記素子分離膜および
前記コントロールゲートの露出した表面に金属層を成長
させ、該金属層をパターニングして、前記ソース・ドレ
イン領域と接続された金属配線を形成する工程とを含む
ことを特徴とする。
【００２８】ここで、前記犠牲膜には、アモルファスシ
リコンを用いることが望ましい。
リコンを用いることが望ましい。
【００２９】また、前記ソース・ドレイン領域を形成す
る工程において、マスクを用いない、ブランケット接合
インプラントにより、露出した前記素子分離領域の表層
部に選択的にイオン注入することが望ましい。
る工程において、マスクを用いない、ブランケット接合
インプラントにより、露出した前記素子分離領域の表層
部に選択的にイオン注入することが望ましい。
【００３０】ここで、前記素子分離膜には、シリコン酸
窒化膜を用いることが望ましい。
窒化膜を用いることが望ましい。
【００３１】また、前記第２トレンチを形成する工程に
おいて、前記犠牲膜を選択的にエッチングするエッチン
グ選択比を有するウェットエッチングにより前記犠牲膜
を除去することが望ましい。
おいて、前記犠牲膜を選択的にエッチングするエッチン
グ選択比を有するウェットエッチングにより前記犠牲膜
を除去することが望ましい。
【００３２】ここで、前記第２トレンチを形成する工程
の後に、前記第２トレンチ内の前記アクティブ領域に、
しきい電圧調節用の不純物をイオン注入する工程を含む
ことが望ましい。
の後に、前記第２トレンチ内の前記アクティブ領域に、
しきい電圧調節用の不純物をイオン注入する工程を含む
ことが望ましい。
【００３３】また、前記トンネル酸化膜および前記フロ
ーティングゲートを形成する工程において、前記第２ト
レンチ外に成長した前記トンネル酸化膜層および前記第
１ポリシリコン層を、ＣＭＰ法により除去することが望
ましい。
ーティングゲートを形成する工程において、前記第２ト
レンチ外に成長した前記トンネル酸化膜層および前記第
１ポリシリコン層を、ＣＭＰ法により除去することが望
ましい。
【００３４】ここで、前記ゲート絶縁膜には、ＯＮＯ膜
を用いることが望ましい。
を用いることが望ましい。
【００３５】また、前記コントロールゲートを形成する
工程は、ゲート絶縁膜層の表面に、凹部を有する第２ポ
リシリコン層を成長させる工程と、該第２ポリシリコン
層の表面および前記凹部にタングステンシリサイド層を
成長させる工程と、該タングステンシリサイド膜の表面
に、ＴＥＯＳ酸化膜層、窒化膜層および反射防止膜層を
順に成長させる工程と、前記反射防止膜層、前記窒化膜
層、前記ＴＥＯＳ酸化膜層、前記タングステンシリサイ
ド層および前記第２ポリシリコン層を一方向に伸びた線
状にパターニングして、前記コントロールゲートを形成
する工程とを含むことが望ましい。
工程は、ゲート絶縁膜層の表面に、凹部を有する第２ポ
リシリコン層を成長させる工程と、該第２ポリシリコン
層の表面および前記凹部にタングステンシリサイド層を
成長させる工程と、該タングステンシリサイド膜の表面
に、ＴＥＯＳ酸化膜層、窒化膜層および反射防止膜層を
順に成長させる工程と、前記反射防止膜層、前記窒化膜
層、前記ＴＥＯＳ酸化膜層、前記タングステンシリサイ
ド層および前記第２ポリシリコン層を一方向に伸びた線
状にパターニングして、前記コントロールゲートを形成
する工程とを含むことが望ましい。
【００３６】本発明の目的、特徴およびその利点は、添
付した図面を参照した以下の発明の詳細な説明より明ら
かとなる。
付した図面を参照した以下の発明の詳細な説明より明ら
かとなる。
【００３７】なお、パターニングをするためのリソグラ
フィ工程や、それにより形成されたレジストなどのマス
クを用いてエッチングする工程、さらにレジストなどを
洗浄またはアッシングする工程などは、半導体プロセス
において自明であるので必要最小限度の記載に留め、そ
の説明を省略する。
フィ工程や、それにより形成されたレジストなどのマス
クを用いてエッチングする工程、さらにレジストなどを
洗浄またはアッシングする工程などは、半導体プロセス
において自明であるので必要最小限度の記載に留め、そ
の説明を省略する。
【００３８】
【発明の実施の形態】図６および図７は、本発明の実施
の形態に係るフラッシュメモリ素子のメモリセル領域に
おける構造を概略的に示した断面図であり、図６が従来
の技術における図２に対応しており、図７が従来の技術
における図３に対応している。
の形態に係るフラッシュメモリ素子のメモリセル領域に
おける構造を概略的に示した断面図であり、図６が従来
の技術における図２に対応しており、図７が従来の技術
における図３に対応している。
【００３９】図６および図７に示されているように、本
発明の実施の形態に係るフラッシュメモリ素子は、アク
ティブ領域ＡＲと、そのアクティブ領域ＡＲの両側に設
けられた素子分離領域ＩＲとに凹部を有する半導体基板
１１と、素子分離領域ＩＲにおける半導体基板内に形成
されたソース・ドレイン領域１４ａ、１４ｂと、素子分
離領域ＩＲにおける半導体基板の表面に形成された素子
分離膜１５と、素子分離膜１５のアクティブ領域ＡＲ側
の側壁部およびアクティブ領域ＡＲにおける半導体基板
１１の表面に形成された断面形状が凹型のトンネル酸化
膜１６ａと、トンネル酸化膜１６ａの表面に形成された
断面形状が凹型のフローティングゲート１７ａと、フロ
ーティングゲート１７ａの表面に形成されたゲート絶縁
膜１８ａと、ゲート絶縁膜１８ａを介して、フローティ
ングゲート１７ａの上部に形成されたコントロールゲー
ト３０ａと、ソース・ドレイン領域１４ａ、１４ｂと接
続されるように、素子分離膜１５を貫通して形成された
金属配線３２とを備えている。
発明の実施の形態に係るフラッシュメモリ素子は、アク
ティブ領域ＡＲと、そのアクティブ領域ＡＲの両側に設
けられた素子分離領域ＩＲとに凹部を有する半導体基板
１１と、素子分離領域ＩＲにおける半導体基板内に形成
されたソース・ドレイン領域１４ａ、１４ｂと、素子分
離領域ＩＲにおける半導体基板の表面に形成された素子
分離膜１５と、素子分離膜１５のアクティブ領域ＡＲ側
の側壁部およびアクティブ領域ＡＲにおける半導体基板
１１の表面に形成された断面形状が凹型のトンネル酸化
膜１６ａと、トンネル酸化膜１６ａの表面に形成された
断面形状が凹型のフローティングゲート１７ａと、フロ
ーティングゲート１７ａの表面に形成されたゲート絶縁
膜１８ａと、ゲート絶縁膜１８ａを介して、フローティ
ングゲート１７ａの上部に形成されたコントロールゲー
ト３０ａと、ソース・ドレイン領域１４ａ、１４ｂと接
続されるように、素子分離膜１５を貫通して形成された
金属配線３２とを備えている。
【００４０】ここで、コントロールゲート３０ａは、図
６および図７に示されているように、ゲート絶縁膜１８
ａを介して、断面形状が凹型のフローティングゲート１
７ａの上部に形成された凹部を有する第２ポリシリコン
膜１９ａと、第２ポリシリコン膜１９ａの表面および前
記凹部に形成されたタングステンシリサイド膜２０ａ
と、タングステンシリサイド膜２０ａの表面に、順に積
層されたＴＥＯＳ酸化膜２１ａ、窒化膜２２ａおよび反
射防止膜２３ａから構成されていることが望ましい。そ
して、コントロールゲート３０ａは、図６における水平
方向、図７における紙面に垂直な方向に、伸びた線状の
構造であり、半導体基板１１上に半導体基板１１および
フローティングゲート１７ａと隔離された状態で、配置
されている。また、このコントロールゲート３０ａの両
側に設けられた素子分離領域の所定箇所における半導体
基板１の表層部に形成されている、ソース・ドレイン領
域１４ａ、１４ｂはコントロールゲート３０ａの両側に
設けられるため、図６では示されていない。
６および図７に示されているように、ゲート絶縁膜１８
ａを介して、断面形状が凹型のフローティングゲート１
７ａの上部に形成された凹部を有する第２ポリシリコン
膜１９ａと、第２ポリシリコン膜１９ａの表面および前
記凹部に形成されたタングステンシリサイド膜２０ａ
と、タングステンシリサイド膜２０ａの表面に、順に積
層されたＴＥＯＳ酸化膜２１ａ、窒化膜２２ａおよび反
射防止膜２３ａから構成されていることが望ましい。そ
して、コントロールゲート３０ａは、図６における水平
方向、図７における紙面に垂直な方向に、伸びた線状の
構造であり、半導体基板１１上に半導体基板１１および
フローティングゲート１７ａと隔離された状態で、配置
されている。また、このコントロールゲート３０ａの両
側に設けられた素子分離領域の所定箇所における半導体
基板１の表層部に形成されている、ソース・ドレイン領
域１４ａ、１４ｂはコントロールゲート３０ａの両側に
設けられるため、図６では示されていない。
【００４１】このような本発明の実施の形態に係るフラ
ッシュメモリ素子によれば、フローティングゲート１７
ａの断面形状が凹型となり、コントロールゲート３０ａ
がこれと噛み合う構造であるので、ゲート絶縁膜１８ａ
を介した両者の接触面積が、両者が平坦に積層された従
来の技術に係る構造の場合と比べて広くなる。
ッシュメモリ素子によれば、フローティングゲート１７
ａの断面形状が凹型となり、コントロールゲート３０ａ
がこれと噛み合う構造であるので、ゲート絶縁膜１８ａ
を介した両者の接触面積が、両者が平坦に積層された従
来の技術に係る構造の場合と比べて広くなる。
【００４２】したがって、本発明の実施の形態に係るフ
ラッシュメモリ素子によれば、上記のＣｉｐｏが増加
し、これにより、上述した数１式〜数４式に基づいてＶ
ｆを増加させることができる。その結果、ゲートキャパ
シティブ率を向上させることができ、低い電圧でも駆動
が可能となり、プログラミング機能および消去機能の特
性を向上させることができる。
ラッシュメモリ素子によれば、上記のＣｉｐｏが増加
し、これにより、上述した数１式〜数４式に基づいてＶ
ｆを増加させることができる。その結果、ゲートキャパ
シティブ率を向上させることができ、低い電圧でも駆動
が可能となり、プログラミング機能および消去機能の特
性を向上させることができる。
【００４３】以下、図８Ａ〜図８Ｄを参照して、本発明
の実施の形態に係るフラッシュメモリ素子の製造方法を
説明する。ここで、図８Ａ〜図８Ｄは、図７に示されて
いる断面構造を有するフラッシュメモリ素子について、
各製造過程における断面構造を示したものである。
の実施の形態に係るフラッシュメモリ素子の製造方法を
説明する。ここで、図８Ａ〜図８Ｄは、図７に示されて
いる断面構造を有するフラッシュメモリ素子について、
各製造過程における断面構造を示したものである。
【００４４】図８Ａは、本発明の実施の形態に係るフラ
ッシュメモリ素子の製造過程において、第１トレンチ１
２、犠牲膜１３、ソース・ドレイン領域１４ａ、１４ｂ
および素子分離膜１５を形成した状態を示す断面図であ
る。
ッシュメモリ素子の製造過程において、第１トレンチ１
２、犠牲膜１３、ソース・ドレイン領域１４ａ、１４ｂ
および素子分離膜１５を形成した状態を示す断面図であ
る。
【００４５】図８Ａに示されているように、まず、、ア
クティブ領域ＡＲと、このアクティブ領域ＡＲの両側に
設けられた素子分離領域ＩＲとを含む半導体基板１１に
形成されるフラッシュメモリ素子の製造方法において、
エッチングなどにより、アクティブ領域ＡＲおよび素子
分離領域ＩＲにおける半導体基板１１の表層部に第１ト
レンチ１２を形成する。
クティブ領域ＡＲと、このアクティブ領域ＡＲの両側に
設けられた素子分離領域ＩＲとを含む半導体基板１１に
形成されるフラッシュメモリ素子の製造方法において、
エッチングなどにより、アクティブ領域ＡＲおよび素子
分離領域ＩＲにおける半導体基板１１の表層部に第１ト
レンチ１２を形成する。
【００４６】次に、ゲート形成領域を確保するため、第
１トレンチ１２を埋め込むように、半導体基板１１の表
面に犠牲層を成長させる。犠牲層には、例えば、アモル
ファスシリコンを用いるとよい。そして、第１トレンチ
１２内の素子分離領域ＩＲおよび第１トレンチ１２外に
成長した犠牲層を除去し、アクティブ領域ＡＲにおける
半導体基板１１の表面に犠牲膜１３を形成する。これ
は、リソグラフィ工程でアクティブ領域ＡＲにおける犠
牲層の表面にマスクを形成しておき、半導体基板１１の
表面が露出するまで、犠牲層をエッチングすることで実
現できる。
１トレンチ１２を埋め込むように、半導体基板１１の表
面に犠牲層を成長させる。犠牲層には、例えば、アモル
ファスシリコンを用いるとよい。そして、第１トレンチ
１２内の素子分離領域ＩＲおよび第１トレンチ１２外に
成長した犠牲層を除去し、アクティブ領域ＡＲにおける
半導体基板１１の表面に犠牲膜１３を形成する。これ
は、リソグラフィ工程でアクティブ領域ＡＲにおける犠
牲層の表面にマスクを形成しておき、半導体基板１１の
表面が露出するまで、犠牲層をエッチングすることで実
現できる。
【００４７】次に、第１トレンチ１２内の素子分離領域
ＩＲにおける半導体基板１１の表層部に、ＡｓやＰ、Ｂ
など、半導体基板の導電性を向上させる不純物をイオン
注入して、ソース・ドレイン領域１４ａ、１４ｂを形成
する。このソース・ドレイン領域１４ａ、１４ｂを形成
する工程において、マスクを用いない、ブランケット接
合インプラント（blanket junction implant）により、
露出した素子分離領域ＩＲの表層部に選択的にイオン注
入することができる。
ＩＲにおける半導体基板１１の表層部に、ＡｓやＰ、Ｂ
など、半導体基板の導電性を向上させる不純物をイオン
注入して、ソース・ドレイン領域１４ａ、１４ｂを形成
する。このソース・ドレイン領域１４ａ、１４ｂを形成
する工程において、マスクを用いない、ブランケット接
合インプラント（blanket junction implant）により、
露出した素子分離領域ＩＲの表層部に選択的にイオン注
入することができる。
【００４８】この後、ソース・ドレイン領域１４ａ、１
４ｂが形成された半導体基板１１に熱処理を施し、形成
されたソース・ドレイン領域１４ａ、１４ｂを活性化さ
せ、注入損傷を緩和させることが望ましい。
４ｂが形成された半導体基板１１に熱処理を施し、形成
されたソース・ドレイン領域１４ａ、１４ｂを活性化さ
せ、注入損傷を緩和させることが望ましい。
【００４９】次に、第１トレンチ１２内の素子分離領域
ＩＲを埋め込むように、半導体基板１１および犠牲膜１
３の露出した表面に素子分離層を成長させる。素子分離
層には、例えば、シリコン酸窒化膜を用いるとよい。そ
の後、エッチバック法やＣＭＰ法などの平坦化処理を施
して、第１トレンチ１２外に成長した素子分離層を除去
し、素子分離領域ＩＲにおける半導体基板１１の表面に
トレンチ型の素子分離膜１５を形成する。
ＩＲを埋め込むように、半導体基板１１および犠牲膜１
３の露出した表面に素子分離層を成長させる。素子分離
層には、例えば、シリコン酸窒化膜を用いるとよい。そ
の後、エッチバック法やＣＭＰ法などの平坦化処理を施
して、第１トレンチ１２外に成長した素子分離層を除去
し、素子分離領域ＩＲにおける半導体基板１１の表面に
トレンチ型の素子分離膜１５を形成する。
【００５０】図８Ｂは、本発明の実施の形態に係るフラ
ッシュメモリ素子の製造過程において、第２トレンチ１
２ａ、トンネル酸化膜層１６および第１ポリシリコン層
１７を形成した状態を示す断面図である。
ッシュメモリ素子の製造過程において、第２トレンチ１
２ａ、トンネル酸化膜層１６および第１ポリシリコン層
１７を形成した状態を示す断面図である。
【００５１】図８Ｂに示されているように、犠牲膜１３
を除去して、アクティブ領域ＡＲにおける半導体基板１
１の表面を露出させ、第２トレンチ１２ａを形成する。
犠牲膜１３を除去するとき、素子分離膜１５をほとんど
エッチングすることなく、犠牲膜１３を選択的にエッチ
ングするエッチング選択比、例えば、素子分離膜１５で
あるシリコン酸窒化膜や半導体基板１１をほとんどエッ
チングすることなく、犠牲膜１３であるアモルファスシ
リコンを選択的にエッチングするエッチング選択比を有
するウェットエッチングにより犠牲膜１３を除去するこ
とが望ましい。
を除去して、アクティブ領域ＡＲにおける半導体基板１
１の表面を露出させ、第２トレンチ１２ａを形成する。
犠牲膜１３を除去するとき、素子分離膜１５をほとんど
エッチングすることなく、犠牲膜１３を選択的にエッチ
ングするエッチング選択比、例えば、素子分離膜１５で
あるシリコン酸窒化膜や半導体基板１１をほとんどエッ
チングすることなく、犠牲膜１３であるアモルファスシ
リコンを選択的にエッチングするエッチング選択比を有
するウェットエッチングにより犠牲膜１３を除去するこ
とが望ましい。
【００５２】このとき、犠牲膜１３は、すべて除去され
ており、ただアクティブ領域ＡＲ、すなわちゲート形成
領域を確保するだけの役割を果たす。したがって、犠牲
膜１３には、窒化膜との間で高いエッチング選択比を有
する、アモルファスシリコン以外の物質を利用すること
ができる。
ており、ただアクティブ領域ＡＲ、すなわちゲート形成
領域を確保するだけの役割を果たす。したがって、犠牲
膜１３には、窒化膜との間で高いエッチング選択比を有
する、アモルファスシリコン以外の物質を利用すること
ができる。
【００５３】この後、第２トレンチ１２ａ内のアクティ
ブ領域ＡＲにおける半導体基板１１の表層部において、
しきい値電圧調節用の不純物をイオン注入する工程を含
むことが望ましい。
ブ領域ＡＲにおける半導体基板１１の表層部において、
しきい値電圧調節用の不純物をイオン注入する工程を含
むことが望ましい。
【００５４】次いで、半導体基板１１および素子分離膜
１５の露出した表面に、トンネル酸化膜層１６を成長さ
せ、さらにトンネル酸化膜層１６の上に、フローティン
グゲート用の第１ポリシリコン層１７を成長させる。
１５の露出した表面に、トンネル酸化膜層１６を成長さ
せ、さらにトンネル酸化膜層１６の上に、フローティン
グゲート用の第１ポリシリコン層１７を成長させる。
【００５５】図８Ｃは、本発明の実施の形態に係るフラ
ッシュメモリ素子の製造過程において、第２トレンチ内
のトンネル酸化膜１６ａ、同じくフローティングゲート
１７ａ、ゲート絶縁膜層１８、第２ポリシリコン層１
９、タングステンシリサイド層２０、ＴＥＯＳ酸化膜層
２１、窒化膜層２２および反射防止膜層２３を形成した
状態を示す断面図である。
ッシュメモリ素子の製造過程において、第２トレンチ内
のトンネル酸化膜１６ａ、同じくフローティングゲート
１７ａ、ゲート絶縁膜層１８、第２ポリシリコン層１
９、タングステンシリサイド層２０、ＴＥＯＳ酸化膜層
２１、窒化膜層２２および反射防止膜層２３を形成した
状態を示す断面図である。
【００５６】図８Ｃに示されているように、まず、第２
トレンチ１２ａ外に成長したトンネル酸化膜層１６およ
び第１ポリシリコン層１７を除去し、断面形状が凹型の
トンネル酸化膜１６ａおよび断面形状が凹型のフローテ
ィングゲート１７ａを形成する。トンネル酸化膜１６ａ
およびフローティングゲート１７ａを形成する工程にお
いて、第２トレンチ１２ａ外に成長した第１ポリシリコ
ン層１７およびトンネル酸化膜層１６を、ＣＭＰ法によ
り除去することが望ましい。
トレンチ１２ａ外に成長したトンネル酸化膜層１６およ
び第１ポリシリコン層１７を除去し、断面形状が凹型の
トンネル酸化膜１６ａおよび断面形状が凹型のフローテ
ィングゲート１７ａを形成する。トンネル酸化膜１６ａ
およびフローティングゲート１７ａを形成する工程にお
いて、第２トレンチ１２ａ外に成長した第１ポリシリコ
ン層１７およびトンネル酸化膜層１６を、ＣＭＰ法によ
り除去することが望ましい。
【００５７】次いで、半導体基板１１、素子分離膜１
５、トンネル酸化膜１６ａおよびフローティングゲート
１７ａの露出した表面上に、ゲート絶縁膜層１８を成長
させる。このとき、フローティングゲート１７ａは凹型
の断面形状を有するので、ゲート絶縁膜層１８も断面形
状が凹型となる。そこで、ゲート絶縁膜層１８には、凹
型の断面形状において均一な膜厚を形成するのに好適な
ＯＮＯ膜を用いることが望ましい。
５、トンネル酸化膜１６ａおよびフローティングゲート
１７ａの露出した表面上に、ゲート絶縁膜層１８を成長
させる。このとき、フローティングゲート１７ａは凹型
の断面形状を有するので、ゲート絶縁膜層１８も断面形
状が凹型となる。そこで、ゲート絶縁膜層１８には、凹
型の断面形状において均一な膜厚を形成するのに好適な
ＯＮＯ膜を用いることが望ましい。
【００５８】次いで、ゲート絶縁膜層１８の露出した表
面に、コントロールゲート用の導電層３０を成長させ
る。このとき、導電層３０は、以下のような多層構造を
用いることが望ましい。
面に、コントロールゲート用の導電層３０を成長させ
る。このとき、導電層３０は、以下のような多層構造を
用いることが望ましい。
【００５９】まず、ゲート絶縁膜層１８の表面に、凹部
を有する第２ポリシリコン層１９を成長させる。このと
き、ゲート絶縁膜層１８は凹型の断面形状を有するの
で、第２ポリシリコン層１９も凹型の断面形状を有す
る。そして、第２ポリシリコン層１９の凹型の断面形状
を埋め込むように、第２ポリシリコン層１９の表面およ
び凹部にタングステンシリサイド層２０を成長させる。
さらに、タングステンシリサイド層２０の表面に、ＴＥ
ＯＳ酸化膜層２１、窒化膜層２２および反射防止膜層２
３を順に成長させる。
を有する第２ポリシリコン層１９を成長させる。このと
き、ゲート絶縁膜層１８は凹型の断面形状を有するの
で、第２ポリシリコン層１９も凹型の断面形状を有す
る。そして、第２ポリシリコン層１９の凹型の断面形状
を埋め込むように、第２ポリシリコン層１９の表面およ
び凹部にタングステンシリサイド層２０を成長させる。
さらに、タングステンシリサイド層２０の表面に、ＴＥ
ＯＳ酸化膜層２１、窒化膜層２２および反射防止膜層２
３を順に成長させる。
【００６０】図８Ｄは、本発明の実施の形態に係るフラ
ッシュメモリ素子の製造過程において、コントロールゲ
ート３０ａおよび金属配線３２を形成した状態を示す断
面図である。
ッシュメモリ素子の製造過程において、コントロールゲ
ート３０ａおよび金属配線３２を形成した状態を示す断
面図である。
【００６１】図８Ｄに示されているように、セルフアラ
インメントエッチング工程により、コントロールゲート
用の導電層３０を一方向に伸びた線状にパターニングす
る。上記の例では、反射防止膜層２３、窒化膜層２２、
ＴＥＯＳ酸化膜層２１、タングステンシリサイド層２０
および第２ポリシリコン層１９を一方向に伸びた線状に
パターニングして、反射防止膜２３ａ、窒化膜２２ａ、
ＴＥＯＳ酸化膜２１ａ、タングステンシリサイド膜２０
ａおよび第２ポリシリコン膜１９ａからなるコントロー
ルゲート３０ａを形成する。なお、コントロールゲート
３０ａの構成要素については、その種類および組合せに
おける変更により、本発明と同様の効果を奏する様々な
実施の形態に代替可能である。
インメントエッチング工程により、コントロールゲート
用の導電層３０を一方向に伸びた線状にパターニングす
る。上記の例では、反射防止膜層２３、窒化膜層２２、
ＴＥＯＳ酸化膜層２１、タングステンシリサイド層２０
および第２ポリシリコン層１９を一方向に伸びた線状に
パターニングして、反射防止膜２３ａ、窒化膜２２ａ、
ＴＥＯＳ酸化膜２１ａ、タングステンシリサイド膜２０
ａおよび第２ポリシリコン膜１９ａからなるコントロー
ルゲート３０ａを形成する。なお、コントロールゲート
３０ａの構成要素については、その種類および組合せに
おける変更により、本発明と同様の効果を奏する様々な
実施の形態に代替可能である。
【００６２】次いで、素子分離膜１５を貫通してソース
・ドレイン領域１４ａ、１４ｂに達するコンタクトホー
ルを形成し、このコンタクトホールを埋め込むように、
半導体基板１１、素子分離膜１５およびコントロールゲ
ート３０ａの露出した表面に金属層を成長させ、この金
属層をパターニングして、ソース・ドレイン領域１４
ａ、１４ｂと接続された金属配線３２を形成する。
・ドレイン領域１４ａ、１４ｂに達するコンタクトホー
ルを形成し、このコンタクトホールを埋め込むように、
半導体基板１１、素子分離膜１５およびコントロールゲ
ート３０ａの露出した表面に金属層を成長させ、この金
属層をパターニングして、ソース・ドレイン領域１４
ａ、１４ｂと接続された金属配線３２を形成する。
【００６３】このようにして製造された本発明の実施の
形態に係るフラッシュメモリ素子によれば、フローティ
ングゲート１７ａの断面形状が凹型となり、コントロー
ルゲート３０ａがこれと噛み合う構造であるので、ゲー
ト絶縁膜１８ａを介したフローティングゲート１７ａと
コントロールゲート３０ａとの間の接触面積が、図３に
示されているように両者が平坦に積層された従来の技術
に係る構造の場合と比べて増加させることができる。こ
れにより、本発明の実施の形態に係るフラッシュメモリ
素子によれば、ゲートキャパシティブカップリング率を
向上させることが可能となる。
形態に係るフラッシュメモリ素子によれば、フローティ
ングゲート１７ａの断面形状が凹型となり、コントロー
ルゲート３０ａがこれと噛み合う構造であるので、ゲー
ト絶縁膜１８ａを介したフローティングゲート１７ａと
コントロールゲート３０ａとの間の接触面積が、図３に
示されているように両者が平坦に積層された従来の技術
に係る構造の場合と比べて増加させることができる。こ
れにより、本発明の実施の形態に係るフラッシュメモリ
素子によれば、ゲートキャパシティブカップリング率を
向上させることが可能となる。
【００６４】
【発明の効果】上述したように、本発明に係るフラッシ
ュメモリ素子によれば、フローティングゲートの断面形
状が凹型となり、コントロールゲートがこれと噛み合う
構造であるので、ゲート絶縁膜を介した両者の接触面積
が、両者が平坦に積層された従来の技術に係る構造と比
べて広くなる。これにより、ゲートキャパシティブカッ
プリング率を向上させることができ、プログラミング機
能および消去機能の特性を向上させることができる。
ュメモリ素子によれば、フローティングゲートの断面形
状が凹型となり、コントロールゲートがこれと噛み合う
構造であるので、ゲート絶縁膜を介した両者の接触面積
が、両者が平坦に積層された従来の技術に係る構造と比
べて広くなる。これにより、ゲートキャパシティブカッ
プリング率を向上させることができ、プログラミング機
能および消去機能の特性を向上させることができる。
【００６５】本発明は上述した好ましい実施の形態によ
り具体的に記述されたが、本発明の技術分野における通
常の知識を有する者であれば、本発明の技術的思想から
逸脱することなく、本発明の技術思想の範囲内で種々の
実施の形態に想到可能であり、これらも本発明の技術的
範囲に属する。
り具体的に記述されたが、本発明の技術分野における通
常の知識を有する者であれば、本発明の技術的思想から
逸脱することなく、本発明の技術思想の範囲内で種々の
実施の形態に想到可能であり、これらも本発明の技術的
範囲に属する。
【図１】 半導体基板上に形成された、従来の技術に係
るフラッシュメモリ素子のメモリセル領域における構造
を概略的に示した平面図である。
るフラッシュメモリ素子のメモリセル領域における構造
を概略的に示した平面図である。
【図２】 従来の技術に係るフラッシュメモリ素子のメ
モリセル領域における構造を概略的に示した断面図であ
る。
モリセル領域における構造を概略的に示した断面図であ
る。
【図３】 従来の技術に係るフラッシュメモリ素子のメ
モリセル領域における構造を概略的に示した断面図であ
る。
モリセル領域における構造を概略的に示した断面図であ
る。
【図４】フラッシュメモリ素子においてゲートキャパシ
ティブカップリング率を説明するための模式図である。
ティブカップリング率を説明するための模式図である。
【図５】 図４に示した模式図に対応する等価回路図で
ある。
ある。
【図６】 本発明の実施の形態に係るフラッシュメモリ
素子のメモリセル領域における構造を概略的に示した断
面図である。
素子のメモリセル領域における構造を概略的に示した断
面図である。
【図７】 本発明の実施の形態に係るフラッシュメモリ
素子のメモリセル領域における構造を概略的に示した断
面図である。
素子のメモリセル領域における構造を概略的に示した断
面図である。
【図８Ａ】 本発明の実施の形態に係るフラッシュメモ
リ素子の製造過程において、第１トレンチ、犠牲膜、ソ
ース・ドレイン領域および素子分離膜を形成した状態を
示す断面図である。
リ素子の製造過程において、第１トレンチ、犠牲膜、ソ
ース・ドレイン領域および素子分離膜を形成した状態を
示す断面図である。
【図８Ｂ】 本発明の実施の形態に係るフラッシュメモ
リ素子の製造過程において、第２トレンチ、トンネル酸
化膜層および第１ポリシリコン層を形成した状態を示す
断面図である。
リ素子の製造過程において、第２トレンチ、トンネル酸
化膜層および第１ポリシリコン層を形成した状態を示す
断面図である。
【図８Ｃ】 本発明の実施の形態に係るフラッシュメモ
リ素子の製造過程において、第２トレンチ内のトンネル
酸化膜、同じくフローティングゲート、ゲート絶縁膜
層、第２ポリシリコン層、タングステンシリサイド層、
ＴＥＯＳ酸化膜層、窒化膜層および反射防止膜層を形成
した状態を示す断面図である。
リ素子の製造過程において、第２トレンチ内のトンネル
酸化膜、同じくフローティングゲート、ゲート絶縁膜
層、第２ポリシリコン層、タングステンシリサイド層、
ＴＥＯＳ酸化膜層、窒化膜層および反射防止膜層を形成
した状態を示す断面図である。
【図８Ｄ】 本発明の実施の形態に係るフラッシュメモ
リ素子の製造過程において、コントロールゲートおよび
金属配線を形成した状態を示す断面図である。
リ素子の製造過程において、コントロールゲートおよび
金属配線を形成した状態を示す断面図である。
ＡＲ アクティブ領域
ＩＲ 素子分離領域
１１ 半導体基板
１２ 第１トレンチ
１２ａ 第２トレンチ
１３ 犠牲膜
１４ａ、１４ｂ ソース・ドレイン領域
１５ 素子分離膜
１６ トンネル酸化膜層
１６ａ トンネル酸化膜
１７ 第１ポリシリコン層
１７ａ フローティングゲート
１８ ゲート絶縁膜層
１８ａ ゲート絶縁膜
１９ 第２ポリシリコン層
１９ａ 第２ポリシリコン膜
２０ タングステンシリサイド層
２０ａ タングステンシリサイド膜
２１ ＴＥＯＳ酸化膜層
２１ａ ＴＥＯＳ酸化膜
２２ 窒化膜層
２２ａ 窒化膜
２３ 反射防止膜層
２３ａ 反射防止膜
３０ 導電層
３０ａ コントロールゲート
３２ 金属配線
フロントページの続き
(72)発明者 ▲ジャエ▼ ドオ エオム
大韓民国 京畿道 水原市 パルタル グ
ヨウングトン ドン ホワングコル ケ
イエヌエイチシー アパートメント 152
−203
Ｆターム(参考） 5F083 EP03 EP22 EP55 EP56 EP65
EP70 ER22 GA22 JA04 JA35
NA01 PR39 PR40
5F101 BA12 BA13 BA29 BA36 BB02
BB08 BD03 BD35
Claims (11)
- 【請求項１】 アクティブ領域および該アクティブ領域
の両側に設けられた素子分離領域に凹部を有する半導体
基板と、 前記素子分離領域における前記半導体基板内に形成され
たソース・ドレイン領域と、 前記素子分離領域における前記半導体基板の表面に形成
された素子分離膜と、 該素子分離膜の前記アクティブ領域側の側壁部および前
記アクティブ領域における前記半導体基板の表面に形成
された断面形状が凹型のトンネル酸化膜と、 該トンネル酸化膜の表面に形成された断面形状が凹型の
フローティングゲートと、 該フローティングゲートの表面に形成されたゲート絶縁
膜と、 該ゲート絶縁膜を介して、前記フローティングゲートの
上部に形成されたコントロールゲートと、 前記ソース・ドレイン領域と接続されるように、前記素
子分離膜を貫通して形成された金属配線とを備えている
ことを特徴とするフラッシュメモリ素子。 - 【請求項２】 前記コントロールゲートは、 前記ゲート絶縁膜を介して、断面形状が凹型の前記フロ
ーティングゲートの上部に形成された凹部を有する第２
ポリシリコン膜、 該第２ポリシリコン膜の表面および前記凹部に形成され
たタングステンシリサイド膜、 該タングステンシリサイド膜の表面に、順に積層された
ＴＥＯＳ酸化膜、窒化膜および反射防止膜から構成され
ていることを特徴とする請求項１に記載のフラッシュメ
モリ素子。 - 【請求項３】 アクティブ領域と、該アクティブ領域の
両側に設けられた素子分離領域とを含む半導体基板に形
成されるフラッシュメモリ素子の製造方法において、 前記アクティブ領域および前記素子分離領域における前
記半導体基板の表層部に第１トレンチを形成する工程
と、 前記第１トレンチを埋め込むように、前記半導体基板の
表面に犠牲層を成長させる工程と、 前記第１トレンチ内の前記素子分離領域および前記第１
トレンチ外に成長した前記犠牲層を除去し、前記アクテ
ィブ領域における前記半導体基板の表面に犠牲膜を形成
する工程と、 前記素子分離領域における前記半導体基板の表層部に不
純物をイオン注入して、ソース・ドレイン領域を形成す
る工程と、 前記第１トレンチ内の前記素子分離領域を埋め込むよう
に、前記半導体基板および前記犠牲膜の露出した表面に
素子分離層を成長させる工程と、 前記第１トレンチ外に成長した前記素子分離層を除去
し、前記素子分離領域における前記半導体基板の表面に
素子分離膜を形成する工程と、 前記犠牲膜を除去して、前記アクティブ領域における前
記半導体基板の表面を露出させ、第２トレンチを形成す
る工程と、 前記半導体基板および前記素子分離膜の露出した表面に
トンネル酸化膜層を成長させ、さらに該トンネル酸化膜
層の上に、フローティングゲート用の第１ポリシリコン
層を成長させる工程と、 前記第２トレンチ外に成長した前記トンネル酸化膜層お
よび前記第１ポリシリコン層を除去し、断面形状が凹型
のトンネル酸化膜および断面形状が凹型のフローティン
グゲートを形成する工程と、 前記半導体基板、前記素子分離膜、前記トンネル酸化膜
および前記フローティングゲートの露出した表面に、ゲ
ート絶縁膜層を成長させる工程と、 該ゲート絶縁膜層の露出した表面に、コントロールゲー
ト用の導電層を成長させる工程と、 該導電層をパターニングして、コントロールゲートを形
成する工程と、 前記素子分離膜を貫通して前記ソース・ドレイン領域に
達するコンタクトホールを形成し、該コンタクトホール
を埋め込むように、前記半導体基板、前記素子分離膜お
よび前記コントロールゲートの露出した表面に金属層を
成長させ、該金属層をパターニングして、前記ソース・
ドレイン領域と接続された金属配線を形成する工程とを
含むことを特徴とするフラッシュメモリ素子の製造方
法。 - 【請求項４】 前記犠牲膜には、アモルファスシリコン
を用いることを特徴とする請求項３に記載のフラッシュ
メモリ素子の製造方法。 - 【請求項５】 前記ソース・ドレイン領域を形成する工
程において、マスクを用いない、ブランケット接合イン
プラントにより、露出した前記素子分離領域の表層部に
選択的にイオン注入することを特徴とする請求項３に記
載のフラッシュメモリ素子の製造方法。 - 【請求項６】 前記素子分離膜には、シリコン酸窒化膜
を用いることを特徴とする請求項３に記載のフラッシュ
メモリ素子の製造方法。 - 【請求項７】 前記第２トレンチを形成する工程におい
て、前記犠牲膜を選択的にエッチングするエッチング選
択比を有するウェットエッチングにより前記犠牲膜を除
去することを特徴とする請求項３に記載のフラッシュメ
モリ素子の製造方法。 - 【請求項８】 前記第２トレンチを形成する工程の後
に、前記第２トレンチ内の前記アクティブ領域に、しき
い電圧調節用の不純物をイオン注入する工程を含むこと
を特徴とする請求項３に記載のフラッシュメモリ素子の
製造方法。 - 【請求項９】 前記トンネル酸化膜および前記フローテ
ィングゲートを形成する工程において、前記第２トレン
チ外に成長した前記トンネル酸化膜層および前記第１ポ
リシリコン層を、ＣＭＰ法により除去することを特徴と
する請求項３に記載のフラッシュメモリ素子の製造方
法。 - 【請求項１０】 前記ゲート絶縁膜には、ＯＮＯ膜を用
いることを特徴とする請求項３に記載のフラッシュメモ
リ素子の製造方法。 - 【請求項１１】 前記コントロールゲートを形成する工
程は、ゲート絶縁膜層の表面に、凹部を有する第２ポリ
シリコン層を成長させる工程と、 該第２ポリシリコン層の表面および前記凹部にタングス
テンシリサイド層を成長させる工程と、 該タングステンシリサイド膜の表面に、ＴＥＯＳ酸化膜
層、窒化膜層および反射防止膜層を順に成長させる工程
と、 前記反射防止膜層、前記窒化膜層、前記ＴＥＯＳ酸化膜
層、前記タングステンシリサイド層および前記第２ポリ
シリコン層を一方向に伸びた線状にパターニングして、
前記コントロールゲートを形成する工程とを含むことを
特徴とする請求項３に記載のフラッシュメモリ素子の製
造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010058141A KR20030025315A (ko) | 2001-09-20 | 2001-09-20 | 플래쉬 메모리 소자 및 그 제조방법 |
| KR2001-58141 | 2001-09-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100918A true JP2003100918A (ja) | 2003-04-04 |
Family
ID=19714446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001372485A Pending JP2003100918A (ja) | 2001-09-20 | 2001-12-06 | フラッシュメモリ素子およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6627943B2 (ja) |
| JP (1) | JP2003100918A (ja) |
| KR (1) | KR20030025315A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005338B2 (en) | 2002-09-19 | 2006-02-28 | Promos Technologies Inc. | Nonvolatile memory cell with a floating gate at least partially located in a trench in a semiconductor substrate |
| KR101503535B1 (ko) | 2007-12-12 | 2015-03-17 | 세이코 인스트루 가부시키가이샤 | 반도체 장치의 제조 방법 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7299137B2 (en) * | 2002-08-06 | 2007-11-20 | Southwest Research Institute | Method for drive cycle simulation using non-engine based test system |
| US6897110B1 (en) * | 2002-11-26 | 2005-05-24 | Advanced Micro Devices, Inc. | Method of protecting a memory array from charge damage during fabrication |
| US6977412B2 (en) * | 2003-09-05 | 2005-12-20 | Micron Technology, Inc. | Trench corner effect bidirectional flash memory cell |
| KR100586647B1 (ko) * | 2003-10-06 | 2006-06-07 | 동부일렉트로닉스 주식회사 | 플래시 메모리 장치 및 그 제조 방법 |
| KR100549591B1 (ko) * | 2003-11-05 | 2006-02-08 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자 및 그의 제조 방법 |
| US7148538B2 (en) * | 2003-12-17 | 2006-12-12 | Micron Technology, Inc. | Vertical NAND flash memory array |
| US7060551B2 (en) * | 2004-06-18 | 2006-06-13 | Macronix International Co., Ltd. | Method of fabricating read only memory and memory cell array |
| KR100598106B1 (ko) * | 2004-08-27 | 2006-07-07 | 삼성전자주식회사 | 소노스 기억 셀 및 그 형성 방법 |
| KR100632645B1 (ko) * | 2005-08-03 | 2006-10-11 | 주식회사 하이닉스반도체 | 바저항 측정패턴을 갖는 플래쉬 메모리 소자 및 그의형성방법 |
| KR100763918B1 (ko) * | 2006-07-28 | 2007-10-05 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR20080010900A (ko) * | 2006-07-28 | 2008-01-31 | 삼성전자주식회사 | 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 |
| KR20080048313A (ko) * | 2006-11-28 | 2008-06-02 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR100933692B1 (ko) * | 2007-05-07 | 2009-12-24 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| US8247861B2 (en) * | 2007-07-18 | 2012-08-21 | Infineon Technologies Ag | Semiconductor device and method of making same |
| KR100908545B1 (ko) * | 2007-08-20 | 2009-07-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7668010B2 (en) * | 2008-02-27 | 2010-02-23 | Macronix International Co., Ltd. | Flash memory having insulating liners between source/drain lines and channels |
| JP5556490B2 (ja) * | 2010-08-06 | 2014-07-23 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US9391177B1 (en) | 2015-08-13 | 2016-07-12 | United Microelectronics Corporation | Method of fabricating semiconductor structure |
| CN110047836A (zh) * | 2019-04-18 | 2019-07-23 | 武汉新芯集成电路制造有限公司 | 闪存器件及其制造方法 |
| CN112133635A (zh) * | 2020-09-25 | 2020-12-25 | 上海华力微电子有限公司 | 存储器件及其形成方法 |
| CN113823566B (zh) * | 2021-09-23 | 2023-12-01 | 武汉新芯集成电路制造有限公司 | 存储器件的制作方法 |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2994130B2 (ja) * | 1992-03-11 | 1999-12-27 | 沖電気工業株式会社 | 不揮発性メモリの特性評価用素子 |
| JP3226589B2 (ja) * | 1992-03-12 | 2001-11-05 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| US5315142A (en) * | 1992-03-23 | 1994-05-24 | International Business Machines Corporation | High performance trench EEPROM cell |
| US5495441A (en) * | 1994-05-18 | 1996-02-27 | United Microelectronics Corporation | Split-gate flash memory cell |
| US5680345A (en) * | 1995-06-06 | 1997-10-21 | Advanced Micro Devices, Inc. | Nonvolatile memory cell with vertical gate overlap and zero birds beaks |
| JPH09205154A (ja) * | 1996-01-25 | 1997-08-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5751038A (en) * | 1996-11-26 | 1998-05-12 | Philips Electronics North America Corporation | Electrically erasable and programmable read only memory (EEPROM) having multiple overlapping metallization layers |
| JPH10229137A (ja) * | 1997-02-14 | 1998-08-25 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US5936274A (en) | 1997-07-08 | 1999-08-10 | Micron Technology, Inc. | High density flash memory |
| US5973356A (en) | 1997-07-08 | 1999-10-26 | Micron Technology, Inc. | Ultra high density flash memory |
| GB2327295A (en) | 1997-07-11 | 1999-01-20 | Plessey Semiconductors Ltd | MOS controllable power semiconductor device |
| US6013551A (en) * | 1997-09-26 | 2000-01-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacture of self-aligned floating gate, flash memory cell and device manufactured thereby |
| US5960284A (en) * | 1997-12-05 | 1999-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming vertical channel flash memory cell and device manufactured thereby |
| US6002151A (en) * | 1997-12-18 | 1999-12-14 | Advanced Micro Devices, Inc. | Non-volatile trench semiconductor device |
| US6087222A (en) * | 1998-03-05 | 2000-07-11 | Taiwan Semiconductor Manufacturing Company | Method of manufacture of vertical split gate flash memory device |
| US6200856B1 (en) | 1998-03-25 | 2001-03-13 | Winbond Electronics Corporation | Method of fabricating self-aligned stacked gate flash memory cell |
| TW379453B (en) * | 1998-05-26 | 2000-01-11 | United Microelectronics Corp | Method of manufacturing buried gate |
| US6087696A (en) | 1998-05-28 | 2000-07-11 | Lattice Semiconductor Corp. | Stacked tunneling dielectric technology for improving data retention of EEPROM cell |
| JP2000012709A (ja) * | 1998-06-18 | 2000-01-14 | Toshiba Corp | 不揮発性半導体メモリ及びその製造方法 |
| EP0967654A1 (en) * | 1998-06-26 | 1999-12-29 | EM Microelectronic-Marin SA | Non-volatile semiconductor memory device |
| US6034882A (en) | 1998-11-16 | 2000-03-07 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| JP3743189B2 (ja) * | 1999-01-27 | 2006-02-08 | 富士通株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| US6228716B1 (en) * | 1999-11-18 | 2001-05-08 | Frank M. Wanlass | Method of making damascene flash memory transistor |
| TW448576B (en) * | 2000-03-21 | 2001-08-01 | United Microelectronics Corp | V-shape flash memory and its manufacturing |
| US6498064B2 (en) * | 2001-05-14 | 2002-12-24 | Vanguard International Semiconductor Corporation | Flash memory with conformal floating gate and the method of making the same |
| US6462375B1 (en) * | 2002-04-01 | 2002-10-08 | Silicon Based Technology Corp. | Scalable dual-bit flash memory cell and its contactless flash memory array |
-
2001
- 2001-09-20 KR KR1020010058141A patent/KR20030025315A/ko not_active Application Discontinuation
- 2001-12-06 JP JP2001372485A patent/JP2003100918A/ja active Pending
- 2001-12-07 US US10/004,866 patent/US6627943B2/en not_active Expired - Fee Related
-
2003
- 2003-02-27 US US10/374,131 patent/US6713336B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005338B2 (en) | 2002-09-19 | 2006-02-28 | Promos Technologies Inc. | Nonvolatile memory cell with a floating gate at least partially located in a trench in a semiconductor substrate |
| US7057231B2 (en) * | 2002-09-19 | 2006-06-06 | Promos Technologies, Inc. | Nonvolatile memory cell with a floating gate at least partially located in a trench in a semiconductor substrate |
| KR101503535B1 (ko) | 2007-12-12 | 2015-03-17 | 세이코 인스트루 가부시키가이샤 | 반도체 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6713336B2 (en) | 2004-03-30 |
| US20030052359A1 (en) | 2003-03-20 |
| US20030164518A1 (en) | 2003-09-04 |
| US6627943B2 (en) | 2003-09-30 |
| KR20030025315A (ko) | 2003-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003100918A (ja) | フラッシュメモリ素子およびその製造方法 | |
| US6087222A (en) | Method of manufacture of vertical split gate flash memory device | |
| US6093606A (en) | Method of manufacture of vertical stacked gate flash memory device | |
| JP5356253B2 (ja) | 不揮発性メモリデバイスを作製する方法 | |
| JP5806439B2 (ja) | メモリセルおよびその製造方法 | |
| US9496369B2 (en) | Method of forming split-gate memory cell array along with low and high voltage logic devices | |
| US20040105319A1 (en) | Method of manufacturing a scalable flash eeprom memory cell with floating gate spacer wrapped by control gate | |
| JP2005183970A (ja) | 自己整列された電荷トラップ層を含む半導体メモリ素子及びその製造方法 | |
| JP2005223340A (ja) | 自己整列スプリットゲート型の不揮発性半導体メモリ素子、及びその製造方法 | |
| JP2006019373A5 (ja) | ||
| US5395779A (en) | Process of manufacture of split gate EPROM device | |
| TW559996B (en) | Processes and structures for self-aligned contact non-volatile memory with peripheral transistors easily modifiable for various technologies and applications | |
| JP3544308B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2004519094A (ja) | セルフアライメントされた不揮発性メモリセル | |
| JPH07115143A (ja) | 不揮発性メモリの製造方法 | |
| TWI337404B (en) | Nonvolatile memory device and method of fabricating the same | |
| JP2005536039A (ja) | Ｎｒｏｍメモリセルアレイの製造方法 | |
| JP2005538549A (ja) | 自己整合不揮発性メモリセルの製造方法 | |
| US7348239B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR20080069481A (ko) | 매몰형 스플릿 게이트를 구비한 불휘발성 메모리소자 및 그제조방법 | |
| US9196495B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2007506275A (ja) | 不揮発性メモリ装置を製造する方法及びそれによって得られるメモリ装置 | |
| JPH11354759A (ja) | 半導体記憶装置およびその製造方法 | |
| KR20080026859A (ko) | 비휘발성 메모리 장치의 제조 방법 | |
| KR20010056934A (ko) | 플래쉬 메모리 소자의 제조방법 |