KR100628245B1 - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 액티브 영역과 소자 격리용 물질간에 식각 선택비를 높임으로써 소자 격리용 물질을 제거할 때 게이트가 제거되는 것을 방지하여 플래시 메모리 소자의 전기적 특성을 향상시키도록 한 플래시 메모리 소자의 제조방법에 관한 것으로서, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계와, 상기 반도체 기판의 액티브 영역에 터널링 산화막을 개재하여 플로팅 게이트, 게이트 절연막, 콘트롤 게이트를 차례로 형성하는 단계와, 상기 반도체 기판상에 공통 소오스 형성을 위한 마스크층을 형성하는 단계와, 상기 마스크층을 마스크로 전면에 질화물 이온을 주입하는 단계와, 상기 마스크층을 마스크로 이용하여 상기 소자 격리막을 제거하는 단계와, 상기 액티브 영역에 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
플래시 메모리, 공통 소오스, 질화물 이온
Description
도 1a 내지 도 1c는 종래 기술에 의한 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도
도 2는 종래 기술에 의한 플래시 메모리 소자의 제조시 발생하는 문제를 설명하기 위한 사진
도 3a 내지 도 3d는 본 발명에 따른 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 격리막
23 : 터널링 산화막 24 : 플로팅 게이트
25 : 게이트 절연막 26 : 콘트롤 게이트
27 : 포토레지스트
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 소자의 전기적 특성을 향상시키어 제품의 신뢰성을 높이도록 한 플래시 메모리 소자의 제조방법에 관한 것이다.
최근에 SONOS(polysilicon-oxide-nitride-oxide-semiconductor) 구조의 비휘발성 기억소자가 다른 구조의 비휘발성 기억 소자가 갖는 여러 가지의 문제를 개선할 수 있다는 점에서 많은 주목을 받고 있다.
이는 상부 산화막(Top Oxide)이 게이트를 통한 전하의 출입에 대해서 전위 장벽으로써의 역할뿐만 아니라 질화막과의 계면에 대단히 큰 농도의 새로운 기억 트랩을 생성하기 때문이다.
따라서 메모리 윈도우 크기를 그대로 유지하면서 게이트 절연막 특히 질화막의 두께를 박막화할 수 있기 때문에 기록 및 소거를 위한 프로그래머블 전압 및 소비 전력이 적은 고효율의 비휘발성 메모리 소자를 구현하는 것이 가능하도록 한다.
현재 상용화되고 있는 플래시 메모리 소자는 콘트롤 게이트(Control Gate)와 플로우팅 게이트(Floating Gate)의 구조물을 갖는 적층형 게이트 플래시 셀 소자(Stacked Gate Flash Cell)와, 단일 게이트(Single Gate)와 Oxide/Nitride/Oxide(ONO) 구조로 적층된 게이트 유전체(Gate Dielectric)를 갖는 SONOS 플래시 셀 소자로 크게 나눌 수 있다.
적층형 게이트 플래시 셀 소자는 핫 캐리어 인젝션(Hot Carrier Injection)에 의해 플로우팅 게이트 영역으로 주입된 핫 캐리어에 의해 유발되는 로컬 전계(Local Electric Field)에 의해 콘트롤 게이트의 턴온 문턱 전압(Turn on Threshold Voltage(Vth))이 시프트 되는 것을 이용하여 소자의 프로그래밍 및 소거 를 하는 것이 특징이다.
그리고 SONOS 셀 구조를 갖는 플래시 메모리 소자는 적층형 게이트 구조의 플래시 메모리 소자의 플로우팅 게이트의 역할을 적층된 게이트 유전체인 ONO 영역의 Oxide/Nitride 계면 및 Nitride의 Defect Site에서 주입된 핫 캐리어 트랩을 통해 이루어진다.
소자의 프로그래밍 및 소거 동작은 게이트의 시프트된 턴온 문턱 전압의 제어를 통해 이루어진다.
이와 같은 플래시 메모리 소자의 동작 특성에 지배적인 영향을 미치는 요소는 소자의 프로그래밍에 주요하게 영향을 미치는 핫 캐리어 인젝션 효과를 얼마나 극대화할 수 있느냐에 있다.
특히, 최근 저전력(Low Power Consumption) 소자의 개발이 보편화되면서, 이러한 소자 특성이 중요한 요소로 부각되고 있다.
한편, NOR 타입의 플래시 메모리 소자의 제조방법에 있어서 두 플래시 메모리 소자의 소오스(source)부분을 연결해 주는 공정이 있다.
이때, 상기 두 플래시 소자 사이의 STI의 격리(isolation) 물질을 제거하고 이온 주입 공정을 통해서 공통 소스를 형성하는 공정이 있다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 플래시 메모리 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 의한 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도이고, 도 2는 종래 기술에 의한 플래시 메모리 소자의 제조시 발 생하는 문제를 설명하기 위한 사진이다.
도 1a에 도시된 바와 같이, 액티브 영역과 소자 격리 영역으로 정의된 반도체 기판(11)의 소자 격리 영역에 소정깊이로 트랜치를 형성하고, 상기 트랜치의 내부에 절연 물질을 매립하여 STI(shallow trench isolation) 구조를 갖는 소자 격리막(12)을 형성한다.
이어, 상기 반도체 기판(11)의 액티브 영역에 터널링 산화막(13)을 개재하여 플로팅 게이트(14), 게이트 절연막(15), 콘트롤 게이트(16)를 차례로 형성한다.
여기서, 상기 플로팅 게이트(14)와 콘트롤 게이트(16)를 형성하는 방법은 다음과 같다.
먼저, 상기 터널링 산화막(13) 위에 플로팅 게이트용 제 1 다결정 실리콘막을 2500Å 정도의 두께로 형성한다.
이어, 상기 제 1 다결정 실리콘막상에 산화막/질화막/산화막(oxide/nitride/oxide : ONO, 이하 ONO라 칭한다)구조의 게이트 절연막(15)을 형성한다.
여기서, 상기 ONO 구조의 게이트 절연막(15)을 형성하기 위해서는, 상기 제 1 다결정 실리콘막을 열산화시켜 제 1 산화막을 형성한 후, 상기 제 1 산화막 상에 열공정으로 실리콘 질화막을 형성하고, 그 위에 다시 열공정으로 제 2 산화막을 형성한 다음, 어닐링한다.
이어서, 상기 게이트 절연막(15) 상에 콘트롤 게이트용 제 2 다결정 실리콘막을 2500Å 정도의 두께로 증착하여 형성한다.
그리고, 포토 및 식각 공정을 통해 상기 제 2 다결정 실리콘막, 게이트 절연막(15), 제 1 다결정 실리콘막을 선택적으로 식각하여 콘트롤 게이트(16) 및 플로팅 게이트(14)를 형성한다.
도 1b에 도시한 바와 같이, 상기 플로팅 게이트(14) 및 콘트롤 게이트(16)를 포함한 반도체 기판(11)의 전면에 포토레지스트(17)를 도포한 후, 노광 및 현상 공정으로 패터닝하여 소오스 영역을 정의한다.
이어, 상기 패터닝된 포토레지스트(17)를 마스크로 이용하여 상기 노출된 소자 격리막(12)을 선택적으로 플라즈마 식각(plasma etch)하여 소오스 영역을 노출시킨다.
여기서, 상기 소오스 영역을 노출시키기 위한 플라즈마 식각은 상기 소자 격리막(12)을 제거하는 공정이다.
도 1c에 도시한 바와 같이, 상기 포토레지스트(17)를 제거하고, 이후 공정은 도시하지 않았지만 상기 반도체 기판(11)의 액티브 영역에 소오스/드레인 영역을 형성한다.
그러나 상기와 같은 종래 기술에 의한 플래시 메모리 소자의 제조방법은 다음과 같은 문제점이 있었다.
즉, NOR 타입의 플래시 메모리 소자의 제조에 있어서, 공통 소오스 영역을 노출시키기 위한 STI의 절연 물질을 제거할 때 노출된 콘트롤 게이트의 상부 에지 부분(도 2의 A)이 식각되어 소자의 신뢰성을 저하시키는 인자가 된다.
본 발명은 상기와 같은 종래의 문제를 해결하기 위한 것으로, 액티브 영역과 소자 격리용 물질간에 식각 선택비를 높임으로써 소자 격리용 물질을 제거할 때 게이트가 제거되는 것을 방지하여 플래시 메모리 소자의 전기적 특성을 향상시키도록 한 플래시 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 제조방법은 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계와, 상기 반도체 기판의 액티브 영역에 터널링 산화막을 개재하여 플로팅 게이트, 게이트 절연막, 콘트롤 게이트를 차례로 형성하는 단계와, 상기 반도체 기판상에 공통 소오스 형성을 위한 마스크층을 형성하는 단계와, 상기 마스크층을 마스크로 전면에 질화물 이온을 주입하는 단계와, 상기 마스크층을 마스크로 이용하여 상기 소자 격리막을 제거하는 단계와, 상기 액티브 영역에 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 플래시 메모리 소자의 제조방법을 보다 상세히 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명에 의한 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도이다.
도 3a에 도시된 바와 같이, 액티브 영역과 소자 격리 영역으로 정의된 반도체 기판(21)의 소자 격리 영역에 소정깊이를 갖는 트렌치를 형성하고 상기 트렌치에 절연 물질을 매립하여 STI 구조를 갖는 소자 격리막(22)을 형성한다.
이어, 상기 반도체 기판(21)의 액티브 영역에 터널링 산화막(23)을 개재하여 플로팅 게이트(24), 게이트 절연막(25), 콘트롤 게이트(26)를 차례로 형성한다.
여기서, 상기 플로팅 게이트(24)와 콘트롤 게이트(26)를 형성하는 방법은 다음과 같다.
먼저, 상기 터널링 산화막(23) 위에 플로팅 게이트용 제 1 다결정 실리콘막을 2500Å 정도의 두께로 형성한다.
이어, 상기 제 1 다결정 실리콘막상에 산화막/질화막/산화막(oxide/nitride/oxide : ONO, 이하 ONO라 칭한다)구조의 게이트 절연막(25)을 형성한다.
여기서, 상기 ONO 구조의 게이트 절연막(25)을 형성하기 위해서는, 상기 제 1 다결정 실리콘막을 열산화시켜 제 1 산화막을 형성한 후, 상기 제 1 산화막 상에 열공정으로 실리콘 질화막을 형성하고, 그 위에 다시 열공정으로 제 2 산화막을 형성한 다음, 어닐링한다.
이어서, 상기 게이트 절연막(25) 상에 콘트롤 게이트용 제 2 다결정 실리콘막을 2500Å 정도의 두께로 증착하여 형성한다.
그리고, 포토 및 식각 공정을 통해 상기 제 2 다결정 실리콘막, 게이트 절연막(25), 제 1 다결정 실리콘막을 선택적으로 식각하여 콘트롤 게이트(26) 및 플로팅 게이트(24)를 형성한다.
도 3b에 도시한 바와 같이, 상기 플로팅 게이트(24) 및 콘트롤 게이트(26)를 포함한 반도체 기판(21)의 전면에 포토레지스트(27)를 도포한 후, 노광 및 현상 공 정으로 패터닝하여 소오스 영역을 정의한다.
이어, 상기 패터닝된 포토레지스트(27)를 마스크로 이용하여 상기 반도체 기판(21)의 전면에 질화물 이온을 주입한다.
여기서, 상기 질화물 이온 주입에 의해 상기 콘트롤 게이트(26)와 소자 격리막(22)간에 식각 선택비가 높아진다.
도 3c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(27)를 마스크로 이용하여 상기 소자 격리막(22)을 선택적으로 플라즈마 식각하여 소오스 영역을 노출시킨다.
여기서, 상기 소오스 영역을 노출시키기 위한 플라즈마 식각은 NOR 타입의 플래시 메모리 소자에서 두 개의 플래시 메모리의 소오스 부분을 연결하기 위해 상기 콘트롤 게이트 사이의 소자 격리막(22)을 제거하는 공정이다.
또한, 상기 플라즈마 식각 공정은 F 계열의 가스를 사용하여 진행한다.
도 3d에 도시한 바와 같이, 상기 포토레지스트(27)를 제거하고, 이후 공정은 도시하지 않았지만 상기 반도체 기판(21)의 액티브 영역에 소오스/드레인 영역을 형성한다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명에 따른 플래시 메모리 소자의 제조방법은 다음과 같은 효과가 있다.
즉, NOR 타입의 플래시 메모리 소자의 제조에 있어서 두 플래시 메모리 소자의 공통 소오스 영역을 형성하기 위해 소자 격리막의 플라즈마 식각 전에 전면에 질소 이온을 주입하여 소자 격리막과 콘트롤 게이트간에 식각 선택비를 향상시킴으로써 콘트롤 게이트의 식각 데미지 영역을 최소화하여 소자의 전기적 특성을 향상시킬 수 있다.
Claims (5)
- 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계;상기 반도체 기판의 액티브 영역에 터널링 산화막을 개재하여 플로팅 게이트, 게이트 절연막, 콘트롤 게이트를 차례로 형성하는 단계;상기 반도체 기판상에 공통 소오스 형성을 위한 마스크층을 형성하는 단계;상기 마스크층을 마스크로 전면에 질화물 이온을 주입하는 단계;상기 마스크층을 마스크로 이용하여 상기 소자 격리막을 제거하는 단계;상기 액티브 영역에 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 소자 격리막을 제거하는 단계는 상기 소자 격리막과 상기 콘트롤 게이트의 식각 선택비를 이용하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 소자 격리막은 F계열 가스를 이용하여 제거하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 절연막은 산화막/질화막/산화막 (oxide/nitride/oxide)으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 마스크층은 포토레지스트를 이용하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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