JPH08293566A - 半導体装置、半導体装置の製造方法、スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ - Google Patents
半導体装置、半導体装置の製造方法、スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリInfo
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- JPH08293566A JPH08293566A JP8008581A JP858196A JPH08293566A JP H08293566 A JPH08293566 A JP H08293566A JP 8008581 A JP8008581 A JP 8008581A JP 858196 A JP858196 A JP 858196A JP H08293566 A JPH08293566 A JP H08293566A
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Classifications
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H10B—ELECTRONIC MEMORY DEVICES
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】スプリットゲート型メモリセルを用いたフラッ
シュＥＥＰＲＯＭの高集積化を図る。 【解決手段】基板１上にはソース領域３およびドレイン
領域４が形成され、ソース領域３とドレイン領域４に挟
まれたチャネル領域５上には酸化膜６を介してフローテ
ィングゲート電極８が形成されている。フローティング
ゲート電極８上には酸化膜７を介してコントロールゲー
ト電極９が形成されている。コントロールゲート電極９
の一部は酸化膜６，７を介してチャネル領域５上に配置
され選択ゲート１０を構成している。選択ゲート１０に
より選択トランジスタ１１が構成される。選択ゲート１
０は、フローティングゲート電極８および酸化膜７の側
壁部に形成されたサイドウォール部１２，１３と、その
サイドウォール部１２，１３を覆うように形成された部
分１４とから構成される。
シュＥＥＰＲＯＭの高集積化を図る。 【解決手段】基板１上にはソース領域３およびドレイン
領域４が形成され、ソース領域３とドレイン領域４に挟
まれたチャネル領域５上には酸化膜６を介してフローテ
ィングゲート電極８が形成されている。フローティング
ゲート電極８上には酸化膜７を介してコントロールゲー
ト電極９が形成されている。コントロールゲート電極９
の一部は酸化膜６，７を介してチャネル領域５上に配置
され選択ゲート１０を構成している。選択ゲート１０に
より選択トランジスタ１１が構成される。選択ゲート１
０は、フローティングゲート電極８および酸化膜７の側
壁部に形成されたサイドウォール部１２，１３と、その
サイドウォール部１２，１３を覆うように形成された部
分１４とから構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、半導
体装置の製造方法、スプリットゲート型トランジスタ、
スプリットゲート型トランジスタの製造方法、不揮発性
半導体メモリに関するものである。
体装置の製造方法、スプリットゲート型トランジスタ、
スプリットゲート型トランジスタの製造方法、不揮発性
半導体メモリに関するものである。
【０００２】
【従来の技術】近年、ＦＲＡＭ（Ferro-electric Rando
m Access Memory ）、ＥＰＲＯＭ（Erasable and Progr
ammable Read Only Memory），ＥＥＰＲＯＭ（Electric
ally Erasable and Programmable Read Only Memory ）
などの半導体不揮発性メモリが注目されている。ＥＰＲ
ＯＭやＥＥＰＲＯＭでは、フローティングゲート電極に
電荷を蓄積し、電荷の有無による閾値電圧の変化をコン
トロールゲート電極で検出することで、データの記憶を
行わせるようになっている。また、ＥＥＰＲＯＭには、
メモリセルアレイ全体でデータの消去を行うか、あるい
は、メモリセルアレイを任意のブロックに分けてその各
ブロック単位でデータの消去を行うフラッシュＥＥＰＲ
ＯＭがある。
m Access Memory ）、ＥＰＲＯＭ（Erasable and Progr
ammable Read Only Memory），ＥＥＰＲＯＭ（Electric
ally Erasable and Programmable Read Only Memory ）
などの半導体不揮発性メモリが注目されている。ＥＰＲ
ＯＭやＥＥＰＲＯＭでは、フローティングゲート電極に
電荷を蓄積し、電荷の有無による閾値電圧の変化をコン
トロールゲート電極で検出することで、データの記憶を
行わせるようになっている。また、ＥＥＰＲＯＭには、
メモリセルアレイ全体でデータの消去を行うか、あるい
は、メモリセルアレイを任意のブロックに分けてその各
ブロック単位でデータの消去を行うフラッシュＥＥＰＲ
ＯＭがある。
【０００３】フラッシュＥＥＰＲＯＭを構成するメモリ
セル（メモリセルトランジスタ）は、スタックトゲート
型とスプリットゲート型に大きく分類される。図２２
に、スタックトゲート型メモリセル（スタックトゲート
型トランジスタ）の断面構造を示す。Ｐ型単結晶シリコ
ン基板１０１上にはＮ型のソース領域１０２およびドレ
イン領域１０３が形成されている。ソース領域１０２と
ドレイン領域１０３に挟まれたチャネル領域１０４上に
は、シリコン酸化膜１０５を介してフローティングゲー
ト電極１０６が形成されている。フローティングゲート
電極１０６上にはシリコン酸化膜１０７を介してコント
ロールゲート電極１０８が形成されている。ここで、各
ゲート電極１０６，１０８の図面左右方向の寸法は同一
で、相互にずれることなく積み重ねられた配置になって
いる。一方、図面前後方向において、コントロールゲー
ト電極１０８は長く延長されて各フローティングゲート
電極１０６で共通となっており、そのコントロールゲー
ト電極１０８でワード線が構成される。
セル（メモリセルトランジスタ）は、スタックトゲート
型とスプリットゲート型に大きく分類される。図２２
に、スタックトゲート型メモリセル（スタックトゲート
型トランジスタ）の断面構造を示す。Ｐ型単結晶シリコ
ン基板１０１上にはＮ型のソース領域１０２およびドレ
イン領域１０３が形成されている。ソース領域１０２と
ドレイン領域１０３に挟まれたチャネル領域１０４上に
は、シリコン酸化膜１０５を介してフローティングゲー
ト電極１０６が形成されている。フローティングゲート
電極１０６上にはシリコン酸化膜１０７を介してコント
ロールゲート電極１０８が形成されている。ここで、各
ゲート電極１０６，１０８の図面左右方向の寸法は同一
で、相互にずれることなく積み重ねられた配置になって
いる。一方、図面前後方向において、コントロールゲー
ト電極１０８は長く延長されて各フローティングゲート
電極１０６で共通となっており、そのコントロールゲー
ト電極１０８でワード線が構成される。
【０００４】このように構成されたスタックトゲート型
メモリセルを用いたフラッシュＥＥＰＲＯＭは、個々の
メモリセルにそれ自身を選択する機能がない。そのた
め、データ消去時にフローティングゲート電極１０６か
ら電荷を引き抜く際、電荷を過剰に抜き過ぎると、メモ
リセルを非導通状態にするための所定の電圧（＝０Ｖ）
をコントロールゲート電極１０８に印加したときでも、
チャネル領域１０４が導通状態になる。その結果、その
メモリセルが常に導通状態になり、記憶されたデータの
読み出しが不能になるという問題、いわゆる過剰消去の
問題が起こる。過剰消去を防止するには、消去手順に工
夫が必要で、メモリデバイスの周辺回路で消去手順を制
御するか、またはメモリデバイスの外部回路で消去手順
を制御する必要がある。
メモリセルを用いたフラッシュＥＥＰＲＯＭは、個々の
メモリセルにそれ自身を選択する機能がない。そのた
め、データ消去時にフローティングゲート電極１０６か
ら電荷を引き抜く際、電荷を過剰に抜き過ぎると、メモ
リセルを非導通状態にするための所定の電圧（＝０Ｖ）
をコントロールゲート電極１０８に印加したときでも、
チャネル領域１０４が導通状態になる。その結果、その
メモリセルが常に導通状態になり、記憶されたデータの
読み出しが不能になるという問題、いわゆる過剰消去の
問題が起こる。過剰消去を防止するには、消去手順に工
夫が必要で、メモリデバイスの周辺回路で消去手順を制
御するか、またはメモリデバイスの外部回路で消去手順
を制御する必要がある。
【０００５】このようなスタックトゲート型メモリセル
における過剰消去の問題を回避するために開発されたの
が、スプリットゲート型メモリセルである。図２３に、
スプリットゲート型メモリセル（スプリットゲート型ト
ランジスタ）の断面構造を示す。Ｐ型単結晶シリコン基
板１０１上にはＮ型のソース領域１０２およびドレイン
領域１０３が形成されている。ソース領域１０２とドレ
イン領域１０３に挟まれたチャネル領域１０４上には、
薄いシリコン酸化膜１０５を介してフローティングゲー
ト電極１１１が形成されている。フローティングゲート
電極１１１上には厚いシリコン酸化膜１１２を介してコ
ントロールゲート電極１１３が形成されている。ここ
で、コントロールゲート電極１１３の一部は、シリコン
酸化膜１０５，１１２を介してチャネル領域１０４上に
配置され、選択ゲート１１４を構成している。その選択
ゲート１１４と、ソース領域１０２およびドレイン領域
１０３とにより、選択トランジスタ１１５が構成され
る。すなわち、スプリットゲート型メモリセルは、各電
極１１１，１１３と各領域１０２，１０３から構成され
るトランジスタと、選択トランジスタ１１５とが直列に
接続された構成となっている。
における過剰消去の問題を回避するために開発されたの
が、スプリットゲート型メモリセルである。図２３に、
スプリットゲート型メモリセル（スプリットゲート型ト
ランジスタ）の断面構造を示す。Ｐ型単結晶シリコン基
板１０１上にはＮ型のソース領域１０２およびドレイン
領域１０３が形成されている。ソース領域１０２とドレ
イン領域１０３に挟まれたチャネル領域１０４上には、
薄いシリコン酸化膜１０５を介してフローティングゲー
ト電極１１１が形成されている。フローティングゲート
電極１１１上には厚いシリコン酸化膜１１２を介してコ
ントロールゲート電極１１３が形成されている。ここ
で、コントロールゲート電極１１３の一部は、シリコン
酸化膜１０５，１１２を介してチャネル領域１０４上に
配置され、選択ゲート１１４を構成している。その選択
ゲート１１４と、ソース領域１０２およびドレイン領域
１０３とにより、選択トランジスタ１１５が構成され
る。すなわち、スプリットゲート型メモリセルは、各電
極１１１，１１３と各領域１０２，１０３から構成され
るトランジスタと、選択トランジスタ１１５とが直列に
接続された構成となっている。
【０００６】このように構成されたスプリットゲート型
メモリセルを用いたフラッシュＥＥＰＲＯＭは、選択ト
ランジスタ１１５が設けられているため、個々のメモリ
セルにそれ自身を選択する機能がある。つまり、データ
消去時にフローティングゲート電極１１１から電荷を引
き抜く際に電荷を過剰に抜き過ぎても、選択ゲート１１
４によってチャネル領域１０４を非導通状態にすること
ができる。従って、過剰消去が発生したとしても、選択
トランジスタ１１５によってメモリセルの導通・非導通
を制御することができ、過剰消去が問題にならない。す
なわち、メモリセルの内部に設けられた選択トランジス
タ１１５によって、そのメモリセル自身の導通・非導通
を選択することができる。
メモリセルを用いたフラッシュＥＥＰＲＯＭは、選択ト
ランジスタ１１５が設けられているため、個々のメモリ
セルにそれ自身を選択する機能がある。つまり、データ
消去時にフローティングゲート電極１１１から電荷を引
き抜く際に電荷を過剰に抜き過ぎても、選択ゲート１１
４によってチャネル領域１０４を非導通状態にすること
ができる。従って、過剰消去が発生したとしても、選択
トランジスタ１１５によってメモリセルの導通・非導通
を制御することができ、過剰消去が問題にならない。す
なわち、メモリセルの内部に設けられた選択トランジス
タ１１５によって、そのメモリセル自身の導通・非導通
を選択することができる。
【０００７】尚、このようなスプリットゲート型メモリ
セルを用いたフラッシュＥＥＰＲＯＭは、ＷＯ９２／１
８９８０に開示されている。ちなみに、図２３に示すス
プリットゲート型メモリセルにおいて、ソース領域１０
２をドレイン領域とし、ドレイン領域１０３をソース領
域としたフラッシュＥＥＰＲＯＭは、ＵＳＰ−５０２９
１３０に開示されている。
セルを用いたフラッシュＥＥＰＲＯＭは、ＷＯ９２／１
８９８０に開示されている。ちなみに、図２３に示すス
プリットゲート型メモリセルにおいて、ソース領域１０
２をドレイン領域とし、ドレイン領域１０３をソース領
域としたフラッシュＥＥＰＲＯＭは、ＵＳＰ−５０２９
１３０に開示されている。
【０００８】
【発明が解決しようとする課題】ところで、スプリット
ゲート型メモリセルを製造する際には、各ゲート電極１
１１，１１３をイオン注入用マスクとして用い、シリコ
ン基板１０１に不純物をイオン注入することで、各領域
１０２，１０３を形成する。従って、ドレイン領域１０
３の位置は、コントロールゲート電極１１３における選
択ゲート１１４の端部によって規定される。また、ソー
ス領域１０２の位置は、フローティングゲート電極１１
１の端部によって規定される。
ゲート型メモリセルを製造する際には、各ゲート電極１
１１，１１３をイオン注入用マスクとして用い、シリコ
ン基板１０１に不純物をイオン注入することで、各領域
１０２，１０３を形成する。従って、ドレイン領域１０
３の位置は、コントロールゲート電極１１３における選
択ゲート１１４の端部によって規定される。また、ソー
ス領域１０２の位置は、フローティングゲート電極１１
１の端部によって規定される。
【０００９】ここで、各ゲート電極１１１，１１３はそ
れぞれ別々に、電極材料膜堆積→リソグラフィ→エッチ
ングという工程を経て形成される。そのため、各ゲート
電極１１１，１１３の位置はリソグラフィの重ね合わせ
工程で決定される。つまり、スプリットゲート型メモリ
セルでは、各ゲート電極１１１，１１３と各領域１０
２，１０３の位置決定にリソグラフィの重ね合わせ工程
が関与し、自己整合（セルフアライン）構造になってい
ない。
れぞれ別々に、電極材料膜堆積→リソグラフィ→エッチ
ングという工程を経て形成される。そのため、各ゲート
電極１１１，１１３の位置はリソグラフィの重ね合わせ
工程で決定される。つまり、スプリットゲート型メモリ
セルでは、各ゲート電極１１１，１１３と各領域１０
２，１０３の位置決定にリソグラフィの重ね合わせ工程
が関与し、自己整合（セルフアライン）構造になってい
ない。
【００１０】従って、図２４（ａ）に示すように、コン
トロールゲート電極１１３を形成するためのエッチング
用マスク１２１の位置が各メモリセル１２２，１２３に
対してずれている場合、コントロールゲート電極１１３
の形状は各メモリセル１２２，１２３毎に異なったもの
になる。
トロールゲート電極１１３を形成するためのエッチング
用マスク１２１の位置が各メモリセル１２２，１２３に
対してずれている場合、コントロールゲート電極１１３
の形状は各メモリセル１２２，１２３毎に異なったもの
になる。
【００１１】そして、コントロールゲート電極１１３を
イオン注入用マスクとして用い、シリコン基板１０１に
不純物をイオン注入することで、ドレイン領域１０３が
形成される。その結果、図２４（ｂ）に示すように、各
メモリセル１２２，１２３における選択トランジスタ１
１５のチャネル長Ｌ１，Ｌ２が異なったものになってし
まう。すなわち、メモリセル１２２のように、コントロ
ールゲート電極１１３に対して選択ゲート１１４の寸法
が小さい場合には、選択トランジスタ１１５のチャネル
長Ｌ１が短くなる。また、メモリセル１２３のように、
コントロールゲート電極１１３に対して選択ゲート１１
４の寸法が大きい場合には、選択トランジスタ１１５の
チャネル長Ｌ２が長くなる。
イオン注入用マスクとして用い、シリコン基板１０１に
不純物をイオン注入することで、ドレイン領域１０３が
形成される。その結果、図２４（ｂ）に示すように、各
メモリセル１２２，１２３における選択トランジスタ１
１５のチャネル長Ｌ１，Ｌ２が異なったものになってし
まう。すなわち、メモリセル１２２のように、コントロ
ールゲート電極１１３に対して選択ゲート１１４の寸法
が小さい場合には、選択トランジスタ１１５のチャネル
長Ｌ１が短くなる。また、メモリセル１２３のように、
コントロールゲート電極１１３に対して選択ゲート１１
４の寸法が大きい場合には、選択トランジスタ１１５の
チャネル長Ｌ２が長くなる。
【００１２】選択トランジスタ１１５のチャネル長Ｌ２
が長くなった場合には、チャネル領域１０４の抵抗が高
くなるため、フローティングゲート１１１への電荷の注
入に時間がかかり、データの書き込み特性が悪化すると
いう問題がある。また、選択トランジスタ１１５のチャ
ネル長Ｌ１が短くなった場合には、チャネル領域１０４
の抵抗が低くなるため、選択トランジスタ１１５が常に
オン状態となり、メモリセルとして動作しなくなるとい
う問題がある。
が長くなった場合には、チャネル領域１０４の抵抗が高
くなるため、フローティングゲート１１１への電荷の注
入に時間がかかり、データの書き込み特性が悪化すると
いう問題がある。また、選択トランジスタ１１５のチャ
ネル長Ｌ１が短くなった場合には、チャネル領域１０４
の抵抗が低くなるため、選択トランジスタ１１５が常に
オン状態となり、メモリセルとして動作しなくなるとい
う問題がある。
【００１３】このため、スプリットゲート型メモリセル
の設計に当っては、各ゲート電極１１１，１１３の加工
線幅寸法精度だけでなく、各ゲート電極１１１，１１３
の重ね合わせ寸法精度をも考慮して、各ゲート電極１１
１，１１３と各領域１０２，１０３の位置関係に予め余
裕を持たせておく必要がある。しかしながら、近年の半
導体微細加工技術においては、０. ５μｍ前後の線幅の
細線を加工する場合、加工線幅寸法精度は０. ０５μｍ
程度まで得られるのに対し、重ね合わせ寸法精度は０.
１〜０. ２μｍ程度までしか得られない。つまり、スプ
リットゲート型メモリセルでは、各ゲート電極１１１，
１１３の重ね合わせ寸法精度の低さがネックとなって微
細化が妨げられるという問題がある。
の設計に当っては、各ゲート電極１１１，１１３の加工
線幅寸法精度だけでなく、各ゲート電極１１１，１１３
の重ね合わせ寸法精度をも考慮して、各ゲート電極１１
１，１１３と各領域１０２，１０３の位置関係に予め余
裕を持たせておく必要がある。しかしながら、近年の半
導体微細加工技術においては、０. ５μｍ前後の線幅の
細線を加工する場合、加工線幅寸法精度は０. ０５μｍ
程度まで得られるのに対し、重ね合わせ寸法精度は０.
１〜０. ２μｍ程度までしか得られない。つまり、スプ
リットゲート型メモリセルでは、各ゲート電極１１１，
１１３の重ね合わせ寸法精度の低さがネックとなって微
細化が妨げられるという問題がある。
【００１４】このように、スプリットゲート型メモリセ
ルを用いるフラッシュＥＥＰＲＯＭには、過剰消去の問
題はないものの、高集積化が困難であるという問題があ
る。ところで、近年、ＭＯＳ（Metal Oxide Semiconduc
tor ）トランジスタ、ＭＩＳ（Metal Insulator Semico
nductor ）トランジスタ、ＩＧＦＥＴ（InsulatedGate
Field Effect Transistor）、ＪＦＥＴ（Junction Fiel
d Effect Transistor）においても、さらなる微細化が
求められている。
ルを用いるフラッシュＥＥＰＲＯＭには、過剰消去の問
題はないものの、高集積化が困難であるという問題があ
る。ところで、近年、ＭＯＳ（Metal Oxide Semiconduc
tor ）トランジスタ、ＭＩＳ（Metal Insulator Semico
nductor ）トランジスタ、ＩＧＦＥＴ（InsulatedGate
Field Effect Transistor）、ＪＦＥＴ（Junction Fiel
d Effect Transistor）においても、さらなる微細化が
求められている。
【００１５】本発明は上記問題点を解決するためになさ
れたものであって、以下の目的を有するものである。 １〕微細なトランジスタを備えた半導体装置およびその
製造方法を提供する。
れたものであって、以下の目的を有するものである。 １〕微細なトランジスタを備えた半導体装置およびその
製造方法を提供する。
【００１６】２〕微細なＩＧＦＥＴを備えた半導体装置
およびその製造方法を提供する。 ３〕微細なスプリットゲート型トランジスタおよびその
製造方法を提供する。 ４〕過剰消去の問題がなく高集積化が可能な不揮発性半
導体メモリを提供する。
およびその製造方法を提供する。 ３〕微細なスプリットゲート型トランジスタおよびその
製造方法を提供する。 ４〕過剰消去の問題がなく高集積化が可能な不揮発性半
導体メモリを提供する。
【００１７】
【課題を解決するための手段】請求項１に記載の発明
は、半導体基板上に形成された層の側壁部に形成された
膜から成るゲート電極を備えたことをその要旨とする。
は、半導体基板上に形成された層の側壁部に形成された
膜から成るゲート電極を備えたことをその要旨とする。
【００１８】請求項２に記載の発明は、半導体基板（５
７）上に形成された層（５８）と、その層の側壁部に形
成されたサイドウォールスペーサから成るゲート電極
（５６）と、半導体基板とゲート電極との間に形成され
たゲート絶縁膜（５５）とを備えたことをその要旨とす
る。
７）上に形成された層（５８）と、その層の側壁部に形
成されたサイドウォールスペーサから成るゲート電極
（５６）と、半導体基板とゲート電極との間に形成され
たゲート絶縁膜（５５）とを備えたことをその要旨とす
る。
【００１９】請求項３に記載の発明は、半導体基板（５
７）上に形成された層（５８）と、その層の側壁部に形
成されたサイドウォールスペーサから成るゲート電極
（５６）と、半導体基板とゲート電極との間に形成され
たゲート絶縁膜（５５）と、ゲート電極の下部の半導体
基板上に形成されたチャネル領域（５４）と、チャネル
領域を挟んでその両側に形成されたソース・ドレイン領
域（５２，５３）とを備えたことをその要旨とする。
７）上に形成された層（５８）と、その層の側壁部に形
成されたサイドウォールスペーサから成るゲート電極
（５６）と、半導体基板とゲート電極との間に形成され
たゲート絶縁膜（５５）と、ゲート電極の下部の半導体
基板上に形成されたチャネル領域（５４）と、チャネル
領域を挟んでその両側に形成されたソース・ドレイン領
域（５２，５３）とを備えたことをその要旨とする。
【００２０】請求項４に記載の発明は、半導体基板（５
７）上に層（５８）を形成する工程と、半導体基板上に
ゲート絶縁膜（５５）を形成する工程と、上記の工程で
形成されたデバイスの上に導電性材料膜を形成し、その
導電性材料膜をエッチバックすることで、前記層の側壁
部にサイドウォールスペーサから成るゲート電極（５
６）を形成する工程とを備えたことをその要旨とする。
７）上に層（５８）を形成する工程と、半導体基板上に
ゲート絶縁膜（５５）を形成する工程と、上記の工程で
形成されたデバイスの上に導電性材料膜を形成し、その
導電性材料膜をエッチバックすることで、前記層の側壁
部にサイドウォールスペーサから成るゲート電極（５
６）を形成する工程とを備えたことをその要旨とする。
【００２１】請求項５に記載の発明は、半導体基板（５
７）上に不純物拡散源層（５８）を形成する工程と、半
導体基板および不純物拡散源層の上に絶縁膜（５５）を
形成する工程と、上記の工程で形成されたデバイスの上
に導電性材料膜を形成し、その導電性材料膜をエッチバ
ックすることで、前記不純物拡散源層の側壁部にサイド
ウォールスペーサから成るゲート電極（５６）を形成す
る工程と、不純物拡散源層からの不純物拡散により半導
体基板上にソース・ドレイン領域（５３）を形成する工
程と、不純物拡散源層およびゲート電極をイオン注入用
マスクとして半導体基板に不純物イオンを注入してソー
ス・ドレイン領域（５２）を形成する工程とを備えたこ
とをその要旨とする。
７）上に不純物拡散源層（５８）を形成する工程と、半
導体基板および不純物拡散源層の上に絶縁膜（５５）を
形成する工程と、上記の工程で形成されたデバイスの上
に導電性材料膜を形成し、その導電性材料膜をエッチバ
ックすることで、前記不純物拡散源層の側壁部にサイド
ウォールスペーサから成るゲート電極（５６）を形成す
る工程と、不純物拡散源層からの不純物拡散により半導
体基板上にソース・ドレイン領域（５３）を形成する工
程と、不純物拡散源層およびゲート電極をイオン注入用
マスクとして半導体基板に不純物イオンを注入してソー
ス・ドレイン領域（５２）を形成する工程とを備えたこ
とをその要旨とする。
【００２２】請求項６に記載の発明は、半導体基板（５
７）上に形成された層（５８）と、その層の側壁部に形
成された膜から成るゲート電極（６２）と、半導体基板
とゲート電極との間に形成されたゲート絶縁膜（５５）
とを備えたことをその要旨とする。
７）上に形成された層（５８）と、その層の側壁部に形
成された膜から成るゲート電極（６２）と、半導体基板
とゲート電極との間に形成されたゲート絶縁膜（５５）
とを備えたことをその要旨とする。
【００２３】請求項７に記載の発明は、半導体基板（５
７）上に層（５８）を形成する工程と、半導体基板上に
ゲート絶縁膜（５５）を形成する工程と、上記の工程で
形成されたデバイスの上に導電性材料膜を形成し、その
導電性材料膜を異方性エッチングすることで、前記層の
側壁部にゲート電極（６２）を形成する工程とを備えた
ことをその要旨とする。
７）上に層（５８）を形成する工程と、半導体基板上に
ゲート絶縁膜（５５）を形成する工程と、上記の工程で
形成されたデバイスの上に導電性材料膜を形成し、その
導電性材料膜を異方性エッチングすることで、前記層の
側壁部にゲート電極（６２）を形成する工程とを備えた
ことをその要旨とする。
【００２４】請求項８に記載の発明は、半導体基板（５
７）上に不純物拡散源層（５８）を形成する工程と、半
導体基板および不純物拡散源層の上に絶縁膜（５５）を
形成する工程と、上記の工程で形成されたデバイスの上
に導電性材料膜を形成し、その導電性材料膜を異方性エ
ッチングすることで、前記不純物拡散源層の側壁部にゲ
ート電極（６２）を形成する工程と、不純物拡散源層か
らの不純物拡散により半導体基板上にソース・ドレイン
領域（５３）を形成する工程と、不純物拡散源層および
ゲート電極をイオン注入用マスクとして半導体基板に不
純物イオンを注入してソース・ドレイン領域（５２）を
形成する工程とを備えたことをその要旨とする。
７）上に不純物拡散源層（５８）を形成する工程と、半
導体基板および不純物拡散源層の上に絶縁膜（５５）を
形成する工程と、上記の工程で形成されたデバイスの上
に導電性材料膜を形成し、その導電性材料膜を異方性エ
ッチングすることで、前記不純物拡散源層の側壁部にゲ
ート電極（６２）を形成する工程と、不純物拡散源層か
らの不純物拡散により半導体基板上にソース・ドレイン
領域（５３）を形成する工程と、不純物拡散源層および
ゲート電極をイオン注入用マスクとして半導体基板に不
純物イオンを注入してソース・ドレイン領域（５２）を
形成する工程とを備えたことをその要旨とする。
【００２５】請求項９に記載の発明は、フローティング
ゲート電極（８）の側壁部に形成されたサイドウォール
スペーサ（１２，１３）と、そのサイドウォールスペー
サを覆うように形成された部分（１４）とから成る選択
ゲート（１０）を有するコントロールゲート電極（９）
とを備えたことをその要旨とする。
ゲート電極（８）の側壁部に形成されたサイドウォール
スペーサ（１２，１３）と、そのサイドウォールスペー
サを覆うように形成された部分（１４）とから成る選択
ゲート（１０）を有するコントロールゲート電極（９）
とを備えたことをその要旨とする。
【００２６】請求項１０に記載の発明は、半導体基板
（１）上に形成されたフローティングゲート電極（８）
と、フローティングゲート電極の側壁部に形成されたサ
イドウォールスペーサ（１２，１３）と、そのサイドウ
ォールスペーサを覆うように形成された部分（１４）と
から成る選択ゲート（１０）を有するコントロールゲー
ト電極（９）と、選択ゲートに対応する位置の半導体基
板上に形成されたドレイン領域（４）またはソース領域
とを備えたことをその要旨とする。
（１）上に形成されたフローティングゲート電極（８）
と、フローティングゲート電極の側壁部に形成されたサ
イドウォールスペーサ（１２，１３）と、そのサイドウ
ォールスペーサを覆うように形成された部分（１４）と
から成る選択ゲート（１０）を有するコントロールゲー
ト電極（９）と、選択ゲートに対応する位置の半導体基
板上に形成されたドレイン領域（４）またはソース領域
とを備えたことをその要旨とする。
【００２７】請求項１１に記載の発明は、半導体基板
（１）上に形成されたフローティングゲート電極（８）
と、フローティングゲート電極（８）の側壁部に形成さ
れた厚膜部（７１）と、半導体基板上に形成された薄膜
部（７２）とから成る選択ゲート（１０）を有するコン
トロールゲート電極（９）と、選択ゲートの薄膜部の直
下を含む半導体基板上に形成されたドレイン領域（４）
またはソース領域とを備えたことをその要旨とする。
（１）上に形成されたフローティングゲート電極（８）
と、フローティングゲート電極（８）の側壁部に形成さ
れた厚膜部（７１）と、半導体基板上に形成された薄膜
部（７２）とから成る選択ゲート（１０）を有するコン
トロールゲート電極（９）と、選択ゲートの薄膜部の直
下を含む半導体基板上に形成されたドレイン領域（４）
またはソース領域とを備えたことをその要旨とする。
【００２８】請求項１２に記載の発明は、半導体基板
（１）上に形成されたフローティングゲート電極（８）
と、フローティングゲート電極（８）の側壁部に形成さ
れた厚膜部（７１）と、半導体基板上に形成された薄膜
部（７２）とから成る選択ゲート（１０）を有するコン
トロールゲート電極（９）と、選択ゲートの厚膜部の側
壁部に形成されたサイドウォールスペーサ（８１，８
２）と、選択ゲートの厚膜部およびサイドウォールスペ
ーサに対応する位置の半導体基板上に形成されたドレイ
ン領域（４）またはソース領域とを備えたことをその要
旨とする。
（１）上に形成されたフローティングゲート電極（８）
と、フローティングゲート電極（８）の側壁部に形成さ
れた厚膜部（７１）と、半導体基板上に形成された薄膜
部（７２）とから成る選択ゲート（１０）を有するコン
トロールゲート電極（９）と、選択ゲートの厚膜部の側
壁部に形成されたサイドウォールスペーサ（８１，８
２）と、選択ゲートの厚膜部およびサイドウォールスペ
ーサに対応する位置の半導体基板上に形成されたドレイ
ン領域（４）またはソース領域とを備えたことをその要
旨とする。
【００２９】請求項１３に記載の発明は、半導体基板
（１）上にフローティングゲート電極（８）を形成する
工程と、フローティングゲート電極の側壁部にサイドウ
ォールスペーサ（１２，１３）を形成する工程と、その
サイドウォールスペーサは導電性材料から成ることと、
サイドウォールスペーサとその上に形成された導電性材
料膜（２４）とから成る厚膜部（１５）と、導電性材料
膜だけから成る薄膜部（１６）とを備えた選択ゲート
（１０）を有するコントロールゲート電極（９）を形成
する工程と、フローティングゲート電極をイオン注入用
マスクとして半導体基板に不純物イオンを注入してソー
ス領域（３）またはドレイン領域を形成する工程と、コ
ントロールゲート電極をイオン注入用マスクとして半導
体基板に不純物イオンを注入してドレイン領域（４）ま
たはソース領域を形成する際に、選択ゲートの薄膜部を
不純物イオンが貫通するようにイオン注入条件を設定す
る工程とを備えたことをその要旨とする。
（１）上にフローティングゲート電極（８）を形成する
工程と、フローティングゲート電極の側壁部にサイドウ
ォールスペーサ（１２，１３）を形成する工程と、その
サイドウォールスペーサは導電性材料から成ることと、
サイドウォールスペーサとその上に形成された導電性材
料膜（２４）とから成る厚膜部（１５）と、導電性材料
膜だけから成る薄膜部（１６）とを備えた選択ゲート
（１０）を有するコントロールゲート電極（９）を形成
する工程と、フローティングゲート電極をイオン注入用
マスクとして半導体基板に不純物イオンを注入してソー
ス領域（３）またはドレイン領域を形成する工程と、コ
ントロールゲート電極をイオン注入用マスクとして半導
体基板に不純物イオンを注入してドレイン領域（４）ま
たはソース領域を形成する際に、選択ゲートの薄膜部を
不純物イオンが貫通するようにイオン注入条件を設定す
る工程とを備えたことをその要旨とする。
【００３０】請求項１４に記載の発明は、半導体基板
（１）上に第１の絶縁膜（６）を形成する工程と、第１
の絶縁膜上にフローティングゲート電極（８）を形成す
る工程と、フローティングゲート電極上に第２の絶縁膜
（７）を形成する工程と、上記の工程で形成されたデバ
イスの上に導電性材料膜（２２，２３）を形成し、その
導電性材料膜をエッチバックすることで、フローティン
グゲート電極の側壁部にサイドウォールスペーサ（１
２，１３）を形成する工程と、上記の工程で形成された
デバイスの上に導電性材料膜（２４）を形成し、その導
電性材料膜を異方性エッチングすることで、サイドウォ
ールスペーサとその上に形成された導電性材料膜とから
成る厚膜部（１５）と、導電性材料膜だけから成る薄膜
部（１６）とを備えた選択ゲート（１０）を有するコン
トロールゲート電極（９）を形成する工程と、フローテ
ィングゲート電極をイオン注入用マスクとして半導体基
板に不純物イオンを注入してソース領域（３）またはド
レイン領域を形成する工程と、コントロールゲート電極
をイオン注入用マスクとして半導体基板に不純物イオン
を注入してドレイン領域（４）またはソース領域を形成
する際に、選択ゲートの薄膜部を不純物イオンが貫通す
るようにイオン注入条件を設定する工程とを備えたこと
をその要旨とする。
（１）上に第１の絶縁膜（６）を形成する工程と、第１
の絶縁膜上にフローティングゲート電極（８）を形成す
る工程と、フローティングゲート電極上に第２の絶縁膜
（７）を形成する工程と、上記の工程で形成されたデバ
イスの上に導電性材料膜（２２，２３）を形成し、その
導電性材料膜をエッチバックすることで、フローティン
グゲート電極の側壁部にサイドウォールスペーサ（１
２，１３）を形成する工程と、上記の工程で形成された
デバイスの上に導電性材料膜（２４）を形成し、その導
電性材料膜を異方性エッチングすることで、サイドウォ
ールスペーサとその上に形成された導電性材料膜とから
成る厚膜部（１５）と、導電性材料膜だけから成る薄膜
部（１６）とを備えた選択ゲート（１０）を有するコン
トロールゲート電極（９）を形成する工程と、フローテ
ィングゲート電極をイオン注入用マスクとして半導体基
板に不純物イオンを注入してソース領域（３）またはド
レイン領域を形成する工程と、コントロールゲート電極
をイオン注入用マスクとして半導体基板に不純物イオン
を注入してドレイン領域（４）またはソース領域を形成
する際に、選択ゲートの薄膜部を不純物イオンが貫通す
るようにイオン注入条件を設定する工程とを備えたこと
をその要旨とする。
【００３１】請求項１５に記載の発明は、半導体基板
（１）上にフローティングゲート電極（８）を形成する
工程と、フローティングゲート電極上に選択ゲート（１
０）を有するコントロールゲート電極（９）を形成する
工程と、コントロールゲート電極をイオン注入用マスク
として半導体基板に不純物イオンを注入してドレイン領
域（４）またはソース領域を形成する際に、選択ゲート
の薄膜部（７２）を不純物イオンが貫通するようにイオ
ン注入条件を設定する工程とを備えたことをその要旨と
する。
（１）上にフローティングゲート電極（８）を形成する
工程と、フローティングゲート電極上に選択ゲート（１
０）を有するコントロールゲート電極（９）を形成する
工程と、コントロールゲート電極をイオン注入用マスク
として半導体基板に不純物イオンを注入してドレイン領
域（４）またはソース領域を形成する際に、選択ゲート
の薄膜部（７２）を不純物イオンが貫通するようにイオ
ン注入条件を設定する工程とを備えたことをその要旨と
する。
【００３２】請求項１６に記載の発明は、半導体基板
（１）上に第１の絶縁膜（６）を形成する工程と、第１
の絶縁膜上にフローティングゲート電極（８）を形成す
る工程と、フローティングゲート電極上に第２の絶縁膜
（７）を形成する工程と、第２の絶縁膜上に選択ゲート
（１０）を有するコントロールゲート電極（９）を形成
する工程と、その選択ゲートは、フローティングゲート
電極の側壁部に形成された厚膜部（７１）と、半導体基
板上に形成された薄膜部（７２）とから成ることと、フ
ローティングゲート電極をイオン注入用マスクとして半
導体基板に不純物イオンを注入してソース領域（３）ま
たはドレイン領域を形成する工程と、コントロールゲー
ト電極をイオン注入用マスクとして半導体基板に不純物
イオンを注入してドレイン領域（４）またはソース領域
を形成する際に、選択ゲートの薄膜部を不純物イオンが
貫通するようにイオン注入条件を設定する工程とを備え
たことをその要旨とする。
（１）上に第１の絶縁膜（６）を形成する工程と、第１
の絶縁膜上にフローティングゲート電極（８）を形成す
る工程と、フローティングゲート電極上に第２の絶縁膜
（７）を形成する工程と、第２の絶縁膜上に選択ゲート
（１０）を有するコントロールゲート電極（９）を形成
する工程と、その選択ゲートは、フローティングゲート
電極の側壁部に形成された厚膜部（７１）と、半導体基
板上に形成された薄膜部（７２）とから成ることと、フ
ローティングゲート電極をイオン注入用マスクとして半
導体基板に不純物イオンを注入してソース領域（３）ま
たはドレイン領域を形成する工程と、コントロールゲー
ト電極をイオン注入用マスクとして半導体基板に不純物
イオンを注入してドレイン領域（４）またはソース領域
を形成する際に、選択ゲートの薄膜部を不純物イオンが
貫通するようにイオン注入条件を設定する工程とを備え
たことをその要旨とする。
【００３３】請求項１７に記載の発明は、半導体基板
（１）上にフローティングゲート電極（８）を形成する
工程と、フローティングゲート電極上に選択ゲート（１
０）を有するコントロールゲート電極（９）を形成する
工程と、選択ゲートの段差のコーナー部にサイドウォー
ルスペーサ（８１，８２）を形成する工程と、コントロ
ールゲート電極をイオン注入用マスクとして半導体基板
に不純物イオンを注入してドレイン領域（４）またはソ
ース領域を形成する際に、サイドウォールスペーサおよ
び選択ゲートの厚膜部（７１）を不純物イオンが貫通し
ないようにイオン注入条件を設定する工程とを備えたこ
とをその要旨とする。
（１）上にフローティングゲート電極（８）を形成する
工程と、フローティングゲート電極上に選択ゲート（１
０）を有するコントロールゲート電極（９）を形成する
工程と、選択ゲートの段差のコーナー部にサイドウォー
ルスペーサ（８１，８２）を形成する工程と、コントロ
ールゲート電極をイオン注入用マスクとして半導体基板
に不純物イオンを注入してドレイン領域（４）またはソ
ース領域を形成する際に、サイドウォールスペーサおよ
び選択ゲートの厚膜部（７１）を不純物イオンが貫通し
ないようにイオン注入条件を設定する工程とを備えたこ
とをその要旨とする。
【００３４】請求項１８に記載の発明は、半導体基板
（１）上にフローティングゲート電極（８）を形成する
工程と、選択ゲート（１０）を有するコントロールゲー
ト電極（９）を形成する工程と、その選択ゲートは、フ
ローティングゲート電極の側壁部に形成された厚膜部
（７１）と、半導体基板上に形成された薄膜部（７２）
とから成ることと、選択ゲートの厚膜部の側壁部にサイ
ドウォールスペーサ（８１，８２）を形成する工程と、
フローティングゲート電極をイオン注入用マスクとして
半導体基板に不純物イオンを注入してソース領域（３）
またはドレイン領域を形成する工程と、コントロールゲ
ート電極をイオン注入用マスクとして半導体基板に不純
物イオンを注入してドレイン領域（４）またはソース領
域を形成する際に、サイドウォールスペーサおよび選択
ゲートの厚膜部を不純物イオンが貫通しないようにイオ
ン注入条件を設定する工程とを備えたことをその要旨と
する。
（１）上にフローティングゲート電極（８）を形成する
工程と、選択ゲート（１０）を有するコントロールゲー
ト電極（９）を形成する工程と、その選択ゲートは、フ
ローティングゲート電極の側壁部に形成された厚膜部
（７１）と、半導体基板上に形成された薄膜部（７２）
とから成ることと、選択ゲートの厚膜部の側壁部にサイ
ドウォールスペーサ（８１，８２）を形成する工程と、
フローティングゲート電極をイオン注入用マスクとして
半導体基板に不純物イオンを注入してソース領域（３）
またはドレイン領域を形成する工程と、コントロールゲ
ート電極をイオン注入用マスクとして半導体基板に不純
物イオンを注入してドレイン領域（４）またはソース領
域を形成する際に、サイドウォールスペーサおよび選択
ゲートの厚膜部を不純物イオンが貫通しないようにイオ
ン注入条件を設定する工程とを備えたことをその要旨と
する。
【００３５】請求項１９に記載の発明は、半導体基板
（１）上に第１の絶縁膜（６）を形成する工程と、第１
の絶縁膜上にフローティングゲート電極（８）を形成す
る工程と、フローティングゲート電極上に第２の絶縁膜
（７）を形成する工程と、第２の絶縁膜上に選択ゲート
（１０）を有するコントロールゲート電極（９）を形成
する工程と、その選択ゲートは、フローティングゲート
電極の側壁部に形成された厚膜部（７１）と、半導体基
板上に形成された薄膜部（７２）とから成ることと、選
択ゲートの厚膜部の側壁部にサイドウォールスペーサ
（８１，８２）を形成する工程と、フローティングゲー
ト電極をイオン注入用マスクとして半導体基板に不純物
イオンを注入してソース領域（３）またはドレイン領域
を形成する工程と、コントロールゲート電極をイオン注
入用マスクとして半導体基板に不純物イオンを注入して
ドレイン領域（４）またはソース領域を形成する際に、
サイドウォールスペーサおよび選択ゲートの厚膜部を不
純物イオンが貫通しないようにイオン注入条件を設定す
る工程とを備えたことをその要旨とする。
（１）上に第１の絶縁膜（６）を形成する工程と、第１
の絶縁膜上にフローティングゲート電極（８）を形成す
る工程と、フローティングゲート電極上に第２の絶縁膜
（７）を形成する工程と、第２の絶縁膜上に選択ゲート
（１０）を有するコントロールゲート電極（９）を形成
する工程と、その選択ゲートは、フローティングゲート
電極の側壁部に形成された厚膜部（７１）と、半導体基
板上に形成された薄膜部（７２）とから成ることと、選
択ゲートの厚膜部の側壁部にサイドウォールスペーサ
（８１，８２）を形成する工程と、フローティングゲー
ト電極をイオン注入用マスクとして半導体基板に不純物
イオンを注入してソース領域（３）またはドレイン領域
を形成する工程と、コントロールゲート電極をイオン注
入用マスクとして半導体基板に不純物イオンを注入して
ドレイン領域（４）またはソース領域を形成する際に、
サイドウォールスペーサおよび選択ゲートの厚膜部を不
純物イオンが貫通しないようにイオン注入条件を設定す
る工程とを備えたことをその要旨とする。
【００３６】請求項２０に記載の発明は、請求項８〜１
２のいずれか１項に記載のスプリットゲート型トランジ
スタをメモリセルとして用いることをその要旨とする。
請求項２１に記載の発明は、請求項１３〜１９のいずれ
か１項に記載のスプリットゲート型トランジスタの製造
方法によって製造されたスプリットゲート型トランジス
タをメモリセルとして用いることをその要旨とする。
２のいずれか１項に記載のスプリットゲート型トランジ
スタをメモリセルとして用いることをその要旨とする。
請求項２１に記載の発明は、請求項１３〜１９のいずれ
か１項に記載のスプリットゲート型トランジスタの製造
方法によって製造されたスプリットゲート型トランジス
タをメモリセルとして用いることをその要旨とする。
【００３７】請求項１〜８のいずれか１項に記載の発明
によれば、幅の狭いゲート電極を得ることができる。請
求項４または請求項５に記載の発明によれば、サイドウ
ォールスペーサの幅の制御性および再現性が高いため、
ゲート電極の幅の制御性および再現性も高くなる。
によれば、幅の狭いゲート電極を得ることができる。請
求項４または請求項５に記載の発明によれば、サイドウ
ォールスペーサの幅の制御性および再現性が高いため、
ゲート電極の幅の制御性および再現性も高くなる。
【００３８】請求項７または請求項８に記載の発明によ
れば、層の側壁部の幅の制御性および再現性が高いた
め、ゲート電極の幅の制御性および再現性も高くなる。
請求項１３または請求項１４のいずれか１項に記載の発
明において、サイドウォールスペーサの幅の制御性およ
び再現性が高いため、選択ゲートの厚膜部の幅の制御性
および再現性も高くなる。そのため、選択ゲートの薄膜
部を不純物イオンが貫通するようにイオン注入条件を設
定することにより、選択ゲートの厚膜部を用いて自己整
合的にドレイン領域またはソース領域を形成することが
できる。
れば、層の側壁部の幅の制御性および再現性が高いた
め、ゲート電極の幅の制御性および再現性も高くなる。
請求項１３または請求項１４のいずれか１項に記載の発
明において、サイドウォールスペーサの幅の制御性およ
び再現性が高いため、選択ゲートの厚膜部の幅の制御性
および再現性も高くなる。そのため、選択ゲートの薄膜
部を不純物イオンが貫通するようにイオン注入条件を設
定することにより、選択ゲートの厚膜部を用いて自己整
合的にドレイン領域またはソース領域を形成することが
できる。
【００３９】請求項１５または請求項１６に記載の発明
において、フローティングゲート電極の側壁部に形成さ
れる選択ゲートの厚膜部の幅の制御性および再現性が高
い。そのため、選択ゲートの薄膜部を不純物イオンが貫
通するようにイオン注入条件を設定することにより、選
択ゲートの厚膜部を用いて自己整合的にドレイン領域を
形成することができる。
において、フローティングゲート電極の側壁部に形成さ
れる選択ゲートの厚膜部の幅の制御性および再現性が高
い。そのため、選択ゲートの薄膜部を不純物イオンが貫
通するようにイオン注入条件を設定することにより、選
択ゲートの厚膜部を用いて自己整合的にドレイン領域を
形成することができる。
【００４０】請求項１７〜１９のいずれか１項に記載の
発明において、サイドウォールスペーサの幅および選択
ゲートの厚膜部の幅の制御性および再現性が高い。その
ため、サイドウォールスペーサおよび選択ゲートの厚膜
部を不純物イオンが貫通しないようにイオン注入条件を
設定することにより、サイドウォールスペーサおよび選
択ゲートの厚膜部を用いて自己整合的にドレイン領域を
形成することができる。
発明において、サイドウォールスペーサの幅および選択
ゲートの厚膜部の幅の制御性および再現性が高い。その
ため、サイドウォールスペーサおよび選択ゲートの厚膜
部を不純物イオンが貫通しないようにイオン注入条件を
設定することにより、サイドウォールスペーサおよび選
択ゲートの厚膜部を用いて自己整合的にドレイン領域を
形成することができる。
【００４１】請求項２０または請求項２１に記載の発明
によれば、微細なスプリットゲート型トランジスタをメ
モリセルとして用いる。
によれば、微細なスプリットゲート型トランジスタをメ
モリセルとして用いる。
【００４２】
（第１実施形態）以下、本発明をスプリットゲート型メ
モリセルを用いたフラッシュＥＥＰＲＯＭに具体化した
第１実施形態を図面に従って説明する。
モリセルを用いたフラッシュＥＥＰＲＯＭに具体化した
第１実施形態を図面に従って説明する。
【００４３】図１は、本実施形態のフラッシュＥＥＰＲ
ＯＭのメモリセルアレイの一部断面図である。また、図
２は、図１の要部拡大図である。Ｐ型単結晶シリコン基
板１上には複数のスプリットゲート型メモリセル（スプ
リットゲート型トランジスタ）２が配置されている。各
メモリセル２は、ソース領域３、ドレイン領域４、チャ
ネル領域５、シリコン酸化膜６，７、フローティングゲ
ート電極８、コントロールゲート電極９から構成され
る。
ＯＭのメモリセルアレイの一部断面図である。また、図
２は、図１の要部拡大図である。Ｐ型単結晶シリコン基
板１上には複数のスプリットゲート型メモリセル（スプ
リットゲート型トランジスタ）２が配置されている。各
メモリセル２は、ソース領域３、ドレイン領域４、チャ
ネル領域５、シリコン酸化膜６，７、フローティングゲ
ート電極８、コントロールゲート電極９から構成され
る。
【００４４】Ｐ型単結晶シリコン基板１には、Ｎ型のソ
ース領域３およびドレイン領域４が形成されている。ソ
ース領域３とドレイン領域４に挟まれたチャネル領域５
上には、薄いシリコン酸化膜６を介してフローティング
ゲート電極８が形成されている。フローティングゲート
電極８上には厚いシリコン酸化膜７を介してコントロー
ルゲート電極９が形成されている。ここで、コントロー
ルゲート電極９の一部は、シリコン酸化膜６，７を介し
てチャネル領域５上に配置され、選択ゲート１０を構成
している。その選択ゲート１０により、個々のメモリセ
ル自身を選択するための選択トランジスタ１１が構成さ
れる。尚、シリコン基板１表面において、フローティン
グゲート電極８の直下の部分以外の各シリコン酸化膜
６，７は積層されて一体化している。ここで、選択ゲー
ト１０は、フローティングゲート電極８およびシリコン
酸化膜７の側壁部に形成されたサイドウォールスペーサ
１２，１３と、そのサイドウォールスペーサ１２，１３
を覆うように形成された部分１４とから構成される。
ース領域３およびドレイン領域４が形成されている。ソ
ース領域３とドレイン領域４に挟まれたチャネル領域５
上には、薄いシリコン酸化膜６を介してフローティング
ゲート電極８が形成されている。フローティングゲート
電極８上には厚いシリコン酸化膜７を介してコントロー
ルゲート電極９が形成されている。ここで、コントロー
ルゲート電極９の一部は、シリコン酸化膜６，７を介し
てチャネル領域５上に配置され、選択ゲート１０を構成
している。その選択ゲート１０により、個々のメモリセ
ル自身を選択するための選択トランジスタ１１が構成さ
れる。尚、シリコン基板１表面において、フローティン
グゲート電極８の直下の部分以外の各シリコン酸化膜
６，７は積層されて一体化している。ここで、選択ゲー
ト１０は、フローティングゲート電極８およびシリコン
酸化膜７の側壁部に形成されたサイドウォールスペーサ
１２，１３と、そのサイドウォールスペーサ１２，１３
を覆うように形成された部分１４とから構成される。
【００４５】従って、図２に示すように、選択ゲート１
０において、サイドウォールスペーサ１２，１３および
部分１４から成る部分の膜厚は、部分１４だけから成る
部分に比べて厚くなっている。以下、この選択ゲート１
０における膜厚の厚い部分（各サイドウォールスペーサ
１２，１３および部分１４から成る部分）を厚膜部１５
と呼び、選択ゲート１０における厚膜部１５以外の部分
（部分１４だけから成る部分）を薄膜部１６と呼ぶ。
０において、サイドウォールスペーサ１２，１３および
部分１４から成る部分の膜厚は、部分１４だけから成る
部分に比べて厚くなっている。以下、この選択ゲート１
０における膜厚の厚い部分（各サイドウォールスペーサ
１２，１３および部分１４から成る部分）を厚膜部１５
と呼び、選択ゲート１０における厚膜部１５以外の部分
（部分１４だけから成る部分）を薄膜部１６と呼ぶ。
【００４６】図３は、本実施形態のフラッシュＥＥＰＲ
ＯＭのメモリセルアレイの一部平面図である。尚、図１
は、図３におけるＡ−Ａ線断面である。図３に示すよう
に、シリコン基板１上にはフィールド絶縁膜２１が形成
され、そのフィールド絶縁膜２１によって各メモリセル
２間の素子分離が行われている。図３の縦方向に配置さ
れた各メモリセル２のソース領域３は共通になってい
る。また、図３の縦方向に配置された各メモリセル２の
コントロールゲート電極９は共通になっており、そのコ
ントロールゲート電極９によって後記するワード線が構
成される。また、図３の縦方向に配置されている各ドレ
イン領域４は、ビット線コンタクト２８を介して後記す
るビット線と接続されている。
ＯＭのメモリセルアレイの一部平面図である。尚、図１
は、図３におけるＡ−Ａ線断面である。図３に示すよう
に、シリコン基板１上にはフィールド絶縁膜２１が形成
され、そのフィールド絶縁膜２１によって各メモリセル
２間の素子分離が行われている。図３の縦方向に配置さ
れた各メモリセル２のソース領域３は共通になってい
る。また、図３の縦方向に配置された各メモリセル２の
コントロールゲート電極９は共通になっており、そのコ
ントロールゲート電極９によって後記するワード線が構
成される。また、図３の縦方向に配置されている各ドレ
イン領域４は、ビット線コンタクト２８を介して後記す
るビット線と接続されている。
【００４７】次に、本実施形態の製造方法を図４〜図８
に従い順を追って説明する。工程１（図４（ａ）参
照）；選択酸化法（ＬＯＣＯＳ：Local Oxidation on S
ilicon）を用い、シリコン基板１上にフィールド絶縁膜
２１（図示略）を形成する。次に、シリコン基板１上に
おけるフィールド絶縁膜２１の形成されていない部分
（素子領域）に、熱酸化法を用いてシリコン酸化膜６
（膜厚；１０〜１５ｎｍ程度）を形成する。
に従い順を追って説明する。工程１（図４（ａ）参
照）；選択酸化法（ＬＯＣＯＳ：Local Oxidation on S
ilicon）を用い、シリコン基板１上にフィールド絶縁膜
２１（図示略）を形成する。次に、シリコン基板１上に
おけるフィールド絶縁膜２１の形成されていない部分
（素子領域）に、熱酸化法を用いてシリコン酸化膜６
（膜厚；１０〜１５ｎｍ程度）を形成する。
【００４８】工程２（図４（ｂ）参照）；シリコン酸化
膜６上にドープドポリシリコン膜（膜厚；２００ｎｍ程
度）を形成した後、通常のフォトリソグラフィー技術を
用いて、フローティングゲート電極８を形成する。尚、
ドープドポリシリコン膜の形成方法には以下のものがあ
る。
膜６上にドープドポリシリコン膜（膜厚；２００ｎｍ程
度）を形成した後、通常のフォトリソグラフィー技術を
用いて、フローティングゲート電極８を形成する。尚、
ドープドポリシリコン膜の形成方法には以下のものがあ
る。
【００４９】方法１；ＬＰＣＶＤ（Low Pressure Chemi
cal Vaper Deposition）法を用いてポリシリコン膜を形
成する際に、不純物を含んだガスを混入する。 方法２；ＬＰＣＶＤ法を用いてノンドープのポリシリコ
ン膜を形成した後に、ポリシリコン膜上に不純物拡散源
層（ＰＯＣｌ3 など）を形成し、その不純物拡散源層か
らポリシリコン膜に不純物を拡散させる。
cal Vaper Deposition）法を用いてポリシリコン膜を形
成する際に、不純物を含んだガスを混入する。 方法２；ＬＰＣＶＤ法を用いてノンドープのポリシリコ
ン膜を形成した後に、ポリシリコン膜上に不純物拡散源
層（ＰＯＣｌ3 など）を形成し、その不純物拡散源層か
らポリシリコン膜に不純物を拡散させる。
【００５０】方法３；ＬＰＣＶＤ法を用いてノンドープ
のポリシリコン膜を形成した後に、不純物イオンを注入
する。 工程３（図４（ｃ）参照）；熱酸化法若しくはＬＰＣＶ
Ｄ法またはこれらを併用して用い、フローティングゲー
ト電極８またはシリコン酸化膜６の上にシリコン酸化膜
７（膜厚；３０〜４０ｎｍ）を形成する。このとき、各
シリコン酸化膜６，７は積層されて一体化される。
のポリシリコン膜を形成した後に、不純物イオンを注入
する。 工程３（図４（ｃ）参照）；熱酸化法若しくはＬＰＣＶ
Ｄ法またはこれらを併用して用い、フローティングゲー
ト電極８またはシリコン酸化膜６の上にシリコン酸化膜
７（膜厚；３０〜４０ｎｍ）を形成する。このとき、各
シリコン酸化膜６，７は積層されて一体化される。
【００５１】工程４（図５（ａ）参照）；上記の工程で
形成されたデバイスの全面にドープドポリシリコン膜２
２（膜厚；３００ｎｍ程度）を形成する。 工程５（図５（ｂ）参照）；マスクレスでＲＩＥ（Reac
tive Ion Etching）法を用い、ドープドポリシリコン膜
２２をその堆積膜厚と同じ３００ｎｍ程度だけエッチバ
ックする。その結果、フローティングゲート電極８およ
びシリコン酸化膜７の側壁部（段差のコーナー部）に形
成されているドープドポリシリコン膜２２だけが０. １
５μｍ程度の幅で残り、サイドウォールスペーサ１２が
形成される。
形成されたデバイスの全面にドープドポリシリコン膜２
２（膜厚；３００ｎｍ程度）を形成する。 工程５（図５（ｂ）参照）；マスクレスでＲＩＥ（Reac
tive Ion Etching）法を用い、ドープドポリシリコン膜
２２をその堆積膜厚と同じ３００ｎｍ程度だけエッチバ
ックする。その結果、フローティングゲート電極８およ
びシリコン酸化膜７の側壁部（段差のコーナー部）に形
成されているドープドポリシリコン膜２２だけが０. １
５μｍ程度の幅で残り、サイドウォールスペーサ１２が
形成される。
【００５２】このとき、ドープドポリシリコン膜２２の
形成条件およびＲＩＥ法の条件を同じにすれば、図２に
示すサイドウォールスペーサ１２の幅Ｌ３（＝０. １５
μｍ）は常に同じになる。つまり、サイドウォールスペ
ーサ１２の幅Ｌ３の制御性および再現性は極めて高い。
尚、後記するように、本工程は選択ゲート１０に厚膜部
１５と薄膜部１６とを形成することが目的である。従っ
て、フローティングゲート電極８の側壁部以外の領域の
ドープドポリシリコン膜２２を全て除去せず、適当なエ
ッチバック量で停止し、フローティングゲート電極８の
側壁部以外にも薄いドープドポリシリコン膜２２を残し
ても良いことはいうまでもない。
形成条件およびＲＩＥ法の条件を同じにすれば、図２に
示すサイドウォールスペーサ１２の幅Ｌ３（＝０. １５
μｍ）は常に同じになる。つまり、サイドウォールスペ
ーサ１２の幅Ｌ３の制御性および再現性は極めて高い。
尚、後記するように、本工程は選択ゲート１０に厚膜部
１５と薄膜部１６とを形成することが目的である。従っ
て、フローティングゲート電極８の側壁部以外の領域の
ドープドポリシリコン膜２２を全て除去せず、適当なエ
ッチバック量で停止し、フローティングゲート電極８の
側壁部以外にも薄いドープドポリシリコン膜２２を残し
ても良いことはいうまでもない。
【００５３】工程６（図５（ｃ）参照）；上記の工程で
形成されたデバイスの全面にドープドポリシリコン膜２
３（膜厚；３００ｎｍ程度）を形成する。 工程７（図６（ａ）参照）；マスクレスでＲＩＥ法を用
い、ドープドポリシリコン膜２３をその堆積膜厚と同じ
３００ｎｍ程度だけエッチバックする。その結果、サイ
ドウォールスペーサ１２上に形成されているドープドポ
リシリコン膜２３だけが０. １５μｍ程度の幅で残り、
サイドウォールスペーサ１３が形成される。
形成されたデバイスの全面にドープドポリシリコン膜２
３（膜厚；３００ｎｍ程度）を形成する。 工程７（図６（ａ）参照）；マスクレスでＲＩＥ法を用
い、ドープドポリシリコン膜２３をその堆積膜厚と同じ
３００ｎｍ程度だけエッチバックする。その結果、サイ
ドウォールスペーサ１２上に形成されているドープドポ
リシリコン膜２３だけが０. １５μｍ程度の幅で残り、
サイドウォールスペーサ１３が形成される。
【００５４】このとき、ドープドポリシリコン膜２３の
形成条件およびＲＩＥ法の条件を同じにすれば、図２に
示すサイドウォールスペーサ１３の幅Ｌ４（＝０. １５
μｍ）は常に同じになる。つまり、サイドウォールスペ
ーサ１３の幅Ｌ４の制御性および再現性は極めて高い。
形成条件およびＲＩＥ法の条件を同じにすれば、図２に
示すサイドウォールスペーサ１３の幅Ｌ４（＝０. １５
μｍ）は常に同じになる。つまり、サイドウォールスペ
ーサ１３の幅Ｌ４の制御性および再現性は極めて高い。
【００５５】工程８（図６（ｂ）参照）；上記の工程で
形成されたデバイスの全面にドープドポリシリコン膜２
４（膜厚；２００ｎｍ程度）を形成する。次に、上記の
工程で形成されたデバイスの全面にレジストを塗布した
後、通常のフォトリソグラフィー技術を用いて、コント
ロールゲート電極９を形成するためのエッチング用マス
ク２５を形成する。
形成されたデバイスの全面にドープドポリシリコン膜２
４（膜厚；２００ｎｍ程度）を形成する。次に、上記の
工程で形成されたデバイスの全面にレジストを塗布した
後、通常のフォトリソグラフィー技術を用いて、コント
ロールゲート電極９を形成するためのエッチング用マス
ク２５を形成する。
【００５６】工程９（図６（ｃ）参照）；エッチング用
マスク２５を用いた異方性エッチングにより、ドープド
ポリシリコン膜２４をエッチングしてコントロールゲー
ト電極９を形成する。この異方性エッチングにおいて
は、除去するドープドポリシリコン膜２４の下側にある
各サイドウォールスペーサ１２，１３についても、ドー
プドポリシリコン膜２４と同時に除去する。その後、エ
ッチング用マスク２５を剥離する。
マスク２５を用いた異方性エッチングにより、ドープド
ポリシリコン膜２４をエッチングしてコントロールゲー
ト電極９を形成する。この異方性エッチングにおいて
は、除去するドープドポリシリコン膜２４の下側にある
各サイドウォールスペーサ１２，１３についても、ドー
プドポリシリコン膜２４と同時に除去する。その後、エ
ッチング用マスク２５を剥離する。
【００５７】このとき、図７（ａ）に示すように、エッ
チング用マスク２５の位置がフローティングゲート電極
８に対して多少でもずれた場合には、図７（ｂ）に示す
ように、図２に示す選択ゲート１０の薄膜部１６の幅Ｌ
５が変わることになる。しかし、エッチング用マスク２
５の位置が大幅にずれ、薄膜部１６が全てエッチング除
去されたとしても、厚膜部１５の幅Ｌ６は変わらない。
厚膜部１５の幅Ｌ６が変わるのは、エッチング用マスク
２５の位置が極端にずれ、厚膜部１５の一部がエッチン
グ除去された場合だけである。しかし、エッチング用マ
スク２５の重ね合わせ精度は、０. １〜０. ２μｍ程度
まで容易に得られる。そのため、エッチング用マスク２
５の位置が極端にずれることはなく、薄膜部１６の幅Ｌ
５が変わることはあっても、厚膜部１５の幅Ｌ６が変わ
ることはない。
チング用マスク２５の位置がフローティングゲート電極
８に対して多少でもずれた場合には、図７（ｂ）に示す
ように、図２に示す選択ゲート１０の薄膜部１６の幅Ｌ
５が変わることになる。しかし、エッチング用マスク２
５の位置が大幅にずれ、薄膜部１６が全てエッチング除
去されたとしても、厚膜部１５の幅Ｌ６は変わらない。
厚膜部１５の幅Ｌ６が変わるのは、エッチング用マスク
２５の位置が極端にずれ、厚膜部１５の一部がエッチン
グ除去された場合だけである。しかし、エッチング用マ
スク２５の重ね合わせ精度は、０. １〜０. ２μｍ程度
まで容易に得られる。そのため、エッチング用マスク２
５の位置が極端にずれることはなく、薄膜部１６の幅Ｌ
５が変わることはあっても、厚膜部１５の幅Ｌ６が変わ
ることはない。
【００５８】ここで、厚膜部１５の幅Ｌ６は、各サイド
ウォールスペーサ１２，１３の幅Ｌ３，Ｌ４とドープド
ポリシリコン膜２４の膜厚とによって規定される。従っ
て、各サイドウォールスペーサ１２，１３の形成条件
（ドープドポリシリコン膜２２，２３の形成条件および
ＲＩＥ法の条件）およびドープドポリシリコン膜２４の
形成条件を同じにすれば、厚膜部１５の幅Ｌ６は常に同
じになる。つまり、厚膜部１５の幅Ｌ６の制御性および
再現性は極めて高い。
ウォールスペーサ１２，１３の幅Ｌ３，Ｌ４とドープド
ポリシリコン膜２４の膜厚とによって規定される。従っ
て、各サイドウォールスペーサ１２，１３の形成条件
（ドープドポリシリコン膜２２，２３の形成条件および
ＲＩＥ法の条件）およびドープドポリシリコン膜２４の
形成条件を同じにすれば、厚膜部１５の幅Ｌ６は常に同
じになる。つまり、厚膜部１５の幅Ｌ６の制御性および
再現性は極めて高い。
【００５９】工程１０（図８（ａ）参照）；上記の工程
で形成されたデバイスの全面にレジストを塗布した後、
通常のフォトリソグラフィー技術を用いて、ソース領域
３を形成するためのイオン注入用マスク２６を形成す
る。次に、通常のイオン注入法を用い、リンイオン（Ｐ
+ ）を注入エネルギー；４０ｋｅＶ程度でドーズ量；１
〜４×１０15atoms/cm2 程度注入してソース領域３を形
成する。その後、イオン注入用マスク２６を剥離する。
で形成されたデバイスの全面にレジストを塗布した後、
通常のフォトリソグラフィー技術を用いて、ソース領域
３を形成するためのイオン注入用マスク２６を形成す
る。次に、通常のイオン注入法を用い、リンイオン（Ｐ
+ ）を注入エネルギー；４０ｋｅＶ程度でドーズ量；１
〜４×１０15atoms/cm2 程度注入してソース領域３を形
成する。その後、イオン注入用マスク２６を剥離する。
【００６０】このとき、イオン注入用マスク２６は、少
なくともシリコン基板１上のドレイン領域４と成る部分
を覆うように形成すると共に、フローティングゲート電
極８上をはみ出さないように形成する。その結果、ソー
ス領域３の位置は、フローティングゲート電極８の端部
によって規定される。
なくともシリコン基板１上のドレイン領域４と成る部分
を覆うように形成すると共に、フローティングゲート電
極８上をはみ出さないように形成する。その結果、ソー
ス領域３の位置は、フローティングゲート電極８の端部
によって規定される。
【００６１】工程１１（図８（ｂ）参照）；上記の工程
で形成されたデバイスの全面にレジストを塗布した後、
通常のフォトリソグラフィー技術を用いて、ドレイン領
域４を形成するためのイオン注入用マスク２７を形成す
る。次に、通常のイオン注入法を用い、ヒ素イオン（Ａ
ｓ+ ）を注入エネルギー；５００ｋｅＶ程度でドーズ
量；１〜４×１０15atoms/cm2 程度注入する。
で形成されたデバイスの全面にレジストを塗布した後、
通常のフォトリソグラフィー技術を用いて、ドレイン領
域４を形成するためのイオン注入用マスク２７を形成す
る。次に、通常のイオン注入法を用い、ヒ素イオン（Ａ
ｓ+ ）を注入エネルギー；５００ｋｅＶ程度でドーズ
量；１〜４×１０15atoms/cm2 程度注入する。
【００６２】このとき、イオン注入用マスク２７は、少
なくともソース領域３を覆うように形成する。ここで、
注入エネルギー；５００ｋｅＶにおけるヒ素イオンの注
入飛程は０. ３μｍ程度であるため、選択ゲート１０の
薄膜部１６に注入されたヒ素イオンは、薄膜部１６およ
びシリコン酸化膜６，７を貫通してシリコン基板１中に
達し、ドレイン領域４を形成する。一方、選択ゲート１
０の厚膜部１５に注入されたヒ素イオンは、シリコン基
板１に達することなく厚膜部１５中で停止する。その結
果、ドレイン領域４の位置は、選択ゲート１０の端部で
はなく、厚膜部１５の幅Ｌ６によって規定される。つま
り、ドレイン領域４は厚膜部１５によって自己整合的に
形成される。そして、選択トランジスタ１１のチャネル
長は厚膜部１５の幅Ｌ６と同じになる。尚、本実施形態
では、各サイドウォールスペーサ１２，１３の幅Ｌ３，
Ｌ４；０．１５μｍで、ドープドポリシリコン膜２４の
膜厚；２００ｎｍであるため、厚膜部１５の幅Ｌ６（＝
選択トランジスタ１１のチャネル長）は０．５μｍとな
る。
なくともソース領域３を覆うように形成する。ここで、
注入エネルギー；５００ｋｅＶにおけるヒ素イオンの注
入飛程は０. ３μｍ程度であるため、選択ゲート１０の
薄膜部１６に注入されたヒ素イオンは、薄膜部１６およ
びシリコン酸化膜６，７を貫通してシリコン基板１中に
達し、ドレイン領域４を形成する。一方、選択ゲート１
０の厚膜部１５に注入されたヒ素イオンは、シリコン基
板１に達することなく厚膜部１５中で停止する。その結
果、ドレイン領域４の位置は、選択ゲート１０の端部で
はなく、厚膜部１５の幅Ｌ６によって規定される。つま
り、ドレイン領域４は厚膜部１５によって自己整合的に
形成される。そして、選択トランジスタ１１のチャネル
長は厚膜部１５の幅Ｌ６と同じになる。尚、本実施形態
では、各サイドウォールスペーサ１２，１３の幅Ｌ３，
Ｌ４；０．１５μｍで、ドープドポリシリコン膜２４の
膜厚；２００ｎｍであるため、厚膜部１５の幅Ｌ６（＝
選択トランジスタ１１のチャネル長）は０．５μｍとな
る。
【００６３】その後、イオン注入用マスク２７を剥離す
ると、本実施形態のフラッシュＥＥＰＲＯＭのメモリセ
ルアレイが完成する。図９に、本実施形態のフラッシュ
ＥＥＰＲＯＭ１５１の全体構成を示す。尚、フラッシュ
ＥＥＰＲＯＭ１５１については、ＷＯ９２／１８９８０
に開示されている。
ると、本実施形態のフラッシュＥＥＰＲＯＭのメモリセ
ルアレイが完成する。図９に、本実施形態のフラッシュ
ＥＥＰＲＯＭ１５１の全体構成を示す。尚、フラッシュ
ＥＥＰＲＯＭ１５１については、ＷＯ９２／１８９８０
に開示されている。
【００６４】メモリセルアレイ１５２は、複数のスプリ
ットゲート型メモリセル２がマトリックス状に配置され
て構成されている。行（ロウ）方向に配列された各メモ
リセル２の共通のコントロールゲート電極９は、共通の
ワード線ＷＬａ〜ＷＬｚを構成している。列（カラム）
方向に配列された各メモリセル２の共通のドレイン領域
４は、共通のビット線ＢＬａ〜ＢＬｚに接続されてい
る。全てのメモリセル２のソース領域３は共通ソース線
ＳＬに接続されている。
ットゲート型メモリセル２がマトリックス状に配置され
て構成されている。行（ロウ）方向に配列された各メモ
リセル２の共通のコントロールゲート電極９は、共通の
ワード線ＷＬａ〜ＷＬｚを構成している。列（カラム）
方向に配列された各メモリセル２の共通のドレイン領域
４は、共通のビット線ＢＬａ〜ＢＬｚに接続されてい
る。全てのメモリセル２のソース領域３は共通ソース線
ＳＬに接続されている。
【００６５】各ワード線ＷＬａ〜ＷＬｚはロウデコーダ
１５３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１５４に接続されている。外部から指定された
ロウアドレスおよびカラムアドレスは、アドレスピン１
５５に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン１５５からアドレスバッファ１５
６を介してアドレスラッチ１５７へ転送される。アドレ
スラッチ１５７でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ１５３へ転送され、カラムアド
レスはカラムデコーダ１５４へ転送される。ロウデコー
ダ１５３は、そのロウアドレスに対応した１本のワード
線ＷＬａ〜ＷＬｚを選択し、その選択したワード線の電
位を、図１０に示す各動作モード（書き込みモード、消
去モード、読み出しモード）に対応して制御する。カラ
ムデコーダ１５４は、そのカラムアドレスに対応したビ
ット線ＢＬａ〜ＢＬｚを選択し、その選択したビット線
の電位を図１０に示す各動作モードに対応して制御す
る。
１５３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１５４に接続されている。外部から指定された
ロウアドレスおよびカラムアドレスは、アドレスピン１
５５に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン１５５からアドレスバッファ１５
６を介してアドレスラッチ１５７へ転送される。アドレ
スラッチ１５７でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ１５３へ転送され、カラムアド
レスはカラムデコーダ１５４へ転送される。ロウデコー
ダ１５３は、そのロウアドレスに対応した１本のワード
線ＷＬａ〜ＷＬｚを選択し、その選択したワード線の電
位を、図１０に示す各動作モード（書き込みモード、消
去モード、読み出しモード）に対応して制御する。カラ
ムデコーダ１５４は、そのカラムアドレスに対応したビ
ット線ＢＬａ〜ＢＬｚを選択し、その選択したビット線
の電位を図１０に示す各動作モードに対応して制御す
る。
【００６６】共通ソース線ＳＬはソース線バイアス回路
１６２に接続されている。ソース線バイアス回路１６２
は、共通ソース線ＳＬの電位を、図１０に示す各動作モ
ードに対応して制御する。
１６２に接続されている。ソース線バイアス回路１６２
は、共通ソース線ＳＬの電位を、図１０に示す各動作モ
ードに対応して制御する。
【００６７】外部から指定されたデータは、データピン
１５８に入力される。そのデータは、データピン１５８
から入力バッファ１５９を介してカラムデコーダ１５４
へ転送される。カラムデコーダ１５４は、前記のように
選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデータ
に対応して制御する。
１５８に入力される。そのデータは、データピン１５８
から入力バッファ１５９を介してカラムデコーダ１５４
へ転送される。カラムデコーダ１５４は、前記のように
選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデータ
に対応して制御する。
【００６８】任意のメモリセル２から読み出されたデー
タは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ１５
４を介してセンスアンプ群１６０へ転送される。センス
アンプ群１６０は、数個のセンスアンプ（図示略）から
構成されている。カラムデコーダ１５４は、選択したビ
ット線ＢＬａ〜ＢＬｚと各センスアンプとを接続する。
センスアンプ群１６０で判別されたデータは、出力バッ
ファ１６１からデータピン１５８を介して外部へ出力さ
れる。
タは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ１５
４を介してセンスアンプ群１６０へ転送される。センス
アンプ群１６０は、数個のセンスアンプ（図示略）から
構成されている。カラムデコーダ１５４は、選択したビ
ット線ＢＬａ〜ＢＬｚと各センスアンプとを接続する。
センスアンプ群１６０で判別されたデータは、出力バッ
ファ１６１からデータピン１５８を介して外部へ出力さ
れる。
【００６９】尚、上記した各回路（１５３〜１６２）の
動作は制御コア回路１６３によって制御される。このよ
うに、本実施形態によれば以下の作用および効果を得る
ことができる。
動作は制御コア回路１６３によって制御される。このよ
うに、本実施形態によれば以下の作用および効果を得る
ことができる。
【００７０】（１）スプリットゲート型メモリセル２に
は選択トランジスタ１１が設けられているため、個々の
メモリセル２にそれ自身を選択する機能がある。そのた
め、スプリットゲート型メモリセル２を用いたフラッシ
ュＥＥＰＲＯＭにおいて過剰消去が発生したとしても、
選択トランジスタ１１によってメモリセル２の導通・非
導通を制御することができる。従って、過剰消去の問題
がなくなる。
は選択トランジスタ１１が設けられているため、個々の
メモリセル２にそれ自身を選択する機能がある。そのた
め、スプリットゲート型メモリセル２を用いたフラッシ
ュＥＥＰＲＯＭにおいて過剰消去が発生したとしても、
選択トランジスタ１１によってメモリセル２の導通・非
導通を制御することができる。従って、過剰消去の問題
がなくなる。
【００７１】（２）厚膜部１５および薄膜部１６から選
択ゲート１０が構成される。ここで、コントロールゲー
ト電極９を形成するためのエッチング用マスク２５の位
置がフローティングゲート電極８に対して極端にずれな
い限り、厚膜部１５の幅Ｌ６は変わらない。そして、厚
膜部１５をイオン注入用マスクとして不純物イオンを注
入することにより、ドレイン領域４が形成される。従っ
て、図７（ａ）に示すように、エッチング用マスク２５
の位置がずれた場合でも、図７（ｃ）に示すように、厚
膜部１５の幅Ｌ６によって規定されるドレイン領域４の
位置がずれることはない。そして、厚膜部１５の幅Ｌ６
の制御性および再現性は極めて高いため、厚膜部１５の
幅Ｌ６と同じである選択トランジスタ１１のチャネル長
は常に同じ長さになる。
択ゲート１０が構成される。ここで、コントロールゲー
ト電極９を形成するためのエッチング用マスク２５の位
置がフローティングゲート電極８に対して極端にずれな
い限り、厚膜部１５の幅Ｌ６は変わらない。そして、厚
膜部１５をイオン注入用マスクとして不純物イオンを注
入することにより、ドレイン領域４が形成される。従っ
て、図７（ａ）に示すように、エッチング用マスク２５
の位置がずれた場合でも、図７（ｃ）に示すように、厚
膜部１５の幅Ｌ６によって規定されるドレイン領域４の
位置がずれることはない。そして、厚膜部１５の幅Ｌ６
の制御性および再現性は極めて高いため、厚膜部１５の
幅Ｌ６と同じである選択トランジスタ１１のチャネル長
は常に同じ長さになる。
【００７２】つまり、本実施形態によれば、選択ゲート
１０に設けた厚膜部１５を用いて、自己整合的にドレイ
ン領域４を形成することで、選択トランジスタ１１のチ
ャネル長を一定にすることができる。従って、重ね合わ
せ寸法精度が低い場合でも、微細なスプリットゲート型
メモリセル２を容易に形成することが可能になる。
１０に設けた厚膜部１５を用いて、自己整合的にドレイ
ン領域４を形成することで、選択トランジスタ１１のチ
ャネル長を一定にすることができる。従って、重ね合わ
せ寸法精度が低い場合でも、微細なスプリットゲート型
メモリセル２を容易に形成することが可能になる。
【００７３】（３）上記（１）（２）より、過剰消去の
問題を解消した上で、フラッシュＥＥＰＲＯＭ１５１の
高集積化を図ることができる。 （第２実施形態）以下、本発明をＭＯＳトランジスタに
具体化した第２実施形態を図１１に従って説明する。
問題を解消した上で、フラッシュＥＥＰＲＯＭ１５１の
高集積化を図ることができる。 （第２実施形態）以下、本発明をＭＯＳトランジスタに
具体化した第２実施形態を図１１に従って説明する。
【００７４】図１１は、本実施形態のＭＯＳトランジス
タ５１の断面図である。ＭＯＳトランジスタ５１は、ソ
ース・ドレイン領域５２，５３、チャネル領域５４、シ
リコン酸化膜５５、ゲート電極５６から構成される。
タ５１の断面図である。ＭＯＳトランジスタ５１は、ソ
ース・ドレイン領域５２，５３、チャネル領域５４、シ
リコン酸化膜５５、ゲート電極５６から構成される。
【００７５】単結晶シリコン基板５７上にはソース・ド
レイン領域５２，５３が形成されている。各ソース・ド
レイン領域５２，５３に挟まれたチャネル領域５４上に
は、シリコン酸化膜５５を介してゲート電極５６が形成
されている。ソース・ドレイン領域５４上には、シリコ
ン基板５７とは逆の導電性の不純物がドープされたドー
プドポリシリコン層５８が形成されている。ゲート電極
５６は、ドープドポリシリコン層５８の側壁部に形成さ
れたサイドウォールスペーサから成る。
レイン領域５２，５３が形成されている。各ソース・ド
レイン領域５２，５３に挟まれたチャネル領域５４上に
は、シリコン酸化膜５５を介してゲート電極５６が形成
されている。ソース・ドレイン領域５４上には、シリコ
ン基板５７とは逆の導電性の不純物がドープされたドー
プドポリシリコン層５８が形成されている。ゲート電極
５６は、ドープドポリシリコン層５８の側壁部に形成さ
れたサイドウォールスペーサから成る。
【００７６】ＭＯＳトランジスタ５１を製造するには、
まず、シリコン基板５７上にドープドポリシリコン層５
８を形成する。次に、ドープドポリシリコン層５８から
シリコン基板５７に不純物を拡散させてソース・ドレイ
ン領域５３を形成する。続いて、上記の工程で形成され
たデバイスの全面にシリコン酸化膜５５を形成する。次
に、上記の工程で形成されたデバイスの全面にドープド
ポリシリコン膜を堆積した後、マスクレスでＲＩＥ法を
用い、当該ドープドポリシリコン膜をエッチバックす
る。その結果、ドープドポリシリコン層５８の側壁部に
形成されたドープドポリシリコン膜だけが残り、ゲート
電極５６が形成される。そして、ゲート電極５６および
ドープドポリシリコン層５８をイオン注入用マスクとし
てシリコン基板５７に不純物イオンを注入し、ソース・
ドレイン領域５２を形成してＭＯＳトランジスタ５１が
完成する。
まず、シリコン基板５７上にドープドポリシリコン層５
８を形成する。次に、ドープドポリシリコン層５８から
シリコン基板５７に不純物を拡散させてソース・ドレイ
ン領域５３を形成する。続いて、上記の工程で形成され
たデバイスの全面にシリコン酸化膜５５を形成する。次
に、上記の工程で形成されたデバイスの全面にドープド
ポリシリコン膜を堆積した後、マスクレスでＲＩＥ法を
用い、当該ドープドポリシリコン膜をエッチバックす
る。その結果、ドープドポリシリコン層５８の側壁部に
形成されたドープドポリシリコン膜だけが残り、ゲート
電極５６が形成される。そして、ゲート電極５６および
ドープドポリシリコン層５８をイオン注入用マスクとし
てシリコン基板５７に不純物イオンを注入し、ソース・
ドレイン領域５２を形成してＭＯＳトランジスタ５１が
完成する。
【００７７】このように、本実施形態によれば以下の作
用および効果を得ることができる。 （１）エッチバックによって形成されたサイドウォール
スペーサによってゲート電極５６が形成される。そのた
め、幅の狭いゲート電極５６を容易に形成することがで
きる。
用および効果を得ることができる。 （１）エッチバックによって形成されたサイドウォール
スペーサによってゲート電極５６が形成される。そのた
め、幅の狭いゲート電極５６を容易に形成することがで
きる。
【００７８】（２）第１実施形態におけるサイドウォー
ルスペーサ１２，１３の場合と同様に、ゲート電極５６
の幅の制御性および再現性は極めて高い。 （３）上記（１）（２）より、微細なＭＯＳトランジス
タ５１を容易に形成することができる。
ルスペーサ１２，１３の場合と同様に、ゲート電極５６
の幅の制御性および再現性は極めて高い。 （３）上記（１）（２）より、微細なＭＯＳトランジス
タ５１を容易に形成することができる。
【００７９】従来、ＭＯＳトランジスタを製造する際に
は、まず、ゲート電極の形成材料を成膜し、次に、その
上にエッチング用マスクを形成し、続いて、エッチング
を行うことで、所望の形状のゲート電極を形成してい
た。従って、幅の狭いゲート電極を形成するには、エッ
チング用マスクの幅を狭くしなければならない。しか
し、幅の狭いエッチング用マスクを正確に形成するのは
難しく、その制御性および再現性は低かった。
は、まず、ゲート電極の形成材料を成膜し、次に、その
上にエッチング用マスクを形成し、続いて、エッチング
を行うことで、所望の形状のゲート電極を形成してい
た。従って、幅の狭いゲート電極を形成するには、エッ
チング用マスクの幅を狭くしなければならない。しか
し、幅の狭いエッチング用マスクを正確に形成するのは
難しく、その制御性および再現性は低かった。
【００８０】それに対して、本実施形態では、ゲート電
極５６の形成にエッチング用マスクを用いないため、従
来の問題を回避することができる。 （第３実施形態）以下、本発明をＭＯＳトランジスタに
具体化した第３実施形態を図１２に従って説明する。
尚、本実施形態において、第２実施形態と同じ構成部材
については符号を等しくしてその詳細な説明を省略す
る。
極５６の形成にエッチング用マスクを用いないため、従
来の問題を回避することができる。 （第３実施形態）以下、本発明をＭＯＳトランジスタに
具体化した第３実施形態を図１２に従って説明する。
尚、本実施形態において、第２実施形態と同じ構成部材
については符号を等しくしてその詳細な説明を省略す
る。
【００８１】図１２は、本実施形態のＭＯＳトランジス
タ６１の断面図である。ＭＯＳトランジスタ６１は、ソ
ース・ドレイン領域５２，５３、チャネル領域５４、シ
リコン酸化膜５５、ゲート電極６２から構成される。ゲ
ート電極６２は、シリコン基板５７上に形成された薄膜
部６４と、ドープドポリシリコン層５８の側壁部に形成
された厚膜部６３とから構成される。
タ６１の断面図である。ＭＯＳトランジスタ６１は、ソ
ース・ドレイン領域５２，５３、チャネル領域５４、シ
リコン酸化膜５５、ゲート電極６２から構成される。ゲ
ート電極６２は、シリコン基板５７上に形成された薄膜
部６４と、ドープドポリシリコン層５８の側壁部に形成
された厚膜部６３とから構成される。
【００８２】ＭＯＳトランジスタ６１を製造するには、
まず、シリコン基板５７上にドープドポリシリコン層５
８を形成する。次に、ドープドポリシリコン層５８から
シリコン基板５７に不純物を拡散させてソース・ドレイ
ン領域５３を形成する。続いて、上記の工程で形成され
たデバイスの全面にシリコン酸化膜５５を形成する。次
に、上記の工程で形成されたデバイスの全面にドープド
ポリシリコン膜を堆積した後、エッチング用マスクを用
いた異方性エッチングにより、当該ドープドポリシリコ
ン膜を所望の形状にエッチングしてゲート電極６２を形
成する。そして、ゲート電極６２およびドープドポリシ
リコン層５８をイオン注入用マスクとしてシリコン基板
５７に不純物イオンを注入する。このとき、ゲート電極
６２の薄膜部６４に注入された不純物イオンは、薄膜部
６４およびシリコン酸化膜５５を貫通してシリコン基板
５７中に達し、ソース・ドレイン領域５２を形成する。
一方、ゲート電極６２の厚膜部６３に注入された不純物
イオンは、シリコン基板５７に達することなく厚膜部６
３中で停止する。つまり、ソース・ドレイン領域５２は
厚膜部６３によって自己整合的に形成される。そして、
ＭＯＳトランジスタ６１のチャネル長は厚膜部６３の幅
と同じになる。ここで、厚膜部６３の幅の制御性および
再現性は極めて高いため、ＭＯＳトランジスタ６１のチ
ャネル長は常に同じになる。
まず、シリコン基板５７上にドープドポリシリコン層５
８を形成する。次に、ドープドポリシリコン層５８から
シリコン基板５７に不純物を拡散させてソース・ドレイ
ン領域５３を形成する。続いて、上記の工程で形成され
たデバイスの全面にシリコン酸化膜５５を形成する。次
に、上記の工程で形成されたデバイスの全面にドープド
ポリシリコン膜を堆積した後、エッチング用マスクを用
いた異方性エッチングにより、当該ドープドポリシリコ
ン膜を所望の形状にエッチングしてゲート電極６２を形
成する。そして、ゲート電極６２およびドープドポリシ
リコン層５８をイオン注入用マスクとしてシリコン基板
５７に不純物イオンを注入する。このとき、ゲート電極
６２の薄膜部６４に注入された不純物イオンは、薄膜部
６４およびシリコン酸化膜５５を貫通してシリコン基板
５７中に達し、ソース・ドレイン領域５２を形成する。
一方、ゲート電極６２の厚膜部６３に注入された不純物
イオンは、シリコン基板５７に達することなく厚膜部６
３中で停止する。つまり、ソース・ドレイン領域５２は
厚膜部６３によって自己整合的に形成される。そして、
ＭＯＳトランジスタ６１のチャネル長は厚膜部６３の幅
と同じになる。ここで、厚膜部６３の幅の制御性および
再現性は極めて高いため、ＭＯＳトランジスタ６１のチ
ャネル長は常に同じになる。
【００８３】このように、本実施形態によれば、第１実
施形態および第２実施形態と同様の作用により、微細な
ＭＯＳトランジスタ６１を高い制御性および再現性で製
造することができる。
施形態および第２実施形態と同様の作用により、微細な
ＭＯＳトランジスタ６１を高い制御性および再現性で製
造することができる。
【００８４】（第４実施形態）以下、本発明をスプリッ
トゲート型メモリセルを用いたフラッシュＥＥＰＲＯＭ
に具体化した第４実施形態を図１３および図１４に従っ
て説明する。尚、本実施形態において、第１実施形態と
同じ構成部材については符号を等しくしてその詳細な説
明を省略する。
トゲート型メモリセルを用いたフラッシュＥＥＰＲＯＭ
に具体化した第４実施形態を図１３および図１４に従っ
て説明する。尚、本実施形態において、第１実施形態と
同じ構成部材については符号を等しくしてその詳細な説
明を省略する。
【００８５】図１３は、本実施形態のフラッシュＥＥＰ
ＲＯＭのメモリセルアレイの一部断面図である。本実施
形態において第１実施形態と異なるのは、各サイドウォ
ールスペーサ１２，１３が省かれ、選択ゲート１０とな
るドープドポリシリコン膜２４がフローティングゲート
電極８およびシリコン酸化膜７の側壁部に直接形成され
ている点だけである。そのため、選択ゲート１０は、シ
リコン基板１上に形成された薄膜部７２と、フローティ
ングゲート電極８の側壁部に形成された厚膜部７１とか
ら構成される。
ＲＯＭのメモリセルアレイの一部断面図である。本実施
形態において第１実施形態と異なるのは、各サイドウォ
ールスペーサ１２，１３が省かれ、選択ゲート１０とな
るドープドポリシリコン膜２４がフローティングゲート
電極８およびシリコン酸化膜７の側壁部に直接形成され
ている点だけである。そのため、選択ゲート１０は、シ
リコン基板１上に形成された薄膜部７２と、フローティ
ングゲート電極８の側壁部に形成された厚膜部７１とか
ら構成される。
【００８６】本実施形態において、ドレイン領域４を形
成する工程では、図１４に示すように、選択ゲート１０
の薄膜部７２に注入されたヒ素イオンが、薄膜部７２お
よびシリコン酸化膜６，７を貫通してシリコン基板１中
に達し、ドレイン領域４が形成される。一方、選択ゲー
ト１０の厚膜部７１に注入されたヒ素イオンは、シリコ
ン基板１に達することなく厚膜部７１中で停止する。そ
の結果、ドレイン領域４の位置は、選択ゲート１０の端
部ではなく、厚膜部７１の幅によって規定される。つま
り、ドレイン領域４は厚膜部７１によって自己整合的に
形成される。そして、選択トランジスタ１１のチャネル
長は厚膜部７１の幅と同じになる。ここで、厚膜部７１
の幅の制御性および再現性は極めて高いため、選択トラ
ンジスタ１１のチャネル長は常に同じになる。
成する工程では、図１４に示すように、選択ゲート１０
の薄膜部７２に注入されたヒ素イオンが、薄膜部７２お
よびシリコン酸化膜６，７を貫通してシリコン基板１中
に達し、ドレイン領域４が形成される。一方、選択ゲー
ト１０の厚膜部７１に注入されたヒ素イオンは、シリコ
ン基板１に達することなく厚膜部７１中で停止する。そ
の結果、ドレイン領域４の位置は、選択ゲート１０の端
部ではなく、厚膜部７１の幅によって規定される。つま
り、ドレイン領域４は厚膜部７１によって自己整合的に
形成される。そして、選択トランジスタ１１のチャネル
長は厚膜部７１の幅と同じになる。ここで、厚膜部７１
の幅の制御性および再現性は極めて高いため、選択トラ
ンジスタ１１のチャネル長は常に同じになる。
【００８７】このように、本実施形態によれば、第１実
施形態と同様の作用および効果に加え、以下の作用およ
び効果を得ることができる。 （１）各サイドウォールスペーサ１２，１３が省かれて
いるため、本実施形態の厚膜部７１の幅は第１実施形態
の厚膜部１５の幅よりも狭くなる。従って、本実施形態
によれば、第１実施形態よりもさらに微細なスプリット
ゲート型メモリセル２を得ることができる。
施形態と同様の作用および効果に加え、以下の作用およ
び効果を得ることができる。 （１）各サイドウォールスペーサ１２，１３が省かれて
いるため、本実施形態の厚膜部７１の幅は第１実施形態
の厚膜部１５の幅よりも狭くなる。従って、本実施形態
によれば、第１実施形態よりもさらに微細なスプリット
ゲート型メモリセル２を得ることができる。
【００８８】（２）上記（１）より、第１実施形態より
もさらにフラッシュＥＥＰＲＯＭ１５１の高集積化を図
ることができる。 （第５実施形態）以下、本発明をスプリットゲート型メ
モリセルを用いたフラッシュＥＥＰＲＯＭに具体化した
第５実施形態を図面に従って説明する。尚、本実施形態
において、第４実施形態と同じ構成部材については符号
を等しくしてその詳細な説明を省略する。
もさらにフラッシュＥＥＰＲＯＭ１５１の高集積化を図
ることができる。 （第５実施形態）以下、本発明をスプリットゲート型メ
モリセルを用いたフラッシュＥＥＰＲＯＭに具体化した
第５実施形態を図面に従って説明する。尚、本実施形態
において、第４実施形態と同じ構成部材については符号
を等しくしてその詳細な説明を省略する。
【００８９】図１５は、本実施形態のフラッシュＥＥＰ
ＲＯＭのメモリセルアレイの一部断面図である。本実施
形態において第４実施形態と異なるのは、選択ゲート１
０の厚膜部７１の側壁部（選択ゲート１０の段差のコー
ナー部）にサイドウォールスペーサ８１，８２が形成さ
れている点だけである。
ＲＯＭのメモリセルアレイの一部断面図である。本実施
形態において第４実施形態と異なるのは、選択ゲート１
０の厚膜部７１の側壁部（選択ゲート１０の段差のコー
ナー部）にサイドウォールスペーサ８１，８２が形成さ
れている点だけである。
【００９０】次に、本実施形態の製造方法を図４，図１
６〜図１９に従い順を追って説明する。 工程１（図４（ａ）参照）〜工程３（図４（ｃ）参
照）；第１実施形態の工程１〜工程３と同じである。
６〜図１９に従い順を追って説明する。 工程１（図４（ａ）参照）〜工程３（図４（ｃ）参
照）；第１実施形態の工程１〜工程３と同じである。
【００９１】工程４（図１６（ａ）参照）；上記の工程
で形成されたデバイスの全面にドープドポリシリコン膜
２４（膜厚；２００ｎｍ程度）を形成する。 工程５（図１６（ｂ）参照）；ＣＶＤ法を用い、ドープ
ドポリシリコン膜２４上にシリコン酸化膜８３（膜厚；
３００ｎｍ程度）を形成する。
で形成されたデバイスの全面にドープドポリシリコン膜
２４（膜厚；２００ｎｍ程度）を形成する。 工程５（図１６（ｂ）参照）；ＣＶＤ法を用い、ドープ
ドポリシリコン膜２４上にシリコン酸化膜８３（膜厚；
３００ｎｍ程度）を形成する。
【００９２】工程６（図１６（ｃ）参照）；マスクレス
でＲＩＥ法を用い、シリコン酸化膜８３をその堆積膜厚
と同じ３００ｎｍ程度だけエッチバックする。その結
果、フローティングゲート電極８によって形成されるド
ープドポリシリコン膜２４の段差のコーナー部に形成さ
れているシリコン酸化膜８３だけが０. １５μｍ程度の
幅で残り、サイドウォールスペーサ８１が形成される。
でＲＩＥ法を用い、シリコン酸化膜８３をその堆積膜厚
と同じ３００ｎｍ程度だけエッチバックする。その結
果、フローティングゲート電極８によって形成されるド
ープドポリシリコン膜２４の段差のコーナー部に形成さ
れているシリコン酸化膜８３だけが０. １５μｍ程度の
幅で残り、サイドウォールスペーサ８１が形成される。
【００９３】このとき、シリコン酸化膜８３の形成条件
およびＲＩＥ法の条件を同じにすれば、サイドウォール
スペーサ８１の幅は常に同じになる。つまり、サイドウ
ォールスペーサ８１の幅の制御性および再現性は極めて
高い。
およびＲＩＥ法の条件を同じにすれば、サイドウォール
スペーサ８１の幅は常に同じになる。つまり、サイドウ
ォールスペーサ８１の幅の制御性および再現性は極めて
高い。
【００９４】工程７（図１７（ａ）参照）；ＣＶＤ法を
用い、上記の工程で形成されたデバイスの全面にシリコ
ン酸化膜８４（膜厚；３００ｎｍ程度）を形成する。 工程８（図１７（ｂ）参照）；マスクレスでＲＩＥ法を
用い、シリコン酸化膜８４をその堆積膜厚と同じ３００
ｎｍ程度だけエッチバックする。その結果、サイドウォ
ールスペーサ８１上に形成されているシリコン酸化膜８
４だけが０. １５μｍ程度の幅で残り、サイドウォール
スペーサ８２が形成される。
用い、上記の工程で形成されたデバイスの全面にシリコ
ン酸化膜８４（膜厚；３００ｎｍ程度）を形成する。 工程８（図１７（ｂ）参照）；マスクレスでＲＩＥ法を
用い、シリコン酸化膜８４をその堆積膜厚と同じ３００
ｎｍ程度だけエッチバックする。その結果、サイドウォ
ールスペーサ８１上に形成されているシリコン酸化膜８
４だけが０. １５μｍ程度の幅で残り、サイドウォール
スペーサ８２が形成される。
【００９５】ここで、サイドウォールスペーサ８１と同
様に、サイドウォールスペーサ８２の幅の制御性および
再現性も極めて高い。 工程９（図１８（ａ）参照）；コントロールゲート電極
９を形成するためのエッチング用マスク２５を形成す
る。
様に、サイドウォールスペーサ８２の幅の制御性および
再現性も極めて高い。 工程９（図１８（ａ）参照）；コントロールゲート電極
９を形成するためのエッチング用マスク２５を形成す
る。
【００９６】工程１０（図１８（ｂ）参照）；エッチン
グ用マスク２５を用いた等方性エッチングなどにより、
各サイドウォールスペーサ８１，８２を除去する。次
に、エッチング用マスク２５を用いた異方性エッチング
により、ドープドポリシリコン膜２４をエッチングして
コントロールゲート電極９を形成する。その後、エッチ
ング用マスク２５を剥離する。
グ用マスク２５を用いた等方性エッチングなどにより、
各サイドウォールスペーサ８１，８２を除去する。次
に、エッチング用マスク２５を用いた異方性エッチング
により、ドープドポリシリコン膜２４をエッチングして
コントロールゲート電極９を形成する。その後、エッチ
ング用マスク２５を剥離する。
【００９７】このとき、エッチング用マスク２５の位置
がフローティングゲート電極８に対して多少でもずれた
場合には、選択ゲート１０の薄膜部７２の幅が変わるこ
とになる。しかし、エッチング用マスク２５の位置が極
端にずれない限り、各サイドウォールスペーサ８１，８
２がエッチングされることはなく、各サイドウォールス
ペーサ８１，８２の幅が変わることはない 工程１１（図１９（ａ）参照）；第１実施形態の工程１
０と同じである。
がフローティングゲート電極８に対して多少でもずれた
場合には、選択ゲート１０の薄膜部７２の幅が変わるこ
とになる。しかし、エッチング用マスク２５の位置が極
端にずれない限り、各サイドウォールスペーサ８１，８
２がエッチングされることはなく、各サイドウォールス
ペーサ８１，８２の幅が変わることはない 工程１１（図１９（ａ）参照）；第１実施形態の工程１
０と同じである。
【００９８】工程１２（図１９（ｂ）参照）；第１実施
形態の工程１１と同じである。このとき、イオン注入用
マスク２７は、少なくともソース領域３を覆うように形
成する。ここで、注入エネルギー；５００ｋｅＶにおけ
るヒ素イオンの注入飛程は０. ３μｍ程度であるため、
選択ゲート１０の薄膜部７２におけるサイドウォールス
ペーサ８１，８２からはみ出している部分８５に注入さ
れたヒ素イオンは、薄膜部７２およびシリコン酸化膜
６，７を貫通してシリコン基板１中に達し、ドレイン領
域４を形成する。一方、選択ゲート１０の厚膜部７１お
よびサイドウォールスペーサ８１，８２に注入されたヒ
素イオンは、シリコン基板１に達することなく各部７
１，７２，８１，８２中で停止する。その結果、ドレイ
ン領域４の位置は、選択ゲート１０の端部ではなく、選
択ゲート１０の厚膜部７１およびサイドウォールスペー
サ８１，８２の幅によって規定される。つまり、ドレイ
ン領域４は厚膜部７１およびサイドウォールスペーサ８
１，８２によって自己整合的に形成される。
形態の工程１１と同じである。このとき、イオン注入用
マスク２７は、少なくともソース領域３を覆うように形
成する。ここで、注入エネルギー；５００ｋｅＶにおけ
るヒ素イオンの注入飛程は０. ３μｍ程度であるため、
選択ゲート１０の薄膜部７２におけるサイドウォールス
ペーサ８１，８２からはみ出している部分８５に注入さ
れたヒ素イオンは、薄膜部７２およびシリコン酸化膜
６，７を貫通してシリコン基板１中に達し、ドレイン領
域４を形成する。一方、選択ゲート１０の厚膜部７１お
よびサイドウォールスペーサ８１，８２に注入されたヒ
素イオンは、シリコン基板１に達することなく各部７
１，７２，８１，８２中で停止する。その結果、ドレイ
ン領域４の位置は、選択ゲート１０の端部ではなく、選
択ゲート１０の厚膜部７１およびサイドウォールスペー
サ８１，８２の幅によって規定される。つまり、ドレイ
ン領域４は厚膜部７１およびサイドウォールスペーサ８
１，８２によって自己整合的に形成される。
【００９９】その後、イオン注入用マスク２７を剥離す
ると、本実施形態のフラッシュＥＥＰＲＯＭのメモリセ
ルアレイが完成する。このように、本実施形態によれ
ば、第１実施形態と同様の作用および効果に加え、以下
の作用および効果を得ることができる。
ると、本実施形態のフラッシュＥＥＰＲＯＭのメモリセ
ルアレイが完成する。このように、本実施形態によれ
ば、第１実施形態と同様の作用および効果に加え、以下
の作用および効果を得ることができる。
【０１００】（１）選択ゲート１０の厚膜部７１および
サイドウォールスペーサ８１，８２をイオン注入用マス
クとして不純物イオンを注入することにより、ドレイン
領域４が形成される。従って、エッチング用マスク２５
の位置がずれた場合でも、厚膜部７１およびサイドウォ
ールスペーサ８１，８２の幅によって規定されるドレイ
ン領域４の位置がずれることはない。そして、厚膜部７
１の幅およびサイドウォールスペーサ８１，８２の幅の
制御性および再現性は極めて高い。そのため、選択トラ
ンジスタ１１のチャネル長は常に同じ長さになる。
サイドウォールスペーサ８１，８２をイオン注入用マス
クとして不純物イオンを注入することにより、ドレイン
領域４が形成される。従って、エッチング用マスク２５
の位置がずれた場合でも、厚膜部７１およびサイドウォ
ールスペーサ８１，８２の幅によって規定されるドレイ
ン領域４の位置がずれることはない。そして、厚膜部７
１の幅およびサイドウォールスペーサ８１，８２の幅の
制御性および再現性は極めて高い。そのため、選択トラ
ンジスタ１１のチャネル長は常に同じ長さになる。
【０１０１】つまり、本実施形態によれば、選択ゲート
１０の厚膜部７１およびサイドウォールスペーサ８１，
８２を用いて、自己整合的にドレイン領域４を形成する
ことで、選択トランジスタ１１のチャネル長を一定にす
ることができる。従って、重ね合わせ寸法精度が低い場
合でも、微細なスプリットゲート型メモリセル２を容易
に形成することが可能になる。
１０の厚膜部７１およびサイドウォールスペーサ８１，
８２を用いて、自己整合的にドレイン領域４を形成する
ことで、選択トランジスタ１１のチャネル長を一定にす
ることができる。従って、重ね合わせ寸法精度が低い場
合でも、微細なスプリットゲート型メモリセル２を容易
に形成することが可能になる。
【０１０２】（２）上記（１）より、第１実施形態と同
様に、フラッシュＥＥＰＲＯＭ１５１の高集積化を図る
ことができる。 （３）各サイドウォールスペーサ８１，８２は選択ゲー
ト１０の上部に形成されており、各サイドウォールスペ
ーサ８１，８２は選択ゲート１０の一部を構成してはい
ない。そのため、各サイドウォールスペーサ８１，８２
を導電物で形成する必要はなく、どのような材質で形成
してもよい。上記実施形態では、シリコン酸化膜８３，
８４によって各サイドウォールスペーサ８１，８２を形
成したが、それ以外の材質としては、シリコン窒化膜、
ドープドポリシリコン膜、ノンドープのポリシリコン膜
などがある。また、その形成方法としては、ＣＶＤ法や
ＰＶＤ（Physical Vaper Deposition ）法がある。
様に、フラッシュＥＥＰＲＯＭ１５１の高集積化を図る
ことができる。 （３）各サイドウォールスペーサ８１，８２は選択ゲー
ト１０の上部に形成されており、各サイドウォールスペ
ーサ８１，８２は選択ゲート１０の一部を構成してはい
ない。そのため、各サイドウォールスペーサ８１，８２
を導電物で形成する必要はなく、どのような材質で形成
してもよい。上記実施形態では、シリコン酸化膜８３，
８４によって各サイドウォールスペーサ８１，８２を形
成したが、それ以外の材質としては、シリコン窒化膜、
ドープドポリシリコン膜、ノンドープのポリシリコン膜
などがある。また、その形成方法としては、ＣＶＤ法や
ＰＶＤ（Physical Vaper Deposition ）法がある。
【０１０３】それに対して、第１実施形態では、各サイ
ドウォールスペーサ１２，１３が部分１４の下側に形成
されており、各サイドウォールスペーサ１２，１３は選
択ゲート１０の一部を構成している。そのため、各サイ
ドウォールスペーサ１２，１３を導電物で形成する必要
がある。また、選択ゲート１０中を電子が移動するた
め、各サイドウォールスペーサ１２，１３および部分１
４の材質は同じであることが望ましい。
ドウォールスペーサ１２，１３が部分１４の下側に形成
されており、各サイドウォールスペーサ１２，１３は選
択ゲート１０の一部を構成している。そのため、各サイ
ドウォールスペーサ１２，１３を導電物で形成する必要
がある。また、選択ゲート１０中を電子が移動するた
め、各サイドウォールスペーサ１２，１３および部分１
４の材質は同じであることが望ましい。
【０１０４】つまり、本実施形態では、各サイドウォー
ルスペーサ８１，８２の材質の選択範囲が広いことか
ら、第１実施形態に比べて製造が容易になる。尚、上記
各実施形態は以下のように変更してもよく、その場合で
も同様の作用および効果を得ることができる。
ルスペーサ８１，８２の材質の選択範囲が広いことか
ら、第１実施形態に比べて製造が容易になる。尚、上記
各実施形態は以下のように変更してもよく、その場合で
も同様の作用および効果を得ることができる。
【０１０５】（１）第１実施形態において、各サイドウ
ォールスペーサ１２，１３は、選択ゲート１０の厚膜部
１５の幅Ｌ６を所望の値にするために設けられている。
従って、サイドウォールスペーサ１２の幅Ｌ３を広くし
てサイドウォールスペーサ１３を省いてもよい。また、
２つのサイドウォールスペーサ１２，１３を設けるので
はなく、３つ以上のサイドウォールスペーサを設けるよ
うにしてもよい。その場合には、形成したいサイドウォ
ールスペーサの数だけ、前記工程４および工程５を繰り
返せばよい。
ォールスペーサ１２，１３は、選択ゲート１０の厚膜部
１５の幅Ｌ６を所望の値にするために設けられている。
従って、サイドウォールスペーサ１２の幅Ｌ３を広くし
てサイドウォールスペーサ１３を省いてもよい。また、
２つのサイドウォールスペーサ１２，１３を設けるので
はなく、３つ以上のサイドウォールスペーサを設けるよ
うにしてもよい。その場合には、形成したいサイドウォ
ールスペーサの数だけ、前記工程４および工程５を繰り
返せばよい。
【０１０６】（２）第５実施形態において、サイドウォ
ールスペーサ８１の幅を広くしてサイドウォールスペー
サ８２を省いてもよい。また、２つのサイドウォールス
ペーサ８１，８２を設けるのではなく、３つ以上のサイ
ドウォールスペーサを設けるようにしてもよい。その場
合には、形成したいサイドウォールスペーサの数だけ、
前記工程７および工程８を繰り返せばよい。
ールスペーサ８１の幅を広くしてサイドウォールスペー
サ８２を省いてもよい。また、２つのサイドウォールス
ペーサ８１，８２を設けるのではなく、３つ以上のサイ
ドウォールスペーサを設けるようにしてもよい。その場
合には、形成したいサイドウォールスペーサの数だけ、
前記工程７および工程８を繰り返せばよい。
【０１０７】（３）第１，第４，第５実施形態におい
て、各シリコン酸化膜６，７をそれぞれ、シリコン窒化
膜などの他の絶縁膜に置き代える。また、これらの異な
る絶縁膜を複数積層した構造に置き代える。
て、各シリコン酸化膜６，７をそれぞれ、シリコン窒化
膜などの他の絶縁膜に置き代える。また、これらの異な
る絶縁膜を複数積層した構造に置き代える。
【０１０８】（４）第２，第３実施形態において、シリ
コン酸化膜５５を、シリコン窒化膜などの他の絶縁膜に
置き代える。また、これらの異なる絶縁膜を複数積層し
た構造に置き代える。つまり、ＭＯＳトランジスタでは
なく、ＭＩＳトランジスタに適用してもよい。
コン酸化膜５５を、シリコン窒化膜などの他の絶縁膜に
置き代える。また、これらの異なる絶縁膜を複数積層し
た構造に置き代える。つまり、ＭＯＳトランジスタでは
なく、ＭＩＳトランジスタに適用してもよい。
【０１０９】（５）第１，第４，第５実施形態におい
て、各サイドウォールスペーサ１２，１３、部分１４、
フローティングゲート電極８，コントロールゲート電極
９の材質をそれぞれ、ドープドポリシリコン以外の導電
性材料（高融点金属を含む各種金属、シリサイドなど）
に置き代える。
て、各サイドウォールスペーサ１２，１３、部分１４、
フローティングゲート電極８，コントロールゲート電極
９の材質をそれぞれ、ドープドポリシリコン以外の導電
性材料（高融点金属を含む各種金属、シリサイドなど）
に置き代える。
【０１１０】（６）第２，第３実施形態において、ゲー
ト電極５６，６２の材質をそれぞれ、ドープドポリシリ
コン以外の導電性材料（高融点金属を含む各種金属、シ
リサイドなど）に置き代える。つまり、ＭＯＳトランジ
スタではなく、ＩＧＦＥＴに適用してもよい。
ト電極５６，６２の材質をそれぞれ、ドープドポリシリ
コン以外の導電性材料（高融点金属を含む各種金属、シ
リサイドなど）に置き代える。つまり、ＭＯＳトランジ
スタではなく、ＩＧＦＥＴに適用してもよい。
【０１１１】（７）第２，第３実施形態において、シリ
コン酸化膜５５を省く。つまり、ＭＯＳトランジスタで
はなく、ＪＥＥＴに適用してもよい。 （８）第２，第３実施形態において、ドープドポリシリ
コン層５８を、不純物拡散源として用いられる適宜な材
質（ＰＯＣｌ3 、ＰＳＧ（Phospho Silicate Glass）、
ＢＳＧ（Boro Silicate Glass ）、ＡｓＳＧ（Arsentic
Silicate Glass ）など）から成る層に置き代える。
コン酸化膜５５を省く。つまり、ＭＯＳトランジスタで
はなく、ＪＥＥＴに適用してもよい。 （８）第２，第３実施形態において、ドープドポリシリ
コン層５８を、不純物拡散源として用いられる適宜な材
質（ＰＯＣｌ3 、ＰＳＧ（Phospho Silicate Glass）、
ＢＳＧ（Boro Silicate Glass ）、ＡｓＳＧ（Arsentic
Silicate Glass ）など）から成る層に置き代える。
【０１１２】（９）第１実施形態において、選択ゲート
１０から薄膜部１６を省く。また、第４実施形態におい
て、選択ゲート１０から薄膜部７２を省く。各薄膜部１
６，７２は不純物イオンが貫通するため特に設ける必要
はない。しかし、重ね合わせ寸法精度の精度を考慮して
薄膜部１６，７２を設けておけば、コントロールゲート
電極９を形成するためのエッチング用マスク２５の位置
がずれたとしても、選択ゲート１０の幅を一定にするこ
とができる。
１０から薄膜部１６を省く。また、第４実施形態におい
て、選択ゲート１０から薄膜部７２を省く。各薄膜部１
６，７２は不純物イオンが貫通するため特に設ける必要
はない。しかし、重ね合わせ寸法精度の精度を考慮して
薄膜部１６，７２を設けておけば、コントロールゲート
電極９を形成するためのエッチング用マスク２５の位置
がずれたとしても、選択ゲート１０の幅を一定にするこ
とができる。
【０１１３】（１０）第３実施形態において、ゲート電
極６２から薄膜部６４を省く。薄膜部６４は不純物イオ
ンが貫通するため、特に設ける必要はない。しかし、重
ね合わせ寸法精度の精度を考慮して薄膜部６４を設けて
おけば、ゲート電極６２を形成するためのエッチング用
マスクの位置がずれたとしても、ゲート電極６２の幅を
一定にすることができる。
極６２から薄膜部６４を省く。薄膜部６４は不純物イオ
ンが貫通するため、特に設ける必要はない。しかし、重
ね合わせ寸法精度の精度を考慮して薄膜部６４を設けて
おけば、ゲート電極６２を形成するためのエッチング用
マスクの位置がずれたとしても、ゲート電極６２の幅を
一定にすることができる。
【０１１４】（１１）第１，第４，第５実施形態におい
て、Ｐ型単結晶シリコン基板１をＰ型ウェルに置き代え
る。 （１２）第１，第４，第５実施形態において、ソース領
域３を形成するために注入する不純物イオンを、リンイ
オン以外のＮ型不純物イオン（ヒ素、アンチモンなど）
に置き代える。また、ドレイン領域４を形成するために
注入する不純物イオンを、ヒ素イオン以外のＮ型不純物
イオン（リン、アンチモンなど）に置き代える。
て、Ｐ型単結晶シリコン基板１をＰ型ウェルに置き代え
る。 （１２）第１，第４，第５実施形態において、ソース領
域３を形成するために注入する不純物イオンを、リンイ
オン以外のＮ型不純物イオン（ヒ素、アンチモンなど）
に置き代える。また、ドレイン領域４を形成するために
注入する不純物イオンを、ヒ素イオン以外のＮ型不純物
イオン（リン、アンチモンなど）に置き代える。
【０１１５】（１３）第１，第４，第５実施形態におい
て、Ｐ型単結晶シリコン基板１をＮ型単結晶シリコン基
板またはＮ型ウェルに置き代え、ソース領域３およびド
レイン領域を形成するために注入する不純物イオンとし
てＰ型不純物イオン（ホウ素、インジウムなど）を用い
る。
て、Ｐ型単結晶シリコン基板１をＮ型単結晶シリコン基
板またはＮ型ウェルに置き代え、ソース領域３およびド
レイン領域を形成するために注入する不純物イオンとし
てＰ型不純物イオン（ホウ素、インジウムなど）を用い
る。
【０１１６】（１４）第１，第４，第５実施形態におい
て、スプリットゲート型メモリセル２のソース領域３を
ドレイン領域とし、ドレイン領域４をソース領域とす
る。図２０に、この場合のフラッシュＥＥＰＲＯＭ１７
１の全体構成を示す。尚、フラッシュＥＥＰＲＯＭ１７
１については、ＵＳＰ−５０２９１３０に開示されてい
る。
て、スプリットゲート型メモリセル２のソース領域３を
ドレイン領域とし、ドレイン領域４をソース領域とす
る。図２０に、この場合のフラッシュＥＥＰＲＯＭ１７
１の全体構成を示す。尚、フラッシュＥＥＰＲＯＭ１７
１については、ＵＳＰ−５０２９１３０に開示されてい
る。
【０１１７】フラッシュＥＥＰＲＯＭ１７１においてフ
ラッシュＥＥＰＲＯＭ１５１と異なるのは、以下の点だ
けである。 〔１〕列方向に配列された各メモリセル２の共通のソー
ス領域３はドレイン領域として機能し、共通のビット線
ＢＬａ〜ＢＬｚに接続されている。全てのメモリセル２
のドレイン領域４はソース領域として機能し、共通ソー
ス線ＳＬに接続されている。
ラッシュＥＥＰＲＯＭ１５１と異なるのは、以下の点だ
けである。 〔１〕列方向に配列された各メモリセル２の共通のソー
ス領域３はドレイン領域として機能し、共通のビット線
ＢＬａ〜ＢＬｚに接続されている。全てのメモリセル２
のドレイン領域４はソース領域として機能し、共通ソー
ス線ＳＬに接続されている。
【０１１８】〔２〕ソース線バイアス回路１６２は省か
れており、共通ソース線ＳＬは接地されている。図２１
に、フラッシュＥＥＰＲＯＭ１７１の各動作モード（書
き込みモード、消去モード、読み出しモード）におけ
る、共通ソース線ＳＬ、ビット線ＢＬａ〜ＢＬｚ、ワー
ド線ＷＬａ〜ＷＬｚの電位を示す。
れており、共通ソース線ＳＬは接地されている。図２１
に、フラッシュＥＥＰＲＯＭ１７１の各動作モード（書
き込みモード、消去モード、読み出しモード）におけ
る、共通ソース線ＳＬ、ビット線ＢＬａ〜ＢＬｚ、ワー
ド線ＷＬａ〜ＷＬｚの電位を示す。
【０１１９】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て、以下にそれらの効果と共に記載する。 （イ）請求項９〜１２のいずれか１項に記載のスプリッ
トゲート型トランジスタにおいて、選択ゲートを有する
選択トランジスタ（１１）を備えたスプリットゲート型
トランジスタ。
実施形態から把握できる請求項以外の技術的思想につい
て、以下にそれらの効果と共に記載する。 （イ）請求項９〜１２のいずれか１項に記載のスプリッ
トゲート型トランジスタにおいて、選択ゲートを有する
選択トランジスタ（１１）を備えたスプリットゲート型
トランジスタ。
【０１２０】（ロ）請求項１３〜１９のいずれか１項に
記載のスプリットゲート型トランジスタの製造方法にお
いて、選択ゲートを有する選択トランジスタ（１１）を
備えたスプリットゲート型トランジスタの製造方法。
記載のスプリットゲート型トランジスタの製造方法にお
いて、選択ゲートを有する選択トランジスタ（１１）を
備えたスプリットゲート型トランジスタの製造方法。
【０１２１】上記（イ）（ロ）のようにすれば、請求項
２３または請求項２４に記載の半導体メモリを実現した
場合、過剰消去が発生したとしても、選択トランジスタ
によってメモリセルの導通・非導通を制御することがで
き、過剰消去の問題を回避することができる。
２３または請求項２４に記載の半導体メモリを実現した
場合、過剰消去が発生したとしても、選択トランジスタ
によってメモリセルの導通・非導通を制御することがで
き、過剰消去の問題を回避することができる。
【０１２２】ところで、本明細書において、発明の構成
に係る部材は以下のように定義されるものとする。 （ａ）半導体基板とは、単結晶シリコン基板だけでなく
ウェルをも含むものとする。
に係る部材は以下のように定義されるものとする。 （ａ）半導体基板とは、単結晶シリコン基板だけでなく
ウェルをも含むものとする。
【０１２３】（ｂ）不純物拡散源層とは、ドープドポリ
シリコンから成る層だけでなく、ＰＳＧ，ＢＳＧ，Ａｓ
ＳＧなどから成る層をも含むものとする。 （ｃ）導電性材料膜とは、ドープドポリシリコン膜だけ
でなく、高融点金属を含む各種金属膜やシリサイド膜な
どをも含むものとする。
シリコンから成る層だけでなく、ＰＳＧ，ＢＳＧ，Ａｓ
ＳＧなどから成る層をも含むものとする。 （ｃ）導電性材料膜とは、ドープドポリシリコン膜だけ
でなく、高融点金属を含む各種金属膜やシリサイド膜な
どをも含むものとする。
【０１２４】
【発明の効果】請求項１に記載の発明によれば、微細な
トランジスタを備えた半導体装置を提供することができ
る。
トランジスタを備えた半導体装置を提供することができ
る。
【０１２５】請求項２，３，６のいずれか１項に記載の
発明によれば、微細なＩＧＦＥＴを備えた半導体装置を
提供することができる。請求項４，５，７，８のいずれ
か１項に記載の発明によれば、微細なＩＧＦＥＴを備え
た半導体装置の製造方法を提供することができる。
発明によれば、微細なＩＧＦＥＴを備えた半導体装置を
提供することができる。請求項４，５，７，８のいずれ
か１項に記載の発明によれば、微細なＩＧＦＥＴを備え
た半導体装置の製造方法を提供することができる。
【０１２６】請求項９〜１２のいずれか１項に記載の発
明によれば、微細なスプリットゲート型トランジスタを
提供することができる。請求項１３〜１９のいずれか１
項に記載の発明によれば、微細なスプリットゲート型ト
ランジスタの製造方法を提供することができる。
明によれば、微細なスプリットゲート型トランジスタを
提供することができる。請求項１３〜１９のいずれか１
項に記載の発明によれば、微細なスプリットゲート型ト
ランジスタの製造方法を提供することができる。
【０１２７】請求項２０または請求項２１に記載の発明
によれば、過剰消去の問題がなく高集積化が可能な不揮
発性半導体メモリを提供することができる。
によれば、過剰消去の問題がなく高集積化が可能な不揮
発性半導体メモリを提供することができる。
【図１】第１実施形態の一部断面図。
【図２】第１実施形態の要部断面図。
【図３】第１実施形態の一部平面図。
【図４】第１実施形態の製造工程を説明するための断面
図。
図。
【図５】第１実施形態の製造工程を説明するための断面
図。
図。
【図６】第１実施形態の製造工程を説明するための断面
図。
図。
【図７】第１実施形態の製造工程を説明するための断面
図。
図。
【図８】第１実施形態の製造工程を説明するための断面
図。
図。
【図９】第１，第４，第５実施形態のブロック回路図。
【図１０】第１，第４，第５実施形態の動作を説明する
ための説明図。
ための説明図。
【図１１】第２実施形態の断面図。
【図１２】第３実施形態の断面図。
【図１３】第４実施形態の一部断面図。
【図１４】第４実施形態の製造工程を説明するための断
面図。
面図。
【図１５】第５実施形態の一部断面図。
【図１６】第５実施形態の製造工程を説明するための断
面図。
面図。
【図１７】第５実施形態の製造工程を説明するための断
面図。
面図。
【図１８】第５実施形態の製造工程を説明するための断
面図。
面図。
【図１９】第５実施形態の製造工程を説明するための断
面図。
面図。
【図２０】第１，第４，第５実施形態のブロック回路
図。
図。
【図２１】第１，第４，第５実施形態の動作を説明する
ための説明図。
ための説明図。
【図２２】従来の形態の断面図。
【図２３】従来の形態の断面図。
【図２４】従来の形態の断面図。
１…Ｐ型単結晶シリコン基板 ２…スプリットゲート型メモリセル（スプリットゲート
型トランジスタ） ３…ソース領域 ４…ドレイン領域 ５，５４…チャネル領域 ６…第１の絶縁膜としてのシリコン酸化膜 ７…第２の絶縁膜としてのシリコン酸化膜 ８…フローティングゲート電極 ９…コントロールゲート電極 １０…選択ゲート １１…選択トランジスタ １２，１３…サイドウォールスペーサ １５，６３，７１…厚膜部 １６，６４，７２…薄膜部 ５１，６１…ＭＯＳトランジスタ ５２，５３…ソース・ドレイン領域 ５５…ゲート絶縁膜としてのシリコン酸化膜 ５６，６２…ゲート電極
型トランジスタ） ３…ソース領域 ４…ドレイン領域 ５，５４…チャネル領域 ６…第１の絶縁膜としてのシリコン酸化膜 ７…第２の絶縁膜としてのシリコン酸化膜 ８…フローティングゲート電極 ９…コントロールゲート電極 １０…選択ゲート １１…選択トランジスタ １２，１３…サイドウォールスペーサ １５，６３，７１…厚膜部 １６，６４，７２…薄膜部 ５１，６１…ＭＯＳトランジスタ ５２，５３…ソース・ドレイン領域 ５５…ゲート絶縁膜としてのシリコン酸化膜 ５６，６２…ゲート電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (21)
- 【請求項１】 半導体基板上に形成された層の側壁部に
形成された膜から成るゲート電極を備えた半導体装置。 - 【請求項２】 半導体基板（５７）上に形成された層
（５８）と、 その層の側壁部に形成されたサイドウォールスペーサか
ら成るゲート電極（５６）と、 半導体基板とゲート電極との間に形成されたゲート絶縁
膜（５５）とを備えた半導体装置。 - 【請求項３】 半導体基板（５７）上に形成された層
（５８）と、 その層の側壁部に形成されたサイドウォールスペーサか
ら成るゲート電極（５６）と、 半導体基板とゲート電極との間に形成されたゲート絶縁
膜（５５）と、 ゲート電極の下部の半導体基板上に形成されたチャネル
領域（５４）と、 チャネル領域を挟んでその両側に形成されたソース・ド
レイン領域（５２，５３）とを備えた半導体装置。 - 【請求項４】 半導体基板（５７）上に層（５８）を形
成する工程と、 半導体基板上にゲート絶縁膜（５５）を形成する工程
と、 上記の工程で形成されたデバイスの上に導電性材料膜を
形成し、その導電性材料膜をエッチバックすることで、
前記層の側壁部にサイドウォールスペーサから成るゲー
ト電極（５６）を形成する工程とを備えた半導体装置の
製造方法。 - 【請求項５】 半導体基板（５７）上に不純物拡散源層
（５８）を形成する工程と、 半導体基板および不純物拡散源層の上に絶縁膜（５５）
を形成する工程と、 上記の工程で形成されたデバイスの上に導電性材料膜を
形成し、その導電性材料膜をエッチバックすることで、
前記不純物拡散源層の側壁部にサイドウォールスペーサ
から成るゲート電極（５６）を形成する工程と、 不純物拡散源層からの不純物拡散により半導体基板上に
ソース・ドレイン領域（５３）を形成する工程と、 不純物拡散源層およびゲート電極をイオン注入用マスク
として半導体基板に不純物イオンを注入してソース・ド
レイン領域（５２）を形成する工程と備えた半導体装置
の製造方法。 - 【請求項６】 半導体基板（５７）上に形成された層
（５８）と、 その層の側壁部に形成された膜から成るゲート電極（６
２）と、 半導体基板とゲート電極との間に形成されたゲート絶縁
膜（５５）とを備えた半導体装置。 - 【請求項７】 半導体基板（５７）上に層（５８）を形
成する工程と、 半導体基板上にゲート絶縁膜（５５）を形成する工程
と、 上記の工程で形成されたデバイスの上に導電性材料膜を
形成し、その導電性材料膜を異方性エッチングすること
で、前記層の側壁部にゲート電極（６２）を形成する工
程とを備えた半導体装置の製造方法。 - 【請求項８】 半導体基板（５７）上に不純物拡散源層
（５８）を形成する工程と、 半導体基板および不純物拡散源層の上に絶縁膜（５５）
を形成する工程と、 上記の工程で形成されたデバイスの上に導電性材料膜を
形成し、その導電性材料膜を異方性エッチングすること
で、前記不純物拡散源層の側壁部にゲート電極（６２）
を形成する工程と、 不純物拡散源層からの不純物拡散により半導体基板上に
ソース・ドレイン領域（５３）を形成する工程と、 不純物拡散源層およびゲート電極をイオン注入用マスク
として半導体基板に不純物イオンを注入してソース・ド
レイン領域（５２）を形成する工程と備えた半導体装置
の製造方法。 - 【請求項９】 フローティングゲート電極（８）の側壁
部に形成されたサイドウォールスペーサ（１２，１３）
と、そのサイドウォールスペーサを覆うように形成され
た部分（１４）とから成る選択ゲート（１０）を有する
コントロールゲート電極（９）を備えたスプリットゲー
ト型トランジスタ。 - 【請求項１０】 半導体基板（１）上に形成されたフロ
ーティングゲート電極（８）と、 フローティングゲート電極の側壁部に形成されたサイド
ウォールスペーサ（１２，１３）と、そのサイドウォー
ルスペーサを覆うように形成された部分（１４）とから
成る選択ゲート（１０）を有するコントロールゲート電
極（９）と、 選択ゲートに対応する位置の半導体基板上に形成された
ドレイン領域（４）またはソース領域とを備えたスプリ
ットゲート型トランジスタ。 - 【請求項１１】 半導体基板（１）上に形成されたフロ
ーティングゲート電極（８）と、 フローティングゲート電極（８）の側壁部に形成された
厚膜部（７１）と、半導体基板上に形成された薄膜部
（７２）とから成る選択ゲート（１０）を有するコント
ロールゲート電極（９）と、 選択ゲートの薄膜部の直下を含む半導体基板上に形成さ
れたドレイン領域（４）またはソース領域とを備えたス
プリットゲート型トランジスタ。 - 【請求項１２】 半導体基板（１）上に形成されたフロ
ーティングゲート電極（８）と、 フローティングゲート電極（８）の側壁部に形成された
厚膜部（７１）と、半導体基板上に形成された薄膜部
（７２）とから成る選択ゲート（１０）を有するコント
ロールゲート電極（９）と、 選択ゲートの厚膜部の側壁部に形成されたサイドウォー
ルスペーサ（８１，８２）と、 選択ゲートの厚膜部およびサイドウォールスペーサに対
応する位置の半導体基板上に形成されたドレイン領域
（４）またはソース領域とを備えたスプリットゲート型
トランジスタ。 - 【請求項１３】 半導体基板（１）上にフローティング
ゲート電極（８）を形成する工程と、 フローティングゲート電極の側壁部にサイドウォールス
ペーサ（１２，１３）を形成する工程と、そのサイドウ
ォールスペーサは導電性材料から成ることと、 サイドウォールスペーサとその上に形成された導電性材
料膜（２４）とから成る厚膜部（１５）と、導電性材料
膜だけから成る薄膜部（１６）とを備えた選択ゲート
（１０）を有するコントロールゲート電極（９）を形成
する工程と、 フローティングゲート電極をイオン注入用マスクとして
半導体基板に不純物イオンを注入してソース領域（３）
またはドレイン領域を形成する工程と、 コントロールゲート電極をイオン注入用マスクとして半
導体基板に不純物イオンを注入してドレイン領域（４）
またはソース領域を形成する際に、選択ゲートの薄膜部
を不純物イオンが貫通するようにイオン注入条件を設定
する工程とを備えたスプリットゲート型トランジスタの
製造方法。 - 【請求項１４】 半導体基板（１）上に第１の絶縁膜
（６）を形成する工程と、 第１の絶縁膜上にフローティングゲート電極（８）を形
成する工程と、 フローティングゲート電極上に第２の絶縁膜（７）を形
成する工程と、 上記の工程で形成されたデバイスの上に導電性材料膜
（２２，２３）を形成し、その導電性材料膜をエッチバ
ックすることで、フローティングゲート電極の側壁部に
サイドウォールスペーサ（１２，１３）を形成する工程
と、 上記の工程で形成されたデバイスの上に導電性材料膜
（２４）を形成し、その導電性材料膜を異方性エッチン
グすることで、サイドウォールスペーサとその上に形成
された導電性材料膜とから成る厚膜部（１５）と、導電
性材料膜だけから成る薄膜部（１６）とを備えた選択ゲ
ート（１０）を有するコントロールゲート電極（９）を
形成する工程と、 フローティングゲート電極をイオン注入用マスクとして
半導体基板に不純物イオンを注入してソース領域（３）
またはドレイン領域を形成する工程と、 コントロールゲート電極をイオン注入用マスクとして半
導体基板に不純物イオンを注入してドレイン領域（４）
またはソース領域を形成する際に、選択ゲートの薄膜部
を不純物イオンが貫通するようにイオン注入条件を設定
する工程とを備えたスプリットゲート型トランジスタの
製造方法。 - 【請求項１５】 半導体基板（１）上にフローティング
ゲート電極（８）を形成する工程と、 フローティングゲート電極上に選択ゲート（１０）を有
するコントロールゲート電極（９）を形成する工程と、 コントロールゲート電極をイオン注入用マスクとして半
導体基板に不純物イオンを注入してドレイン領域（４）
またはソース領域を形成する際に、選択ゲートの薄膜部
（７２）を不純物イオンが貫通するようにイオン注入条
件を設定する工程とを備えたスプリットゲート型トラン
ジスタの製造方法。 - 【請求項１６】 半導体基板（１）上に第１の絶縁膜
（６）を形成する工程と、 第１の絶縁膜上にフローティングゲート電極（８）を形
成する工程と、 フローティングゲート電極上に第２の絶縁膜（７）を形
成する工程と、 第２の絶縁膜上に選択ゲート（１０）を有するコントロ
ールゲート電極（９）を形成する工程と、その選択ゲー
トは、フローティングゲート電極の側壁部に形成された
厚膜部（７１）と、半導体基板上に形成された薄膜部
（７２）とから成ることと、 フローティングゲート電極をイオン注入用マスクとして
半導体基板に不純物イオンを注入してソース領域（３）
またはドレイン領域を形成する工程と、 コントロールゲート電極をイオン注入用マスクとして半
導体基板に不純物イオンを注入してドレイン領域（４）
またはソース領域を形成する際に、選択ゲートの薄膜部
を不純物イオンが貫通するようにイオン注入条件を設定
する工程とを備えたスプリットゲート型トランジスタの
製造方法。 - 【請求項１７】 半導体基板（１）上にフローティング
ゲート電極（８）を形成する工程と、 フローティングゲート電極上に選択ゲート（１０）を有
するコントロールゲート電極（９）を形成する工程と、 選択ゲートの段差のコーナー部にサイドウォールスペー
サ（８１，８２）を形成する工程と、 コントロールゲート電極をイオン注入用マスクとして半
導体基板に不純物イオンを注入してドレイン領域（４）
またはソース領域を形成する際に、サイドウォールスペ
ーサおよび選択ゲートの厚膜部（７１）を不純物イオン
が貫通しないようにイオン注入条件を設定する工程とを
備えたスプリットゲート型トランジスタの製造方法。 - 【請求項１８】 半導体基板（１）上にフローティング
ゲート電極（８）を形成する工程と、 選択ゲート（１０）を有するコントロールゲート電極
（９）を形成する工程と、その選択ゲートは、フローテ
ィングゲート電極の側壁部に形成された厚膜部（７１）
と、半導体基板上に形成された薄膜部（７２）とから成
ることと、 選択ゲートの厚膜部の側壁部にサイドウォールスペーサ
（８１，８２）を形成する工程と、 フローティングゲート電極をイオン注入用マスクとして
半導体基板に不純物イオンを注入してソース領域（３）
またはドレイン領域を形成する工程と、 コントロールゲート電極をイオン注入用マスクとして半
導体基板に不純物イオンを注入してドレイン領域（４）
またはソース領域を形成する際に、サイドウォールスペ
ーサおよび選択ゲートの厚膜部を不純物イオンが貫通し
ないようにイオン注入条件を設定する工程とを備えたス
プリットゲート型トランジスタの製造方法。 - 【請求項１９】 半導体基板（１）上に第１の絶縁膜
（６）を形成する工程と、 第１の絶縁膜上にフローティングゲート電極（８）を形
成する工程と、 フローティングゲート電極上に第２の絶縁膜（７）を形
成する工程と、 第２の絶縁膜上に選択ゲート（１０）を有するコントロ
ールゲート電極（９）を形成する工程と、その選択ゲー
トは、フローティングゲート電極の側壁部に形成された
厚膜部（７１）と、半導体基板上に形成された薄膜部
（７２）とから成ることと、 選択ゲートの厚膜部の側壁部にサイドウォールスペーサ
（８１，８２）を形成する工程と、 フローティングゲート電極をイオン注入用マスクとして
半導体基板に不純物イオンを注入してソース領域（３）
またはドレイン領域を形成する工程と、 コントロールゲート電極をイオン注入用マスクとして半
導体基板に不純物イオンを注入してドレイン領域（４）
またはソース領域を形成する際に、サイドウォールスペ
ーサおよび選択ゲートの厚膜部を不純物イオンが貫通し
ないようにイオン注入条件を設定する工程とを備えたス
プリットゲート型トランジスタの製造方法。 - 【請求項２０】 請求項８〜１２のいずれか１項に記載
のスプリットゲート型トランジスタをメモリセルとして
用いる不揮発性半導体メモリ。 - 【請求項２１】 請求項１３〜１９のいずれか１項に記
載のスプリットゲート型トランジスタの製造方法によっ
て製造されたスプリットゲート型トランジスタをメモリ
セルとして用いる不揮発性半導体メモリ。
Priority Applications (5)
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| JP7-35656 | 1995-02-23 | ||
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| JPH08293566A true JPH08293566A (ja) | 1996-11-05 |
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Family
ID=26343122
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| JP (1) | JP3133667B2 (ja) |
| KR (1) | KR100430743B1 (ja) |
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