CN101578706B - 制造非易失性存储器器件的方法 - Google Patents

制造非易失性存储器器件的方法 Download PDF

Info

Publication number
CN101578706B
CN101578706B CN2008800013894A CN200880001389A CN101578706B CN 101578706 B CN101578706 B CN 101578706B CN 2008800013894 A CN2008800013894 A CN 2008800013894A CN 200880001389 A CN200880001389 A CN 200880001389A CN 101578706 B CN101578706 B CN 101578706B
Authority
CN
China
Prior art keywords
control grid
grid electrode
layer
electrode
sidewall spacer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2008800013894A
Other languages
English (en)
Other versions
CN101578706A (zh
Inventor
拉杰什·拉奥
拉马钱德兰·穆拉利德哈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN101578706A publication Critical patent/CN101578706A/zh
Application granted granted Critical
Publication of CN101578706B publication Critical patent/CN101578706B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种方法使用半导体衬底(12)形成非易失性存储器器件(10)。形成覆盖半导体衬底的电荷储存层(14)并且形成覆盖电荷储存层(14)的栅极材料层以形成控制栅电极(16)。保护层(18、20)覆盖栅极材料层。掺杂剂被注入到半导体衬底(12)中并且在控制栅电极(16)的至少一侧与控制栅电极自对准，以在控制栅电极(16)的相对侧、在半导体衬底中形成源极(34)和漏极(36)。保护层防止掺杂剂渗透到控制栅电极中。移除覆盖栅极材料层的保护层。制作到控制栅电极(16)、源极(34)和漏极(36)的电接触(42、44、和48)。在一种形式中，在存储器器件中还提供选择栅极(28)。

Description

制造非易失性存储器器件的方法
技术领域
本发明通常涉及半导体器件，并且更具体地，涉及非易失性存储器。
背景技术
非易失性存储器(NVM)作为独立的器件或者诸如具有逻辑的板上芯片的嵌入式应用，在当前的半导体产品中发挥重要的作用。大部分微控制器包括这样的NVM。典型地，这样的NVM具有用于每个存储器器件的浮栅。一种变得可用的替代方案是使用纳米结晶用于电荷储存层，其提供改善的可靠性但是具有较小的存储器窗口，这是因为编程状态和擦除状态之间的差异较小。其主要原因在于，在擦除过程中，电子被反向注入到电荷储存层中。为了擦除，利用相对于衬底的负电压对典型的NMOS存储器单元中的控制栅极进行偏置以将电子从电荷储存层推出到衬底。由于控制栅极典型地被掺杂为与源极和漏极相同的传导类型，因此该负偏置也将电子从控制栅极推到储存层。在擦除过程中达到这样的情况：在该情况下从储存层移除电子的速率与从栅极到达电荷层的电子的速率相同。当该情况发生时，不会发生进一步的擦除，即使在电荷储存层中还保留电子的净余量。而且，在硅-氧化物-氮化物-氧化物-硅(SONOS)存储器单元中，该现象在更大的程度上存在。
一种减少该反向注入的方法是使用P掺杂栅极和N型源极/漏极。然而，由于在源极/漏极注入过程中栅极优选地被用作掩模，由此除非采取特殊的掩模步骤，否则栅极接收与源极/漏极相同的掺杂，因此该器件难于制造。额外的掩模往往使源极/漏极不能与栅极自对准。因此，需要实现将控制栅极掺杂为与源极/漏极不同的传导类型的改进的技术。
附图说明
通过示例来说明本发明并且本发明不受附图的限制，在附图中相同的附图标记表示相似的元件。本领域的技术人员应认识到，出于简单和清楚的目的来说明附图中的元件，并且没有必要依比例绘制附图中的元件。
图1是根据第一实施例的处理阶段中的半导体器件的剖面图；
图2是后续处理阶段中的图1的半导体器件的剖面图；
图3是后续处理阶段中的图2的半导体器件的剖面图；
图4是后续处理阶段中的图3的半导体器件的剖面图；
图5是后续处理阶段中的图4的半导体器件的剖面图；
图6是后续处理阶段中的图5的半导体器件的剖面图；[0010]图7是后续处理阶段中的图6的半导体器件的剖面图；
图8是后续处理阶段中的图7的半导体器件的剖面图；
图9是后续处理阶段中的图8的半导体器件的剖面图；
图10是后续处理阶段中的图9的半导体器件的剖面图；
图11是后续处理阶段中的图10的半导体器件的剖面图；
图12是后续处理阶段中的图11的半导体器件的剖面图；
图13是根据第二实施例的处理阶段中的半导体器件的剖面图；
图14是后续处理阶段中的图13的半导体器件的剖面图；
图15是后续处理阶段中的图14的半导体器件的剖面图；
图16是后续处理阶段中的图15的半导体器件的剖面图；
图17是后续处理阶段中的图16的半导体器件的剖面图；
图18是后续处理阶段中的图17的半导体器件的剖面图；
图19是后续处理阶段中的图18的半导体器件的剖面图；以及
图20是后续处理阶段中的图19的半导体器件的剖面图。
具体实施方式
在一个方面，通过首先将电荷储存层上的栅极材料层掺杂为P型，然后在栅极材料上形成注入掩模层来实现非易失性存储器(NVM)单元。掩模层和栅极材料可被同时构图，由此注入掩模仅位于控制栅极上而非源极/漏极的区域上。随后利用在控制栅极上的适当位置处的注入掩模对源极/漏极进行注入。该注入掩模被选择为这样的材料：该材料不仅是用于源极/漏极注入的掩模，而且可以相对于存在的用于制造MOS结晶管的其他材料，诸如氧化物、氮化物和硅，选择性地被刻蚀。在用于源极/漏极的注入之后移除注入掩模，由此栅极保持P型。参考附图和下面的描述将更好地理解该方面。
图1中示出了半导体器件10，其包括衬底12、衬底12上的电荷储存层14、电荷储存层14上的重掺杂多晶硅层16、多晶硅层16上的注入阻挡层18、和注入阻挡层18上的氧化物层20。衬底12优选地是硅，但是可以是另一种半导体材料，诸如锗或硅锗(SiGe)。硅衬底12被示出为体硅衬底，但是作为一个替代方案，硅衬底12也可以是绝缘体上半导体(SOI)衬底中的顶部半导体层。电荷储存层14包括纳米结晶，诸如通过绝缘层与多晶硅层16和衬底12绝缘的纳米结晶15。纳米结晶还被称为纳米簇。注入阻挡层18优选为硅锗或氮化钛。其他材料，例如不同于氮化钛的氮化材料，也可被发现是有效的。注入阻挡层18应当有效地阻挡注入并且应当能够相对于氧化物、氮化物、和硅选择性地被刻蚀。注入阻挡层18在源极/漏极注入过程中用作多晶硅层16的保护层。电荷储存层14优选地约为170～350埃厚。多晶硅层14和注入阻挡层18可以是具有1000和1500埃的相同厚度。氧化物层优选地约为100～300埃。多晶硅是常用的栅极材料。
图2中示出了在穿过氧化物层20、注入阻挡层18、多晶硅层16、和电荷储存层14的栅极构图步骤之后的半导体器件10。这具有使衬底12暴露的效果。多晶硅层16的剩余部分用于变为待形成的非易失性存储器单元的控制栅极。该刻蚀使用光致抗蚀剂掩模并且在刻蚀各种层时可能需要化学改变。如果注入阻挡层18是氮化钛，则用于注入阻挡层18的有效的刻蚀化学品是氩和氯的混合物。如果注入阻挡层18是硅锗，则可以在感应耦合等离子体腔中使用溴化氢(HBr)化学品。可以使用用于氧化物、多晶硅、和电荷储存层14的传统的刻蚀化学品。电荷储存层14将典型地包括多晶硅纳米结晶和氧化物，但是也可以具有不同的绝缘材料或不同的纳米结晶。
图3中示出了执行氧化物生长步骤之后的半导体器件10，该氧化物生长步骤在多晶硅层16的剩余部分的侧面和暴露的衬底12上面形成氧化物层22。
图4中示出了在多晶硅层16、注入阻挡层18、氧化物层20、和电荷储存层14的剩余部分周围形成侧壁间隔物24之后的半导体器件10。侧壁间隔物优选地是通过在各向异性刻蚀之后执行基本保形的淀积、以传统的间隔物方式形成的高温氧化物(HTO)间隔物。各向异性刻蚀使与侧壁间隔物24相邻的衬底暴露。氧化物层20将略微变薄但是基本上保持不变。氧化物层22上的侧壁间隔物24的底部优选地约为100埃。
图5中示出了在衬底12的暴露部分上执行用于形成氧化物层26的氧化物生长步骤之后的半导体器件10。
图6中示出了在侧壁间隔物24的侧面上形成侧壁间隔物28之后的半导体器件10。侧壁间隔物28优选地包括多晶硅。在形成侧壁间隔物28的各向异性刻蚀过程中，氧化物层20用于防止注入阻挡层18接收在形成侧壁间隔物28时使用的刻蚀剂。
图7中示出了在从多晶硅层16、注入阻挡层18、氧化物层20和电荷储存层14的剩余部分的一侧移除侧壁间隔物24之后的半导体器件10。该刻蚀步骤需要掩模但是该掩模不必是非常精确的掩模。该掩模仅需要足够精确以避免使要保留的侧壁间隔物28的侧面暴露，这是易于实现的。剩余的侧壁间隔物28用作待形成的NVM单元的选择栅极。
图8中示出了在将侧壁间隔物24和侧壁间隔物28用作掩模执行N型掺杂剂(优选地是砷)的扩展注入(extension implant)之后的半导体器件10，该扩展注入导致了与侧壁间隔物24相邻的漏极区30和与侧壁间隔物28相邻的源极区31的形成。通过该注入，侧壁间隔物28也变为部分掺杂成N型。图8中还示出了侧壁间隔物24和侧壁间隔物28周围的氮化物侧壁间隔物32。
图9中示出了在执行深源极/漏极注入之后的半导体器件10，该注入增加掺杂浓度用于制作源极/漏极接触。该注入导致了漏极区34和源极区36。深源极/漏极注入可以是磷或砷或者这两者。通过该注入，侧壁间隔物28也进一步被N型掺杂。
图10中示出了在移除氧化物层20和注入阻挡层18的剩余部分之后的半导体器件10。这将可能需要从刻蚀氧化物到刻蚀硅锗或氮化钛的化学品的改变。优选湿法用化学品用于移除注入阻挡层18。在移除注入阻挡层18时，使来自侧壁间隔物32的氮化物、来自侧壁间隔物28的多晶硅、来自侧壁间隔物24的氧化物、和来自衬底12的硅暴露。因此被选择用于移除注入阻挡层的刻蚀化学品必须能够在优选地不显著刻蚀氧化物、氮化物、或硅的同时刻蚀注入阻挡层18。这还可被叙述为，刻蚀注入阻挡层中的刻蚀化学品优选地相对于氧化物、氮化物、和硅是具有选择性的。如果注入阻挡层18是SiGe，则可以使用RCA清洗用于湿法刻蚀。在一种形式中，RCA清洗是两个步骤的工艺，其中第一步骤包括暴露于包含氢氧化氨、过氧化氢、和水的混合物。第二步骤包括暴露于包含盐酸、过氧化氢、和水的混合物。如果注入阻挡层18是TiN，则可以使用包括硫酸和过氧化氢的混合物的Piranha清洗用于湿法刻蚀。
图11中示出了在侧壁间隔物32基部形成侧壁间隔物38并且在多晶硅层16的剩余部分上面和侧壁间隔物24的相邻处形成侧壁间隔物40之后的半导体器件10。如果注入阻挡层18是SiGe，则可以使用RCA清洗用于湿法刻蚀。在一种形式中，RCA清洗是两个步骤的工艺，其中第一步骤包括暴露于包含氢氧化氨、过氧化氢、和水的混合物。第二步骤包括暴露于包含盐酸、过氧化氢、和水的混合物。如果注入阻挡层18是TiN，则可以使用包括硫酸和过氧化氢的混合物的Piranha清洗用于湿法刻蚀。
图12中示出了在执行用于制作栅极和源极/漏极接触的硅化步骤之后的半导体器件10。这导致了侧壁间隔物28的顶部部分中的硅化物区46、多晶硅部分16中的硅化物区44、漏极区34中的硅化物区42、和源极区36中的硅化物部分48。图12中的半导体器件10示出了非易失性存储器，其中控制栅极是P型并且源极和漏极是N型。作为选择栅极的侧壁间隔物28由于接收形成源极和漏极区34和36的注入，因此也是N型。侧壁间隔物28也可以是原位掺杂的。后续的退火使侧壁间隔物28更加均匀地掺杂为N型。侧壁间隔物24提供控制栅极和选择栅极之间的电隔离。源极区34和漏极区36处于控制栅极的相对侧。
图13中示出了半导体器件50，其包括衬底52、衬底52上的电荷储存层54、电荷储存层54上的多晶硅层56、多晶硅层56上的注入阻挡层58、和注入阻挡层58上的氧化物层60。如在图1中一样，衬底52优选地是硅，但是可以是另一种半导体材料，诸如锗或硅锗(SiGe)。硅衬底52被示出为体硅衬底，但是作为一个替代方案，硅衬底52也可以是绝缘体上半导体(SOI)衬底中的顶部半导体层。电荷储存层54包括纳米结晶，诸如通过绝缘层与多晶硅层156和衬底52绝缘的纳米结晶55。注入阻挡层58优选地是硅锗或氮化钛。其他材料也可被发现是有效的。注入阻挡层58应当有效地阻挡注入并且应当能够相对于氧化物、氮化物、和硅选择性地被刻蚀。电荷储存层54优选地约为170～350埃厚。多晶硅层56和注入阻挡层58优选地可以是具有1000和1500埃的相同厚度。氧化物层60优选地约为100～300埃。多晶硅层56被重掺杂为P型。这可以通过在淀积注入阻挡层58之前执行的注入或者原位掺杂而实现。原位掺杂优选地用于避免注入步骤，该注入步骤将是额外的步骤。
如图2中一样，图14中示出了在穿过氧化物层60、注入阻挡层58、多晶硅层56、和电荷储存层54的栅极构图步骤之后的半导体器件50。这具有使衬底52暴露的效果。多晶硅层56的剩余部分用于变为待形成的非易失性存储器单元的控制栅极。该刻蚀使用光致抗蚀剂掩模并且在刻蚀各种层时可能需要化学改变。如果注入阻挡层58是硅锗或氮化钛，则注入阻挡层58的有效的刻蚀化学品是氩和氯的混合物。如果注入阻挡层58是SiGe，则可以在感应耦合等离子体腔中使用溴化氢(HBr)化学品。可以使用用于氧化物、多晶硅、和电荷储存层54的传统的刻蚀化学品。电荷储存层54将典型地包括多晶硅纳米结晶和氧化物，但是也可以具有不同的绝缘材料或不同的纳米结晶。
图15中示出了在层54、56、58、和60的剩余部分周围形成HTO侧壁间隔物62之后的半导体器件50。氧化物层60可以在一定程度上变薄但是将基本上保持不变。
图16中示出了在执行N型扩展注入之后的半导体器件50，其中注入阻挡层58防止注入到达多晶硅层56的剩余部分。该注入导致了与侧壁间隔物62的侧面相邻的源极/漏极区64的形成。由于多晶硅层56的剩余部分将是控制栅极并且由于将存在额外的加热步骤，因此源极/漏极区64将基本上与控制栅极相邻并且在其间具有沟道。
图17中示出了在层54、56、58、和60的剩余部分周围形成侧壁间隔物66之后的半导体器件50。这是氮化物间隔物。
图18中示出了在执行用于形成源极/漏极区68的深源极/漏极注入之后的半导体器件50。
图19中示出了在移除氧化物层60和注入阻挡层58之后的半导体器件50。如在图10中移除氧化物层20和注入阻挡层18时一样，这将可能需要从刻蚀氧化物到刻蚀硅锗或氮化钛的化学品的改变。优选湿法用化学品用于移除注入阻挡层58。在移除注入阻挡层58时，使来自侧壁间隔物66的氮化物、来自侧壁间隔物24的氧化物、和来自衬底52的硅暴露。因此被选择用于移除注入阻挡层的刻蚀化学品必须能够在优选地不显著刻蚀氧化物、氮化物、或硅的同时刻蚀注入阻挡层58。这还可被叙述为，刻蚀注入阻挡层中的刻蚀化学品优选地相对于氧化物、氮化物、和硅是具有选择性的。如果注入阻挡层18是SiGe，则可以使用RCA清洗用于湿法刻蚀。在一种形式中，RCA清洗是两个步骤的工艺，其中第一步骤包括暴露于包含氢氧化氨、过氧化氢、和水的混合物。第二步骤包括暴露于包含盐酸、过氧化氢、和水的混合物。如果注入阻挡层18是TiN，则可以使用包括硫酸和过氧化氢的混合物的Piranha清洗用于湿法刻蚀。
图20中示出了在层56的剩余部分中形成硅化物区70和在衬底52和源极/漏极68中形成硅化物区72之后的半导体器件50。图20中的半导体器件50是具有硅化的源极/漏极、硅化的控制栅极、和P型控制栅极的NVM单元。
通过栅极中的P型掺杂，在栅极中存在非常少的电子并且因此存在从栅极到电荷储存层14或54的可忽略的电子转移或流量。这是通过这样的工艺实现的，在一个实施例中，该工艺具有控制栅极与漏极自对准并且选择栅极与源极自对准的益处，并且在另一实施例中，该工艺具有源极和漏极与控制栅极自对准的益处。两个所述实施例中的注入阻挡层的移除是通过采用相对于暴露的其他元件具有选择性的化学品而实现的。这允许注入掩模层的非掩模移除，由此可以容易地制作到控制栅极的接触。
在前面的说明书中，通过参考具体实施例描述了本发明。然而，本领域的一个普通技术人员应认识到，在不偏离如所附权利要求中阐述的本发明的范围的前提下，可以进行多种修改和改变。例如，除了所描述的化学品之外的另一化学品可用于相对于暴露的其他特征选择性地刻蚀阻挡层。可以执行额外的步骤，诸如在形成氮化物侧壁间隔物之前可以在多晶硅侧壁间隔物上生长薄的氧化物层。因此，说明书和附图应被视为说明性的而非限制性的，并且所有该修改应涵盖于本发明的范围内。
益处、优点、对问题的解决方案、以及可以使任何益处、优点、解决方案出现或变得更加显著的任何元素(多个)，不被解释为任何或所有权利要求的关键的、必需的或基本的特征或元素。如此处使用的术语“一个”，被定义为一个或多于一个，即使在权利要求或说明书中其他元件被清楚地叙述为一个或更多。如此处使用的术语“多个”，被定义为两个或多于两个。如此处使用的术语“另一”，被定义为至少第二个或更多。如此处使用的术语“耦合”，被定义为连接，尽管没有必要是直接连接，也没有必要是机械连接。而且，说明书和权利要求中的术语“前部”、“后部”、“顶部”、“底部”、“上面”、“下面”等，如果存在，用于描述的目的，没有必要用于描述永久的相对位置。应当理解，如此使用的术语在适当的环境下可以互换，由此此处描述的本发明的实施例，例如，能够在不同于此处所说明或另外描述的其他取向中操作。

Claims (20)

1.一种用于使用半导体衬底形成非易失性存储器器件的方法，包括：
形成覆盖所述半导体衬底的电荷储存层；
形成覆盖所述电荷储存层的栅极材料层，以形成控制栅电极；
形成覆盖所述栅极材料层的保护层；
在所述控制栅电极的至少一侧上与所述控制栅电极自对准地将掺杂剂注入到所述半导体衬底中，所述掺杂剂在所述控制栅电极相对侧的所述半导体衬底中形成源极和漏极，所述保护层防止所述掺杂剂渗透到所述控制栅电极中；
移除覆盖所述栅极材料层的所述保护层；以及
形成到所述控制栅电极、所述源极和所述漏极的电接触。
2.如权利要求1所述的方法，其中所述保护层包括在不移除所述非易失性存储器器件的任何暴露的硅、氮化硅和氧化硅表面的情况下能够被刻蚀的材料。
3.如权利要求2所述的方法，进一步包括：使用硅锗或氮化钛之一作为所述保护层。
4.如权利要求1所述的方法，进一步包括：使用纳米簇层或者包括氮化物的材料层来实施所述电荷储存层。
5.如权利要求1所述的方法，进一步包括：
在将带电离子注入到所述半导体衬底以形成所述源极和所述漏极之前形成选择栅电极，所述选择栅电极与所述控制栅电极相邻并且与所述控制栅电极电隔离。
6.如权利要求5所述的方法，进一步包括：
通过形成第一间隔物而使所述选择栅电极与所述控制栅电极电分离，第一间隔物与所述控制栅电极相邻并且位于所述控制栅电极和所述选择栅电极之间，以及
形成覆盖所述控制栅电极的第二间隔物。
7.如权利要求1所述的方法，其中形成所述保护层的步骤进一步包括：
形成第一材料层，所述第一层包括硅锗或氮化材料；以及
形成覆盖所述第一材料层的第二材料层，所述第二材料层包括氧化物。
8.如权利要求1所述的方法，其中在所述控制栅电极的两个相对侧，掺杂剂到所述半导体衬底中的注入是与所述控制栅电极自对准的。
9.一种用于使用半导体衬底形成非易失性存储器器件的方法，包括：
形成电荷储存层，所述电荷储存层包括储存电荷的材料；
形成覆盖所述电荷储存层的控制栅电极；
形成覆盖所述控制栅电极的保护层，所述保护层通过能够被下述刻蚀剂所刻蚀而允许刻蚀选择性，所述刻蚀剂不刻蚀氧化物、硅和氮化物；
形成与所述控制栅电极相邻的第一侧壁间隔物；
形成与所述第一侧壁间隔物相邻的第二侧壁间隔物；
从所述控制栅电极的一侧移除所述第二侧壁间隔物，而留下与所述控制栅电极的相对侧相邻的剩余的第二侧壁间隔物；
在所述半导体衬底中形成第一电流电极区和第二电流电极区，所述第一电流电极区和第二电流电极区分别与所述第一侧壁间隔物的外部边缘和所述第二侧壁间隔物的外部边缘对准；
由所述剩余的第二侧壁间隔物形成选择栅电极；
移除覆盖所述控制栅电极的所述保护层；以及
制作到所述控制栅电极、所述选择栅电极以及所述第一电流电极区和第二电流电极区的电接触。
10.如权利要求9所述的方法，进一步包括：将所述电荷储存层形成为纳米簇层。
11.如权利要求9所述的方法，其中形成所述保护层的步骤进一步包括：
形成第一材料层，所述第一层包括硅锗或氮化材料；以及
形成覆盖所述第一材料层的第二材料层，所述第二材料层包括氧化物。
12.如权利要求9所述的方法，进一步包括：
由电介质材料形成所述第一侧壁间隔物；以及
由传导材料形成所述第二侧壁间隔物。
13.如权利要求9所述的方法，进一步包括：
形成第三侧壁间隔物，所述第三侧壁间隔物与所述剩余的第二侧壁间隔物和所述第一侧壁间隔物的暴露部分相邻，所述第三侧壁间隔物包括电介质材料。
14.如权利要求13所述的方法，进一步包括：
形成第四侧壁间隔物，所述第四侧壁间隔物覆盖一部分所述控制栅电极并且与所述第一侧壁间隔物的暴露的内部侧壁相邻，所述第四侧壁间隔物包括电绝缘材料；以及
在所述第三侧壁间隔物外部横向地形成第五侧壁间隔物，所述第五侧壁间隔物也包括电绝缘材料。
15.一种用于使用半导体衬底形成非易失性存储器器件的方法，包括：
形成覆盖所述半导体衬底的电荷储存层；
形成覆盖所述电荷储存层的控制栅电极；
形成覆盖所述控制栅电极的保护层，所述保护层包括通过能够被下述刻蚀剂所刻蚀而提供刻蚀选择性的材料，所述刻蚀剂不刻蚀氧化物、硅和氮化物；
形成绝缘侧壁间隔物，该绝缘侧壁间隔物与所述电荷储存层的、所述控制栅电极的和所述保护层的暴露的侧面相邻；
在所述半导体衬底中形成与所述控制栅电极的相对侧对准的第一电流电极区和第二电流电极区，通过掺杂剂形成所述第一电流电极区和第二电流电极区，所述保护层阻挡所述掺杂剂进入所述控制栅电极；
通过不刻蚀氧化物、硅和氮化物的刻蚀剂，从所述控制栅电极上方移除所述保护层，以留下在所述控制栅电极上方延伸的所述绝缘侧壁间隔物；以及
制作到所述控制栅电极和所述第一电流电极区及第二电流电极区的电接触。
16.如权利要求15所述的方法，其中形成所述绝缘侧壁间隔物的步骤进一步包括：形成与所述电荷储存层的、所述控制栅电极的和所述保护层的侧壁相邻的氧化物侧壁间隔物，随后形成氮化物侧壁间隔物，该氮化物侧壁间隔物与所述氧化物侧壁间隔物相邻并且比所述氧化物侧壁间隔物更进一步地从所述控制栅电极移除。
17.如权利要求15所述的方法，进一步包括：使用硅锗或氮化钛之一作为所述保护层。
18.如权利要求15所述的方法，其中形成所述保护层的步骤进一步包括：
形成第一材料层，所述第一层包括硅锗或氮化材料；以及
形成覆盖所述第一材料层的第二材料层，所述第二材料层包括氧化物。
19.如权利要求15所述的方法，其中形成所述电荷储存层的步骤进一步包括：在氧化物层中形成多个纳米簇。
20.如权利要求15所述的方法，其中形成所述控制栅电极的步骤进一步包括：在形成所述保护层之前形成用于所述控制栅电极的P传导性多晶硅材料层，并且所述非易失性存储器器件经受下述掺杂剂：该掺杂剂在不使用掩模层并且不修改所述P传导性多晶硅材料层的情况下将所述第一电流电极区和第二电流电极区变换为N传导性区。
CN2008800013894A 2007-01-23 2008-01-10 制造非易失性存储器器件的方法 Expired - Fee Related CN101578706B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/625,882 US7557008B2 (en) 2007-01-23 2007-01-23 Method of making a non-volatile memory device
US11/625,882 2007-01-23
PCT/US2008/050693 WO2008091736A1 (en) 2007-01-23 2008-01-10 Method of making a non-volatile memory device

Publications (2)

Publication Number Publication Date
CN101578706A CN101578706A (zh) 2009-11-11
CN101578706B true CN101578706B (zh) 2011-05-18

Family

ID=39641664

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008800013894A Expired - Fee Related CN101578706B (zh) 2007-01-23 2008-01-10 制造非易失性存储器器件的方法

Country Status (7)

Country Link
US (1) US7557008B2 (zh)
EP (1) EP2106618B1 (zh)
JP (1) JP5356253B2 (zh)
KR (1) KR101440321B1 (zh)
CN (1) CN101578706B (zh)
TW (1) TWI446547B (zh)
WO (1) WO2008091736A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US7838363B2 (en) * 2007-10-31 2010-11-23 Freescale Semiconductor, Inc. Method of forming a split gate non-volatile memory cell
JP2009212399A (ja) * 2008-03-05 2009-09-17 Nec Electronics Corp 不揮発性半導体記憶装置及びその製造方法
US8158519B2 (en) * 2008-10-20 2012-04-17 Eon Silicon Solution Inc. Method of manufacturing non-volatile memory cell using self-aligned metal silicide
CN101814509A (zh) * 2010-04-15 2010-08-25 复旦大学 一种半导体器件结构及其制备方法
CN103515206B (zh) * 2012-06-19 2016-03-16 中芯国际集成电路制造(上海)有限公司 一种纳米量子点浮栅的制备方法
KR20140029055A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US20140167142A1 (en) 2012-12-14 2014-06-19 Spansion Llc Use Disposable Gate Cap to Form Transistors, and Split Gate Charge Trapping Memory Cells
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9685518B2 (en) * 2013-11-13 2017-06-20 Taiwan Semiconductor Manfucturing Co., Ltd. Method of forming semiconductor structure of control gate, and semiconductor device
CN105826256B (zh) * 2015-01-06 2020-02-07 中芯国际集成电路制造(上海)有限公司 Cmos晶体管的形成方法
KR102434370B1 (ko) * 2015-08-27 2022-08-19 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
US10290722B2 (en) * 2016-10-31 2019-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method of fabricating thereof
US11437392B2 (en) * 2020-07-28 2022-09-06 Globalfoundries Singapore Pte. Ltd. Compact memory cell with a shared conductive select gate and methods of making such a memory cell

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091104A (en) * 1999-03-24 2000-07-18 Chen; Chiou-Feng Flash memory cell with self-aligned gates and fabrication process
US20050085039A1 (en) * 2003-10-20 2005-04-21 Renesas Technology Corp. Nonvolatile semiconductor memory device with tapered sidewall gate and method of manufacturing the same
CN1816883A (zh) * 2003-07-31 2006-08-09 飞思卡尔半导体公司 非易失性存储器及其制造方法
US20060211199A1 (en) * 2005-03-16 2006-09-21 Rao Rajesh A Method of removing nanoclusters in a semiconductor device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3259349B2 (ja) * 1992-06-09 2002-02-25 ソニー株式会社 不揮発性半導体装置及びその製造方法
JP3133667B2 (ja) * 1995-02-23 2001-02-13 三洋電機株式会社 スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ
JP3611403B2 (ja) * 1996-06-19 2005-01-19 株式会社リコー 半導体記憶装置の製造方法
KR100275746B1 (ko) 1998-10-26 2000-12-15 윤종용 적층 게이트 측벽 및 활성 영역의 손상을 방지할 수 있는 비휘발성 메모리 장치의 제조 방법
EP1172856A1 (en) * 2000-07-03 2002-01-16 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same
TW466700B (en) * 2000-12-04 2001-12-01 United Microelectronics Corp Manufacturing method of salicide
US20020132413A1 (en) * 2001-03-13 2002-09-19 Ting-Chang Chang Method of fabricating a MOS transistor
US7332768B2 (en) * 2001-04-27 2008-02-19 Interuniversitair Microelektronica Centrum (Imec) Non-volatile memory devices
TW546840B (en) * 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
JP4198903B2 (ja) * 2001-08-31 2008-12-17 株式会社東芝 半導体記憶装置
JP2005150765A (ja) * 2001-11-21 2005-06-09 Sharp Corp 半導体記憶装置、その製造方法及び動作方法、並びに携帯電子機器
JP3683895B2 (ja) 2001-11-21 2005-08-17 シャープ株式会社 半導体記憶装置並びに携帯電子機器
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US6690059B1 (en) * 2002-08-22 2004-02-10 Atmel Corporation Nanocrystal electron device
US7005335B2 (en) * 2003-07-15 2006-02-28 Hewlett-Packard Development, L.P. Array of nanoscopic mosfet transistors and fabrication methods
JP4601316B2 (ja) * 2004-03-31 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
KR100585148B1 (ko) * 2004-06-22 2006-05-30 삼성전자주식회사 실리콘 저매늄 희생층을 이용한 반도체 소자의 미세 패턴형성방법 및 그 패턴 형성방법을 이용한 자기정렬 콘택형성방법
JP4795660B2 (ja) * 2004-09-29 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置
US7087952B2 (en) * 2004-11-01 2006-08-08 International Business Machines Corporation Dual function FinFET, finmemory and method of manufacture
KR100735534B1 (ko) * 2006-04-04 2007-07-04 삼성전자주식회사 나노 크리스탈 비휘발성 반도체 집적 회로 장치 및 그 제조방법
US7670959B2 (en) * 2006-12-26 2010-03-02 Spansion Llc Memory device etch methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091104A (en) * 1999-03-24 2000-07-18 Chen; Chiou-Feng Flash memory cell with self-aligned gates and fabrication process
CN1816883A (zh) * 2003-07-31 2006-08-09 飞思卡尔半导体公司 非易失性存储器及其制造方法
US20050085039A1 (en) * 2003-10-20 2005-04-21 Renesas Technology Corp. Nonvolatile semiconductor memory device with tapered sidewall gate and method of manufacturing the same
US20060211199A1 (en) * 2005-03-16 2006-09-21 Rao Rajesh A Method of removing nanoclusters in a semiconductor device

Also Published As

Publication number Publication date
JP2010517270A (ja) 2010-05-20
JP5356253B2 (ja) 2013-12-04
EP2106618A1 (en) 2009-10-07
KR20090115715A (ko) 2009-11-05
TW200847444A (en) 2008-12-01
US20080176371A1 (en) 2008-07-24
WO2008091736A1 (en) 2008-07-31
EP2106618A4 (en) 2011-05-25
KR101440321B1 (ko) 2014-09-15
US7557008B2 (en) 2009-07-07
EP2106618B1 (en) 2018-11-14
TWI446547B (zh) 2014-07-21
CN101578706A (zh) 2009-11-11

Similar Documents

Publication Publication Date Title
CN101578706B (zh) 制造非易失性存储器器件的方法
CN100517760C (zh) 存储器件及其制造方法
CN106298793B (zh) 自对准分栅闪存器件及其制造方法
TWI232553B (en) Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
CN101051652B (zh) 半导体器件及其制造方法
CN101051641B (zh) 半导体器件及其制造方法
KR100539247B1 (ko) 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법
KR101078013B1 (ko) 수직형 ｅｅｐｒｏｍ 디바이스
US20030075756A1 (en) Nonvolatile semiconductor memory device and its manufacturing method
WO2001041199A1 (en) Integrated memory cell and method of fabrication
US7115949B2 (en) Method of forming a semiconductor device in a semiconductor layer and structure thereof
CN100470809C (zh) 双浮栅结构的非易失性半导体存储器器件及其制造方法
JP2006005357A (ja) スプリットゲート型フラッシュメモリ素子及びその製造方法
US5915178A (en) Method for improving the endurance of split gate flash EEPROM devices via the addition of a shallow source side implanted region
JP3771817B2 (ja) メモリ装置
WO2001024268A1 (en) A nonvolatile memory device with a high work function floating-gate and method of fabrication
US6399466B2 (en) Method of manufacturing non-volatile semiconductor memory device storing charge in gate insulating layer therein
KR20040087930A (ko) 독립 제어형 제어 게이트들을 갖는 양방향 판독/프로그램비휘발성 부동 게이트 메모리 셀 및 그 어레이와 형성 방법
KR100398579B1 (ko) 비휘발성 메모리 소자 및 그 제조방법
US6153467A (en) Method of fabricating high density buried bit line flash EEPROM memory cell with a shallow trench floating gate
EP1076916A1 (en) Flash memory cell with self-aligned gates and fabrication process
KR100585097B1 (ko) 이이피롬 소자 및 그 제조방법
KR20050010977A (ko) Ｎｒｏｍ 메모리 셀 어레이의 제조 방법
US20080042191A1 (en) Non-volatile memory device and method of fabricating the same
US6071777A (en) Method for a self-aligned select gate for a split-gate flash memory structure

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: Texas in the United States

Patentee after: NXP America Co Ltd

Address before: Texas in the United States

Patentee before: Fisical Semiconductor Inc.

CP01 Change in the name or title of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110518

Termination date: 20210110

CF01 Termination of patent right due to non-payment of annual fee