JP2010515259A - 積重ねパッケージ - Google Patents

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Abstract

超小型電子素子（３４）は、第１の裏面（１６）を有する第１の超小型電子素子（１２）を備えている。この構造体は、第２の裏面（１６ａ）を有する第２の超小型電子素子（１２ａ）をさらに備えている。この第２の超小型電子素子（１２ａ）は、第１の超小型電子素子（１２）に装着されて、積重ねパッケージ（３４）を形成する。第１の超小型電子素子（１２）の第１の裏面（１６）は、第２の超小型電子素子（１２ａ）の第２の裏面（１６ａ）と向かい合っている。

Description

［関連出願との相互参照］
この国際特許出願は、２００６年１２月２８日に出願された米国特許出願第１１／６４８，１７２号からの優先権を主張する。
［発明の分野］
本発明は全体的に、積重ね超小型電子パッケージに関し、より詳細には、ウェハ・レベルで製造された積重ね超小型電子パッケージ及びそのようなパッケージを作る方法に関する。
半導体チップは、チップ自身の内部電気回路に接続され、前面に配置された接点を有する平坦な物体である。半導体チップは一般に、チップ接点に電気的に接続される端子を有する超小型電子パッケージを形成するために基板を用いてパッケージ化される。次に、パッケージは試験装置に接続されて、パッケージ化装置が望ましい性能基準に適合するかどうかが判断される。パッケージは試験の後で、例えば、コンピュータ又は携帯電話などの電子製品の中の回路などのより大きな回路に接続される。
半導体チップをパージするために使用される基板材料は、パッケージを形成するために使用される工程との適合性に対して選択される。例えば、はんだ付け又は他の接合作業の間には、高温の熱が基板に加えられる。このため、金属のリードフレームが基板として使用される。積層基板も、超小型電子装置を包装するために使用されている。そのような基板は、ガラス繊維及びエポキシでできた２〜４枚の交互に形成された層を含むことができる。この場合、連続したガラス繊維の層を、トラバース方向、例えば直交方向に配置することができる。希望すれば、ビスマライミド・トリアジン（bismaleimide triazine）（ＢＴ）などの耐熱性の化合物を、そのような積層基板に加えることができる。
より薄い超小型電子パッケージを提供するために、テープが基板として使用されている。そのようなテープは一般に、シート又はシートのロールの形状で提供される。例えば、銅・オン・ポリイミド（copper-on-polyimide）の片面及び両面シートが一般に使用される。ポリイミド・ベースのフィルムは、良好な熱及び化学安定性と低い誘電率を示し、一方で高い引っ張り強さ、延性、及び屈曲性を有する銅は、フレキシブル回路及びチップ・スケールのパッケージング用途の両方に都合よく用いられている。しかしながら、そのようなテープは、特にリードフレームや積層基板と比較すると比較的高価である。
超小型電子パッケージは、ウェハ・レベルのパッケージも含んでいる。このパッケージは、ダイがまだウェハ形状の間に製造された半導体素子用のパッケージを提供する。ウェハは、パッケージ構造を形成するために多数の付加的な処理ステップを受け、次に、個々のダイを開放するために、付加的な製造ステップを必要とせずに、このウェハはダイスカットされる。ウェハ・レベルの処理により、パッケージング処理の費用がウェハ上の種々のダイの間で分割されるため、ダイと構成品との間の価格差が極めて小さくなるという利点が提供される。さらに、パッケージの占有面積をダイの寸法とほぼ同じにすることができるため、ダイが最終的に装着される印刷回路基板（ＰＣＢ）上の領域の使用が極めて効率的になる。これらの特徴の結果として、この方法でパッケージされたダイは一般に、ウェハ・レベルのチップ・スケール・パッケージ（wafer level chip scale package）（ＷＬＣＳＰ）と呼ばれる。
空間を制約するために、幾つかの従来の設計は、複数の超小型電子チップをパッケージの中に積み重ねている。これにより、パッケージは基板上の表面を占有することができ、この表面積はスタックの中のチップの全表面積よりも小さい。
上記の利点にもかかわらず、改良されたウェハ・スケール・パッケージ（wafer-scale package）に対する要求、また特に信頼性が高く製造が経済的な積重ねウェハ・スケール・パッケージに対する要求が存在する。
本発明は、第１の裏面を有する第１の超小型電子素子を含む超小型電子構造体に関する。この構造体は、第２の裏面を有する第２の超小型電子素子をさらに備えている。この第２の超小型電子素子は第１の超小型電子素子に固着されて、積層パッケージを形成する。第１の超小型電子素子の第１の裏面は、第２の超小型電子素子の第２の裏面と向かい合う。
その上、この構造体は、少なくとも１つのブリッジング素子（bridging element）を備えている。第１の超小型電子素子及び第２の超小型電子素子はそれぞれ、前面とそこに配置された複数の接点を有している。少なくとも１つのブリッジング素子が第１の超小型電子素子の複数の接点と第２の超小型電子素子の複数の接点との間に延びて、両者を電気的に接続する。
１つの態様では、第１の超小型電子素子が、前面から第１の超小型電子素子の裏面に延びる第１の端部と第２の端部とを備えている。そして、少なくとも１つのブリッジング素子が第１の端部と第２の端部の外側に配置されている。第１の超小型電子素子と第２の超小型電子素子のそれぞれの前面上に配置された複数のトレースも、同様に含まれる。複数のトレースの少なくとも幾つかは、第１の超小型電子素子上の複数の接点の少なくとも幾つかから少なくとも１つのブリッジング素子まで延び、また複数のトレースの少なくとも幾つかは、第２の超小型電子素子の複数の接点の少なくとも幾つかから少なくとも１つのブリッジング素子まで延びる。
幾つかの実施形態では、超小型電子構造体は、第１の超小型電子素子を第２の超小型電子素子に固着させる接着剤を備えている。また別の態様では、第１の超小型電子素子は、第１の端部と第２の端部を備えている。少なくとも１つのブリッジング素子が、第１の端部と第２の端部との間に配置されている。また、第２の超小型電子素子が第１の端部と第２の端部を有して、少なくとも１つのブリッジング素子をこの第２の超小型電子素子の第１の端部と第２の端部との間に配置することもできる。
別の態様では、第１の超小型電子素子は、前面から裏面に延びる複数のバイアを備えており、また少なくとも１つのブリッジング素子が複数のバイアの少なくとも１つの中に配置されている。
この構造体は、前面と裏面を有する第３の超小型電子素子、及び裏面を有する第４の超小型電子素子をさらに備えることができる。これらの第３及び第４の超小型電子素子は、第３の超小型電子素子の裏面が第４の超小型電子素子の裏面を向くように装着される。この第３の超小型電子素子は、第３の超小型電子素子の前面が第２の超小型電子素子の前面を向くように第２の超小型電子素子にも装着される。
本発明は、複数の超小型電子素子を含む第１のサブアセンブリを、複数の超小型電子素子を含む第２のサブアセンブリ上に積み重ねることによって、超小型電子構造体を形成するステップを含む積重ね超小型電子構造体を組み立てる方法にも関係する。第１のサブアセンブリと第２のサブアセンブリの裏面は、互いに向き合っている。次に、第１のサブアセンブリの前面に配置された複数の接点は、第２のサブアセンブリの前面に配置された複数の接点に接続されている。
第１のサブアセンブリ及び第２のサブアセンブリはそれぞれ、超小型電子構造体を形成するステップの間は整列されているソー・レーン（saw lane）を備えることができる。そして、この方法は、個々の積重ねユニットを形成するために、第１及び第２のサブアセンブリのソー・レーンを通ってダイスカットするステップを含むことができる。第１のサブアセンブリと第２のサブアセンブリの複数の超小型電子素子の少なくとも幾つかは、さいの目に切るステップの後でトレースが配置されるように、それぞれの接点からそれぞれ第１及び第２のサブアセンブリのソー・レーンに延びるトレースを有している。
本発明の１つの実施形態によるサブアセンブリの平面図である。 図１Ａのサブアセンブリの断面図である。 積重ね構造体を形成するために、互いに装着された複数のサブアセンブリの断面図である。 積重ね構造体を個々のユニットにダイスカットした後の、図２の積重ね構造体の断面図である。 互いに積み重ねられた図３の個々のユニットの断面図である。 本発明の１つの実施形態によるサブアセンブリの平面図である。 図５Ａのサブアセンブリの断面図である。 組立の後段における図５Ｂのサブアセンブリの断面図である。 積重ね構造体を形成するために、互いに装着された図６の複数のサブアセンブリの断面図である。 積重ね構造体を個々のユニットにダイスカットした後の、図７の積重ね構造体の断面図である。 互いに積み重ねられた図８の個々のユニットの断面図である。
ここで図１Ａ及び図１Ｂを参照すると、それぞれウェハすなわち第１のサブアセンブリ１０の平面図及び断面図が例示されている。図示されているように、第１のウェハすなわちサブアセンブリ１０の一部には、複数の超小型電子素子１２が含まれており、それぞれが互いに平行して隣接して配置されている。この第１のサブアセンブリは、種々の列及び行の中のＸ軸及びＹ軸に沿って整列された超小型電子素子１２の多数の行を備えていることが好ましい。これらの超小型電子素子１２は、従来の半導体処理技術を用いて互いに一体で形成される。本発明は、再構成されたウェハにも適用できる。
各超小型電子素子１２は、前面１４と反対向きの裏面１６を備えている。これらの超小型電子素子１２は、第１の端部１８、第２の端部２０、第３の端部１９、及び第４の端部２１も備えており、これらは全て、超小型電子素子１２の前面１４から裏面１６に延びている。図１Ａ及び図１Ｂに示されているように、１つの超小型電子素子１２の第１の端部１８は、第２のかつ隣接した超小型電子素子１２の第２の端部２０に装着されている。このため、第１のサブアセンブリ１０の中間に配置された超小型電子素子１２は、図１Ａに示されているように、全ての４つの端部において、隣接した超小型電子素子１２によって縁取りされている。ウェハの第１の端部１１、第２の端部１３、第３の端部１５又は第４の端部１７に配置された超小型電子素子１２は、付加的な超小型電子素子によって邪魔されない少なくとも１つの端部を有している。
説明を明快にするために、図面には端部が示されているが、実際には、端部を見ることができない。逆に、この段階では、隣接する超小型電子素子１２が互いに接触する端部すなわちストリップは、ウェハを個々の超小型電子素子を損傷することなく切断できるソー・レーンすなわちストリップである。例えば、図１Ｂに示されているように、超小型電子素子１２’の第２の端部２０’は、超小型電子素子１２”の第１の端部１８”に接触して、ソー・レーン２３を形成する。同様に、ウェハ１０の全体を通して、ソー・レーン２３は超小型電子素子１２が互いに接触する位置に配置される。第１のウェハ／サブアセンブリ１０は、わずか１つまたは望ましい数を含む任意の数の超小型電子素子を備えうる。
サブアセンブリ１０内の超小型電子素子１２のそれぞれは、個々の前面１６に配置された複数の接点２２も備えている。さらに、これらの接点２２は、接点２２から超小型電子素子の端部まで延びるトレース２４に装着される。例えば、超小型電子素子１２’は、接点２２’とこの接点２２’から超小型電子素子１２’の第１の端部１８’まで延びるトレース２４’を備えている。同様に、超小型電子素子１２”は、接点２２”とこの接点２２”から超小型電子素子１２”の第２の端部２０”まで延びるトレース２４”を備えている。１つの実施形態では、トレース２４’及び２４”は実際には、隣接する超小型電子素子１２’、１２”の接点２２’、２２”間に延びる単一の構造体である。このため、トレース２４’及び２４”は、超小型電子素子１２’及び１２”の装着点又はソー・レーン２３’で遭遇する。しかしながら、トレースが互いに実際に接触することは要求されず、むしろこれらのトレース２４が超小型電子素子１２のそれぞれの末端及びソー・レーンの幅に向かって単純に延びることが要求される。
図２に示されているように、積重ね構造体３０を作るために、第１のサブアセンブリ１０が第２のウェハ／サブアセンブリ１０Ａの下に配置される。この第２のサブアセンブリ１０Ａは第１のサブアセンブリ１０と同様に構成されるため、同じ構成要素は、特に指定がない限り、同じ参照番号が与えられる。
図２に示されているように、第２の構造体１０Ａは逆にされて、接点２２Ａはサブアセンブリ１０の接点２２とは反対側の、超小型電子素子１２Ａの前面１４Ａに配置される。このため、図２に示されているように、サブアセンブリ１０Ａの裏面１６Ａは、サブアセンブリ１０の裏面１６の方を向いている。それぞれのサブアセンブリ１０、１０Ａを位置決めする場合、超小型電子素子１２は超小型電子素子１２Ａと整列されている。超小型電子素子１２、１２Ａのそれぞれの第１、第２、第３、及び第４の端部は、それぞれの縦軸に沿って整列されている。そして、サブアセンブリ１０、１０Ａのそれぞれのソー・レーン２３、２３Ａも整列されている。この積重ね構造体３０は、種々の行および列の方向に向けられ、その中で整列された複数の超小型電子素子１２、１２Ａから構成されている。
２つのサブアセンブリ１０、１０Ａを結合するために、接着層３２が裏面１６、１６Ａの間に配置され、それらの裏面に付着される。この接着層３２はエポキシなどの接着剤を含み、一旦硬化すると、２つのサブアセンブリ１０、１０Ａ間の接続を維持して、サブアセンブリが互いに結合して積重ね構造体を形成することが好ましい。２つのサブアセンブリ１０、１０Ａは、サブアセンブリ１０の裏面１６を第２のサブアセンブリ１０Ａの裏面１６Ａに直接結合するといった、接着剤の使用を含まない別の方法を用いて結合させることができる。例えば、はんだボンディング、共晶接合、拡散接合又は他の周知のボンディング処理を用いることができる。
次に、積重ね構造体３０は、図面には示されていない機械的な切断器を用いてダイスカットされて、個別の積重ねユニット３４を形成する。そのような機械的な切断器の例は、米国特許第６，６４６，２８９号及び第６，９７２，４８０号の中で見つけることができる。それらの特許の開示内容は、参照することによって本願に組み込まれる。積重ね構造体３０は、個々のサブアセンブリ１０、１０Ａのソー・レーン２３、２３Ａ及び超小型電子素子１２、１２Ａの種々の端部に対応する位置でダイスカットされる。接点２２、２２Ａから離れたトレース２４、２４Ａの末端がソー・レーン２３、２３Ａの中に配置されるため、積重ね構造体３０のダイスカット工程により、これらの末端が露出される。
各個別の積重ねユニット３４は、超小型電子素子１２の上に配置され、接着層３２によってそこに装着された超小型電子素子１２Ａを備えている。超小型電子素子１２、１２Ａのそれぞれの前面１４、１４Ａは、それぞれの超小型電子素子の接点２２、２２Ａとは逆の方向を向いている。さらに、個々の積重ねユニット３４は、超小型電子素子１２、１２Ａの前面１４、１４Ａの間に延びる第１の側壁３６と第２の側壁３８を備えている。ダイスカット工程の後に配置されたトレース２４、２４Ａの末端が、両方の側壁３６、３８に隣接している。
次に、トレース・ブリッジ４０などのブリッジング素子が、側壁３６、３８上に形成される。このトレース・ブリッジ４０が、トレース４０から側壁３６又は側壁３８のいずれかを横切ってトレース２４Ａまで延びて、これにより個々の積重ねユニット３４の反対の面上に配置された２つのトレースを電気的に相互接続する。トレース・ブリッジは超小型電子素子の端部の周り、及びダイスカット工程の結果として配置された接着層３２の端部の周りに延びる。トレース・ブリッジ４０が存在するために、接点２２は接点２２Ａと電気通信する。トレース・ブリッジ４０が形成される前は、誘電体層４１が超小型電子素子の露出端部と接着層の上に配置されて、必要な場合、トレース・ブリッジを超小型電子素子の本体から電気的に絶縁する。
なおも図３を参照すると、多数の導電性材料４２が接点２２上に配置されて、個々の積重ねユニット３４を回路パネルなどの基板に電気的に接続することができる。これら多数の導電性材料４２は、はんだ又は同様の材料のボールとすることができる。
本発明の１つの態様によれば、個々の積重ねユニット３４及び３４’を他のユニットの上に積み重ねて、個々の積重ねユニット３４の接点を、図４に示されているように、個々の積重ねユニット３４’の接点に電気的に接続することができる。例えば、個々の積重ねユニット３４及び３４’を電気的に接続するためには、積重ねユニット３４の下面５２に配置された接点５０が積重ねユニット３４’の上面５４’に配置された接点５０’と整列される。次に、接点５０及び５０’は、はんだなどの多数の導電性材料を用いて、又は当業者には周知の他の方法を用いて他のユニットの上に装着する。
本発明の１つの態様では、複数の超小型電子素子１１２を含むサブアセンブリ１１０が、図５Ａ及び５Ｂに示されているように提供される。サブアセンブリ１１０はサブアセンブリ１０と同様に構成され、また多くの同じ特徴を備えている。こういう訳で、同様の素子には、特に指定されない限り、同じ参照番号が与えられる。サブアセンブリ１１０の超小型電子素子１１２は、前面１１４と逆向きの裏面１１６を備えている。
さらに、各超小型電子素子１１２は、前面１１４と裏面１１６との間に延びる第１の端部１１８、第２の端部１２０、第３の端部１１９、及び第４の端部１２１を備えている。第１の超小型電子素子の１つの端部が第２の超小型電子素子の端部に接触する位置は、ソー・レーン１２３を形成する。サブアセンブリ１０に関して述べたように、サブアセンブリ１１０の個々の超小型電子素子１１２を損傷させずに、このソー・レーンをそこで切断することができる。そして、説明図を明確にするために、境界線が図５Ａ及び図５Ｂには示されているが、実際には、隣接する超小型電子素子１１２間の明白な分離は認識できない。各超小型電子素子１１２は、自身のそれぞれの前面１１４に配置された複数の接点１２２も備えている。このサブアセンブリ１１０は、超小型電子素子の４つの行と３つの列を有するように例示されているが、超小型電子素子の数は、僅か１つにすることや、望ましい数にすることができる。
次に、図６を参照する。サブアセンブリ１１０は、超小型電子素子１１２のそれぞれを通過するバイアを穿孔する機械的な切断処理を受ける。これらのバイアは、各超小型電子素子の裏面１１６から前面１１４まで延びる。そして、バイア１３０のそれぞれが、超小型電子素子１１２のそれぞれの前面１１４上に配置された接点１２２と整列されて、接点１２２が前面１１４に配置されるだけでなく、裏面１１６にも配置されるようにすることが好ましい。
バイア１３０が形成された後、それらは金属などの導電性材料１３１で充填される。この導電性材料１３１は、例えば、銅又は銅／金の合金から形成することができる。
図７に示されているように、積重ね構造体１３２は、第１のサブアセンブリ１１０を第２のサブアセンブリ１１０’に装着することによって組み立てることができる。この第２のサブアセンブリ１１０’はサブアセンブリ１１０と同様に構成されるため、同じ機能は、特に指定がない限り、同じ参照番号を用いて説明される。積重ね構造体１３２を形成するために、第２サブアセンブリ１１０’は逆にされて、第２のサブアセンブリの超小型電子素子１１２’の裏面１１６’が超小型電子素子１１２の裏面１１６と向き合うようにする。２つのサブアセンブリを整列させる場合、サブアセンブリ１１０のソー・レーン１２３は、第２のサブアセンブリ１１０’のソー・レーン１２３’と整列され、また各サブアセンブリのバイア１３０、１３０’も整列される。バイア１３０をバイア１３０’に整列させることによって、超小型電子素子１１２の接点１２２は、第２のサブアセンブリの接点１２２’と整列され、またバイア１３０、１３０’のそれぞれの導電性材料１３１、１３１’は互いに隣接される。
第２のサブアセンブリ１１０’をサブアセンブリ１１０に装着するために、第２の導電性材料１３７を使用できる。例えば、はんだなどの多数の第２の導電性材料１３７は、超小型電子素子１１２の裏面１１６に最も近いバイア１３０の中及び周りに配置され、これらのバイアの中に含まれた導電性材料１３１と接触する。次に、サブアセンブリ１１０は、第２のサブアセンブリ１１０’の直前にもたらされて、第２の導電性材料１３７がバイア１３０’に近接し、そして第２のサブアセンブリの導電性材料１３１’と接触する。図７に示されているように、この構成により、接点１２２がバイア１３０、１３０’の中に配置された種々の導電性材料を通して接点１２２’に電気的に接続され、これにより導電性材料１３１、１３１’は、接点１２２、１２２’の間の導電性ブリッジとして動作する。カプセルの材料１３４又は接着剤などの埋め戻し材が２つのサブアセンブリ１１０、１１０’の間に配置されて、積重ね構造体１３２に対して付加的な剛性を提供する。
別の実施形態では、図面には示されていないが、サブアセンブリ１１０の導電性材料１３１は、第２のサブアセンブリ１１０’の導電性材料１３１’に直接接着することができる。例えば、導電性材料１３０、１３０’が銅である場合、各バイア１３０、１３０’の中の銅は逆流されて、整列されたバイア内の銅と接触できるようにされる。いったん固化すると、隣接するバイア１３０、１３０’内の銅は、アセンブリ間の装着領域を形成するだけでなく、接点１２２、１２２’間の電気的接続も行う。
この時点で、積重ね構造体１３２は、個別の積重ねユニット１４０にダイスカットされる状態にある。このため、前述された同様の機械的器具（図示せず）が、各サブアセンブリ１１０、１１０’のソー・レーン１２３、１２３’の直前に配置される。この機械的ツールは、ソー・レーン１２３、１２３’に対応する位置において積重ね構造体を貫通し、これにより積重ね構造体を個別の積重ねユニット１４０に切断する。無論、１つの超小型電子素子しか備えていないサブアセンブリを用いて積重ね構造体１３２を作成した場合は、切断工程は必要ではない。多数のはんだ１４２又は他の導電性材料を露出接点１２２又は１２２’上に配置して、個別の積重ねユニット１４０が回路パネルなどの基板に装着できるようにする。
積重ね構造体１３２は、必要に応じて、アセンブリを個別のユニットにダイスカットする必要なく、回路パネルに装着することもできる。
本発明の１つの態様によれば、個々の積重ねユニット１４０及び１４０’は、個々の積重ねユニット１４０の接点が個々の積重ねユニット１４０’の接点に電気的に接続される状態で、互いの上に積み重ねることができる。例えば、個々の積重ねユニット１４０及び１４０’を電気的に接続するために、積重ねユニット１４０の下面１５２に配置された接点１５０は、積重ねユニット１４０’の上面１５４’に配置された接点１５０’と整列される。次に、接点１５０及び１５０’は、はんだなどの多数の導電性材料を用いて電気的に接続されるか、又は当業者に周知の他の方法を用いて互いに装着される。図９に例示されている、導電性パッド１７２を備えた回路パネル１７０などの基板に、全体の構造体１６０を装着することができる。
本願の発明を特定の実施形態を参照して説明してきたが、これらの実施形態は本発明の原理及び用途を単に例証するものであることは理解されよう。このため、これらの例証となる実施形態に対して多数の変形例を作ることができ、また添付のクレームによって定義された本発明の精神及び範囲から逸脱することなく、別の装置を発明することができることは理解されよう。

Claims (19)

  1. 第１の裏面を有する第１の超小型電子素子と、
    第２の裏面を有し、前記第１の超小型電子素子に装着されて積重ねパッケージを形成する第２の超小型電子素子と、
    少なくとも１つのブリッジング素子と
    を備えており、
    前記第１の超小型電子素子の前記第１の裏面は、前記第２の超小型電子素子の前記第２の裏面と向き合っており、
    前記第１の超小型電子素子及び前記第２の超小型電子素子は、前面と該前面に配置された複数の接点をそれぞれ有し、前記少なくとも１つのブリッジング素子は、前記第１の超小型電子素子の前記複数の接点と前記第２の超小型電子素子の前記複数の接点との間に延びて、前記第１の超小型電子素子と前記第２の超小型電子素子とを電気的に接続することを特徴とする、超小型電子構造体。
  2. 前記第１の超小型電子素子が、前記前面から前記第１の超小型電子素子の前記裏面に延びる第１の端部と第２の端部とを備えて、前記少なくとも１つのブリッジング素子が前記第１の端部と前記第２の端部の外側に配置されることを特徴とする請求項１に記載の超小型電子構造体。
  3. 前記第１の超小型電子素子と前記第２の超小型電子素子の前記それぞれの前面上に配置された複数のトレースをさらに具備し、前記複数のトレースの少なくとも幾つかが、前記第１の超小型電子素子上の前記複数の接点の少なくとも幾つかから、前記少なくとも１つのブリッジング素子まで延び、前記複数のトレースの少なくとも幾つかが、前記第２の超小型電子素子の前記複数の接点の少なくとも幾つかから前記少なくとも１つのブリッジング素子まで延びることを特徴とする請求項２に記載の超小型電子構造体。
  4. 前記第１の超小型電子素子を前記第２の超小型電子素子に固着させる接着剤をさらに備えることを特徴とする請求項３に記載の超小型電子構造体。
  5. 前記第１の超小型電子素子が、第１の端部と第２の端部を具備し、前記少なくとも１つのブリッジング素子が、前記第１の端部と前記第２の端部との間に配置されることを特徴とする請求項１に記載の超小型電子構造体。
  6. 前記第２の超小型電子素子が第１の端部と第２の端部を有し、前記少なくとも１つのブリッジング素子が前記第２の超小型電子素子の前記第１の端部と前記第２の端部との間に配置されることを特徴とする請求項５に記載の超小型電子構造体。
  7. 前記第１の超小型電子素子が、前記前面から前記裏面に延びる複数のバイアを備えており、前記少なくとも１つのブリッジング素子が前記複数のバイアの少なくとも１つの中に配置されることを特徴とする請求項６に記載の超小型電子構造体。
  8. 前面と裏面を有する第３の超小型電子素子、及び裏面を有する第４の超小型電子素子をさらに具備し、前記第３及び第４の超小型電子素子が、前記第３の超小型電子素子の裏面が前記第４の超小型電子素子の裏面を向くように装着され、前記第３の超小型電子素子が、前記第３の超小型電子素子の前面が前記第２の超小型電子素子の前面を向くように前記第２の超小型電子素子にも装着されることを特徴とする請求項１に記載の超小型電子構造体。
  9. 積重ね形超小型電子素子を組み立てる方法であって、
    複数の超小型電子素子を含む第１のサブアセンブリを、複数の超小型電子素子を含む第２のサブアセンブリ上に積み重ねることによって、超小型電子構造体を形成するステップと、
    前記第１のサブアセンブリの前面に配置された複数の接点を、前記第２のサブアセンブリの前面に配置された複数の接点に電気的に接続するステップと
    を含んでおり、
    前記第１のサブアセンブリと前記第２のサブアセンブリの裏面が、互いに向き合っていることを特徴とする方法。
  10. 前記第１のサブアセンブリ及び前記第２のサブアセンブリはそれぞれ、前記超小型電子構造体を形成するステップの間は整列されているソー・レーンを備えることができることを特徴とする請求項９に記載の方法。
  11. 個々の積重ねユニットを形成するために、前記第１及び第２のサブアセンブリのソー・レーンを通ってダイスカットするステップをさらに含み、前記第１のサブアセンブリと前記第２のサブアセンブリの前記複数の超小型電子素子の少なくとも幾つかが、前記ダイスカットするステップの後でトレースが配置されるように、それぞれの接点から前記それぞれ第１及び第２のサブアセンブリの前記ソー・レーンまで延びるトレースを有することを特徴とする請求項１０に記載の方法。
  12. 前記第１のサブアセンブリの複数の接点を、前記第２のサブアセンブリの接点に電気的に接続するステップが、前記第１のサブアセンブリと前記第２のサブアセンブリのトレースの間にブリッジング素子を形成するステップを含むことを特徴とする請求項１１に記載の方法。
  13. 前記ブリッジング素子が、前記第１のサブアセンブリと前記第２のサブアセンブリの両方の前記超小型電子素子の端部に配置されることを特徴とする請求項１２に記載の方法。
  14. 請求項１２に基づいて第１の個別の積重ねユニットと第２の個別の積重ねユニットを形成するステップを含む積重ねパッケージを組み立てる方法が、第１の個別の積重ねユニットの接点の少なくとも幾つかを第２の個別の積重ねユニットの接点の少なくとも幾つかに電気的に接続するステップをさらに含むことを特徴とする方法。
  15. 前記第１のサブアセンブリと前記第２のサブアセンブリの両方の中に複数のバイアを形成するステップをさらに含み、前記複数のバイアが前記第１及び第２のサブアセンブリの裏面から前記両方のサブアセンブリの前面に延び、前記第１及び第２のサブアセンブリの接点と整列されて、前記それぞれのサブアセンブリの前記裏面に前記接点を露出させることを特徴とする請求項９に記載の方法。
  16. 導電性材料が前記複数のトレースの中に配置されることを特徴とする請求項１５に記載の方法。
  17. 前記超小型電子構造体を形成するステップの前に、前記第１のサブアセンブリの複数のバイア内の導電性材料が、前記第２のサブアセンブリの複数のバイア内の導電性材料と整列されることを特徴とする請求項１６に記載の方法。
  18. 前記第１のサブアセンブリの接点を前記第２のサブアセンブリの接点に電気的に接続するステップが、前記第１のサブアセンブリの複数のバイア内に配置された前記導電性材料を、前記第２のサブアセンブリの複数のバイア内の前記導電性材料に電気的に接続するステップを含むことを特徴とする請求項１７に記載の方法。
  19. 個別の積重ねユニットを形成するために、前記超小型電子構造体を所定の位置でダイスカットするステップをさらに含むことを特徴とする請求項１８に記載の方法。
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