JP2010268542A

JP2010268542A - 電流検出回路及びこれを用いたスイッチングレギュレータ

Info

Publication number: JP2010268542A
Application number: JP2009115848A
Authority: JP
Inventors: Takuya Ishii; 卓也石井; Takashi Ryu; 隆龍; Satoshi Wada; 聡和田
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2009-05-12
Filing date: 2009-05-12
Publication date: 2010-11-25
Anticipated expiration: 2029-05-12
Also published as: JP5330084B2; US20100289473A1; US8686704B2

Abstract

【課題】インダクタに流れる電流に応じた連続的な信号を得る。
【解決手段】インダクタに接続され、電源から前記インダクタに流れる電流をスイッチングする第１のトランジスタと、前記インダクタ及び前記第１のトランジスタが接続されたノードに接続され、前記第１のトランジスタのオフ期間の一部においてオンになる第２のトランジスタとを有するスイッチングレギュレータの電流検出回路であって、前記第１のトランジスタを流れる電流に応じた検出電流を生成する電流生成回路と、前記第１のトランジスタのオン期間において前記検出電流に応じた電圧を出力し、前記第１のトランジスタのオフ期間において前記検出電流に応じた電圧を保持して出力する保持回路と、前記保持回路の出力電圧に応じた電流を生成する出力トランジスタとを有する。
【選択図】図１

Description

本明細書で開示される技術は、各種電子機器に直流電圧を供給するスイッチングレギュレータ及びそれに用いられる電流検出回路に関する。

高効率な電力変換が可能であるので、近年、スイッチングレギュレータが多くの電子機器の電源回路として用いられている。その１つの例としての降圧型のスイッチングレギュレータは、例えばリチウムイオンバッテリーから供給されるＤＣ３〜４Ｖの入力電圧を高周波で断続するスイッチングトランジスタと、パルス状になったスイッチングトランジスタの出力を平滑するインダクタと、出力キャパシタと、制御回路とを有し、負荷へＤＣ１〜２Ｖ程度の電源電圧を供給する。

制御回路は、出力キャパシタから負荷へ供給される出力電圧を監視して、この出力電圧を安定化するようにスイッチングトランジスタのオンオフ時間を制御する。スイッチングレギュレータの制御方法としては、インダクタに流れる電流を検出してスイッチングトランジスタを制御することによって出力電圧を安定化する、カレントモード制御方式が多用されている。

図８は、従来のスイッチングレギュレータの構成例を示す回路図である。図８のスイッチングレギュレータは、インダクタ電流検出回路９００を有しており、特許文献１に開示されている。図９は、図８のスイッチングレギュレータにおける信号の波形を示すグラフである。図８において、入力端子Ｔ１には直流電圧Ｖｉｎが入力されている。スイッチングトランジスタ２のゲートには、トランジスタ２をスイッチングする駆動信号が供給されている。整流トランジスタ４は、ドレインがトランジスタ２のドレインに接続されている。比較器５は、トランジスタ４のドレイン電圧と接地電位とを比較し、その結果を示す信号でトランジスタ４を駆動する。

インダクタ６の一端は、トランジスタ２とトランジスタ４との接続点に接続されている。出力キャパシタ７は、インダクタ６の他端である出力端子Ｔ２に接続され、出力端子Ｔ２から負荷に出力電圧Ｖｏｕｔが供給される。トランジスタ２に流れる電流をＩＬ１とし、トランジスタ４に流れる電流をＩＬ２とすると、インダクタ６に流れる電流はＩＬ１＋ＩＬ２となる。

検出トランジスタ９１２のソース及びゲートは、トランジスタ２のソース及びゲートに接続されている。検出トランジスタ９１２のサイズはトランジスタ２の１／Ｎとする。差動増幅器９１４によって、トランジスタ２と検出トランジスタ９１２の各ドレイン電位が等しくなるようにトランジスタ９２２のドレイン−ソース間インピーダンスが調整されるので、トランジスタ９１２及び９２２には電流ＩＬ１／Ｎが流れる。トランジスタ９２８はトランジスタ９２２とカレントミラーを構成し、トランジスタ９２８にも電流ＩＬ１／Ｎが流れる。

検出トランジスタ９４２のドレイン及びゲートは、トランジスタ４のドレイン及びゲートに接続されている。検出トランジスタ９４２のサイズはトランジスタ４の１／Ｎとする。差動増幅器９４４によって、トランジスタ９４２のソース電位と接地電位とが等しくなるようにトランジスタ９５８のドレイン−ソース間インピーダンスが調整されるので、トランジスタ９４２及び９５８には電流ＩＬ２／Ｎが流れる。端子ＴＣから流入する電流は（ＩＬ１＋ＩＬ２）／Ｎとなるので、インダクタ電流ＩＬ１＋ＩＬ２を検出することができる。

米国特許第６，３７７，０３４号明細書

しかしながら、図８の電流検出回路９００では、トランジスタ２とトランジスタ４とがともにオフとなるデッドタイム等において、電流が検出されないという問題がある。例えば図９に示されているように、インダクタに流れる電流ＩＬは連続であるが、電流検出回路９００で得られる電流（ＩＬ１＋ＩＬ２）／Ｎは不連続になってしまう。特にインダクタ電流の平均値を制御する平均カレントモード制御方式では、このような不連続な信号に従ってスイッチングレギュレータの制御を行うことは難しいという問題がある。

本発明は、スイッチングレギュレータのインダクタに流れる電流に応じた連続的な信号を得ることを目的とする。

本発明の実施形態による電流検出回路は、インダクタに接続され、電源から前記インダクタに流れる電流をスイッチングする第１のトランジスタと、前記インダクタ及び前記第１のトランジスタが接続されたノードに接続され、前記第１のトランジスタのオフ期間の一部においてオンになる第２のトランジスタとを有するスイッチングレギュレータの電流検出回路であって、前記第１のトランジスタを流れる電流に応じた検出電流を生成する電流生成回路と、前記第１のトランジスタのオン期間において前記検出電流に応じた電圧を出力し、前記第１のトランジスタのオフ期間において前記検出電流に応じた電圧を保持して出力する保持回路と、前記保持回路の出力電圧に応じた電流を生成する出力トランジスタとを有する。

これによると、第１のトランジスタのオフ期間では検出電流に応じた電圧を保持するので、第２のトランジスタの電流を検出することなく、インダクタに流れる電流に応じた連続的な信号を得ることができる。

本発明の実施形態による他の電流検出回路は、インダクタに接続され、電源から前記インダクタに流れる電流をスイッチングする第１のトランジスタと、前記インダクタ及び前記第１のトランジスタが接続されたノードに接続され、前記第１のトランジスタのオフ期間の一部においてオンになる第２のトランジスタとを有するスイッチングレギュレータの電流検出回路であって、前記第２のトランジスタを流れる電流に応じた検出電流を生成する電流生成回路と、前記第２のトランジスタのオン期間において前記検出電流に応じた電圧を出力し、前記第２のトランジスタのオフ期間において前記検出電流に応じた電圧を保持して出力する保持回路と、前記保持回路の出力電圧に応じた電流を生成する出力トランジスタとを有する。

これによると、第２のトランジスタのオフ期間では検出電流に応じた電圧を保持するので、第１のトランジスタの電流を検出することなく、インダクタに流れる電流に応じた連続的な信号を得ることができる。

本発明の実施形態による更に他の電流検出回路は、インダクタに接続され、電源から前記インダクタに流れる電流をスイッチングする第１のトランジスタと、前記インダクタ及び前記第１のトランジスタが接続されたノードに接続され、前記第１のトランジスタのオフ期間の一部においてオンになる第２のトランジスタとを有するスイッチングレギュレータの電流検出回路であって、前記第１のトランジスタを流れる電流に応じた第１の検出電流を生成する第１の電流生成回路と、前記第１のトランジスタのオン期間において前記第１の検出電流に応じた電圧を出力し、前記第１及び第２のトランジスタがともにオフである期間において前記第１の検出電流に応じた電圧を保持して出力する第１の保持回路と、前記第１の保持回路の出力電圧に応じた電流を生成する第１の出力トランジスタと、前記第２のトランジスタを流れる電流に応じた第２の検出電流を生成する第２の電流生成回路と、前記第２のトランジスタのオン期間において前記第２の検出電流に応じた電圧を出力し、前記第１及び第２のトランジスタがともにオフである期間において前記第２の検出電流に応じた電圧を保持して出力する第２の保持回路と、前記第２の保持回路の出力電圧に応じた電流を生成する第２の出力トランジスタとを有する。前記第１の出力トランジスタと前記第２の出力トランジスタとは並列に接続されている。

これによると、第１のトランジスタのオフ期間では第１の検出電流に応じた電圧を保持し、第２のトランジスタのオフ期間では第２の検出電流に応じた電圧を保持するので、デッドタイムにおいても出力信号の値が急変しない。したがって、インダクタに流れる電流に応じた連続的な信号を得ることができる。

本発明の実施形態によるスイッチングレギュレータは、インダクタと、前記インダクタに接続され、電源から前記インダクタに流れる電流をスイッチングする第１のトランジスタと、前記インダクタ及び前記第１のトランジスタが接続されたノードに接続され、前記第１のトランジスタのオフ期間の一部においてオンになる第２のトランジスタと、電流検出回路とを有する。前記電流検出回路は、前記第１のトランジスタを流れる電流に応じた検出電流を生成する電流生成回路と、前記第１のトランジスタのオン期間において前記検出電流に応じた電圧を出力し、前記第１のトランジスタのオフ期間において前記検出電流に応じた電圧を保持して出力する保持回路と、前記保持回路の出力電圧に応じた電流を生成する出力トランジスタとを有する。

本発明の実施形態による他のスイッチングレギュレータは、インダクタと、前記インダクタに接続され、電源から前記インダクタに流れる電流をスイッチングする第１のトランジスタと、前記インダクタ及び前記第１のトランジスタが接続されたノードに接続され、前記第１のトランジスタのオフ期間の一部においてオンになる第２のトランジスタと、電流検出回路とを有する。前記電流検出回路は、前記第２のトランジスタを流れる電流に応じた検出電流を生成する電流生成回路と、前記第２のトランジスタのオン期間において前記検出電流に応じた電圧を出力し、前記第２のトランジスタのオフ期間において前記検出電流に応じた電圧を保持して出力する保持回路と、前記保持回路の出力電圧に応じた電流を生成する出力トランジスタとを有する。

本発明の実施形態による更に他のスイッチングレギュレータは、インダクタと、前記インダクタに接続され、電源から前記インダクタに流れる電流をスイッチングする第１のトランジスタと、前記インダクタ及び前記第１のトランジスタが接続されたノードに接続され、前記第１のトランジスタのオフ期間の一部においてオンになる第２のトランジスタと、電流検出回路とを有する。前記電流検出回路は、前記第１のトランジスタを流れる電流に応じた第１の検出電流を生成する第１の電流生成回路と、前記第１のトランジスタのオン期間において前記第１の検出電流に応じた電圧を出力し、前記第１及び第２のトランジスタがともにオフである期間において前記第１の検出電流に応じた電圧を保持して出力する第１の保持回路と、前記第１の保持回路の出力電圧に応じた電流を生成する第１の出力トランジスタと、前記第２のトランジスタを流れる電流に応じた第２の検出電流を生成する第２の電流生成回路と、前記第２のトランジスタのオン期間において前記第２の検出電流に応じた電圧を出力し、前記第１及び第２のトランジスタがともにオフである期間において前記第２の検出電流に応じた電圧を保持して出力する第２の保持回路と、前記第２の保持回路の出力電圧に応じた電流を生成する第２の出力トランジスタとを有する。前記第１の出力トランジスタと前記第２の出力トランジスタとは並列に接続されている。

本発明の実施形態によれば、インダクタに流れる電流に応じた連続的な信号を得ることができる。また、得られた信号を用いて例えば平均カレントモード制御をスイッチングレギュレータに対して行うことにより、スイッチングノイズによる誤動作のない出力電圧の安定化制御が可能となる。

本発明の第１の実施形態に係る電流検出回路を有するスイッチングレギュレータの構成例を示す回路図である。図１のスイッチングレギュレータにおける信号の波形を示すグラフである。本発明の第２の実施形態に係る電流検出回路を有するスイッチングレギュレータの構成例を示す回路図である。図３のスイッチングレギュレータにおける信号の波形を示すグラフである。第２の実施形態の変形例に係る電流検出回路を有するスイッチングレギュレータの構成例を示す回路図である。本発明の第３の実施形態に係る電流検出回路を有するスイッチングレギュレータの構成例を示す回路図である。図６のスイッチングレギュレータにおける信号の波形を示すグラフである。従来のスイッチングレギュレータの構成例を示す回路図である。図８のスイッチングレギュレータにおける信号の波形を示すグラフである。

以下、本発明の実施形態を、図面を参照しながら説明する。図面において下２桁が同じ参照番号で示された構成要素は、互いに対応しており、同一の又は類似の構成要素である。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る電流検出回路を有するスイッチングレギュレータの構成例を示す回路図である。図１のスイッチングレギュレータは、スイッチングトランジスタ２と、整流トランジスタ４と、比較器５と、インダクタ６と、出力キャパシタ７と、ＡＮＤ回路８と電流検出回路１００とを有している。スイッチングトランジスタ２及び整流トランジスタ４は、図１のスイッチングレギュレータの出力回路を構成している。

電流検出回路１００は、電流生成回路１０，４０と、補助トランジスタ２２，５２と、出力トランジスタ２８，５８と、保持回路３０，６０と、ＰＭＯＳＦＥＴ（p-channel Metal Oxide Semiconductor Field-Effect Transistor）５３，５４と、ＮＭＯＳＦＥＴ（n-channel Metal Oxide Semiconductor Field-Effect Transistor）５５とを有している。電流生成回路１０は、検出トランジスタ１２と、差動増幅器１４とを有している。保持回路３０は、スイッチ３２と、補助スイッチ３４と、キャパシタ３６とを有している。電流生成回路４０は、検出トランジスタ４２と、差動増幅器４４とを有している。保持回路６０は、スイッチ６２と、補助スイッチ６４と、キャパシタ６６とを有している。

入力端子Ｔ１には、バッテリー等の電源が接続され、直流電圧Ｖｉｎが入力される。スイッチングトランジスタ２は、ＰＭＯＳＦＥＴであって、そのソースは入力端子Ｔ１に接続され、ゲートにはスイッチングトランジスタ２をスイッチングする駆動信号Ｖｇが入力されている。インダクタ６の一端は、スイッチングトランジスタ２のドレインに接続されている。整流トランジスタ４はＮＭＯＳＦＥＴであって、そのドレインはスイッチングトランジスタ２とインダクタ６とが接続されたノードに接続されている。整流トランジスタ４のソースは接地されている。出力キャパシタ７は、インダクタ６の他端である出力端子Ｔ２に接続されている。出力キャパシタ７は、出力電圧Ｖｏｕｔを平滑化して、出力端子Ｔ２から負荷に供給する。

スイッチングトランジスタ２と整流トランジスタ４とは交互にオンになり、インダクタ６にインダクタ電流を流して出力キャパシタ７へ電流を供給する。ここで、スイッチングの際にスイッチングトランジスタ２及び整流トランジスタ４が同時にオンする期間が発生しないように、スイッチングトランジスタ２及び整流トランジスタ４がともにオフであるデッドタイム期間が設けられる。このため、実際には整流トランジスタ４は、スイッチングトランジスタ２のオフ期間の一部においてオンになる。スイッチングトランジスタ２からインダクタ６へ流れるインダクタ電流をＩＬ１、整流トランジスタ４からインダクタ６へ流れるインダクタ電流をＩＬ２とする。電流検出回路１００は、インダクタ電流ＩＬ＝ＩＬ１＋ＩＬ２にほぼ比例する電流Ｉｓを生成する。

比較器５は、整流トランジスタ４のドレイン電圧を接地電位と比較し、比較結果をＡＮＤ回路８に出力する。ＡＮＤ回路８は、比較器５の出力と制御信号Ｓ２との論理和を求め、整流トランジスタ４のゲートに出力する。

このような構成により、整流トランジスタ４は整流機能を有する。すなわち、整流トランジスタ４のソースからドレインに電流が流れるとき、電圧降下によって整流トランジスタ４のドレイン電圧は接地電圧を下回るので、比較器５はＨレベルを出力して整流トランジスタ４をオンにする。このとき、制御信号Ｓ２はＨレベル、駆動信号Ｖｇ２はＬレベルであるとする。一方、逆方向に電流が流れようとすると、比較器５はＬレベルを出力して整流トランジスタ４をオフにする。

図１の電流検出回路１００において、第１の検出トランジスタ１２は、ＰＭＯＳＦＥＴであって、そのソース及びゲートがスイッチングトランジスタ２のソース及びゲートにそれぞれ接続され、スイッチングトランジスタ２に同期して同様に動作する。第１の検出トランジスタ１２のサイズは、スイッチングトランジスタ２のサイズの１／Ｎであるとする。Ｎの値は、例えば数千〜数万である。トランジスタのサイズは、例えばトランジスタのゲート幅や、ゲート幅／ゲート長を意味する。トランジスタ２２のサイズとトランジスタ２８のサイズとは等しいとする。

第１の検出トランジスタ１２の電流はＮＭＯＳＦＥＴである補助トランジスタ２２に流れる。差動増幅器１４は、スイッチングトランジスタ２及び第１の検出トランジスタ１２のそれぞれのドレイン電位の差を増幅して、補助トランジスタ２２のゲートに出力する。この構成によって、スイッチングトランジスタ２及び第１の検出トランジスタ１２の各ドレイン電位が等しくなるように補助トランジスタ２２のドレイン−ソース間インピーダンスが調整されるので、トランジスタ１２は、電流ＩＬ１に精度良く比例する電流ＩＬ１／Ｎを生成する。補助トランジスタ２２にも電流ＩＬ１／Ｎが流れる。

トランジスタ２８のゲートは、スイッチ３２を介してトランジスタ２２のゲートと接続され、トランジスタ２８とトランジスタ２２とはカレントミラーを構成する。スイッチ３２がオンのとき、トランジスタ２８にはトランジスタ２２と同じく電流ＩＬ１／Ｎが流れる。トランジスタ２８のゲート−ソース間には補助スイッチ３４とキャパシタ３６とが並列に接続され、トランジスタ２８のドレインは出力端子ＴＣに接続されている。スイッチ３２及び補助スイッチ３４は、それぞれ制御信号Ｓ１，Ｓ２に従って動作する。

ＮＭＯＳＦＥＴである第２の検出トランジスタ４２は、そのドレイン及びゲートが整流トランジスタ４のドレイン及びゲートにそれぞれ接続され、整流トランジスタ４に同期して同様に動作する。第２の検出トランジスタ４２のサイズは、整流トランジスタ４のサイズの１／Ｎであるとする。また、トランジスタ４２のサイズとトランジスタ５２のサイズとは等しいとする。トランジスタ５３のサイズとトランジスタ５４のサイズとは等しいとする。トランジスタ５５のサイズとトランジスタ５８のサイズとは等しいとする。

差動増幅器４４は、トランジスタ４２のソース電位と接地電位との差を増幅して、補助トランジスタ５２のゲートに出力する。トランジスタ５２のソースはトランジスタ４２のソースに接続され、トランジスタ５２のドレインはＰＭＯＳＦＥＴであるトランジスタ５３のゲート及びドレインに接続される。

トランジスタ５３はトランジスタ５４とカレントミラーを構成し、トランジスタ５３及びトランジスタ５４のソースは入力端子Ｔ１に接続されている。トランジスタ５４のドレインは、ＮＭＯＳＦＥＴであるトランジスタ５５のドレイン及びゲートに接続されている。トランジスタ５５のソースは接地されている。この構成によって、トランジスタ４２のソース電位と接地電位とが等しくなるように補助トランジスタ５２のドレイン−ソース間インピーダンスが調整されるので、トランジスタ４２は、電流ＩＬ２に精度良く比例する電流ＩＬ２／Ｎを生成する。補助トランジスタ５２にも電流ＩＬ２／Ｎが流れる。

トランジスタ５３及びトランジスタ５４のカレントミラーによってトランジスタ５４のドレインからも電流ＩＬ２／Ｎが流れ、この電流は更にトランジスタ５５を流れる。トランジスタ５８のゲートは、スイッチ６２を介してトランジスタ５５のゲートと接続され、トランジスタ５８とトランジスタ５５とはカレントミラーを構成する。スイッチ６２がオンのとき、トランジスタ５８にはトランジスタ５５と同じく電流ＩＬ２／Ｎが流れる。トランジスタ５８のゲート−ソース間には補助スイッチ６４とキャパシタ６６とが並列に接続され、トランジスタ５８のドレインは出力端子ＴＣに接続されている。スイッチ６２及び補助スイッチ６４は、それぞれ制御信号Ｓ３，Ｓ４に従って動作する。

以上のような電流生成回路１０，４０は一例であって、それぞれ電流ＩＬ１，ＩＬ２に比例する電流を生成する回路であれば、他の構成を有していてもよい。

図２は、図１のスイッチングレギュレータにおける信号の波形を示すグラフである。図２には、スイッチングトランジスタ２への駆動信号Ｖｇ、インダクタ６に流れる電流ＩＬ、第１の検出トランジスタ１２を流れる検出電流ＩＬ１／Ｎ、第２の検出トランジスタ４２を流れる検出電流ＩＬ２／Ｎ、スイッチ３２の制御信号Ｓ１、補助スイッチ３４の制御信号Ｓ２、スイッチ６２の制御信号Ｓ３、補助スイッチ６４の制御信号Ｓ４、トランジスタ２８を流れる検出電流Ｉｓ１、トランジスタ５８を流れる検出電流Ｉｓ２、及び出力端子ＴＣから流入する検出電流Ｉｓ１＋Ｉｓ２が示されている。図１及び図２を参照して、図１の電流検出回路の動作を説明する。

スイッチ３２，６２及び補助スイッチ３４，６４は、それぞれに入力される制御信号がＨレベルのときにオンになる。スイッチングトランジスタ２はＰチャンネルトランジスタなので、駆動信号ＶｇがＬレベルのときにオンになる。これと連動して検出電流ＩＬ１／Ｎを流すために、スイッチ３２の制御信号Ｓ１は駆動信号Ｖｇの反転信号とする。一方、補助スイッチ３４の制御信号Ｓ２は、制御信号Ｓ１のＬレベルの期間及びその前後のデッドタイム期間にＬレベルとなる。すなわち、制御信号Ｓ２は、整流トランジスタ４を駆動する比較器５の出力に同期する。

スイッチングトランジスタ２のオン期間において、スイッチ３２がオンになり、出力トランジスタ２８のゲートには、トランジスタ２２のゲート電圧、すなわち、電流Ｉｓ１（＝ＩＬ１／Ｎ）に応じた電圧が与えられる。出力トランジスタ２８は、ゲートに与えられた電圧に応じた電流Ｉｓ１を生成する。

スイッチ３２がターンオフ後のデッドタイム期間中には、キャパシタ３６は出力トランジスタ２８のゲート電圧を保持する。このため、デッドタイム期間中も出力トランジスタ２８には電流Ｉｓ１が流れ続ける。デッドタイム期間が終了して整流トランジスタ４がターンオンすると同時に補助スイッチ３４がオンとなり、出力トランジスタ２８のゲートは接地されるので、出力トランジスタ２８には電流Ｉｓ１が流れなくなる。

スイッチ６２の制御信号Ｓ３は制御信号Ｓ２に等しく、補助スイッチ６４の制御信号Ｓ４は制御信号Ｓ１に等しい。整流トランジスタ４のオン期間において、スイッチ６２がオンになり、出力トランジスタ５８のゲートには、トランジスタ５５のゲート電圧、すなわち、電流Ｉｓ２（＝ＩＬ２／Ｎ）に応じた電圧が与えられる。出力トランジスタ５８は、ゲートに与えられた電圧に応じた電流Ｉｓ２を生成する。

スイッチ６２がターンオフ後のデッドタイム期間中には、キャパシタ６６は出力トランジスタ５８のゲート電圧を保持する。このため、デッドタイム期間中も出力トランジスタ５８には電流Ｉｓ２が流れ続ける。デッドタイム期間が終了してスイッチングトランジスタ２がターンオンすると同時に補助スイッチ６４がオンとなり、出力トランジスタ５８のゲートは接地されるので、出力トランジスタ５８には電流Ｉｓ２が流れなくなる。

図２に示されているように、出力トランジスタ２８及び５８のドレインが接続される出力端子ＴＣから流入する電流Ｉｓ（＝Ｉｓ１＋Ｉｓ２）は、デッドタイム期間中にも保持される。スイッチングトランジスタ２がスイッチングする毎に電流Ｉｓがゼロになることがないので、インダクタ電流ＩＬに高精度に比例する連続的な信号である電流Ｉｓを生成することができる。

（第２の実施形態）
図３は、本発明の第２の実施形態に係る電流検出回路を有するスイッチングレギュレータの構成例を示す回路図である。図３のスイッチングレギュレータは、電流検出回路１００に代えて電流検出回路２００を有し、平均化回路７０と、駆動信号生成部８０と、誤差増幅器９１と、基準電圧源９２と、抵抗９３とを更に有している点が、図１のスイッチングレギュレータとは異なっている。図３のスイッチングレギュレータは、出力端子ＴＣから出力される検出電流Ｉｓを用いて、出力端子Ｔ２から出力される出力電圧Ｖｏｕｔを安定化制御する。

電流検出回路２００は、電流生成回路１０と、補助トランジスタ２２と、ＮＭＯＳＦＥＴ２２と、ＰＭＯＳＦＥＴ２４と、ＰＭＯＳＦＥＴである出力トランジスタ２９と、保持回路２３０とを有している。電流生成回路１０及び補助トランジスタ２２は、図１を参照して説明したものと同様である。保持回路２３０は、スイッチ３２と、キャパシタ３６とを有している。

補助トランジスタ２２とトランジスタ２３とは、カレントミラーを構成している。ＰＭＯＳＦＥＴ２４と出力トランジスタ２９とは、カレントミラーを構成している。補助トランジスタ２２のサイズとトランジスタ２３のサイズとは等しいとする。トランジスタ２４のサイズと出力トランジスタ２９のサイズとは等しいとする。

出力トランジスタ２９のゲートは、スイッチ３２を介してトランジスタ２４のゲートと接続されている。スイッチ３２がオンのとき、出力トランジスタ２９にはトランジスタ２４と同じく電流ＩＬ１／Ｎが流れ、この電流が検出電流Ｉｓとして出力端子ＴＣから出力される。出力トランジスタ２９のゲート−ソース間にはキャパシタ３６が並列に接続され、トランジスタ２９のドレインは出力端子ＴＣに接続されている。スイッチ３２は、制御信号Ｓ１に従って動作する。

平均化回路７０は、オペアンプ７２と、基準電圧Ｖｒ２を出力する基準電圧源７４と、キャパシタ７６と、抵抗７８とを有している。駆動信号生成部８０は、三角波発生器８２と、ＰＷＭ比較器８４と、インバータ８６とを有している。

誤差増幅器９１は、出力電圧Ｖｏｕｔと目標電圧である基準電圧源９２の基準電圧Ｖｒ１との差を増幅して、出力電圧Ｖｏｕｔと基準電圧Ｖｒ１との間の誤差を示す誤差信号を生成し、抵抗９３を介してオペアンプ７２に出力する。オペアンプ７２は、入力された信号を平滑化して、平均化信号ＶａとしてＰＷＭ比較器８４に出力する。三角波発生器８２は、三角波電圧Ｖｔを発生する。ＰＷＭ比較器８４は、平均化信号Ｖａと三角波電圧Ｖｔとに基づいてパルス電圧を生成する。インバータ８６は、パルス電圧を反転して駆動信号Ｖｇとして出力する。駆動信号Ｖｇは、スイッチングトランジスタ２に与えられる。

以上の構成で行われる平均カレントモード制御と呼ばれる制御について説明する。まず、電流Ｉｓはインダクタ６に流れる電流を示す検出電流であるとし、誤差増幅器９１から出力される誤差信号の電圧をＶｅ、抵抗９３の抵抗値をＲｉとすると、オペアンプ７２の反転入力端子には電圧（Ｖｅ＋Ｒｉ×Ｉｓ）が与えられる。オペアンプ７２は、この反転入力端子の電圧と基準電圧Ｖｒ２との差を平滑化及び増幅し、得られた平均化信号Ｖａを出力する。

ＰＷＭ比較器８４は、平均化信号Ｖａと三角波電圧Ｖｔとを比較し、比較結果をパルス電圧として出力する。このパルス電圧の１周期に占めるＨレベルの期間の割合は、スイッチングトランジスタ２の１周期に占めるオン時間の割合であるデューティ比Ｄに等しい。三角波電圧Ｖｔが一定の周期で電圧０〜Ｅｔの間での増減を繰り返すとすると、デューティ比Ｄは、
Ｄ＝Ｖａ／Ｅｔ
で表される。

例えば、出力端子Ｔ２からの出力電流が減少したり、入力電圧Ｖｉｎが上昇したりすると、出力電圧Ｖｏｕｔも上昇する。上昇した出力電圧Ｖｏｕｔが基準電圧Ｖｒ１を越えると、誤差電圧Ｖｅは上昇する。誤差電圧Ｖｅの上昇によって、オペアンプ７２の反転入力端子に与えられる電圧も上昇し、オペアンプ７２が出力する平均化信号Ｖａは低下する。平均化信号Ｖａの低下に伴い、デューティ比Ｄは低下する。すなわちスイッチングトランジスタ２のオン時間が短縮されるため、インダクタ６に蓄えられる励磁エネルギーは減少し、インダクタ６を流れる電流は減少する。

このため、インダクタ６を介して出力端子Ｔ２へ供給される電力が減少するので、上昇した出力電圧Ｖｏｕｔを低下させるように負帰還がかかる。誤差電圧Ｖｅの上昇によってインダクタ６を流れる電流が減少する関係は、平均化回路７０におけるオペアンプ７２の入力のイマジナリーショートを考慮して、
Ｖｅ＋Ｒｉ×Ｉｓ＝Ｖｒ２
のように表される。つまり、誤差電圧Ｖｅの変動に対し検出電流Ｉｓが逆に変動する。

ここで、キャパシタ７６及び抵抗７８によって、検出電流Ｉｓに重畳している交流分が減衰されているので、検出電流Ｉｓの平均値が誤差電圧Ｖｅの変動に従って変動する。また、負帰還によって出力電圧Ｖｏｕｔは基準電圧Ｖｒ１に等しくなる。

図４は、図３のスイッチングレギュレータにおける信号の波形を示すグラフである。図４には、スイッチングトランジスタ２への駆動信号Ｖｇ、インダクタ６に流れる電流ＩＬ、検出トランジスタ１２を流れる検出電流ＩＬ１／Ｎ、スイッチ３２の制御信号Ｓ１、出力トランジスタ２９を流れる検出電流Ｉｓ、三角波電圧Ｖｔ、及び平均化信号Ｖａが示されている。図３及び図４を参照して、図３の電流検出回路２００の動作を説明する。

スイッチングトランジスタ２はＰチャンネルトランジスタなので、駆動信号ＶｇがＬレベルのときにオンとなる。これと連動して検出電流ＩＬ１／Ｎを流すために、スイッチ３２の制御信号Ｓ１は駆動信号Ｖｇの反転信号とする。

スイッチングトランジスタ２のオン期間において、スイッチ３２がオンになり、出力トランジスタ２９のゲートには、トランジスタ２２のゲート電圧、すなわち、電流Ｉｓ（＝ＩＬ１／Ｎ）に応じた電圧が与えられる。出力トランジスタ２９は、ゲートに与えられた電圧に応じた電流Ｉｓを生成する。

スイッチ３２がターンオフしてから再びオンするまでの期間、すなわちスイッチングトランジスタ２のオフ期間には、キャパシタ３６は出力トランジスタ２９のゲート電圧を保持する。このため、オフ期間中も出力トランジスタ２９には電流Ｉｓが流れ続ける。したがって、検出電流Ｉｓは、実際のインダクタ電流ＩＬとは、スイッチングトランジスタ２のオン期間だけ比例関係にあり、検出電流Ｉｓはインダクタ電流ＩＬに近似した波形を有する。しかし、平均カレントモード制御においては、厳密にインダクタ電流を検出する必要はなく、インダクタ電流ＩＬのおおよそのレベルを検出制御することによっても出力電圧Ｖｏｕｔの制御が可能である。

このような平均カレントモード制御方法は、インダクタ電流を平均化した信号を用いて駆動信号を生成するので、スイッチングノイズの影響を受け難いという特徴がある。しかし、第１の実施形態のようにスイッチングトランジスタ２と整流トランジスタ４との両方の電流を検出して加算する場合には、各トランジスタ電流を検出する回路においてミラー比の不一致があると、電流の急峻な変動が生じてしまう。その変動の影響は平均化しても取り除くことはできず、チャタリングのような誤作動の危険性が生じる。

これに対し、本実施形態のように、スイッチングトランジスタ２のオン期間のみインダクタ電流を検出し、オフ期間は検出電流値を保持すると、検出電流の急変はターンオン時に限定される。しかもその影響は、図４に示すように、平均化信号Ｖａが三角波電圧Ｖｔを上回った直後に急増することとして現れるので、むしろチャタリング等が防止され、スイッチングレギュレータの動作が安定する。

以上のように本実施形態の電流検出回路によれば、スイッチングトランジスタ２のオン時の電流を検出した後、オフ時には検出値を保持することによって近似的にインダクタ電流を検出することができる。

（第２の実施形態の変形例）
第２の実施形態のように、スイッチングトランジスタ２のオン時の電流を検出した後、オフ時には検出値を保持することによって近似的にインダクタ電流を検出する場合には、デューティ比がゼロになると要注意である。なぜなら、実際のインダクタ電流ＩＬは減少していくのに対し、検出電流Ｉｓは保持されたままだからである。

図５は、第２の実施形態の変形例に係る電流検出回路を有するスイッチングレギュレータの構成例を示す回路図である。図５のスイッチングレギュレータは、駆動信号生成部８０に代えて駆動信号生成部３８０を有している点が、図３のスイッチングレギュレータとは異なっている。駆動信号生成部３８０は、三角波発生器８２と、基準電圧源３８３と、ＰＷＭ比較器３８４と、ＮＡＮＤ回路３８６と、オフセット電圧源３８７と、ヒステリシス比較器３８８とを有している。

ＰＷＭ比較器３８４は、基準電圧源３８３の電圧が与えられる非反転入力端子を更に有している点が、ＰＷＭ比較器８４とは異なっている。ヒステリシス比較器３８８は、基準電圧Ｖｒ１にオフセット電圧源３８７の電圧が加算された基準電圧Ｖｒ３と、出力電圧Ｖｏｕｔとを比較する。ヒステリシス比較器３８８のヒステリシスは、オフセット電圧源３８７の電圧又はそれに近い値に設定される。ＮＡＮＤ回路３８６は、ＰＷＭ比較器３８４の比較結果と、ヒステリシス比較器３８８の比較結果との論理和を駆動信号Ｖｇとして出力する。

ＰＷＭ比較器３８４は、２つの非反転入力のうちの電位が高い方を優先して用いるものとし、基準電圧源３８３の電圧は、三角波電圧Ｖｔの波形と所定の低電位で交差するように設定される。ＰＷＭ比較器３８４は、平均化信号Ｖａが基準電圧源３８３の電圧より小さい場合には、基準電圧源３８３の電圧と三角波電圧Ｖｔの波形との交点で決まる幅を有するパルスを出力する。つまり、平均化信号Ｖａがどんなに低下しても、ＰＷＭ比較器３８４が出力するパルスの幅は、所定値より小さくならない。言い換えると、ＰＷＭ比較器３８４は、スイッチングトランジスタ２のオン期間の長さが所定の閾値以上となるように（デューティ比が最小デューティ比Ｄｍｉｎ以上となるように）、パルスを出力する。ヒステリシス比較器３８８がＨレベルを出力しているときには、ＮＡＮＤ回路３８６は、ＰＷＭ比較器３８４の出力信号を反転させて、駆動信号Ｖｇとして出力する。

図５のスイッチングレギュレータは、電流検出回路２００がインダクタ電流を近似的に検出し、これを用いて平均カレントモード制御によって出力電圧Ｖｏｕｔを安定化制御する点は、図３のスイッチングレギュレータと同様である。ところが、デューティ比が非常に小さくなる軽負荷時には、以下のように動作する。

まず、軽負荷であっても、出力電圧Ｖｏｕｔを安定化するために、出力端子Ｔ２へ供給するインダクタ電流を減少しようとして平均化信号Ｖａが低下する。ところが、基準電圧源３８３の電圧で設定される最小デューティ比Ｄｍｉｎ以下にはならないので、出力端子Ｔ２への供給電力が過剰となり、出力電圧Ｖｏｕｔは目標電圧である基準電圧Ｖｒ１を越えて増加する。出力電圧Ｖｏｕｔが基準電圧Ｖｒ３を越えると、ヒステリシス比較器３８８はＬレベルを出力し、ＮＡＮＤ回路３８６を介して駆動信号ＶｇをＨレベルにしてスイッチングトランジスタ２をオフにする。

スイッチングトランジスタ２のオフ状態ではインダクタ電流の出力端子Ｔ２への供給はなくなり、出力電圧Ｖｏｕｔは低下していく。出力電圧Ｖｏｕｔが基準電圧Ｖｒ１まで下がると、ヒステリシス比較器３８８は出力をＨレベルに戻す。このとき、ＰＷＭ比較器３８４が平均化信号Ｖａと三角波電圧Ｖｔとを比較することによって駆動信号ＶｇがＮＡＮＤ回路３８６を介して出力されるようになる。この駆動信号Ｖｇによってスイッチングトランジスタ２はスイッチング動作を再開する。出力端子Ｔ２からの供給電力が軽負荷状態のままであれば、最小デューティ比Ｄｍｉｎでのスイッチング動作によって再び出力電圧Ｖｏｕｔは上昇し、上記動作を繰り返す。

なお、ヒステリシス比較器３８８によるスイッチング動作の停止期間には、図５のスイッチングレギュレータを構成する各回路の動作を必要最小限となるようにして、低消費電力化を図ってもよい。

以上のように図５のスイッチングレギュレータによれば、最小デューティ比Ｄｍｉｎを設定するので、実際のインダクタ電流ＩＬは減少していくのに、検出電流Ｉｓは保持されたままという状態を回避することができる。また、そのために発生する軽負荷時の出力電圧Ｖｏｕｔの上昇をヒステリシス比較器３８３によって検出し、検出された場合にはスイッチング動作を停止する。このことにより、出力電圧Ｖｏｕｔの過電圧状態を回避するとともに、停止期間があるので軽負荷時の低消費電力化も達成できる。

（第３の実施形態）
図３及び図５のスイッチングレギュレータでは、スイッチングトランジスタのオン時の電流を検出した後、オフ時には検出値を保持するが、本実施形態では、整流トランジスタの電流を検出した後、スイッチングトランジスタのオン時には検出値を保持するような電流検出方法について説明する。

図６は、本発明の第３の実施形態に係る電流検出回路を有するスイッチングレギュレータの構成例を示す回路図である。図６のスイッチングレギュレータは、電流検出回路２００及び駆動信号生成部８０に代えて電流検出回路４００及び駆動信号生成部４８０を有する点が、図３のスイッチングレギュレータとは異なっている。図５のスイッチングレギュレータは、出力端子ＴＣから出力される検出電流Ｉｓを用いて、出力端子Ｔ２から出力される出力電圧Ｖｏｕｔを安定化制御する。

電流検出回路４００は、電流生成回路４０と、補助トランジスタ５２と、ＰＭＯＳＦＥＴ５３と、ＰＭＯＳＦＥＴである出力トランジスタ５９と、保持回路４６０とを有している。電流生成回路４０、補助トランジスタ５２、及びＰＭＯＳＦＥＴ５３は、図１を参照して説明したものと同様である。

出力トランジスタ５９のゲートは、スイッチ６２を介してトランジスタ５３のゲートと接続されている。トランジスタ５３と出力トランジスタ５９とはカレントミラーを構成している。トランジスタ５３のサイズと出力トランジスタ５９のサイズとは等しいとする。スイッチ６２がオンのとき、出力トランジスタ５９にはトランジスタ５３と同じく電流ＩＬ２／Ｎが流れる。出力トランジスタ５９のゲート−ソース間にはキャパシタ６６が並列に接続され、出力トランジスタ５９のドレインは出力端子ＴＣに接続されている。スイッチ６２は、制御信号Ｓ３に従って動作する。

駆動信号生成部４８０は、三角波発生器８２と、基準電圧源４８３と、ＰＷＭ比較器４８４と、インバータ８６とを有している。ＰＷＭ比較器４８４は、基準電圧源４８３の電圧Ｖｒ４が与えられる非反転入力端子を更に有している点が、ＰＷＭ比較器８４とは異なっている。

ＰＷＭ比較器４８４は、２つの非反転入力のうちの電位が低い方を優先して用いるものとし、基準電圧源４８３の電圧Ｖｒ４は、三角波電圧Ｖｔの波形と所定の高電位で交差するように設定される。ＰＷＭ比較器４８４は、平均化信号Ｖａが電圧Ｖｒ４より大きい場合には、電圧Ｖｒ４と三角波電圧Ｖｔの波形との交点で決まる幅を有するパルスを出力する。つまり、平均化信号Ｖａがどんなに上昇しても、ＰＷＭ比較器４８４が出力するパルスの幅は、所定値より大きくならない。言い換えると、ＰＷＭ比較器４８４は、スイッチングトランジスタ２のオン期間の長さが所定の閾値以下となるように（デューティ比が最大デューティ比Ｄｍａｘ以下となるように）、パルスを出力する。インバータ８６は、ＰＷＭ比較器４８４の出力信号を反転させて、駆動信号Ｖｇとして出力する。

図６のスイッチングレギュレータは、電流検出回路４００がインダクタ電流を近似的に検出し、これを用いて平均カレントモード制御によって出力電圧Ｖｏｕｔを安定化制御する点は、図３のスイッチングレギュレータと同様である。

次に、電流検出回路４００が、インダクタ６を流れる電流ＩＬをこれに近似した検出電流Ｉｓとして検出する動作を説明する。図７は、図６のスイッチングレギュレータにおける信号の波形を示すグラフである。図７には、スイッチングトランジスタ２への駆動信号Ｖｇ、整流トランジスタ４への駆動信号Ｖｇｌ、インダクタ６に流れる電流ＩＬ、検出トランジスタ４２を流れる検出電流ＩＬ１／Ｎ、スイッチ６２の制御信号Ｓ３、出力トランジスタ５９を流れる検出電流Ｉｓ、三角波電圧Ｖｔ、及び平均化信号Ｖａが示されている。図６及び図７を参照して、図６の電流検出回路４００の動作を説明する。

整流トランジスタ４はＮチャンネルトランジスタなので、駆動信号ＶｇｌがＨレベルのときにオンとなる。これと連動して検出電流ＩＬ２／Ｎを流すために、スイッチ６２の制御信号Ｓ３は駆動信号Ｖｇｌと同じ信号とする。

整流トランジスタ４のオン期間において、スイッチ６２がオンになり、出力トランジスタ５９のゲートには、トランジスタ５３のゲート電圧、すなわち、電流Ｉｓ（＝ＩＬ２／Ｎ）に応じた電圧が与えられる。出力トランジスタ５９は、ゲートに与えられた電圧に応じた電流Ｉｓを生成する。

スイッチ６２がターンオフしてから再びオンするまでの期間、すなわち整流トランジスタ４のオフ期間には、キャパシタ６６は出力トランジスタ５９のゲート電圧を保持する。このため、オフ期間中も出力トランジスタ５９には電流Ｉｓが流れ続ける。したがって、検出電流Ｉｓは、実際のインダクタ電流ＩＬとは、整流トランジスタ４のオン期間だけ比例関係にあり、検出電流Ｉｓはインダクタ電流ＩＬに近似した波形を有する。しかし、平均カレントモード制御においては、厳密にインダクタ電流を検出する必要はなく、インダクタ電流ＩＬのおおよそのレベルを検出制御することによっても出力電圧Ｖｏｕｔの制御が可能である。

本実施形態のように、整流トランジスタ４のオン期間のみインダクタ電流を検出し、オフ期間は検出電流値を保持すると、検出電流の急変はスイッチングトランジスタ２のターンオフ時に限定される。しかもその影響は、図７に示すように、平均化信号が三角波電圧Ｖｔを下回った直後に急減することとして現れるので、むしろチャタリング等が防止され、スイッチングレギュレータの動作が安定する。

さて、本実施形態のように、スイッチングトランジスタのオフ時の電流を検出した後、オン時には検出値を保持することによって近似的にインダクタ電流を検出する場合、デューティ比が１になると要注意である。なぜなら、実際のインダクタ電流ＩＬは増加していくのに対し、検出電流Ｉｓは保持されたままだからである。ＰＷＭ比較器４８４が出力するパルスのデューティ比が最大デューティ比Ｄｍａｘ以下となるようにしたのはこのためである。

以上のように本実施形態の電流検出回路によれば、整流トランジスタ４のオン時の電流を検出した後、オフ時には検出値を保持することによって近似的にインダクタ電流を検出することができる。

以上の各実施形態においては、電流検出回路が降圧型スイッチングレギュレータの電流を検出する場合を例として説明したが、本発明はこの構成には限定されない。本発明の電流検出回路は、直列接続された２つのスイッチの接続点から連続的に電流を出力するスイッチングレギュレータに対して同様に適用することができる。すなわち、本発明は、降圧型に限らず、昇圧型や反転型のスイッチングレギュレータにも適用することができる。

本発明の多くの特徴及び優位性は、記載された説明から明らかであり、よって添付の特許請求の範囲によって、本発明のそのような特徴及び優位性の全てをカバーすることが意図される。更に、多くの変更及び改変が当業者には容易に可能であるので、本発明は、図示され記載されたものと全く同じ構成及び動作に限定されるべきではない。したがって、全ての適切な改変物及び等価物は本発明の範囲に入るものとされる。

以上説明したように、本発明の実施形態によると、インダクタに流れる電流に応じた連続的な信号を得ることができるので、本発明は、電流検出回路及びスイッチングレギュレータ等について有用である。

１０，４０電流生成回路
２２，５２補助トランジスタ
２８，２９，５８，５９出力トランジスタ
３０，６０，２３０，４６０保持回路
３２，６２スイッチ
３４，６４補助スイッチ
３６，６６キャパシタ
７０平均化回路
８０，３８０，４８０駆動信号生成部
８２三角波発生器
８４，３８４，４８４ＰＷＭ比較器
９１誤差増幅器
１００，２００，４００電流検出回路

Claims

インダクタに接続され、電源から前記インダクタに流れる電流をスイッチングする第１のトランジスタと、前記インダクタ及び前記第１のトランジスタが接続されたノードに接続され、前記第１のトランジスタのオフ期間の一部においてオンになる第２のトランジスタとを有するスイッチングレギュレータの電流検出回路であって、
前記第１のトランジスタを流れる電流に応じた検出電流を生成する電流生成回路と、
前記第１のトランジスタのオン期間において前記検出電流に応じた電圧を出力し、前記第１のトランジスタのオフ期間において前記検出電流に応じた電圧を保持して出力する保持回路と、
前記保持回路の出力電圧に応じた電流を生成する出力トランジスタとを備える
電流検出回路。
請求項１に記載の電流検出回路において、
前記検出電流が流れる補助トランジスタを更に備え、
前記保持回路は、
一端が前記補助トランジスタの制御端子、又は前記補助トランジスタとカレントミラーを構成するトランジスタの制御端子に接続され、前記第１のトランジスタのオン期間にオンになるスイッチと、
前記スイッチの他端に接続されたキャパシタとを有し、
前記出力トランジスタは、制御端子が前記スイッチの他端に接続されている
電流検出回路。
インダクタに接続され、電源から前記インダクタに流れる電流をスイッチングする第１のトランジスタと、前記インダクタ及び前記第１のトランジスタが接続されたノードに接続され、前記第１のトランジスタのオフ期間の一部においてオンになる第２のトランジスタとを有するスイッチングレギュレータの電流検出回路であって、
前記第２のトランジスタを流れる電流に応じた検出電流を生成する電流生成回路と、
前記第２のトランジスタのオン期間において前記検出電流に応じた電圧を出力し、前記第２のトランジスタのオフ期間において前記検出電流に応じた電圧を保持して出力する保持回路と、
前記保持回路の出力電圧に応じた電流を生成する出力トランジスタとを備える
電流検出回路。
請求項３に記載の電流検出回路において、
前記検出電流が流れる補助トランジスタを更に備え、
前記保持回路は、
一端が前記補助トランジスタの制御端子、又は前記補助トランジスタとカレントミラーを構成するトランジスタの制御端子に接続され、前記第２のトランジスタのオン期間にオンになるスイッチと、
前記スイッチの他端に接続されたキャパシタとを有し、
前記出力トランジスタは、制御端子が前記スイッチの他端に接続されている
電流検出回路。
インダクタに接続され、電源から前記インダクタに流れる電流をスイッチングする第１のトランジスタと、前記インダクタ及び前記第１のトランジスタが接続されたノードに接続され、前記第１のトランジスタのオフ期間の一部においてオンになる第２のトランジスタとを有するスイッチングレギュレータの電流検出回路であって、
前記第１のトランジスタを流れる電流に応じた第１の検出電流を生成する第１の電流生成回路と、
前記第１のトランジスタのオン期間において前記第１の検出電流に応じた電圧を出力し、前記第１及び第２のトランジスタがともにオフである期間において前記第１の検出電流に応じた電圧を保持して出力する第１の保持回路と、
前記第１の保持回路の出力電圧に応じた電流を生成する第１の出力トランジスタと、
前記第２のトランジスタを流れる電流に応じた第２の検出電流を生成する第２の電流生成回路と、
前記第２のトランジスタのオン期間において前記第２の検出電流に応じた電圧を出力し、前記第１及び第２のトランジスタがともにオフである期間において前記第２の検出電流に応じた電圧を保持して出力する第２の保持回路と、
前記第２の保持回路の出力電圧に応じた電流を生成する第２の出力トランジスタとを備え、
前記第１の出力トランジスタと前記第２の出力トランジスタとは並列に接続されている
電流検出回路。
請求項５に記載の電流検出回路において、
前記第１の検出電流が流れる第１の補助トランジスタと、
前記第２の検出電流が流れる第２の補助トランジスタとを更に備え、
前記第１の保持回路は、
一端が前記第１の補助トランジスタの制御端子、又は前記第１の補助トランジスタとカレントミラーを構成するトランジスタの制御端子に接続され、前記第１のトランジスタのオン期間にオンになる第１のスイッチと、
前記第１のスイッチの他端に接続された第１のキャパシタとを有し、
前記第１の出力トランジスタは、制御端子が前記第１のスイッチの他端に接続されており、
前記第２の保持回路は、
一端が前記第２の補助トランジスタの制御端子、又は前記第２の補助トランジスタとカレントミラーを構成するトランジスタの制御端子に接続され、前記第２のトランジスタのオン期間にオンになる第２のスイッチと、
前記第２のスイッチの他端に接続された第２のキャパシタとを有し、
前記第２の出力トランジスタは、制御端子が前記第２のスイッチの他端に接続されている
電流検出回路。
請求項６に記載の電流検出回路において、
前記第１の保持回路は、前記第２のスイッチと同様に動作する第１の補助スイッチを更に有し、
前記第２の保持回路は、前記第１のスイッチと同様に動作する第２の補助スイッチを更に有する
電流検出回路。
インダクタと、
前記インダクタに接続され、電源から前記インダクタに流れる電流をスイッチングする第１のトランジスタと、
前記インダクタ及び前記第１のトランジスタが接続されたノードに接続され、前記第１のトランジスタのオフ期間の一部においてオンになる第２のトランジスタと、
電流検出回路とを備え、
前記電流検出回路は、
前記第１のトランジスタを流れる電流に応じた検出電流を生成する電流生成回路と、
前記第１のトランジスタのオン期間において前記検出電流に応じた電圧を出力し、前記第１のトランジスタのオフ期間において前記検出電流に応じた電圧を保持して出力する保持回路と、
前記保持回路の出力電圧に応じた電流を生成する出力トランジスタとを有する
スイッチングレギュレータ。
請求項８に記載のスイッチングレギュレータにおいて、
前記出力トランジスタで生成された電流を平均化し、得られた平均化信号を出力する平均化回路と、
前記平均化信号に基づいて、前記第１のトランジスタを制御する駆動信号を生成する駆動信号生成部とを更に備える
スイッチングレギュレータ。
請求項９に記載のスイッチングレギュレータにおいて、
前記スイッチングレギュレータの出力電圧と目標電圧との間の誤差を示す誤差信号を生成する誤差増幅器を更に備え、
前記平均化回路は、前記出力トランジスタで生成された電流と前記誤差信号との和を平均化して前記平均化信号を生成し、
前記駆動信号生成部は、
三角波信号を生成する三角波発生器と、
前記平均化信号と前記三角波信号とを比較して前記駆動信号を生成する比較器とを有する
スイッチングレギュレータ。
請求項９に記載のスイッチングレギュレータにおいて、
前記駆動信号生成部は、前記第１のトランジスタのオン期間の長さが所定の閾値以上となるように前記駆動信号を生成する
スイッチングレギュレータ。
請求項１１に記載のスイッチングレギュレータにおいて、
前記駆動信号生成部は、前記スイッチングレギュレータの出力電圧が前記目標電圧より高い所定の電圧に達すると、前記第１のトランジスタを停止させるように前記駆動信号を生成する
スイッチングレギュレータ。
インダクタと、
前記インダクタに接続され、電源から前記インダクタに流れる電流をスイッチングする第１のトランジスタと、
前記インダクタ及び前記第１のトランジスタが接続されたノードに接続され、前記第１のトランジスタのオフ期間の一部においてオンになる第２のトランジスタと、
電流検出回路とを備え、
前記電流検出回路は、
前記第２のトランジスタを流れる電流に応じた検出電流を生成する電流生成回路と、
前記第２のトランジスタのオン期間において前記検出電流に応じた電圧を出力し、前記第２のトランジスタのオフ期間において前記検出電流に応じた電圧を保持して出力する保持回路と、
前記保持回路の出力電圧に応じた電流を生成する出力トランジスタとを有する
スイッチングレギュレータ。
請求項１３に記載のスイッチングレギュレータにおいて、
前記出力トランジスタで生成された電流を平均化し、得られた平均化信号を出力する平均化回路と、
前記平均化信号に基づいて、前記第１のトランジスタを制御する駆動信号を生成する駆動信号生成部とを更に備える
スイッチングレギュレータ。
請求項１４に記載のスイッチングレギュレータにおいて、
前記スイッチングレギュレータの出力電圧と目標電圧との間の誤差を示す誤差信号を生成する誤差増幅器を更に備え、
前記平均化回路は、前記出力トランジスタで生成された電流と前記誤差信号との和を平均化して前記平均化信号を生成し、
前記駆動信号生成部は、
三角波信号を生成する三角波発生器と、
前記平均化信号と前記三角波信号とを比較して前記駆動信号を生成する比較器とを有する
スイッチングレギュレータ。
請求項１４に記載のスイッチングレギュレータにおいて、
前記駆動信号生成部は、前記第１のトランジスタのオン期間の長さが所定の閾値以下となるように前記駆動信号を生成する
スイッチングレギュレータ。
インダクタと、
前記インダクタに接続され、電源から前記インダクタに流れる電流をスイッチングする第１のトランジスタと、
前記インダクタ及び前記第１のトランジスタが接続されたノードに接続され、前記第１のトランジスタのオフ期間の一部においてオンになる第２のトランジスタと、
電流検出回路とを備え、
前記電流検出回路は、
前記第１のトランジスタを流れる電流に応じた第１の検出電流を生成する第１の電流生成回路と、
前記第１のトランジスタのオン期間において前記第１の検出電流に応じた電圧を出力し、前記第１及び第２のトランジスタがともにオフである期間において前記第１の検出電流に応じた電圧を保持して出力する第１の保持回路と、
前記第１の保持回路の出力電圧に応じた電流を生成する第１の出力トランジスタと、
前記第２のトランジスタを流れる電流に応じた第２の検出電流を生成する第２の電流生成回路と、
前記第２のトランジスタのオン期間において前記第２の検出電流に応じた電圧を出力し、前記第１及び第２のトランジスタがともにオフである期間において前記第２の検出電流に応じた電圧を保持して出力する第２の保持回路と、
前記第２の保持回路の出力電圧に応じた電流を生成する第２の出力トランジスタとを有し、
前記第１の出力トランジスタと前記第２の出力トランジスタとは並列に接続されている
スイッチングレギュレータ。