JP2008042521A - 電流グリッチ低減回路 - Google Patents

Abstract

【課題】ダイナミックレンジの縮小、素子数増加、素子相対バラツキによるオフセット増加をさせずに、グリッチの軽減が可能な電流グリッチ低減回路を提供する。
【解決手段】入力トランジスタＭ１と出力トランジスタＭ２とを有するカレントミラー回路において、入力トランジスタＭ１の制御電極と出力トランジスタＭ２の制御電極との間に、電流経路をなすようにスイッチングトランジスタＭ３を直列に接続する。さらに、一方の端子が出力トランジスタＭ２の制御電極の間に接続され、もう一方の端子が接地された容量Ｃ１を設ける。そして、スイッチングトランジスタＭ３の制御電極に二値制御信号を入力して、オンオフを制御する。
【選択図】図１

Description

本発明は、入力信号に含まれたグリッチを低減させる電流グリッチ低減回路に関するものである。

Ｄ／Ａコンバータの１つであるバイナリ方式の電流ＤＡＣ（ＤＡＣ：Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）は、電流切り替え時に各ビットのスイッチングする時間差によってグリッチが発生する。

例えば、光ディスクドライブでレーザーを駆動する電流ＤＡＣから、グリッチが出力されると、所望のパワーとは異なるパワーでレーザーから出力がされ、光ディスクに正確なデータを書き込めなかったり、データを消去したりするばかりか、レーザーが破壊に至ることがある。

グリッチを低減するには、例えば、電流ＤＡＣの出力を、ノイズ耐性を有する定電流回路を介して出力することが考えられる。ノイズ耐性を有する定電流回路としては、例えば、入力トランジスタと出力トランジスタとを有するカレントミラー回路において、入力トランジスタのベース電極と出力トランジスタのベース電極との間にローパスフィルター（以下、ＬＰＦとも呼ぶ）を設けて、高周波ノイズを除去するものがある（例えば、特許文献１を参照）。
特開平３−６５７１５号公報

しかしながら、上記の定電流回路は、常にＬＰＦに信号が伝わるため、時定数を大きくしなければならない。そのため、切り替えセトリング時間が長くなってしまう。

また、電流を電圧に変換しなければならないので、Ｉ／Ｖ，Ｖ／Ｉ変換回路が必要となり、その結果、ダイナミックレンジの縮小、素子数増加、さらには素子相対バラツキによるオフセット増加の問題が発生することが考えられる。

本発明は上記の問題に着目してなされたものであり、切り替えセトリング時間が長くならず、ダイナミックレンジの縮小、素子数増加、素子相対バラツキによるオフセット増加をさせずに、グリッチの軽減が可能な電流グリッチ低減回路を提供することを目的としている。

前記の課題を解決するため、本発明の一態様は、
入力信号に含まれたグリッチを低減させる電流グリッチ低減回路であって、
前記入力信号を受ける入力トランジスタ、及び出力トランジスタを有するカレントミラー回路と、
前記入力トランジスタの制御電極と前記出力トランジスタの制御電極との間に、電流経路をなすように直列に接続され、制御電極に二値制御信号が入力されたスイッチングトランジスタ、及び一方の端子が前記出力トランジスタの制御電極の間に接続され、もう一方の端子が接地された容量を有するサンプルホールド回路と、
を備えたことを特徴とする。

本発明によれば、カレントミラー回路のゲート（ベース）結合部にＳ／Ｈ回路を挿入することによって、グリッチがある期間は、Ｓ／Ｈ回路で保持されている電荷で、カレントミラー回路の出力電流を保持できるので、切り替えセトリング時間が長くならず、ダイナミックレンジの縮小、素子数増加、素子相対バラツキによるオフセット増加をさせずに、グリッチの軽減ができる。

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。

《発明の実施形態１》
図１は、本発明の実施形態１に係る電流グリッチ低減回路１００の構成を示す図である。電流グリッチ低減回路１００は、電流ＤＡＣ１１０（バイナリ方式の電流ＤＡＣ）が出力した電流の電流グリッチを低減する回路である。

なお、この例では、電流ＤＡＣ１１０は、定電流源Ｉ１〜Ｉ２、スイッチＳＷ１〜ＳＷ２を有している。定電流源Ｉ１は、出力が１０μＡの定電流源であり、定電流源Ｉ２は、出力が２０μＡの定電流源である。定電流源Ｉ１の出力には、スイッチＳＷ１の一方の端子が接続され、定電流源Ｉ２の出力には、スイッチＳＷ２の一方の端子が接続されている。また、スイッチＳＷ１のもう一方の端子と、スイッチＳＷ２のもう一方の端子は、互いに接続されている。すなわち、スイッチＳＷ１とスイッチＳＷ２とを切り替えることによって、４段階の出力電流（Ｉｏｕｔ）が得られる。

（電流グリッチ低減回路１００の構成）
電流グリッチ低減回路１００は、図１に示すように、入力トランジスタＭ１、出力トランジスタＭ２、スイッチングトランジスタＭ３、及び容量Ｃ１を備えている。

入力トランジスタＭ１は、ＮＭＯＳトランジスタであり、ドレインとゲートとに、電流ＤＡＣ１１０の出力が供給され、ソースが接地されている。

出力トランジスタＭ２は、ＮＭＯＳトランジスタであり、ドレインが外部端子と接続され、ソースが接地されている。

スイッチングトランジスタＭ３は、ＮＭＯＳトランジスタであり、ドレインが入力トランジスタＭ１のゲートと接続され、ソースが出力トランジスタＭ２のゲートと接続されている。

したがって、スイッチングトランジスタＭ３のゲートに所定の電圧を印加して、スイッチングトランジスタＭ３をオンにすると、入力トランジスタＭ１と出力トランジスタＭ２のゲート同士が接続され、入力トランジスタＭ１と出力トランジスタＭ２とによって、カレントミラー回路が構成される。スイッチングトランジスタＭ３がオンの状態では、入力トランジスタＭ１のＩｄｓ（Ｉｄｓはドレイン電流）と出力トランジスタＭ２のＩｄｓとは、入力トランジスタＭ１のＬ／Ｗ値（Ｌはゲート長、Ｗはゲート幅Ｗ）と、出力トランジスタＭ２のＬ／Ｗ値との比率に等しくなる。すなわち、入力トランジスタＭ１と出力トランジスタＭ２のＬ／Ｗ値が同じであれば、電流ＤＡＣ１１０の出力電流Ｉｏｕｔと出力トランジスタＭ２のＩｄｓとは等しい。

一方、スイッチングトランジスタＭ３のソースには、容量Ｃ１の一方の端が接続されている。また、容量Ｃ１のもう一方の端子は、接地されている。すなわち、スイッチングトランジスタＭ３と容量Ｃ１とによって、サンプルホールド回路（以下、Ｓ／Ｈ回路とも呼ぶ）が構成されている。

（電流グリッチ低減回路１００の動作）
スイッチＳＷ１がオン、スイッチＳＷ２がオフの状態から、スイッチＳＷ１がオフ、スイッチＳＷ２がオンの状態に遷移するとき、すなわち、出力電流Ｉｏｕｔを１０μＡから２０μＡへ切り替えるときを例に、電流グリッチ低減回路１００の動作を説明する。

まず、出力電流Ｉｏｕｔが１０μＡのとき、すなわち、スイッチＳＷ１がオン、スイッチＳＷ２がオフの状態のときには、スイッチングトランジスタＭ３をオンにしておく。それにより、容量Ｃ１には電荷が充電される。

次に、電流ＤＡＣ１１０の出力電流Ｉｏｕｔが１０μＡから２０μＡへ切り替わるときは、切り替わる前に、スイッチングトランジスタＭ３をオフにして、その後、スイッチＳＷ１とスイッチＳＷ２とが切り替わるようにする。

スイッチＳＷ１とスイッチＳＷ２が全く同時に切り替わることは、実際の回路上は、配線遅延などの要因より不可能である。一般的には、数十ｎｓｅｃの間、スイッチＳＷ１、ＳＷ２の両方がオン、または両方がオフする期間が存在する。両方オンのときは、出力電流Ｉｏｕｔは３０μＡ、両方がオフときは、出力電流Ｉｏｕｔは０μＡとなり、これがグリッチ出力となる。

電流グリッチ低減回路１００では、入力トランジスタＭ１と出力トランジスタＭ２のＬ／Ｗ値が同じであれば、スイッチＳＷ１、ＳＷ２を切り替える直前に、スイッチングトランジスタＭ３をオフにすると、容量Ｃ１に充電されている電荷によって、出力トランジスタＭ２のゲート電位は保持され、出力トランジスタＭ２のＩｄｓは、１０μＡのままである。

スイッチＳＷ１、ＳＷ２の切り替わりが終了した後に、スイッチングトランジスタＭ３をオンにすると、入力トランジスタＭ１と出力トランジスタＭ２とによってカレントミラー回路が再び構成され、出力トランジスタＭ２の出力電流は、定電流源Ｉ２の出力（すなわち出力電流Ｉｏｕｔ）である２０μＡとなる。

上記のように、スイッチＳＷ１、ＳＷ２を切り替える場合に、スイッチングトランジスタＭ３をオフにするので、容量Ｃ１に充電されている電荷によって、出力トランジスタＭ２のゲート電位が保持される。すなわち、グリッチ（上記の例では３０μＡまたは０μＡの電流）が出力される期間をなくすことができ、円滑に出力電流Ｉｏｕｔを切り替えることができる。しかも、抵抗でＩ／Ｖ変換し、それをバッファリングするよりも、ダイナミックレンジを広く取ることができ、さらに、素子数を大幅に削減できるので、素子相対バラツキによるオフセット要因を削減することができる。また、Ｓ／Ｈ回路は、ホールド用の容量に充電する時間を要するのみなので、ＬＰＦと比べ、小さな容量で、かつ高速に動作状態を切り替えることができる。すなわち、切り替えセトリング時間が長くならない。

《発明の実施形態２》
図２は、本発明の実施形態２に係る電流グリッチ低減回路２００の構成を示す図である。電流グリッチ低減回路２００は、実施形態１の電流グリッチ低減回路１００に、ユニティゲインアンプＡ１（電圧フォロワ）が追加されて構成されている。

ユニティゲインアンプＡ１は、Ｓ／Ｈ回路のホールド時間よりも早いスルーレートを有したアンプであり、入力トランジスタＭ１とスイッチングトランジスタＭ３との間に接続されている。例えば、ユニティゲインアンプＡ１は、オペレーショナルアンプで構成することができる。この場合には、オペレーショナルアンプの一方の入力端子を入力トランジスタＭ１のゲート（制御電極）と接続し、もう一方の入力端子と出力端子とを、スイッチングトランジスタＭ３のドレイン（電流入力電極）と接続する。

また、本実施形態では、バイナリ方式の電流ＤＡＣとして、電流ＤＡＣ２１０が接続されている。電流ＤＡＣ２１０は、電流ＤＡＣ１１０よりも、多くの定電流源とスイッチとを備えている。すなわち、実施形態１の電流ＤＡＣよりもビット数が多い例である。

上記のように、Ｓ／Ｈ回路の容量Ｃ１の前に、ユニティゲインアンプＡ１を接続することにより、本実施形態では、容量Ｃ１への充放電を安定に行うようにできる。

つまり、電流ＤＡＣのビット数が多い場合や、電流ＤＡＣのビット間の電流値に大きな差が有る場合は、ユニティゲインアンプＡ１がないと、大電流から小電流へ切り替えるときや、小電流間での切り替えのときに、容量Ｃ１に充放電する時間が長くなってしまう。しかし、Ｓ／Ｈ回路の容量Ｃ１の前に、ホールド時間よりも早いスルーレートのユニティゲインアンプＡ１を、充放電用に接続することにより、どのような切り替えの場合でも充放電時間が等しくなり、グリッチをＳ／Ｈ回路でなくすことが可能になる。

《発明の実施形態３》
図３は、本発明の実施形態３に係る電流グリッチ低減回路３００の構成を示す図である。電流グリッチ低減回路３００は、実施形態１の電流グリッチ低減回路１００にＮＭＯＳトランジスタＭ４が追加されて構成されている。

ＮＭＯＳトランジスタＭ４は、ドレインが、容量Ｃ１の接地側端子とは反対側の端子と接続され、ソースが接地されている。

上記の構成により、出力トランジスタＭ２の出力をすばやく０μＡにしたい場合に、ＮＭＯＳトランジスタＭ４のゲートに所定の電位を印加することによって、容量Ｃ１に充電された電荷を、ＮＭＯＳトランジスタＭ４によって早く放電させることができる。

《発明の実施形態４》
図４は、本発明の実施形態４に係る電流グリッチ低減回路４００の構成を示す図である。電流グリッチ低減回路４００は、実施形態２の電流グリッチ低減回路２００にＮＭＯＳトランジスタＭ４が追加されて構成されている。

本実施形態においても、ＮＭＯＳトランジスタＭ４は、ドレインが、容量Ｃ１の接地側端子とは反対側の端子と接続され、ソースが接地されている。

したがって、本実施形態においても、出力トランジスタＭ２の出力をすばやく０μＡにしたい場合に、ＮＭＯＳトランジスタＭ４のゲートに所定の電位を印加することによって、容量Ｃ１に充電された電荷を、ＮＭＯＳトランジスタＭ４によって早く放電させることができる。

なお、上記の各実施形態は、トランジスタにＮｃｈＣＭＯＳトランジスタを使用した例であるが、これをＰｃｈＭＯＳトランジスタや、バイポーラトランジスタに置き換えることもできる。

本発明に係る電流グリッチ低減回路は、カレントミラー回路のゲート（ベース）結合部にＳ／Ｈ回路を挿入することによって、グリッチがある期間は、Ｓ／Ｈ回路で保持されている電荷で、カレントミラー回路の出力電流を保持できるので、切り替えセトリング時間が長くならず、ダイナミックレンジの縮小、素子数増加、素子相対バラツキによるオフセット増加をさせずに、グリッチの軽減ができるという効果を有し、電流ＤＡＣ回路等から出力された信号に含まれたグリッチを低減させる電流グリッチ低減回路等として有用である。

実施形態１に係る電流グリッチ低減回路の構成を示す図である。 実施形態２に係る電流グリッチ低減回路の構成を示す図である。 実施形態３に係る電流グリッチ低減回路の構成を示す図である。 実施形態４に係る電流グリッチ低減回路の構成を示す図である。

符号の説明

１００ 電流グリッチ低減回路
１１０ 電流ＤＡＣ
２００ 電流グリッチ低減回路
２１０ 電流ＤＡＣ
３００ 電流グリッチ低減回路
４００ 電流グリッチ低減回路
ＳＷ１〜ＳＷ２ スイッチ
Ａ１ ユニティゲインアンプ
Ｃ１ 容量
Ｉ１〜Ｉｎ 定電流源
Ｍ１ 入力トランジスタ
Ｍ２ 出力トランジスタ
Ｍ３ スイッチングトランジスタ
Ｍ４ ＮＭＯＳトランジスタ

Claims (5)

1. 入力信号に含まれたグリッチを低減させる電流グリッチ低減回路であって、
   前記入力信号を受ける入力トランジスタ、及び出力トランジスタを有するカレントミラー回路と、
   前記入力トランジスタの制御電極と前記出力トランジスタの制御電極との間に、電流経路をなすように直列に接続され、制御電極に二値制御信号が入力されたスイッチングトランジスタ、及び一方の端子が前記出力トランジスタの制御電極の間に接続され、もう一方の端子が接地された容量を有するサンプルホールド回路と、
   を備えたことを特徴とする電流グリッチ低減回路。
2. 請求項１の電流グリッチ低減回路であって、
   さらに、電圧フォロワを備え、
   前記電圧フォロワは、前記サンプルホールド回路のホールド時間よりも早いスルーレートを有し、入力端子が前記入力トランジスタの制御電極と接続され、出力端子が前記スイッチングトランジスタの電流入力電極に接続されていることを特徴とする電流グリッチ低減回路。
3. 請求項２の電流グリッチ低減回路であって、
   前記電圧フォロワは、オペレーショナルアンプであり、一方の入力端子が前記入力トランジスタの制御電極と接続され、もう一方の入力端子と出力端子とが前記スイッチングトランジスタの電流入力電極と接続されていることを特徴とする電流グリッチ低減回路。
4. 請求項１の電流グリッチ低減回路であって、
   さらに、一方の端子が前記出力トランジスタの制御電極に接続され、もう一方の端子が接地され、制御電極に二値制御信号が入力されたトランジスタを備えたことを特徴とする電流グリッチ低減回路。
5. 請求項２の電流グリッチ低減回路であって、
   さらに、一方の端子が前記出力トランジスタの制御電極に接続され、もう一方の端子が接地され、制御電極に二値制御信号が入力されたトランジスタを備えたことを特徴とする電流グリッチ低減回路。

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