JP6539534B2 - 電源回路 - Google Patents
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Description
100 オーバーシュート抑制部
C1,C2,C10 キャパシタ
CC 定電流源
CMP コンパレータ
D1,D2,D10,D20 寄生ダイオード
ERR,ERR10 エラーアンプ
GND グランド(低電位端子)
INV インバータ
L,L10 インダクタ
M1〜M3,M10,M20 トランジスタ
N1〜N5,N10,N20,N30,N40 ノード
OUT 出力端子
R1,R2,R10,R20 抵抗
SH サンプル・ホールド回路
VDD 電源(高電位端子)
Claims (9)
- 高電位端子と第1のノードとの間に接続される第1トランジスタと、
低電位端子と前記第1のノードとの間に接続される第2トランジスタと、
前記第1のノードと前記低電位端子との間に接続される平滑回路と、
出力端子の出力電圧があらかじめ定められた電圧になるように前記第1トランジスタ及び前記第2トランジスタそれぞれに第1駆動信号及び第2駆動信号を与えることで前記第1トランジスタ及び前記第2トランジスタを交互にオンオフする制御回路部と、
前記出力端子に接続される負荷が重負荷から軽負荷又は無負荷に急激に変動した場合に前記第2トランジスタをオフにするオーバーシュート抑制部と、
を備え、
前記オーバーシュート抑制部は、
前記第2トランジスタのオン時における前記第2駆動信号のパルス幅を電圧に変換するパルス幅−電圧変換部と、
前記パルス幅−電圧変換部により生成された電圧のピーク値を保持すると共に前回保持された電圧を出力する保持部と、
前記パルス幅−電圧変換部により生成された電圧と前記保持部により出力された電圧とを比較してその比較結果を前記制御回路部に出力するコンパレータと、
を含み、
前記制御回路部は、前記比較結果に基づいて、前記パルス幅−電圧変換部により生成された電圧が前記保持部により出力された電圧よりも大きくなったときに、前記第2トランジスタをオフにする電源回路。 - 高電位端子と第1のノードとの間に接続されるインダクタと、
低電位端子と前記第1のノードとの間に接続される第1トランジスタと、
前記第1のノードと出力端子との間に接続される第2トランジスタと、
前記出力端子と前記低電位端子との間に接続される第1のキャパシタと、
前記出力端子の出力電圧があらかじめ定められた電圧になるように前記第1トランジスタ及び前記第2トランジスタそれぞれに第1駆動信号及び第2駆動信号を与えることで前記第1トランジスタ及び前記第2トランジスタを交互にオンオフする制御回路部と、
前記出力端子に接続される負荷が重負荷から軽負荷又は無負荷に急激に変動した場合に前記第2トランジスタをオフにするオーバーシュート抑制部と、
を備え、
前記オーバーシュート抑制部は、
前記第2トランジスタのオン時における前記第2駆動信号のパルス幅を電圧に変換するパルス幅−電圧変換部と、
前記パルス幅−電圧変換部により生成された電圧のピーク値を保持すると共に前回保持された電圧を出力する保持部と、
前記パルス幅−電圧変換部により生成された電圧と前記保持部により出力された電圧とを比較してその比較結果を前記制御回路部に出力するコンパレータと、
を含み、
前記制御回路部は、前記比較結果に基づいて、前記パルス幅−電圧変換部により生成された電圧が前記保持部により出力された電圧よりも大きくなったときに、前記第2トランジスタをオフにする電源回路。 - 前記パルス幅−電圧変換部は、
第2のキャパシタと、
前記第2のキャパシタに電流を供給する電流供給部と、
前記制御回路部から前記第2トランジスタに入力される前記第2駆動信号に基づいてオンオフするスイッチとを含み、
前記スイッチのオフ時に前記第2のキャパシタが前記電流供給部により充電され、前記スイッチのオン時に前記第2のキャパシタが前記スイッチを通して放電される、請求項1または2に記載の電源回路。 - 前記電流供給部が定電流源を含む、請求項3に記載の電源回路。
- 前記電流供給部が第1の抵抗を含む、請求項3に記載の電源回路。
- 前記スイッチが第3のトランジスタを含む、請求項3〜5のいずれか一項に記載の電源回路。
- 前記保持部がサンプル・ホールド回路を含む、請求項1〜6のいずれか一項に記載の電源回路。
- 前記出力端子の出力電圧又は前記出力端子と一定の関係を有する第1の電圧を参照電圧と比較するエラーアンプをさらに含み、
前記制御回路部は、前記エラーアンプの比較結果に基づいて前記出力端子の出力電圧があらかじめ定められた電圧になるように前記第1トランジスタ及び前記第2トランジスタを交互にオンオフする、請求項1〜7のいずれか一項に記載の電源回路。 - 前記出力電圧を分圧することにより前記第1の電圧を生成する第2及び第3の抵抗をさらに含み、
前記エラーアンプは、前記第1の電圧と前記参照電圧とを比較し、
前記制御回路部は、前記第1の電圧が前記参照電圧を上回った場合に前記第1トランジスタをオフし前記第2トランジスタをオンし、前記第1の電圧が前記参照電圧以下である場合に前記第1トランジスタをオンし前記第2トランジスタをオフする、請求項8に記載の電源回路。
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